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TWI621121B - 儲存元件、儲存裝置、及信號處理電路 - Google Patents

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TWI621121B
TWI621121B TW105131329A TW105131329A TWI621121B TW I621121 B TWI621121 B TW I621121B TW 105131329 A TW105131329 A TW 105131329A TW 105131329 A TW105131329 A TW 105131329A TW I621121 B TWI621121 B TW I621121B
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Takuro Ohmaru
王丸拓郎
Masami Endo
遠藤正己
Original Assignee
Semiconductor Energy Laboratory Co., Ltd.
半導體能源研究所股份有限公司
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Abstract

提供一種信號處理電路，其電力消耗可予以抑制。在未供應電源電壓至儲存元件期間，藉由第二儲存電路中所配置之第一電容器，可保持相應於非揮發性記憶體之第一儲存電路中所儲存之資料。基於使用其中通道形成於氧化物半導體層中之電晶體，該第一電容器中所保持之信號可長時間保持。該儲存元件因此亦可於該電源電壓之供應停止期間保持該儲存之內容(資料)。藉由該第一電容器保持之信號可轉換為相應於該第二電晶體之狀態(開啟狀態或關閉狀態)者，並從該第二儲存電路讀取。所以，可準確地讀取原始信號。

Description

儲存元件、儲存裝置、及信號處理電路
本發明關於非揮發性儲存裝置，甚至當電力關閉時其可保持儲存之邏輯狀態，亦關於包括非揮發性儲存裝置之信號處理電路。此外，本發明關於儲存裝置及信號處理電路之驅動方法。此外，本發明關於包括信號處理電路之電子裝置。
諸如中央處理單元(CPU)之信號處理電路依據其應用而具有各種組態，但通常配置若干種類儲存裝置，諸如暫存器及快取記憶體，以及用於儲存資料或程式之主記憶體。暫存器具有暫時保持資料用於實施算術處理、保持程式執行狀態等功能。此外，快取記憶體係設於算術電路與主記憶體之間以減少針對主記憶體之低速存取並加速算術處理。
在諸如暫存器或快取記憶體之儲存裝置中，資料之寫入需以較主記憶體中更高速執行。因而，通常，正反器等用作暫存器，及靜態隨機存取記憶體(SRAM)等用作快 取記憶體。即，其中當電源電位之供應停止時資料被抹除之揮發性儲存裝置，用於該等暫存器、快取記憶體等。
為減少電力消耗，已建議一種方法，於未輸入及輸出資料期間暫時停止供應電源電壓至信號處理電路。在此方法中，非揮發性儲存裝置係設於諸如暫存器或快取記憶體之揮發性儲存裝置週邊，使得資料暫時儲存於非揮發性儲存裝置中。因而，甚至當信號處理電路中電源電位之供應停止時，暫存器、快取記憶體等保持資料(例如，詳專利文獻1)。
此外，若信號處理電路中電源電壓之供應長時間停止，揮發性儲存裝置中資料便於電源電壓停止供應之前轉移至諸如硬碟或快閃記憶體之外部儲存裝置，使得資料可避免被抹除。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案No.H10-078836
若信號處理電路中電源電壓之供應停止時，揮發性儲存裝置之資料係儲存於設於揮發性儲存裝置週邊之非揮發性儲存裝置中，該等非揮發性儲存裝置主要係使用磁性元件或鐵電體形成；因而，信號處理電路之製造程序複雜。
若信號處理電路中電源電壓之供應停止時，揮發性儲 存裝置之資料係儲存於外部儲存裝置中，將資料從外部儲存裝置返回至揮發性儲存裝置將花費長時間。因此，若電源係短時間停止，資料備份便不適合使用外部儲存裝置，以便減少電力消耗。
鑒於上述問題，本發明之目標為提供一種信號處理電路而不需複雜製造程序，並可抑制其電力消耗；以及信號處理電路之驅動方法。尤其，目標為提供一種信號處理電路，可藉由短時間停止電力供應而抑制其電力消耗；以及信號處理電路之驅動方法。
(儲存元件之結構之一實施例)
以下說明根據本發明儲存元件之結構之一實施例。
(儲存元件之結構1)
本發明之一實施例為儲存元件，包括第一儲存電路、第二儲存電路、第一開關、第二開關、及第三開關。第一儲存電路僅於電源電壓供應期間保持資料。第二儲存電路為包括第一電容器、第一電晶體、及第二電晶體之儲存元件。儲存元件具有下列結構。
第一電晶體為通道係形成於氧化物半導體層中之電晶體。此處，有關通道係形成於氧化物半導體層中之第一電晶體，使用n通道增強(正常關)電晶體，其洩漏電流(關閉狀態電流)極低。當電源電壓停止供應至儲存元件時，接地電位(0V)持續輸入至第一電晶體之閘極；例 如，第一電晶體之閘極經由諸如電阻器之負載而接地。第一電晶體之源極及汲極之一電連接至第一電容器之一對電極之一及第二電晶體之閘極。第二電晶體之源極及汲極之一電連接至第一電源線，及其另一者電連接至第一開關之第一端子。第一開關之第二端子電連接至第二開關之第一端子。第二開關之第二端子電連接至第二電源線。
第一控制信號輸入至第一電晶體之閘極。有關第一開關及第二開關之每一者，藉由與第一控制信號不同之第二控制信號而選擇第一端子與第二端子之間之導電狀態或非導電狀態。當第一開關及第二開關之一之第一端子及第二端子處於導電狀態時，第一開關及第二開關之另一者之第一端子及第二端子處於非導電狀態。有關第三開關，藉由與第一控制信號及第二控制信號不同之第三控制信號而選擇第一端子與第二端子之間之導電狀態或非導電狀態。
相應於第一儲存電路中所保持之資料的信號輸入至第一電晶體之源極及汲極之另一者。從第一開關之第二端子輸出之信號或其反向信號經由第三開關，其中第一端子及第二端子處於導電狀態，而輸入至第一儲存電路。
以下說明根據本發明之儲存元件之結構的另一實施例。
(儲存元件之結構2)
本發明之另一實施例為儲存元件，包括第一儲存電路、第二儲存電路、第一開關、第二開關、第三開關、及 邏輯元件，該邏輯元件將輸入信號之相位反相並輸出信號(以下，稱為反相元件)。第一儲存電路僅於電源電壓供應期間保持資料。第二儲存電路為包括第一電容器、第一電晶體、及第二電晶體之儲存元件。儲存元件具有下列結構。
第一電晶體為通道係形成於氧化物半導體層中之電晶體。此處，有關通道係形成於氧化物半導體層中之第一電晶體，使用n通道增強(正常關)電晶體，其洩漏電流(關閉狀態電流)極低。當電源電壓停止供應至儲存元件時，接地電位(0V)持續輸入至第一電晶體之閘極；例如，第一電晶體之閘極經由諸如電阻器之負載而接地。第一電晶體之源極及汲極之一電連接至第一電容器之一對電極之一及第二電晶體之閘極。第二電晶體之源極及汲極之一電連接至第一電源線，及其另一者電連接至第一開關之第一端子。第一開關之第二端子電連接至第二開關之第一端子。第二開關之第二端子電連接至第二電源線。第一開關之第二端子、第二開關之第一端子、及反相元件之輸入端子相互電連接。
第一控制信號輸入至第一電晶體之閘極。有關第一開關及第二開關之每一者，藉由與第一控制信號不同之第二控制信號而選擇第一端子與第二端子之間之導電狀態或非導電狀態。當第一開關及第二開關之一之第一端子及第二端子處於導電狀態時，第一開關及第二開關之另一者之第一端子及第二端子處於非導電狀態。有關第三開關，藉由 與第一控制信號及第二控制信號不同之第三控制信號而選擇第一端子與第二端子之間之導電狀態或非導電狀態。
相應於第一儲存電路中所保持之資料的信號輸入至第一電晶體之源極及汲極之另一者。從反相元件輸出之信號或其反向信號經由第三開關，其中第一端子及第二端子處於導電狀態，而輸入至第一儲存電路。
在上述中(儲存元件之結構2)，可配置反相元件，有關電源電壓，相應於電位之間差異的電壓輸入至第一電源線及電位輸入至第二電源線。
在上述中(儲存元件之結構2)，儲存元件可進一步包括第二電容器，使得第二電容器之一對電極之一電連接至反相元件之輸入端子。恆定電位可輸入至第二電容器之該對電極之另一者；例如，可輸入低電源電位或高電源電位。第二電容器之該對電極之另一者可電連接至第一電源線。
在上述中(儲存元件之結構1)或(儲存元件之結構2)，第一開關可包括具有導電類型之電晶體，及第二開關可包括具有另一導電類型之電晶體。此處，在本說明書中，若電晶體用作開關，開關之第一端子相應於電晶體之源極及汲極之一，開關之第二端子相應於電晶體之源極及汲極之另一者，並藉由控制輸入至電晶體之閘極之信號而選擇開關之第一端子及第二端子之間之導電或非導電(即，電晶體之開啟狀態或關閉狀態)。
在上述中(儲存元件之結構1)或(儲存元件之結構 2)，第三開關可包括電晶體。電晶體可為n通道電晶體或p通道電晶體。另一方面，n通道電晶體及p通道電晶體可組合使用。例如，類比開關可用作第三開關。
在上述中(儲存元件之結構1)或(儲存元件之結構2)，恆定電位可輸入至第一電容器之該對電極之另一者；例如，可輸入低電源電位或高電源電位。第一電容器之該對電極之另一者電連接至第一電源線。
在上述中(儲存元件之結構1)或(儲存元件之結構2)，可配置第一儲存電路，有關電源電壓，相應於電位之間差異的電壓輸入至第一電源線及電位輸入至第二電源線。在第一儲存電路未配置電源電壓期間，輸入至第一電源線之電位之間之差異及輸入至第二電源線之電位可為(實質上)零。
在上述中(儲存元件之結構1)或(儲存元件之結構2)，對第一電晶體而言，可使用包括二閘極之電晶體，其中之一係配置於氧化物半導體層之上，及另一者係配置於氧化物半導體層以下。第一控制信號可輸入至閘極之一，及第四控制信號可輸入至閘極之另一者。第四控制信號可為具有恆定電位之信號。恆定電位可為供應至第一電源線或第二電源線之電位。請注意，二閘極可相互電連接使得輸入第一控制信號。藉由輸入至閘極之另一者之信號，可控制第一電晶體之閾值電壓等。此外，可進一步減少第一電晶體之關閉狀態電流。
在上述中(儲存元件之結構1)或(儲存元件之結構 2)，其中通道係形成於包括非氧化物半導體之半導體之層或基板中之電晶體，可用於用於儲存元件之電晶體中非第一電晶體之任何電晶體；例如，可使用其中通道係形成於矽層或矽基板中之電晶體。另一方面，其中通道係形成於氧化物半導體層之電晶體可用於用於儲存元件之所有電晶體。進一步另一方面，其中通道係形成於氧化物半導體層之電晶體可用於用於儲存元件之任何電晶體及第一電晶體，且其中通道係形成於包括非氧化物半導體之半導體之層或基板中之電晶體，可用於其餘電晶體。
在上述中(儲存元件之結構1)或(儲存元件之結構2)，可採用一結構，其中第一儲存電路包括第一反相元件及第二反相元件，第一反相元件之輸入端子電連接至第二反相元件之輸出端子，及第二反相元件之輸入端子電連接至第一反相元件之輸出端子。第一反相元件及第二反相元件僅於電源電位供應期間各輸出相應於輸入信號之信號。請注意，有關反相元件，例如可使用反相器、時控反相器等。第一儲存電路之結構不侷限於此，且諸如已知閂鎖電路或正反器電路之非揮發性記憶體可自由用於第一儲存電路。
(儲存元件之驅動方法)
在上述儲存元件中，若為減少資料保持中電力消耗，在供應電源電壓之後，電源電壓之供應停止，接著再次供應電源電壓，驅動方法可如下。
(正常作業)
在電源電壓供應至儲存元件期間，第一儲存電路保持資料。此時，藉由第三控制信號第一端子及第三開關之第二端子處於非導電狀態。請注意，每一第一開關及第二開關之第一端子及第二端子可處於導電狀態或非導電狀態；換言之，第二控制信號可具有高位準電位或低位準電位。此外，第一電晶體之狀態可處於開啟狀態或關閉狀態；換言之，第一控制信號可具有高位準電位或低位準電位。
(停止供應電源電壓前之作業)
在電源電壓停止供應至儲存元件之前，藉由第一控制信號而開啟第一電晶體。因而，相應於第一儲存電路中所保持之資料的信號經由第一電晶體而輸入至第二電晶體之閘極。藉由第一電容器而保持輸入至第二電晶體之閘極的信號。之後，第一電晶體關閉。以此方式，相應於第一儲存電路中所保持之資料的信號保持於第二儲存電路之中。此時，第三開關之第一端子及第二端子藉由第三控制信號而處於非導電狀態。請注意，每一第一開關及第二開關之第一端子及第二端子可處於導電狀態或非導電狀態。
(停止供應電源電壓之作業)
在以上作業之後，停止供應電源電壓至儲存元件。甚至在停止供應電源電壓至儲存元件之後，藉由第一電容器而保持相應於第一儲存電路中所保持之資料的信號。此 處，洩漏電流(關閉狀態電流)極低之n通道增強(正常關)電晶體用作第一電晶體，當電源電壓停止供應至儲存元件時，接地電位(0V)持續輸入至第一電晶體之閘極。所以，甚至在電源電壓停止供應至儲存元件之後，第一電晶體可保持關閉狀態。結果，可長時間保持藉由第一電容器保持之電位。以此方式，甚至在電源電壓停止供應至儲存元件之後，仍資料保持。
(重新開始供應電源電壓之作業)
在重新開始供應電源電壓至儲存元件之後，藉由第二控制信號，第二開關之第一端子及第二端子被帶入導電，且第一開關之第一端子及第二端子被帶出導電。此時，第一電晶體保持關閉。第三開關之第一端子及第二端子處於非導電狀態。因而，供應電源電壓時供應至第二電源線之電位輸入至第一開關之第二端子及第二開關之第一端子。因此，第一開關之第二端子及第二開關之第一端子之每一者之電位可設定為第二電源線之電位(以下，此作業稱為預先充電作業)。
在以上預先充電作業之後，藉由第二控制信號，第一開關之第一端子及第二端子被帶入導電，且第二開關之第一端子及第二端子被帶出導電。此時，第一電晶體保持關閉。第三開關之第一端子及第二端子處於非導電狀態。所以，根據第一電容器中所保持之信號而決定第一開關之第二端子及第二開關之第一端子之每一者之電位。該電位相 應於供應電源電壓時供應至第一電源線之電位或供應電源電壓時供應至第二電源線之電位。
之後，第三開關之第一端子及第二端子藉由第三控制信號而帶入導電；因而，相應於第一開關之第二端子及第二開關之第一端子之電位的信號或其反向信號可輸入至第一儲存電路。以此方式，在電源電壓供應至儲存元件之前已保持之資料可再次保持於第一儲存電路中。
以上為儲存元件之驅動方法。
(信號處理電路)
根據本發明之儲存裝置之一實施例為包括以上所說明之一或更多儲存元件之儲存裝置。根據本發明之信號處理電路之一實施例為包括儲存裝置之信號處理電路。例如，儲存元件用於信號處理電路中所包括之諸如暫存器或快取記憶體之儲存裝置。
此外，除了儲存裝置以外，信號處理電路可包括若干種類邏輯電路，諸如算術電路，其傳輸/接收資料至/自儲存裝置。不僅停止供應電源電壓至儲存裝置，亦停止供應電源電壓至算術電路，其傳輸/接收資料至/自儲存裝置。
儲存裝置可具有切換元件，其控制供應電源電壓至儲存元件。若停止供應電源電壓至算術電路，算術電路可包括切換元件，其控制電源電壓之供應。
在電源電壓未供應至儲存元件期間，可藉由第二儲存電路中所配置之第一電容器保持相應於非揮發性記憶體之 第一儲存電路中所儲存之資料。
通道係形成於氧化物半導體層中之電晶體的關閉狀態電流極低。例如，通道係形成於氧化物半導體層中之電晶體的關閉狀態電流顯著低於通道係形成於具有結晶性之矽中之電晶體。因而，當包括氧化物半導體之該等電晶體用於第一電晶體時，第一電容器中所保持之信號長時間保持，於電源電壓未供應至儲存元件期間亦同。在停止供應電源電壓期間，儲存元件可因此亦保持儲存之內容(資料)。
在第二儲存電路中，藉由第一電容器保持之信號輸入至第二電晶體之閘極。因此，在重新開始供應電源電壓至儲存元件之後，藉由第一電容器保持之信號可轉換為相應於將從第二儲存電路讀取之第二電晶體的狀態(開啟狀態或關閉狀態)。所以，甚至當相應於藉由第一電容器保持之信號的電位波動至某程度時，可準確地讀取原始信號。
藉由將該等儲存元件應用至諸如信號處理電路中所包括之暫存器或快取記憶體的儲存裝置，儲存裝置中之資料可避免因停止供應電源電壓而被抹除。此外，在重新開始供應電源電壓之後不久，儲存元件可返回至電源停止之前的狀態。因此，甚至在信號處理電路或信號處理電路中所包括之一或複數邏輯電路中，電源可短時間停止。因此，可提供一種可抑制其電力消耗之信號處理電路，及可抑制其電力消耗之信號處理電路之驅動方法。
100、402、3170a、3170b‧‧‧儲存元件
101、102‧‧‧儲存電路
103、104、105‧‧‧開關
106‧‧‧反相元件
107、108‧‧‧電容器
109、110、113、114、901、911、921、941、3001、3171a、3171b‧‧‧電晶體
150‧‧‧信號處理電路
151、152‧‧‧算術電路
153、154、155‧‧‧儲存裝置
156‧‧‧控制裝置
157‧‧‧電源控制電路
401‧‧‧切換元件
403‧‧‧儲存元件群組
421‧‧‧射頻電路
422‧‧‧類比基帶電路
423‧‧‧數位基帶電路
424、451‧‧‧電池
425、452‧‧‧電源電路
426‧‧‧應用處理器
427‧‧‧中央處理單元
428‧‧‧數位信號處理器
429‧‧‧介面
430、454‧‧‧快閃記憶體
431、460‧‧‧顯示控制器
432、457‧‧‧記憶體電路
433、459‧‧‧顯示器
434‧‧‧顯示部
435‧‧‧源極驅動器
436‧‧‧閘極驅動器
437、455‧‧‧音頻電路
438、456‧‧‧鍵盤
439‧‧‧觸控螢幕
441‧‧‧記憶體控制器
442、443‧‧‧儲存裝置
444、445‧‧‧開關
453‧‧‧微處理器
458‧‧‧觸控面板
700、1100、1200、3000、9900‧‧‧基板
701、712、712、724、727、902、912、922、942、3140a、3140b、3141a、3141b、3142a、3142b‧‧‧絕緣膜
702‧‧‧單晶半導體膜
703、721、906、916、926、946、1108、1208‧‧‧閘極絕緣膜
705‧‧‧遮罩
707、722‧‧‧閘極電極
709‧‧‧雜質區
710、909、919、931、951‧‧‧通道形成區域
716、903、913、923、943、1106、1206‧‧‧氧化物半導體層
719、720、723‧‧‧導電膜
725‧‧‧開口
726、1118、1218、3100a、3100b、3100c、3100d‧‧‧佈線
772‧‧‧半導體層
773、1304‧‧‧閘極絕緣層
904、914、924、944‧‧‧源極電極
905、915、925、945‧‧‧汲極電極
907、917、927、947、1110、1210、1305‧‧‧閘極電極
908、918、928、948‧‧‧高濃度區域
929、949‧‧‧低濃度區域
930、950、1306a、1306b‧‧‧側壁絕緣體
1102、1202、1301‧‧‧基底絕緣膜
1104‧‧‧保護絕緣膜
1106a‧‧‧高電阻區域
1106b‧‧‧低電阻區域
1112‧‧‧側壁絕緣膜
1114、1214、3003a、3003b、3003c、3303、3501a、3501b、3501c、3502a、3502b、3502c、3503、3503a、3503b、3505‧‧‧電極
1116、1216‧‧‧層際絕緣膜
1220‧‧‧保護膜
1302‧‧‧嵌入絕緣體
1303a、1303c‧‧‧半導體區域
1303b‧‧‧本質半導體區域
1307‧‧‧絕緣體
1308a‧‧‧源極
1308b‧‧‧汲極
3004‧‧‧邏輯電路
3106‧‧‧元件隔離絕緣膜
9901‧‧‧算術邏輯單元
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9906‧‧‧暫存器
9907‧‧‧暫存器控制器
9908‧‧‧匯流排介面
9909‧‧‧可重寫ROM
9920‧‧‧ROM介面
圖1為儲存元件之電路圖。
圖2為時序圖，描繪儲存元件之作業。
圖3A及3B各描繪儲存裝置之結構。
圖4為信號處理電路之方塊圖。
圖5為其中使用儲存裝置之CPU之方塊圖。
圖6A至6D描繪儲存元件之製造程序。
圖7A至7C描繪儲存元件之製造程序。
圖8A至8C描繪儲存元件之製造程序。
圖9為截面圖，描繪儲存元件之結構。
圖10A至10D為截面圖，各描繪通道係形成於氧化物半導體層中之電晶體之結構。
圖11為截面圖，描繪儲存裝置之結構。
圖12為截面圖，描繪儲存裝置之結構。
圖13為可攜式電子裝置之方塊圖。
圖14為記憶體電路之方塊圖。
圖15為電子書閱讀器之方塊圖。
圖16A至16E描繪氧化物材料之結構。
圖17A至17C描繪氧化物材料之結構。
圖18A至18C描繪氧化物材料之結構。
圖19顯示藉由計算所獲得之移動性的閘極電壓相依性。
圖20A至20C各顯示藉由計算所獲得之汲極電流及移動性的閘極電壓相依性。
圖21A至21C各顯示藉由計算所獲得之汲極電流及移動性的閘極電壓相依性。
圖22A至22C各顯示藉由計算所獲得之汲極電流及移動性的閘極電壓相依性。
圖23A及23B描繪用於計算之電晶體的截面結構。
圖24A至24C顯示各包括氧化物半導體膜之電晶體的特性。
圖25A及25B顯示樣本1之電晶體的BT試驗後之Vg-Id特性。
圖26A及26B顯示樣本2之電晶體的BT試驗後之Vg-Id特性。
圖27顯示樣本A及樣本B之XRD頻譜。
圖28顯示電晶體之測量中關閉狀態電流與基板溫度之間之關係。
圖29顯示Id及場效移動性之Vg相依性。
圖30A顯示閾值電壓與基板溫度之間之關係，及圖30B顯示場效移動性與基板溫度之間之關係。
圖31A及31B描繪電晶體之結構。
圖32A及32B描繪電晶體之結構。
以下，將參照附圖詳細說明本發明之實施例。請注意，本發明不侷限於下列說明，且熟悉本技藝之人士易於理解可各式改變模式及細節而未偏離本發明之精神及範 圍。因此，本發明不應解譯為侷限於下列實施例中說明。
例如當使用相反極性之電晶體時，或當電路作業中電流流動方向改變時，「源極」及「汲極」之功能有時相互互換。因此，在本說明書中可分別使用「源極」及「汲極」用詞標示汲極及源極。
請注意，在本說明書等中，「電連接至」用詞包括組件經由「具有任何電功能之目標」而連接之狀況。對於「具有任何電功能之目標」並無特別限制，只要電信號可於經由目標而連接之組件之間傳輸及接收即可。「具有任何電功能之目標」的範例為切換元件，諸如電晶體、電阻器、電感器、電容器、及具各種功能之元件，以及電極及佈線。
甚至當電路圖顯示獨立組件猶如相互電連接，實際上存在一種狀況，其中一導電膜具有複數組件之功能，諸如部分佈線亦充當電極之狀況。在本說明書中「電連接」以其分類包括一導電膜具有複數組件之功能之狀況。
在本說明書等中，在組件之間之實體關係的說明中，「之上」及「以下」不一定分別表示「直接上方」及「直接以下」。例如，「閘極絕緣層上之閘極電極」之表達可表示閘極絕緣層與閘極電極之間存在額外組件之狀況。
請注意，為易於理解，圖式等中所描繪之每一組件之位置、尺寸、範圍等有時並非準確地代表。因此，所揭露之本發明不一定侷限於圖式等中所揭露之位置、尺寸、範圍等。
使用諸如「第一」、「第二」、及「第三」之序數以避免組件之中混淆。
[實施例1]
信號處理電路包括儲存裝置。儲存裝置包括一或複數儲存元件，其可儲存1位元資料。
請注意，本發明之信號處理電路以其分類包括CPU、大型積體電路(LSI)等，諸如微處理器、影像處理電路、數位信號處理器(DSP)、或場可程控閘極陣列(FPGA)。
(儲存元件之結構)
圖1為儲存元件之電路圖範例。儲存元件100包括儲存電路101、儲存電路102、開關103、開關104、開關105、反相元件106、及電容器107。儲存電路101僅於電源電壓供應期間保持資料。儲存電路102包括電容器108、電晶體109、及電晶體110。
請注意，儲存元件100可視需要而進一步包括另一電路元件，諸如二極體、電阻器、或電感器。
電晶體109為通道係形成於氧化物半導體層中之電晶體。在圖1中，「OS」寫於電晶體旁表示電晶體109具有通道係形成於氧化物半導體層中之結構。此處，有關通道係形成於氧化物半導體層中之電晶體109，使用其洩漏電流(關閉狀態電流)極低之n通道增強(正常關)電晶 體。當停止供應電源電壓至儲存元件100時，接地電位(0V)持續輸入至電晶體109之閘極；例如，電晶體109之閘極經由諸如電阻器之負載而接地。
圖1描繪一範例其中開關103包括具有導電類型之電晶體113(例如，n通道電晶體)及開關104包括具有另一導電類型之電晶體114(例如，p通道電晶體)。此處，開關103之第一端子相應於電晶體113之源極及汲極之一，開關103之第二端子相應於電晶體113之源極及汲極之另一者，及回應於輸入至電晶體113之閘極之控制信號S2而選擇開關103之第一端子與第二端子之間之導電或非導電(即，電晶體113之開啟狀態或關閉狀態)。開關104之第一端子相應於電晶體114之源極及汲極之一，開關104之第二端子相應於電晶體114之源極及汲極之另一者，及藉由輸入至電晶體114之閘極之控制信號S2而選擇開關104之第一端子與第二端子之間之導電或非導電(即，電晶體114之開啟狀態或關閉狀態)。
電晶體109之源極及汲極之一電連接至電容器108之一對電極之一及電晶體110之閘極。此處，連接部稱為節點M2。電晶體110之源極及汲極之一電連接至供應電位V1之電源線，及其另一者電連接至開關103之第一端子(電晶體113之源極及汲極之一)。開關103之第二端子(電晶體113之源極及汲極之另一者)電連接至開關104之第一端子(電晶體114之源極及汲極之一)。開關104之第二端子(電晶體114之源極及汲極之另一者)電連接 至供應電位V2之電源線。開關103之第二端子(電晶體113之源極及汲極之另一者)、開關104之第一端子(電晶體114之源極及汲極之一)、反相元件106之輸入端子、及電容器107之一對電極之一相互電連接。此處，連接部稱為節點M1。恆定電位可輸入至電容器107之該對電極之另一者；例如，可採用一結構，其中輸入低電源電位(接地電位等)或高電源電位。電容器107之該對電極之另一者可電連接至供應電位V1之電源線。恆定電位可輸入至電容器108之該對電極之另一者；例如，可採用一結構，其中輸入低電源電位(接地電位等)或高電源電位。電容器108之該對電極之另一者可電連接至供應電位V1之電源線。圖1描繪一範例，其中電容器107之該對電極之另一者及電容器108之該對電極之另一者電連接至供應電位V1之電源線。
請注意，不一定配置電容器107，只要積極利用電晶體等之寄生電容即可。不一定配置電容器108，只要積極利用電晶體等之寄生電容即可。
控制信號S1輸入至電晶體109之閘極。有關每一開關103及開關104，藉由控制不同於控制信號S1之信號S2而選擇第一端子與第二端子之間之導電狀態或非導電狀態。當開關之一之第一端子及第二端子處於導電狀態時，該些開關之另一者之第一端子及第二端子處於非導電狀態。有關開關105，藉由控制不同於控制信號S1及控制信號S2之信號S3而選擇第一端子與第二端子之間之導 電狀態或非導電狀態。
相應於儲存電路101中所保持之資料的信號輸入至電晶體109之源極及汲極之另一者。圖1描繪一範例，其中從儲存電路101之輸出端子(圖1中標示為OUT)輸出之信號被輸入至電晶體109之源極及汲極之另一者。從開關103之第二端子(電晶體113之源極及汲極之另一者)輸出之信號的相位藉由反相元件106反向，及反向信號經由開關105，其中第一端子及第二端子藉由控制信號S3而處於導電狀態，而輸入至儲存電路101。
請注意，圖1描繪一範例，其中從開關103之第二端子(電晶體113之源極及汲極之另一者)輸出之信號經由反相元件106及開關105而輸入至儲存電路101之輸入端子(圖1中標示為IN)；然而，本發明之一實施例不侷限於此。從開關103之第二端子(電晶體113之源極及汲極之另一者)輸出之信號可輸入至儲存電路101而未反相相位。例如，若儲存電路101中配置一節點其中保持從輸入端子輸入之信號的反向信號，從開關103之第二端子(電晶體113之源極及汲極之另一者)輸出之信號可輸入至節點。
在圖1中，儲存元件100配置相應於電位V1與電位V2之間差異之電壓作為電源電壓。儲存電路101可配置相應於電位V1與電位V2之間差異之電壓作為電源電壓。在儲存電路101未配置電源電壓期間，電位V1與電位V2之間之差異可為(實質上)零；例如，電位V1及 電位V2可各為接地電位。
開關105可包括電晶體。電晶體可為n通道電晶體或p通道電晶體。另一方面，n通道電晶體及p通道電晶體可組合使用。例如，類比開關可用作開關105。
在圖1中，對於電晶體109而言，可使用包括二閘極之電晶體，其中之一配置於氧化物半導體層之上，及其中之另一者配置於氧化物半導體層以下。控制信號S1可輸入至閘極之一，及控制信號S4可輸入至閘極之另一者。控制信號S4可為具有恆定電位之信號。恆定電位可為電位V1或電位V2。請注意，配置於氧化物半導體層之上及以下之二閘極可相互電連接，使得輸入控制信號S1。可藉由輸入至電晶體109之另一閘極之信號而控制電晶體109之閾值電壓。例如，可進一步減少電晶體109之關閉狀態電流。
在圖1中，通道係形成於包括非氧化物半導體之半導體的層或基板中之電晶體，可用於用於儲存元件100之電晶體之中非電晶體109之任何電晶體；例如，可使用一電晶體其中通道係形成於矽層或矽基板中。另一方面，通道係形成於氧化物半導體層中之電晶體可用於用於儲存元件100之所有電晶體。進一步另一方面，在儲存元件100中，除了電晶體109之外，可包括通道係形成於氧化物半導體層中之電晶體，且通道係形成於包括非氧化物半導體之半導體的層或基板中之電晶體，可用於其餘電晶體。
對於氧化物半導體層而言，可使用In-Ga-Zn基氧化 物半導體材料。可使用非氧化物半導體之半導體，諸如非結晶矽、微晶矽、多晶矽、單晶矽、非結晶鍺、微晶鍺、多晶鍺、或單晶鍺。通道係形成於高度純化氧化物半導體層中之電晶體的關閉狀態電流密度可小於或等於100zA/μm，較佳地為小於或等於10zA/μm，更佳地為小於或等於1zA/μm。因而，電晶體之關閉狀態電流極低於包括具結晶性之矽的電晶體。結果，當電晶體109關閉時，節點M1之電位，即電晶體110之閘極之電位，可長時間保持。
可體現關閉狀態電流特性之材料等同於該些氧化物半導體材料，可使用諸如碳化矽之寬隙材料(更具體地，能隙Eg大於3eV之半導體材料)，取代氧化物半導體材料。
可採用一結構其中圖1中之儲存電路101包括第一反相元件及第二反相元件，第一反相元件之輸入端子電連接至第二反相元件之輸出端子，及第二反相元件之輸入端子電連接至第一反相元件之輸出端子。第一反相元件及第二反相元件各僅於供應電源電位期間輸出相應於輸入信號之信號。
有關反相元件，可使用例如反相器、時控反相器等。
以上為儲存元件100之結構。其次，將說明其驅動方法。
(儲存元件之驅動方法)
在儲存元件100中，若為減少資料保持中電力消耗，於供應電源電壓之後，停止供應電源電壓，接著再次供應電源電壓，驅動方法可如下。將參照圖2中時序圖說明驅動方法。在圖2之時序圖中，編號101標示儲存電路101中所保持之資料，代號S1標示控制信號S1之電位，代號S2標示控制信號S2之電位，代號S3標示控制信號S3之電位，代號V1標示電位V1，及代號V2標示電位V2。當電位V1與電位V2之間之電位差V為0時，未供應電源電壓。代號M1標示節點M1之電位，及代號M2標示節點M2之電位。
在以下驅動方法中，將說明一範例其中若在圖1中所描繪之結構中n通道電晶體用於開關103及p通道電晶體用於開關104，當控制信號S2具有高位準電位時，開關103之第一端子及第二端子被帶入導電及開關104之第一端子及第二端子被帶出導電，當控制信號S2具有低位準電位時，開關103之第一端子及第二端子被帶出導電及開關104之第一端子及第二端子被帶入導電。此外，在此範例中，當控制信號S3具有高位準電位時，開關105之第一端子及第二端子被帶入導電，當控制信號S3具有低位準電位時，開關105之第一端子及第二端子被帶出導電。此外，在此範例中若n通道電晶體用於電晶體109，當控制信號S1具有高位準電位時，電晶體109開啟，當控制信號S1具有低位準電位時，電晶體109關閉。
然而，根據本發明之一實施例之驅動方法不侷限於 此，且在下列說明中，可決定每一控制信號之電位使得開關103、開關104、開關105、及電晶體109處於相同狀態。
此外，在下列範例中，電位V1為低電源電位(以下稱為VSS)及電位V2於高電源電位(以下稱為VDD)與VSS之間切換。VSS可設定為例如接地電位。請注意，根據本發明之一實施例之驅動方法不侷限於此，可採用一結構其中電位V2為VSS及電位V1於VDD與VSS之間切換。
(正常作業)
將說明圖2之時期1中作業。在時期1中，電源電壓供應至儲存元件100。此處，電位V2為VDD。在電源電壓供應至儲存元件100期間，資料保持於儲存電路101中(圖2中稱為資料X)。此時，控制信號S3具有低位準電位使得開關105之第一端子及第二端子被帶出導電。請注意，每一開關103及開關104之第一端子及第二端子可為導電狀態或非導電狀態。即，控制信號S2可具有高位準電位或低位準電位(圖2中係以A表示此狀態)。此外，電晶體109可為開啟或關閉。即，控制信號S1可具有高位準電位或低位準電位(圖2中係以A表示此狀態)。在時期1中，節點M1可具有任何電位(圖2中係以A表示此狀態)。在時期1中，節點M2可具有任何電位(圖2中係以A表示此狀態)。時期1中作業稱為正常 作業。
(停止供應電源電壓前之作業)
將說明圖2之時期2中作業。在停止供應電源電壓至儲存元件100之前，控制信號S1設定為高位準電位使得電晶體109開啟。因而，相應於儲存電路101中所保持之資料(資料X)的信號經由電晶體109而輸入至電晶體110之閘極。輸入至電晶體110之閘極的信號係藉由電容器108保持。以此方式，節點M2之電位變成相應於儲存電路101中所保持之資料的信號電位(圖2中係以VX表示此電位)。之後，控制信號S1設定為低位準電位使得電晶體109關閉。因而，相應於儲存電路101中所保持之資料的信號係保持於儲存電路102中。亦在時期2中，開關105之第一端子及第二端子藉由控制信號S3而保持處於非導電狀態。每一開關103及開關104之第一端子及第二端子可為導電狀態或非導電狀態。即，控制信號S2可具有高位準電位或低位準電位(圖2中係以A表示此狀態)。在時期2中，節點M1可具有任何電位(圖2中係以A表示此狀態)。時期2中作業稱為停止供應電源電壓前之作業。
(停止供應電源電壓之作業)
將說明圖2之時期3中作業。執行停止供應電源電壓前之作業，接著，於時期3開始時，停止供應電源電壓至 儲存元件100。電位V2變成VSS。當停止供應電源電壓時，儲存電路101中所保持之資料(資料X)被抹除。然而，甚至在停止供應電源電壓至儲存元件100之後，相應於儲存電路101中所保持之資料(資料X)的信號電位(VX)藉由電容器108而保持於節點M2中。此處，有關電晶體109，使用通道係形成於氧化物半導體層中之電晶體。此處，其洩漏電流(關閉狀態電流)極低之n通道增強(正常關)電晶體用作電晶體109，且當停止供應電源電壓至儲存元件100時，接地電位(0V)持續輸入至電晶體109之閘極。所以，甚至在停止供應電源電壓至儲存元件100之後，電晶體109可保持處於關閉狀態。結果，藉由電容器108保持之電位(節點M2之電位VX)可長時間保持。以此方式，甚至在停止供應電源電壓至儲存元件100之後，資料(資料X)仍保持。時期3相應於停止供應電源電壓至儲存元件100之期間。
(重新開始供應電源電壓之作業)
將說明圖2之時期4中作業。在重新開始供應電源電壓至儲存元件且電位V2設定為VDD之後，控制信號S2設定為低位準電位；因而，開關104之第一端子及第二端子被帶入導電及開關103之第一端子及第二端子被帶出導電。此時，控制信號S1處於低位準電位，及電晶體109保持關閉。控制信號S3為低位準電位，因而開關105之第一端子及第二端子處於非導電狀態。以此方式，供應電 源電壓時之電位V2，即VDD，被輸入至開關103之第二端子及開關104之第一端子。因此，開關103之第二端子及開關104之第一端子(節點M1之電位)可設定為恆定電位(例如VDD)(以下，此作業稱為預先充電作業)。藉由電容器107而保持節點M1之電位。
在以上預先充電作業之後，在時期5中，控制信號S2設定為高位準電位；因而，開關103之第一端子及第二端子被帶入導電及開關104之第一端子及第二端子被帶出導電。此時，控制信號S1保持具有低位準電位，及電晶體109保持關閉。控制信號S3具有低位準電位，及因而開關105之第一端子及第二端子被帶出導電。依據電容器108中所保持之信號(節點M2之電位VX)，選擇電晶體110之開啟狀態或關閉狀態，並決定開關103之第二端子之電位及開關104之第一端子之電位，即節點M1。若電晶體110開啟，電位V1(例如VSS)便輸入至節點M1。另一方面，若電晶體110關閉，節點M1之電位保持具有恆定電位(例如VDD)，其係藉由以上預先充電作業決定。以此方式，依據電晶體110之開啟狀態或關閉狀態，節點M1之電位變成VDD或VSS。例如，若儲存電路101中所保持之信號為「1」並相應於高位準信號(VDD)，節點M1之電位變成相應於信號「0」之低位準電位(VSS)。另一方面，若儲存電路101中所保持之信號為「0」並相應於低位準電位(VSS)，節點M1之電位變成相應於信號「1」之高位準電位(VDD)。即，儲 存電路101中所保持之信號的反向信號保持於節點M1中。圖2中此電位標示為VXb。即，時期2中相應於從儲存電路101輸入之資料(資料X)的信號被轉換為節點M1之電位(VXb)。
之後，在時期6中，控制信號S3設定為高位準電位，使得開關105之第一端子及第二端子被帶入導電。此時，控制信號S2保持具有高位準電位。控制信號S1保持具有低位準電位，因而電晶體109保持關閉。所以，相應於開關103之第二端子及開關104之第一端子之電位(節點M1之電位(VXb))的信號之相位經由反相元件106而被反向，且此反向信號可輸入至儲存電路101。以此方式，在停止供應電源電壓至儲存元件100之前已保持之資料(資料X)可再次保持於儲存電路101中。
節點M1之電位藉由時期4中預先充電作業而設定為恆定電位(圖2中VDD)，並變成相應於時期5中資料(資料X)之電位VXb。由於執行預先充電作業，可縮短節點M1之電位設定為恆定電位VXb所需時間。以此方式，可縮短重新開始供應電源電壓之後，儲存電路101再次保持原始資料所需時間。
以上為儲存元件之驅動方法。
在根據本發明之一實施例之儲存元件及其驅動方法中，在儲存元件100未配置電源電壓期間，藉由儲存電路102中配置電容器108，可保持相應於非揮發性記憶體之儲存電路101中所儲存之資料。
通道係形成於氧化物半導體層中之電晶體的關閉狀態電流極低。例如，通道係形成於氧化物半導體層中之電晶體的關閉狀態電流顯著低於通道係形成於具有結晶性之矽中之電晶體中。因而，當包括氧化物半導體之該等電晶體用於電晶體109時，在未供應電源電壓至儲存元件100之期間，電容器108中所保持之信號亦長時間保持。在停止供應電源電壓期間，儲存元件100因此亦可保持儲存之內容(資料)。
由於配置開關103及開關104，儲存元件執行以上預先充電作業；因而，可縮短重新開始供應電源電壓之後，儲存電路101再次保持原始資料所需時間。
在儲存電路102中，藉由電容器108保持之信號被輸入至電晶體110之閘極。因此，在重新開始供應電源電壓至儲存元件100之後，藉由電容器108保持之信號可轉換為相應於將從儲存電路102讀取之電晶體110之狀態(開啟狀態或關閉狀態)。所以，甚至當相應於藉由電容器108保持之信號的電位波動至某程度時，可準確地讀取原始信號。
藉由將上述儲存元件100應用至諸如信號處理電路中所包括之暫存器或快取記憶體的儲存裝置，儲存裝置中之資料可避免因停止供應電源電壓而被抹除。此外，在重新開始供應電源電壓之後不久，儲存元件可返回至電源停止之前的狀態。因此，甚至在信號處理電路或信號處理電路中所包括之一或複數邏輯電路中，電源可短時間停止。因 此，可提供一種可抑制其電力消耗之信號處理電路，及可抑制其電力消耗之信號處理電路之驅動方法。
本實施例可與任何其他實施例組合實施。
[實施例2]
在本實施例中，將說明實施例1中所說明之包括複數儲存元件之儲存裝置之結構。
圖3A描繪本實施例之儲存裝置的結構範例。圖3A中所描繪之儲存裝置包括切換元件401及包括複數儲存元件402之儲存元件群組403。具體地，有關每一儲存元件402，可使用實施例1中所說明之結構的儲存元件100。每一儲存元件群組403中所包括之儲存元件402經由切換元件401而配置高位準電源電位VDD。此外，儲存元件群組403中所包括之每一儲存元件402配置信號IN之電位及低位準電源電位VSS。
在圖3A中，電晶體用於切換元件401，並藉由供應至其閘極電極之控制信號Sig A而控制電晶體之切換。
請注意，在圖3A中，描繪僅包括一電晶體之切換元件401的結構；然而，本發明不侷限於此結構。在本發明之一實施例中，切換元件401可包括複數電晶體。若切換元件401中包括充當切換元件之複數電晶體，複數電晶體可相互並聯、串聯、或並聯連接及串聯連接組合而電連接。
儘管圖3A中切換元件401控制高位準電源電位VDD 供應至儲存元件群組403中所包括之每一儲存元件402，切換元件401可控制低位準電源電位VSS之供應。在圖3B中，描繪儲存裝置之範例，其中儲存元件群組403中所包括之每一儲存元件402經由切換元件401而配置低位準電源電位VSS。可藉由切換元件401控制供應低位準電源電位VSS至儲存元件群組403中所包括之每一儲存元件402。
本實施例可與以上實施例適當組合。
[實施例3]
在本實施例中，將說明包括實施例2中所說明之儲存裝置或實施例1中所說明之儲存元件的信號處理電路之結構。
圖4描繪根據本發明之一實施例之信號處理電路範例。信號處理電路包括至少一或複數算術電路及一或複數儲存裝置。具體地，圖4中所描繪之信號處理電路150包括算術電路151、算術電路152、儲存裝置153、儲存裝置154、儲存裝置155、控制裝置156、及電源控制電路157。
算術電路151及152各包括加法器、乘法器、及各種算術電路，以及實施簡單邏輯算術處理之邏輯電路。當算術電路151中實施算術處理時，儲存裝置153充當暫存器用於暫時保持資料。當算術電路152中實施算術處理時，儲存裝置154充當暫存器用於暫時保持資料。
此外，儲存裝置155可用作主記憶體，並可儲存藉由控制裝置156執行之程式作為資料，或可儲存來自算術電路151及算術電路152之資料。
控制裝置156為一種電路，其統合控制算術電路151、算術電路152、儲存裝置153、儲存裝置154、及信號處理電路150中所包括之儲存裝置155的作業。請注意，在圖4中，描繪一結構其中控制裝置156配置於信號處理電路150中作為其一部分，但控制裝置156可配置於信號處理電路150外部。
藉由使用實施例1中所說明之儲存元件或實施例2中所說明之儲存裝置用於儲存裝置153、儲存裝置154、及儲存裝置155，甚至當停止供應電源電壓至儲存裝置153、儲存裝置154、及儲存裝置155時，可保持資料。以上述方式，可停止供應電源電壓至整個信號處理電路150，藉此可抑制電力消耗。另一方面，可停止供應電源電壓至一或更多儲存裝置153、儲存裝置154、及儲存裝置155，藉此可抑制信號處理電路150之電力消耗。在重新開始供應電源電壓之後，儲存元件可於短時間內返回至與停止供應電源電壓前之相同狀態。
此外，可停止供應電源電壓至控制電路或算術電路，其傳輸/接收資料至/自儲存裝置，以及停止供應電源電壓至儲存裝置。例如，當算術電路151及儲存裝置153未操作時，可停止供應電源電壓至算術電路151及儲存裝置153。
此外，電源控制電路157控制電源電壓之位準，其係供應至算術電路151、算術電路152、儲存裝置153、儲存裝置154、儲存裝置155、及信號處理電路150中所包括之控制裝置156。此外，若停止供應電源電壓，用於停止供應電源電壓之切換元件可配置用於電源控制電路157，或用於每一算術電路151、算術電路152、儲存裝置153、儲存裝置154、儲存裝置155、及控制裝置156。在後者狀況下，電源控制電路157不一定配置於根據本發明之信號處理電路中。
充當快取記憶體之儲存裝置可配置於主記憶體之儲存裝置155與每一算術電路151、算術電路152、及控制裝置156之間。藉由配置快取記憶體，可減少針對主記憶體之低速存取，且諸如算術處理之信號處理的速度可較高。藉由將上述儲存元件亦應用於充當快取記憶體之儲存裝置，可抑制信號處理電路150之電力消耗。在重新開始供應電源電壓之後，儲存元件可於短時間內返回至與停止電源電壓前之相同狀態。
本實施例可與任何以上實施例適當組合。
[實施例4]
在本實施例中，將說明CPU之組態，其係根據本發明之一實施例之信號處理電路之一。
圖5描繪本實施例中之CPU的組態。圖5中所描繪之CPU於基板9900之上主要包括算術邏輯單元(ALU) 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、時序控制器9905、暫存器9906、暫存器控制器9907、匯流排介面(Bus I/F)9908、可重寫ROM 9909、及ROM介面(ROM I/F)9920。此外，ROM 9909及ROM I/F 9920可配置於不同晶片之上。通常，圖5中所描繪之CPU僅為具簡化組態之範例，實際CPU可依據應用而採用各種組態。
經由Bus I/F 9908而輸入至CPU之指令輸入至指令解碼器9903並於其中解碼，接著輸入至ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905。
ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905依據解碼之指令而執行各種控制。具體地，ALU控制器9902產生信號用於控制ALU 9901之驅動。當CPU執行程式時，中斷控制器9904依據其優先性或遮罩狀態而處理來自外部輸入/輸出裝置或週邊電路之中斷要求。暫存器控制器9907產生暫存器9906之位址，並依據CPU之狀態而讀取/寫入資料自/至暫存器9906。
時序控制器9905產生信號用於控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、及暫存器控制器9907之作業時序。例如，時序控制器9905配置內部時脈產生器用於依據參考時脈信號CLK1而產生內部時脈信號CLK2，並將時脈信號CLK2供應至以上電 路。
在本實施例之CPU中，具有任何以上實施例中所說明之結構的儲存元件配置於暫存器9906中。暫存器控制器9907回應於來自ALU 9901之指令而決定是否藉由儲存電路101而保持資料，或是否藉由暫存器9906之儲存元件中儲存電路102而保持資料。當選擇藉由反相元件之回饋迴路來保持資料時，電源電壓被供應至暫存器9906中儲存元件。當選擇於電容器中保持資料時，可停止供應電源電壓至暫存器9906中儲存元件。如圖3A或圖3B中所描繪，可藉由於儲存元件群組與供應電源電位VDD或電源電位VSS之節點之間配置切換元件，而停止電力供應。
以該等方式，甚至若CPU之作業暫時停止並停止供應電源電壓，可保持資料及可減少電力消耗。具體地，例如當個人電腦之使用者未輸入資料至諸如鍵盤之輸入裝置時，可停止CPU之作業，使得可減少電力消耗。
儘管本實施例中說明CPU之範例，根據本發明之一實施例之信號處理電路不侷限於CPU，並可應用於諸如微處理器之LSI、影像處理電路、數位信號處理器(DSP)、或場可程控閘極陣列(FPGA)。
本實施例可與任何其他實施例組合實施。
[實施例5]
本實施例中說明包括通道係形成於矽中之電晶體110 的圖1中儲存元件100之製造方法。將說明電晶體110、通道係形成於氧化物半導體層中之電晶體109、及電容器108之製造方法，作為用於說明儲存元件100之製造方法的範例。請注意，儲存元件100中所包括之其他元件可以類似於電晶體109、電晶體110、或電容器108之方式予以製造。
如圖6A中所描繪，與單晶半導體基板分離之絕緣膜701及半導體膜702係形成於基板700之上。
儘管對於可用作基板700之材料並無特別限制，需要的是材料具有至少足夠高耐熱性以耐受之後將執行之熱處理。例如，藉由融化程序或浮動程序形成之玻璃基板，以及石英基板、半導體基板、陶瓷基板等可用作基板700。若使用玻璃基板且之後將執行之熱處理的溫度高，較佳地使用其應變點高於或等於730℃之玻璃基板。
在本實施例中，提供使用單晶矽形成半導體膜702之範例，作為電晶體110之製造方法。請注意，簡要說明單晶半導體膜702之形成方法的特定範例。首先，包括藉由電場加速之離子的離子束進入單晶半導體基板之黏合基板，並於距黏合基板表面某深度之區域形成易碎層，其因為晶體結構局部失序而易碎。形成易碎層之深度可藉由離子束之加速能量及離子束進入角度而予調整。接著，黏合基板及配置絕緣膜701之基板700相互連接使得絕緣膜701夾於其間。在黏合基板及基板700相互重疊之後，約1N/cm2至500N/cm2之壓力，較佳地為11N/cm2至20 N/cm2，施加於部分黏合基板及部分基板700，使得基板相互連接。當施加壓力時，從導致黏合基板及絕緣膜701相互緊密接觸之整個表面黏合的部分開始黏合基板與絕緣膜701之間之黏合。隨後，執行熱處理，藉此存在於易碎層中之微孔組合，使得微孔體積增加。因此，部分黏合基板之單晶半導體膜沿易碎層而與黏合基板分離。執行熱處理之溫度不超過基板700之應變點。
請注意，儘管本實施例中說明使用單晶半導體膜702之範例，本發明不侷限於此結構。例如，可使用藉由蒸氣沉積而形成於絕緣膜701上之多晶、微晶、或非結晶半導體膜。另一方面，半導體膜可藉由已知技術結晶。有關已知結晶技術，提供使用雷射束之雷射結晶法及使用催化元素之結晶法。另一方面，催化元素之結晶法及雷射結晶法可組合使用。若使用諸如石英基板之耐熱基板，可組合任何下列結晶方法：使用電熱爐之熱結晶法、使用紅外光之燈加熱結晶法、使用催化元素之結晶法、及約950℃之高溫加熱方法。
其次，如圖6B中所描繪，閘極絕緣膜703係形成於半導體膜702之上。
藉由高密度電漿處理、熱處理等可氧化或氮化半導體膜702之表面而形成閘極絕緣膜703。可使用例如諸如He、Ar、Kr、或Xe之稀有氣體及氧、氮氧化物、氨、氮、氫等之混合氣體執行高密度電漿處理。在此狀況下，當藉由導入微波而激發電漿時，可產生具低電子溫度及高 密度之電漿。藉由以該等高密度電漿產生之氧基(有時包括OH基)或氮基(有時包括NH基)而氧化或氮化半導體膜之表面，可形成具1nm至20nm厚度之絕緣膜，較佳地為5nm至10nm，以便接觸半導體膜。例如，以1倍至3倍(流率)之Ar稀釋氧化亞氮(N2O)並施加3kW至5kW之微波(2.45GHz)電力而具10Pa至30Pa壓力，使得執行半導體膜702表面之氧化或氮化。藉由此處理，形成具有1nm至10nm(較佳地為2nm至6nm)厚度之絕緣膜。此外，導入氧化亞氮(N2O)及矽烷(SiH4)並施加3kW至5kW之微波(2.45GHz)電力而具10Pa至30Pa壓力，使得藉由蒸氣沉積而形成氧氮化矽膜，藉此形成閘極絕緣膜。基於固相反應及藉由蒸氣沉積之反應的組合，可形成具低介面狀態密度及極佳耐受電壓之閘極絕緣膜。
藉由高密度電漿處理進行半導體膜之氧化或氮化的固相反應。因而，閘極絕緣膜703與半導體膜702之間之介面狀態密度可極低。此外，藉由高密度電漿處理而直接氧化或氮化半導體膜702，藉此可抑制將形成之絕緣膜的厚度變化。再者，若半導體膜具有結晶性，藉由高密度電漿處理之固態反應而氧化半導體膜之表面，藉此可抑制僅於晶體晶界之快速氧化，並可形成具有利均勻性及低介面狀態密度之閘極絕緣膜。藉由高密度電漿處理形成絕緣膜用作部分閘極絕緣膜或整個閘極絕緣膜之電晶體可具有較少特性變化。
可藉由電漿CVD法、濺鍍法等，使用氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy，(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、添加氮之鋁酸鉿(HfAlxOy，(x>0，y>0))等層之單層或堆疊而形成閘極絕緣膜703。
在本說明書中，氧氮化物係指氧量大於氮量之物質，及氮氧化物係指氮量大於氧量之物質。
閘極絕緣膜703之厚度可為例如大於或等於1nm及小於或等於100nm，較佳地為大於或等於10nm及小於或等於50nm。在本實施例中，藉由電漿CVD法形成包含氧化矽之單層絕緣膜，作為閘極絕緣膜703。
其次，如圖6B中所描繪，遮罩705係形成於閘極絕緣膜703之上。接著，如圖6C中所描繪，使用遮罩705執行蝕刻程序，藉此形成半導體層772及閘極絕緣層773。
為控制閾值電壓，半導體層772可添加賦予p型導電之雜質元素，諸如硼、鋁、或鎵，或賦予n型導電之雜質元素，諸如磷或砷。為控制閾值電壓，雜質元素可添加至未歷經蝕刻程序之半導體膜702，或經由蝕刻程序形成之半導體層772。另一方面，為控制閾值電壓，雜質元素可添加至黏合基板。進一步另一方面，雜質元素可添加至黏合基板以粗略控制閾值電壓，且雜質元素可進一步添加至未歷經蝕刻程序之半導體膜702，或經由蝕刻程序形成之 半導體層772，以微控閾值電壓。
其次，如圖6C中所描繪，移除遮罩705，接著形成閘極電極707。
可以該等方式形成閘極電極707，即形成導電膜，接著藉由蝕刻而將導電膜處理為所欲形狀。可藉由CVD法、濺鍍法、蒸發法、旋塗法等形成導電膜。對導電膜而言，可使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等。可使用包含任何上述金屬作為其主要成分之合金或包含任何上述金屬之化合物。另一方面，可使用摻雜諸如賦予導電至半導體膜之磷的雜質元素之多晶矽的半導體而形成導電膜。
請注意，儘管本實施例中係以單層導電膜形成閘極電極707，本實施例不侷限於此結構。閘極電極707可以複數堆疊導電膜形成。
有關二導電膜之組合，氮化鉭或鉭可用於第一導電膜及鎢可用於第二導電膜。再者，提供下列組合：氮化鎢及鎢、氮化鉬及鉬、鋁及鉭、鋁及鈦等。由於鎢及氮化鉭具有高耐熱性，可於二導電膜形成之後執行用於熱啟動之熱處理。另一方面，有關二導電膜之組合，可使用例如矽酸鎳及摻雜賦予n型導電之雜質元素之矽、矽酸鎢及摻雜賦予n型導電之雜質元素之矽等。
在三層結構之狀況下，其中堆疊三或更多導電膜，較佳地使用鉬膜、鋁膜、及鉬膜之層級結構。
此外，氧化銦、氧化銦-氧化錫、氧化銦-氧化鋅、氧 化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等透光氧化物導電膜可用作閘極電極707。
另一方面，可藉由液滴釋放法且未使用遮罩而選擇性形成閘極電極707。液滴釋放法為藉由從孔口釋放或噴出包含預定組成之液滴而形成預定圖案之方法，以其分類包括噴墨法。
可以該等方式形成閘極電極707，即藉由電感耦合電漿(ICP)蝕刻法，其中適當控制蝕刻狀況(例如，施加於線圈形電極層之電量、施加於基板側電極層之電量、及基板側電極溫度)，將導電膜蝕刻為所欲錐形。此外，亦可藉由遮罩形狀而控制錐形之角度等。請注意，有關蝕刻氣體，可適當使用氯基氣體諸如氯、氯化硼、氯化矽、或四氯化碳；氟基氣體諸如四氟化碳、氟化硫、或氟化氮；或氧。
其次，使用閘極電極707作為遮罩而將賦予一導電類型之雜質元素添加至半導體層772，如圖6D中所描繪，藉此於半導體層772中形成通道形成區域710，其與閘極電極707及一對雜質區709重疊，且通道形成區域710插於其間。
在本實施例中，說明賦予p型導電之雜質元素(例如硼)添加至半導體層772之狀況作為範例。
其次，如圖7A中所描繪，形成絕緣膜712及713以便覆蓋閘極絕緣層773及閘極電極707。具體地，氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等 無機絕緣膜可用作絕緣膜712及713。尤其，具低介電常數之材料(低k材料)較佳地用於絕緣膜712及713，因為因電極或佈線重疊之電容可充分減少。請注意，包括該等材料之多孔絕緣膜可採用作為絕緣膜712及713。多孔絕緣膜具有較具高密度之絕緣膜更低介電常數，因而允許進一步減少藉由電極或佈線產生之寄生電容。
在本實施例中，說明氧氮化矽用於絕緣膜712及氮氧化矽用於絕緣膜713之範例。此外，本實施例中說明於閘極電極707之上形成絕緣膜712及713之範例；然而，在本實施例中，僅一絕緣膜可形成於閘極電極707之上，或可堆疊三或更多層之複數絕緣膜。
其次，如圖7B中所描繪，絕緣膜712及713歷經化學機械拋光(CMP)或蝕刻，使得閘極電極707之表面暴露。請注意，為改進之後形成之電晶體109的特性，絕緣膜712及713之表面較佳地盡可能平坦。
經由以上步驟，可形成電晶體110。
其次，說明電晶體109之製造方法。首先，如圖7C中所描繪，氧化物半導體層716係形成於絕緣膜712或絕緣膜713之上。
藉由將閘極絕緣膜712及713上所形成之氧化物半導體膜處理為所欲形狀，可形成氧化物半導體層716。氧化物半導體膜之厚度為大於或等於2nm及小於或等於200nm，較佳地為大於或等於3nm及小於或等於50nm，進一步較佳地為大於或等於3nm及小於或等於20nm。藉 由濺鍍法使用氧化物半導體靶材而形成氧化物半導體膜。再者，藉由濺鍍法在稀有氣體(例如氬)、氧氣、或稀有氣體(例如氬)及氧之混合氣體下，可形成氧化物半導體膜。
請注意，在藉由濺鍍法形成氧化物半導體膜之前，較佳地藉由其中導入氬氣及產生電漿之反向濺鍍而移除絕緣膜712及713表面上之灰塵。反向濺鍍係指一種方法，其中未施用電壓於靶材側，射頻(RF)電源用於在氬氣中施用電壓於基板側以於基板附近產生電漿而修改表面。請注意，可使用氮氣、氦氣等取代氬氣。另一方面，可使用添加氧、氧化亞氮等之氬氣。另一方面，可使用添加氯、四氟化碳等之氬氣。
用於氧化物半導體膜之材料(氧化物半導體)較佳地包含至少銦(In)或鋅(Zn)。尤其較佳地包含In及Zn。有關用於減少包括氧化物半導體膜之電晶體中電特性變化之穩定劑，亦較佳地包含鎵(Ga)。較佳地包含錫(Sn)作為穩定劑。較佳地包含鉿(Hf)作為穩定劑。較佳地包含鋁(Al)作為穩定劑。
有關另一穩定劑，可包含一或複數種鑭系元素，諸如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)。
有關氧化物半導體，可使用例如氧化銦；氧化錫；氧 化鋅；二成分金屬氧化物，諸如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、或In-Ga基氧化物；三成分金屬氧化物，諸如In-Ga-Zn基氧化物(亦稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物；四成分金屬氧化物，諸如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物。
請注意，此處例如In-Ga-Zn基氧化物表示包含In、Ga、及Zn之氧化物，且對於In：Ga：Zn之比例並為限制。此外，In-Ga-Zn基氧化物可包含非In、Ga、及Zn之金屬元素。
另一方面，由InMO3(ZnO)m(m>0，m並非整數)代表之材料可用作氧化物半導體。請注意，M代表選自Ga、Fe、Mn、及Co之一或更多金屬元素。另一方面，有關氧化物半導體，可使用由In3SnO5(ZnO)n(n>0，n為整數)代表之材料。
例如，可使用具In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基氧化物，或其組成接近以上組成之任何氧化物。另一方面，可使用具In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基氧化物，或其組成接近以上組成之任何氧化物。
然而，組成不限於該些以上所說明，可依據所需半導體特性(諸如移動性、閾值電壓、及變化)而使用具有適當組成之材料。為獲得所需半導體特性，較佳的是將載子濃度、雜質濃度、缺陷密度、金屬元素相對於氧之原子比、原子間距離、密度等設定為適當值。
請注意，例如「包含In：Ga：Zn=a：b：c(a+b+c=1)之原子比之In、Ga、及Zn的氧化物之組成，接近包含In：Ga：Zn=A：B：C(A+B+C=1)之原子比之In、Ga、及Zn的氧化物之組成」之表示，意即a、b、及c滿足下列關係：(a-A)2+(b-B)2+(c-C)2 ，r2，及r可為例如0.05。相同論述可應用於其他氧化物。
氧化物半導體膜可為非結晶或結晶。
在非結晶狀態之氧化物半導體中，可相對容易獲得平坦表面，使得當使用具非結晶結構之氧化物半導體製造電晶體時，可減少介面散射，並可相對容易獲得相對高移動性。
在具有結晶性之氧化物半導體中，可進一步減少若干缺陷，且當表面平坦性改進時，可獲得較非結晶狀態之氧化物半導體中更高移動性。為改進表面平坦性，氧化物半導體較佳地形成於平坦表面上。具體地，氧化物半導體可形成於具1nm或更小之平均表面粗糙度(Ra)之表面上，更佳地為0.1nm或更小。
請注意，藉由擴展為三維所獲得之平均表面粗糙度(Ra)，中心線平均粗糙度藉由JIS B 0601定義，以便應用於表面。Ra可表示為「偏離參考表面至指定表面之絕對值的平均值」，並藉由下列方程式定義。
在上述方程式中，S0代表將測量之平面(由座標(x1，y1)、(x1，y2)、(x2，y1)、及(x2，y2)代表之四點定義之矩形區域)的面積，及Z0代表將測量之平面的平均高度。Ra可使用原子力顯微鏡(AFM)測量。
在本實施例中，有關氧化物半導體膜，使用具30nm厚度之In-Ga-Zn基氧化物半導體薄膜，其係藉由濺鍍法並使用包含銦(In)、鎵(Ga)、及鋅(Zn)之靶材而予獲得。有關靶材，例如可使用具有In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2之組成比的靶材。包含In、Ga、及Zn之靶材的填充率為 大於或等於90%及小於或等於100%，較佳地為大於或等於95%及小於100%。使用具高填充率之靶材，形成密集氧化物半導體膜。
在本實施例中，以該等方式形成氧化物半導體膜，即基板保持於減壓之處理室中，氫及濕氣移除之濺鍍氣體導入處理室同時移除其中剩餘濕氣，並使用以上靶材。膜形成中基板溫度可高於或等於100℃及低於或等於600℃，較佳地為高於或等於200℃及低於或等於400℃。藉由於基板加熱之狀態下形成氧化物半導體膜，所形成之氧化物半導體膜中所包括之雜質之濃度可減少。此外，可減少藉由濺鍍之損害。為移除處理室中剩餘濕氣，較佳地使用截留真空泵。例如，較佳地使用低溫泵、離子泵、或鈦昇華泵。排空單元可為配置冷阱之渦輪泵。在以低溫泵排空之處理室中，移除例如氫原子、諸如水(H2O)之包含氫原子之化合物(更佳地連同包含碳原子之化合物)等，藉此可減少處理室中所形成之氧化物半導體膜中雜質濃度。
有關膜形成狀況之一範例，基板與靶材之間之距離為100mm，壓力為0.6Pa，直流(DC)電源為0.5kW，及氣體為氧氣(氧流率之比例為100%)。請注意，脈衝直流(DC)電源較佳，因為可減少膜形成中所產生之灰塵，並可使膜厚度均勻。
當濺鍍設備之處理室的洩漏率設定為1×10-10Pa‧m3/s或更少時，可減少諸如鹼金屬及氫化物之雜質進入藉 由濺鍍沉積之氧化物半導體膜。此外，使用以上截留真空泵作為排空系統，可減少來自排空系統之諸如鹼金屬、氫原子、氫分子、水、羥基、及氫化物之雜質的逆流。
當靶材之純度設定為99.99%或更高時，可減少鹼金屬、氫原子、氫分子、水、羥基、氫化物等進入氧化物半導體膜。此外，當使用靶材時，可減少氧化物半導體膜中諸如鋰、鈉、或鉀之鹼金屬之濃度。
為使氧化物半導體膜包含盡可能少之氫、羥基、及濕氣，較佳的是於濺鍍設備之預熱室中藉由預熱基板700，其上形成直至絕緣膜712及713之膜，而排除及移除諸如濕氣及氫之吸附於基板700上之雜質，作為膜形成之預先處理。預熱之溫度為高於或等於100℃及低於或等於400℃，較佳地為高於或等於150℃及低於或等於300℃。有關預熱室中所配置之排空單元，低溫泵較佳。請注意，此預熱處理可省略。在閘極絕緣膜721形成之前，可類似地於其上形成導電膜719及720之基板700上執行預熱。
請注意，用於形成氧化物半導體層716之蝕刻可為乾式蝕刻、濕式蝕刻、或乾式蝕刻及濕式蝕刻二者。有關用於乾式蝕刻之蝕刻氣體，較佳地使用包含氯之氣體(氯基氣體，諸如氯(Cl2)、氯化硼(BCl3)、四氯化矽(SiCl4)或四氯化碳(CCl4))。再者，可使用包含氟之氣體(氟基氣體，諸如四氟化碳(CF4)、氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氫(HBr)；氧(O2)；任一該些氣體添加諸如氦 (He)或氬(Ar)之稀有氣體等。
有關乾式蝕刻法，可使用平行板反應離子蝕刻(RIE)法或電感耦合電漿(ICP)蝕刻法。為將膜蝕刻為所欲形狀，便適當調整蝕刻狀況(施加於線圈狀電極之電量、施加於基板側電極之電量、基板側之電極溫度等)。
有關用於濕式蝕刻之蝕刻劑，可使用磷酸、乙酸及硝酸之混合溶液、或諸如檸檬酸或草酸之有機酸。在本實施例中，使用ITO-07N(KANTO CHEMICAL CO.,INC.製造)。
用於形成氧化物半導體層716之抗蝕罩可藉由噴墨法形成。藉由噴墨法形成抗蝕罩不需光罩；因而，可減少製造成本。
請注意，較佳的是於後續步驟中形成導電膜之前執行反向濺鍍，以移除留在氧化物半導體層716及絕緣膜712及713之表面上的殘留抗蝕劑等。
請注意，有時藉由濺鍍等形成之氧化物半導體膜包含大量濕氣或氫(包括羥基)作為雜質。濕氣及氫輕易地形成供體位準，因而充當氧化物半導體中雜質。因此，在本發明之一實施例中，為減少氧化物半導體膜中諸如濕氣及氫之雜質(脫水或脫氫)，氧化物半導體層716於減壓氣體、氮氣、稀有氣體等之惰性氣體、氧氣、或極乾燥氣體(以腔體震盪吸收光譜(CRDS)法藉由露點儀執行測量，濕氣量為20ppm(轉換為露點之-55℃)或更少，較佳地為1ppm或更少，進一步較佳地為10ppb或更 少)中歷經熱處理。
藉由於氧化物半導體層716上執行熱處理，可排除氧化物半導體層716中濕氣或氫。具體地，可以高於或等於250℃及低於或等於750℃之溫度，較佳地為高於或等於400℃及低於基板之應變點之溫度執行熱處理。例如，可以500℃執行熱處理達約三分鐘至六分鐘。當RTA用於熱處理時，可以短時間執行脫水或脫氫；因而，甚至可以高於玻璃基板之應變點的溫度執行處理。
在本實施例中，使用熱處理設備之一之電熔爐。
請注意，熱處理設備不侷限於電熔爐，而是可包括一種裝置用於藉由來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射而加熱目標。例如，可使用快速熱退火(RTA)設備，諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。LRTA設備為一種設備用於藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱目標。GRTA設備為用於使用高溫氣體而熱處理之設備。有關該氣體，係使用未藉由熱處理而與目標反應之惰性氣體，例如氮或諸如氬之稀有氣體。
請注意，在熱處理中，較佳的是氮或諸如氦、氖或氬之稀有氣體中未包含濕氣、氫等。較佳的是被導入熱處理設備之氮或諸如氦、氖或氬之稀有氣體的純度設定為6N(99.9999%)或更高，較佳地為7N(99.99999%)或更高(即，雜質濃度為1ppm或更少，較佳地為0.1ppm或 更少)。
已指出氧化物半導體對於雜質不敏感，甚至當膜中包含相當的金屬雜質量時不成問題，因此，亦可使用並不昂貴之包含大量諸如鈉之鹼金屬的鈉鈣玻璃(Kamiya、Nomura、及Hosono「載子運輸屬性及非結晶氧化物半導體之電子結構：目前狀態」("Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status")，KOTAI BUTSURI(SOLID STATE PHYSICS)，2009，Vol.44，pp.621-633)。然而，該等考量並不適當。鹼金屬並非氧化物半導體中所包括之元素，因此為雜質。而且，在氧化物半導體中未包括鹼土金屬之狀況下，鹼土金屬為雜質。當絕緣膜接觸氧化物半導體層時，鹼金屬為氧化物，尤其，Na變成Na+，且Na擴散進入絕緣層。此外，在氧化物半導體層中，Na切斷或進入金屬與氧化物半導體中所包括之氧之間之鍵。結果，發生例如電晶體之特性惡化，諸如因閾值電壓沿負方向偏移之電晶體的正常開狀態，或移動性減少。此外，亦發生特性變化。當氧化物半導體膜中氫濃度極低時，該等電晶體特性惡化及因雜質之特性變化顯著出現。因此，當氧化物半導體膜中氫濃度為小於或等於1×1018/cm3時，較佳地為小於或等於1×1017/cm3，以上雜質之濃度較佳地減少。具體地，藉由二次離子質譜測量之Na濃度較佳地為小於或等於5×1016/cm3，更佳地為小於或等於1×1016/cm3，仍更佳地為小於或等於1×1015 /cm3。以類似方式，Li濃度之測量值較佳地為小於或等於5×1015/cm3，更佳地為小於或等於1×1015/cm3。以類似方式，K濃度之測量值較佳地為小於或等於5×1015/cm3，更佳地為小於或等於1×1015/cm3。
經由以上步驟，可減少氧化物半導體層716中氫濃度。
請注意，氧化物半導體層可為非結晶或可具有結晶性。在後者狀況下，氧化物半導體層可為單晶氧化物半導體層或多晶氧化物半導體層。另一方面，氧化物半導體層可具有局部結晶結構、包括具有結晶性部分之非結晶結構、或非非結晶結構。有關氧化物半導體層，可使用例如包括具c軸校準之結晶(亦稱為c軸校準結晶(CAAC))的氧化物，當從a-b平面、表面、或介面之方向觀看時，其具有三角形或六角形原子配置。在晶體中，金屬原子係以層級方式配置，或金屬原子及氧原子係以層級方式沿c軸配置，且a-b平面中a軸或b軸之方向改變(晶體繞c軸旋轉)。
可執行濺鍍以形成包括CAAC之氧化物的氧化物半導體膜。為藉由濺鍍獲得CAAC，重要的是於氧化物半導體膜之沉積的最初階段形成六角形結晶，並視需要造成從六角形結晶的結晶生長。為達成此目的，較佳的是將靶材與基板之間之距離做大(例如，150mm至200mm)，且基板加熱溫度為100℃至500℃，更佳地為200℃至400℃，仍較佳地為250℃至300℃。此外，沉積之氧化物 半導體膜歷經高於沉積中基板加熱溫度之溫度的熱處理，使得可補償膜中微缺點及堆疊層之介面的缺點。
從廣義上講，包括CAAC之氧化物意即非單晶氧化物，其包括當從垂直於a-b平面之方向觀看時，具有以三角形、六角形、等邊三角形、或正六角形原子配置之相位，且當從垂直於c軸方向之方向觀看時，其中金屬原子係以層級方式配置，或金屬原子及氧原子係以層級方式配置。
CAAC為非單晶，但此並非表示CAAC僅由非結晶組件組成。儘管CAAC包括結晶之部分(結晶部)，一結晶部與另一結晶部之間之邊界有時並不清楚。
若CAAC中包括氧，可以氮取代CAAC中所包括之部分氧。CAAC中所包括之個別結晶部之c軸可沿一方向對齊(例如，垂直於其上形成CAAC之基板表面或CAAC表面之方向)。另一方面，CAAC中所包括之個別結晶部之a-b平面的法線可沿一方向對齊(例如，垂直於其上形成CAAC之基板表面或CAAC表面之方向)。
CAAC依據其組成等而變成導體、半導體、或絕緣體。CAAC依據其組成等而透射或不透射可見光。
有關該等CAAC之範例，存在一結晶其形成為膜形狀，且當從垂直於膜表面或支撐基板表面之方向觀察時，其具有三角形或六角形原子配置，其中當從膜之截面觀察時，金屬原子係以層級方式配置，或金屬原子及氧原子(或氮原子)係以層級方式配置。
將參照圖16A至16E、圖17A至17C、及圖18A至18C詳細說明CAAC之結晶結構範例。在圖16A至16E、圖17A至17C、及圖18A至18C中，除非特別指定，垂直方向相應於c軸方向及垂直於c軸方向之平面相應於a-b平面。當簡單地使用「上半」及「下半」表示時，係指a-b平面以上之上半及a-b平面以下之下半(關於a-b平面之上半及下半)。此外，在圖16A至16E中，藉由圓圈圍繞之O代表四配位O及藉由雙圓圈圍繞之O代表三配位O。
圖16A描繪一結構，包括一個六配位In原子及緊鄰In原子之六個四配位氧(以下稱為四配位O)原子。此處，包括一金屬原子及緊鄰之氧原子的結構稱為小群組。圖16A中結構實際上為八面體結構，但為求簡單而描繪為平面結構。請注意，三個四配位O原子存在於圖16A中每一上半及下半之中。在圖16A中所描繪之小群組中，電荷為0。
圖16B描繪一結構，包括一個五配位Ga原子、緊鄰Ga原子之三個三配位氧(以下稱為三配位O)原子、及緊鄰Ga原子之二個四配位O原子。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於圖16B中每一上半及下半之中。In原子亦可具有圖16B中所描繪之結構，因為In原子可具有五個配位子。在圖16B中所描繪之小群組中，電荷為0。
圖16C描繪一結構，包括一個四配位Zn原子及緊鄰 Zn原子之四個四配位O原子。在圖16C中，一個四配位O原子存在於上半之中，及三個四配位O原子存在於下半之中。另一方面，在圖16C中，三個四配位O原子可存在於上半之中，及一個四配位O原子可存在於下半之中。在圖16C中所描繪之小群組中，電荷為0。
圖16D描繪一結構，包括一個六配位Sn原子及緊鄰Sn原子之六個四配位O原子。在圖16D中，三個四配位O原子存在於每一上半及下半之中。在圖16D中所描繪之小群組中，電荷為+1。
圖16E描繪一小群組，包括二個Zn原子。在圖16E中，一個四配位O原子存在於每一上半及下半之中。在圖16E中所描繪之小群組中，電荷為-1。
此處，複數小群組形成中群組，及複數中群組形成大群組(亦稱為單位細胞)。
現在，將說明小群組之間之鍵結規則。圖16A中上半之中關於六配位In原子之三個O原子於向下方向各具有三個緊鄰In原子，及下半之中三個O原子於向上方向各具有三個緊鄰In原子。圖16B中上半之中關於五配位Ga原子之一個O原子於向下方向具有一個緊鄰Ga原子，及下半之中一個O原子於向上方向具有一個緊鄰Ga原子。圖16C中上半之中關於四配位Zn原子之一個O原子於向下方向具有一個緊鄰Zn原子，及下半之中三個O原子於向上方向各具有三個緊鄰Zn原子。以此方式，金屬原子以上之四配位O原子的數量等於每一個四配位O原子之 緊鄰及以下之金屬原子的數量。類似地，金屬原子以下之四配位O原子的數量等於每一四配位O原子之緊鄰及以上之金屬原子的數量。由於四配位O原子的配位數量為4，O原子之緊鄰及以下之金屬原子的數量及O原子之緊鄰及以上之金屬原子的數量之總和為4。因此，金屬原子以上之四配位O原子的數量及另一金屬原子以下之四配位O原子的數量之總和為4，包括金屬原子之二種小群組可鍵結。例如，若下半之中六配位金屬(In或Sn)原子經由三個四配位O原子鍵結，便鍵結至五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
配位數量為4、5、或6之金屬原子經由四配位O原子沿c軸方向鍵結至另一金屬原子。除了以上，藉由組合複數小群組，可以不同方式形成中群組，使得層級結構之總電荷為0。
圖17A描繪In-Sn-Zn基氧化物之層級結構中所包括之中群組的模型。圖17B描繪包括三個中群組之大群組。請注意，圖17C描繪若從c軸方向觀察圖17B中層級結構之原子配置。
在圖17A中，為求簡單而省略三配位O原子，並藉由圓圈描繪四配位O原子；圓圈中數字顯示四配位O原子的數量。例如，藉由圓圈3標示存在於每一上半及下半之中關於Sn原子之三個四配位O原子。類似地，在圖17A中，藉由圓圈1標示存在於每一上半及下半之中關於In原子之一個四配位O原子。圖17A亦描繪下半之中緊 鄰一個四配位O原子之Zn原子及上半之中三個四配位O原子，及上半之中緊鄰一個四配位O原子之Zn原子及下半之中三個四配位O原子。
在圖17A中In-Sn-Zn基氧化物之層級結構中所包括之中群組中，依序從上開始，每一上半及下半之中緊鄰三個四配位O原子之Sn原子鍵結至每一上半及下半之中緊鄰一個四配位O原子之In原子，上半之中In原子鍵結至緊鄰三個四配位O原子之Zn原子，每一上半及下半之中Zn原子經由下半之中關於Zn原子之一個四配位O原子而鍵結至緊鄰三個四配位O原子之In原子，In原子鍵結至小群組，其於上半之中包括二個Zn原子並緊鄰一個四配位O原子，且小群組於每一上半及下半之中經由下半之中關於小群組之一個四配位O原子而鍵結至緊鄰三個四配位O原子之Sn原子。複數該等中群組鍵結，使得形成大群組。
此處，三配位O原子之一鍵的電荷及四配位O原子之一鍵的電荷可分別假設為-0.667及-0.5。例如，(六配位或五配位)In原子之電荷、(四配位)Zn原子之電荷、及(五配位或六配位)Sn原子之電荷分別為+3、+2、及+4。因此，包括Sn原子之小群組中電荷為+1。因此，形成包括Sn原子之層級結構需要抵銷+1之-1的電荷。有關具有-1之電荷的結構，如圖16E中所描繪可提供包括二個Zn原子之小群組。例如，基於包括二個Zn原子之一小群組，可抵銷包括Sn原子之一小群組的電荷， 使得層級結構之總電荷可為0。
當圖17B中所描繪之大群組重複時，可獲得In-Sn-Zn基氧化物晶體(In2SnZn3O8)。請注意，所獲得之In-Sn-Zn基氧化物之層級結構可以組成方程式In2SnZn2O7(ZnO)m(m為0或自然數)表示。
上述規則亦應用於下列氧化物：四成分金屬氧化物，諸如In-Sn-Ga-Zn基氧化物；三成分金屬氧化物，諸如In-Ga-Zn基氧化物(亦稱為IGZO)、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物；二成分金屬氧化物，諸如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、或In-Ga基氧化物等。
有關一範例，圖18A描繪In-Ga-Zn基氧化物之層級結構中所包括之中群組的模型。
在圖18A中In-Ga-Zn基氧化物之層級結構中所包括之中群組中，依序從上開始，每一上半及下半之中緊鄰三個四配位O原子之In原子於上半之中鍵結至緊鄰一個四配位O原子之Zn原子，每一上半及下半之中Zn原子經 由下半之中關於Zn原子之三個四配位O原子而鍵結至緊鄰一個四配位O原子之Ga原子，及Ga原子經由下半之中關於Ga原子之一個四配位O原子而鍵結至每一上半及下半之中緊鄰三個四配位O原子之In原子。複數該等中群組鍵結，使得形成大群組。
圖18B描繪包括三個中群組之大群組。請注意，圖18C描繪若從c軸方向觀察圖18B中層級結構之原子配置。
此處，由於(六配位或五配位)In原子之電荷、(四配位)Zn原子之電荷、及(五配位)Ga原子之電荷分別為+3、+2、及+3，包括任何In原子、Zn原子、及Ga原子之小群組之電荷為0。結果，具有該等小群組之組合的中群組之總電荷總為0。
為形成In-Ga-Zn基氧化物之層級結構，不僅可使用圖18A中所描繪之中群組，亦可使用不同於圖18A中In原子、Ga原子、及Zn原子之配置之中群組來形成大群組。
其次，如圖8A中所描繪，形成接觸閘極電極707及氧化物半導體層716之導電膜719，及接觸氧化物半導體層716之導電膜720。導電膜719及導電膜720充當源極及汲極電極。
具體地，可以該等方式形成導電膜719及導電膜720，即藉由濺鍍法或真空蒸發法形成導電膜以便覆蓋閘極電極707，接著藉由蝕刻為所欲形狀來處理導電膜。
有關用於形成導電膜719及720之導電膜，可使用任何下列材料：選自鋁、鉻、銅、鉭、鈦、鉬、或鎢之元素；包括任何該些元素之合金；包括以上元素組合之合金膜等。另一方面，可採用一結構其中諸如鉻、鉭、鈦、鉬、或鎢之耐火金屬之膜堆疊於鋁或銅之金屬膜之上或以下。鋁或銅較佳地與耐火金屬材料組合使用以避免耐熱性問題及腐蝕問題。有關耐火金屬材料，可使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等。
此外，用於形成導電膜719及720之導電膜可具有單層結構或二或更多層之層級結構。例如，可提供包含矽之鋁膜之單層結構；鈦膜堆疊於鋁膜上之二層結構；鈦膜、鋁膜、及鈦膜依此順序堆疊之三層結構等。Cu-Mg-Al合金、Mo-Ti合金Ti、及Mo具有與氧化物膜之高黏著性。因此，對導電膜719及720而言，採用層級結構其中包含Cu-Mg-Al合金、Mo-Ti合金、Ti、或Mo之導電膜用於下層，及包含Cu之導電膜用於上層；因而，氧化物膜之絕緣膜與導電膜719及720之間之黏著性可增加。
對用於形成導電膜719及720之導電膜而言，可使用導電金屬氧化物。有關導電金屬氧化物，可使用氧化銦、氧化錫、氧化鋅、氧化銦-氧化錫、氧化銦-氧化鋅、或包含矽或氧化矽之導電金屬氧化物材料。
若於導電膜形成之後執行熱處理，導電膜較佳地具有夠高耐熱性以耐受熱處理。
請注意，適當調整材料及蝕刻狀況，使得於導電膜之 蝕刻中盡可能不移除氧化物半導體層716。依據蝕刻狀況，有時局部蝕刻氧化物半導體層716之暴露部分，因而形成槽(凹部)。
在本實施例中，鈦膜用於導電膜。因此，可於導電膜上使用包含氨及過氧化氫水之溶液(氨過氧化氫混合物)選擇性執行濕式蝕刻。有關氨過氧化氫混合物，具體地使用31重量%之過氧化氫水、28重量%之氨水、及水以5：2：2體積比混合。另一方面，可於導電膜上使用包含氯(Cl2)、氯化硼(BCl3)等執行乾式蝕刻。
為減少光刻步驟中光罩及步驟的數量，可使用多色調遮罩形成之抗蝕罩執行蝕刻，經此透光以便具有複數強度。使用多色調遮罩形成之抗蝕罩具有複數厚度，可進一步藉由蝕刻改變形狀；因此，抗蝕罩可用於複數蝕刻步驟而將膜處理為不同圖案。因此，可藉由一多色調遮罩而形成相應於至少二種或更多不同圖案之抗蝕罩。因而，可減少曝光遮罩的數量，亦可減少相應光刻步驟的數量，藉此可體現程序簡化。
此外，充當源極區域及汲極區域之氧化物導電膜可配置於氧化物半導體層716與充當源極及汲極電極之導電膜719及720之間。氧化物導電膜之材料較佳地包含氧化鋅作為成分，及較佳地不包含氧化銦。對該等氧化物導電膜而言，可使用氧化鋅、氧化鋅鋁、氧氮鋅鋁、氧化鎵鋅等。
例如，若形成氧化物導電膜，用於形成氧化物導電膜 之蝕刻程序及用於形成導電膜719及720之蝕刻程序可同時執行。
藉由配置充當源極區域及汲極區域之氧化物導電膜，氧化物半導體層716與導電膜719及720之間之電阻可降低，使得電晶體可以高速操作。此外，藉由配置充當源極區域及汲極區域之氧化物導電膜，可增加電晶體之耐受電壓。
其次，可使用諸如N2O、N2、或Ar之氣體執行電漿處理。經由此電漿處理，移除附著至氧化物半導體層之暴露表面的水等。可使用氧及氬之混合氣體執行電漿處理。
如圖8B中所描繪，在電漿處理之後，形成閘極絕緣膜721以便覆蓋導電膜719及720及氧化物半導體層716。接著，於閘極絕緣膜721之上形成閘極電極722，以便重疊氧化物半導體層716，並於閘極絕緣膜721之上形成導電膜723，以便重疊導電膜719。
可使用類似於閘極絕緣膜703之材料及層級結構來形成閘極絕緣膜721。請注意，閘極絕緣膜721較佳地盡可能少包括諸如濕氣及氫之雜質，並可使用單層絕緣膜或堆疊之複數絕緣膜來形成閘極絕緣膜721。當閘極絕緣膜721中包含氫時，氫進入氧化物半導體層716或藉由氫汲取氧化物半導體層716中之氧，藉此氧化物半導體層716具有較低電阻(n型導電)；因而，可能形成寄生通道。因而，重要的是採用未使用氫之沉積方法以變形成包含盡可能少量之氫的閘極絕緣膜721。具有高障壁屬性之材料 較佳地用於閘極絕緣膜721。有關具有高障壁屬性之絕緣膜，可使用例如氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。當使用堆疊之複數絕緣膜時，於較具有高障壁屬性之絕緣膜更接近氧化物半導體層716之側形成具有較低氮比例之絕緣膜，諸如氧化矽膜或氧氮化矽膜。接著，形成具有高障壁屬性之絕緣膜以便重疊導電膜719及720及氧化物半導體層716，且具有較低氮比例之絕緣膜夾於其間。當使用具有高障壁屬性之絕緣膜時，可避免諸如濕氣及氫之雜質進入氧化物半導體層716、閘極絕緣膜721、或氧化物半導體層716與另一絕緣膜之間之介面及其附近。此外，具有較低氮比例之絕緣膜，諸如經形成而接觸氧化物半導體層716之氧化矽膜或氧氮化矽膜，可避免使用具有高障壁屬性材料形成之絕緣膜直接接觸氧化物半導體層716。
在本實施例中，形成具藉由濺鍍法形成之100-nm厚氮化矽膜係堆疊於藉由濺鍍法形成之200-nm厚氧化矽膜之上之結構的閘極絕緣膜721。膜形成中基板溫度可高於或等於室溫及低於或等於300℃，本實施例中為100℃。
在閘極絕緣膜721形成之後，可執行熱處理。於氮氣、極乾燥空氣、或稀有氣體(例如，氬或氦)中，較佳地以高於或等於200℃及低於或等於400℃之溫度，例如高於或等於250℃及低於或等於350℃，來執行熱處理。氣體中含水量較佳地為20ppm或更少，更佳地為1 ppm或更少，進一步較佳地為10ppb或更少。例如，在本實施例中以250℃於氮氣中執行熱處理達一小時。另一方面，在以類似於用於減少濕氣或氫而於氧化物半導體層上執行熱處理的方式形成導電膜719及720之前，可於短時間以高溫執行RTA處理。甚至當藉由先前於氧化物半導體層716上執行熱處理而氧化物半導體層716中產生缺氧時，藉由於配置包含氧之閘極絕緣膜721之後執行熱處理，氧便從閘極絕緣膜721供應至氧化物半導體層716。藉由供應氧至氧化物半導體層716，便可減少氧化物半導體層716中充當供體之缺氧，並可滿足化學計量比例。較佳的是氧化物半導體層716中氧之比例高於化學計量組成。結果，可使氧化物半導體層716為實質上i型，並可減少因缺氧造成電晶體之電特性變化；因而，可改進電特性。熱處理之時序並未特別限制，只要係於閘極絕緣膜721形成之後即可。當此熱處理兼作另一步驟時，諸如用於形成樹脂膜之熱處理或用於減少透明導電膜之電阻之熱處理，可使氧化物半導體層716為實質上i型，而未增加步驟的數量。
再者，藉由使氧化物半導體層716於氧氣中歷經熱處理使得氧添加至氧化物半導體，可減少氧化物半導體層716中充當供體之缺氧。熱處理係以例如高於或等於100℃及低於350℃，較佳地為高於或等於150℃及低於250℃之溫度執行。較佳的是於氧氣中用於熱處理之氧氣未包括水、氫等。另一方面，被導入熱處理設備之氧氣的 純度較佳地為大於或等於6N(99.9999%)或更多，進一步較佳地為大於或等於7N(99.99999%)(即，氧氣中雜質濃度為小於或等於1ppm，較佳地為小於或等於0.1ppm)。
另一方面，藉由離子注入法、離子摻雜法等，氧可添加至氧化物半導體層716以減少充當供體之缺氧。例如，以2.45GHz微波製成電漿狀態之氧可添加至氧化物半導體層716。
可以該等方式形成閘極電極722及導電膜723，即於閘極絕緣膜721之上形成導電膜，接著藉由蝕刻處理。可使用類似於閘極電極707或導電膜719及720之材料形成閘極電極722及導電膜723。
每一閘極電極722及導電膜723之厚度為10nm至400nm，較佳地為100nm至200nm。在本實施例中，於藉由濺鍍法並使用鎢靶材形成150nm厚度之用於閘極電極的導電膜之後，導電膜藉由蝕刻而處理為所欲形狀，藉此形成閘極電極722及導電膜723。請注意，可藉由噴墨法形成抗蝕罩。藉由噴墨法形成抗蝕罩不需光罩；因而，可減少製造成本。
經由以上步驟，形成電晶體109。
請注意，導電膜719及導電膜723相互重疊且閘極絕緣膜721配置於其間的部分相應於電容器108。
儘管電晶體109經說明為單閘極電晶體，當視需要而包括相互電連接之複數閘極電極時，可製造包括複數通道 形成區域之多閘極電晶體。
請注意，可使用包含13族元素之絕緣材料及氧形成接觸氧化物半導體層716之絕緣膜(本實施例中其相應於閘極絕緣膜721)。許多氧化物半導體材料包含13族元素，且包含13族元素之絕緣材料與氧化物半導體工作良好。藉由將包含13族元素之絕緣材料用於接觸氧化物半導體層之絕緣膜，與氧化物半導體層之介面可保持有利狀態。
包含13族元素之絕緣材料係指包含一或更多13族元素之絕緣材料。有關包含13族元素之絕緣材料，可提供氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等作為範例。此處，氧化鋁鎵係指在原子百分比方面鋁量大於鎵量之材料，而氧化鎵鋁係指在原子百分比方面鎵量大於鋁量之材料。
例如，當包含氧化鎵之材料用於接觸包含鎵之氧化物半導體層的絕緣膜時，氧化物半導體層與絕緣膜之間之介面特性可保持有利。例如，氧化物半導體層及包含氧化鎵之絕緣膜經配置而相互接觸，使得氧化物半導體層與絕緣膜之間介面之氫的堆積可減少。請注意，若相同群組元素作為氧化物半導體之組成元素用於絕緣膜，可獲得類似效果。例如，使用包含氧化鋁之材料形成絕緣膜是有效的。請注意，氧化鋁具有不易傳輸水之屬性。因而，在避免水進入氧化物半導體層方面，較佳地使用包含氧化鋁之材料。
接觸氧化物半導體層716之絕緣膜的絕緣材料較佳地藉由於氧氣中熱處理或藉由氧摻雜而製造以包含高於化學計量組成之氧比例。「氧摻雜」係指將氧添加於某處。請注意，「某處」用詞係為釐清氧不僅添加於薄膜表面，亦添加於薄膜內部。此外，「氧摻雜」包括氧電漿摻雜，其中被製成電漿之氧添加至某處。氧摻雜可藉由離子注入法或離子摻雜法執行。
例如，若使用氧化鎵形成接觸氧化物半導體層716之絕緣膜，藉由於氧氣中熱處理或藉由氧摻雜之氧化鎵之組成可設定為Ga2Ox(x=3+α，0<α<1)。
若使用氧化鋁形成接觸氧化物半導體層716之絕緣膜，藉由於氧氣中熱處理或藉由氧摻雜之氧化鋁組成可設定為Al2Ox(x=3+α，0<α<1)。
若使用氧化鎵鋁(氧化鋁鎵)形成接觸氧化物半導體層716之絕緣膜，藉由於氧氣中熱處理或藉由氧摻雜之氧化鎵鋁(氧化鋁鎵)組成可設定為GaxAl2-xO3+α(0<x<2，0<α<1)。
藉由氧摻雜，可形成包括氧之比例高於化學計量組成之區域的絕緣膜。當包括該等區域之絕緣膜接觸氧化物半導體層時，絕緣膜中過度氧便供應至氧化物半導體層，氧化物半導體層或氧化物半導體層與絕緣膜之間介面之氧缺陷減少。因而，氧化物半導體層可製成為i型或實質上i型氧化物半導體。
請注意，接觸氧化物半導體層716之絕緣膜的包括氧 之比例高於化學計量組成之區域的絕緣膜可應用於設於氧化物半導體層716上側之絕緣膜，或設於氧化物半導體層716下側之絕緣膜；然而，較佳地應用該等絕緣膜至接觸氧化物半導體層716之二種絕緣膜。可以一結構增強上述效果，其中氧化物半導體層716係夾於各包括氧之比例高於化學計量組成之區域的絕緣膜之間，該些絕緣膜用作接觸氧化物半導體層716之絕緣膜並設於氧化物半導體層716之上側及下側。
在氧化物半導體層716上側及下側之絕緣膜可包含相同組成元素或不同組成元素。例如，上側及下側二者之絕緣膜可使用組成為Ga2Ox(x=3+α，0<α<1)之氧化鎵形成。另一方面，上側及下側之絕緣膜之一可使用Ga2Ox(x=3+α，0<α<1)形成，及另一者可使用組成為Al2Ox(x=3+α，0<α<1)之氧化鋁形成。
接觸氧化物半導體層716之絕緣膜係藉由堆疊各包括氧之比例高於化學計量組成之區域的絕緣膜而予形成。例如，氧化物半導體層716上側之絕緣膜可形成如下：形成組成為Ga2Ox(x=3+α，0<α<1)之氧化鎵並於其上形成組成為GaxAl2-xO3+α(0<x<2，0<α<1)之氧化鎵鋁(氧化鋁鎵)。請注意，氧化物半導體層716下側之絕緣膜可藉由堆疊各包括氧之比例高於化學計量組成之區域的絕緣膜而予形成。此外，氧化物半導體層716上側及下側二者之絕緣膜可藉由堆疊各包括氧之比例高於化學計量組成之區域的絕緣膜而予形成。
其次，如圖8C中所描繪，形成絕緣膜724以便覆蓋閘極絕緣膜721、導電膜723、及閘極電極722。絕緣膜724可藉由PVD法、CVD法等而予形成。絕緣膜724可使用包含無機絕緣材料之材料，諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁，而予形成。請注意，對絕緣膜724而言，較佳地使用具低介電常數之材料或具低介電常數之結構(例如多孔結構)。當絕緣膜724之介電常數降低時，佈線或電極之間產生之寄生電容可減少，其導致更高速作業。請注意，儘管本實施例中絕緣膜724具有單層結構，本發明之一實施例不侷限於此。絕緣膜724可具有二或更多層之層級結構。
其次，閘極絕緣膜721及絕緣膜724中形成開口725，使得部分導電膜720暴露。之後，接觸導電膜720之佈線726經由開口725而形成於絕緣膜724之上。
佈線726係以該等方式形成，即藉由PVD法或CVD法形成導電膜，接著藉由蝕刻處理導電膜。有關導電膜之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、或鎢之元素、包含任何該些元素作為成分之合金等。可使用任何錳、鎂、鋯、鈹、釹、及鈧，或包含任何該些元素組合之材料。
具體地，例如可採用一方法，其中藉由PVD法於包括絕緣膜724之開口的區域中形成薄鈦膜，及藉由PVD法形成薄鈦膜(具約5nm厚度)，接著形成鋁膜以便嵌於開口725中。此處，藉由PVD法形成之鈦膜具有減少 於形成鈦膜之表面上形成氧化物膜(例如自然氧化物膜)之功能，以減少與下電極(此處為導電膜720)之接觸電阻。此外，可避免鋁膜之凸起。於鈦、氮化鈦等障壁膜形成之後，可藉由電鍍法形成銅膜。
其次，形成絕緣膜727以便覆蓋佈線726。經由一連串步驟，可製造儲存元件。
請注意，在製造方法中，於氧化物半導體層716形成之後，形成充當源極及汲極電極之導電膜719及720。因而，如圖8B中所描繪，在藉由製造方法所獲得之電晶體109中，於氧化物半導體層716之上形成導電膜719及720。然而，在電晶體109中，可於氧化物半導體層716以下形成充當源極及汲極電極之導電膜，即氧化物半導體層716與絕緣膜712及713之間。
圖9為若充當源極及汲極電極之導電膜719及720配置於氧化物半導體層716與絕緣膜712及713之間，電晶體109之截面圖。可以該等方式獲得圖9中所描繪之電晶體109，即於絕緣膜713形成之後形成導電膜719及720，接著形成氧化物半導體層716。
本實施例可與任何其他實施例組合實施。
[實施例6]
在本實施例中，將說明包括氧化物半導體層並具有與實施例5中不同結構之電晶體。
圖10A中所描繪之電晶體901包括氧化物半導體層 903，其形成於絕緣膜902之上並充當作用層；形成於氧化物半導體層903上之源極電極904及汲極電極905；氧化物半導體層903、及源極電極904及汲極電極905上之閘極絕緣膜906；及閘極電極907，其配置於閘極絕緣膜906之上，以便與氧化物半導體層903重疊。
圖10A中所描繪之電晶體901為頂閘型，其中閘極電極907係形成於氧化物半導體層903之上，其亦為頂部接觸型，其中源極電極904及汲極電極905係形成於氧化物半導體層903之上。在電晶體901中，源極電極904及汲極電極905未與閘極電極907重疊。即，閘極電極907與每一源極電極904及汲極電極905之間之距離大於閘極絕緣膜906之厚度。因此，在電晶體901中，閘極電極907與每一源極電極904及汲極電極905之間產生之寄生電容可為小，使得電晶體901可以高速操作。
氧化物半導體層903包括一對高濃度區域908，其係藉由於閘極電極907形成之後添加賦予n型導電之摻雜劑至氧化物半導體層903而予獲得。此外，氧化物半導體層903包括通道形成區域909，其與閘極電極907重疊，且閘極絕緣膜906插於其間。在氧化物半導體層903中，通道形成區域909係配置於該對高濃度區域908之間。可藉由離子注入法執行用於形成高濃度區域908之摻雜劑的添加。有關摻雜劑，例如可使用諸如氦、氬、或氙之稀有氣體、諸如氮、磷、砷、或銻之15族元素等。
例如，若氮用作摻雜劑，高濃度區域908中氮原子之 濃度較佳地為高於或等於5×1019/cm3及低於或等於1×1022/cm3。
添加賦予n型導電之摻雜劑的高濃度區域908具有高於氧化物半導體層903中其他區域之導電。因此，藉由於氧化物半導體層903中配置高濃度區域908，源極電極904與汲極電極905之間之電阻可減少。
若In-Ga-Zn基氧化物半導體用於氧化物半導體層903，便於添加氮之後，以高於或等於300℃及低於或等於600℃之溫度執行熱處理達一小時。所以，高濃度區域908中氧化物半導體具有纖鋅礦結晶結構。由於高濃度區域908中氧化物半導體具有纖鋅礦結晶結構，高濃度區域908之導電可進一步增加，且源極電極904與汲極電極905之間之電阻可減少。請注意，為藉由形成具有纖鋅礦結晶結構之氧化物半導體而有效地減少源極電極904與汲極電極905之間之電阻，在使用氮作為摻雜劑之狀況下，高濃度區域908中氮原子之濃度較佳地為高於或等於1×1020/cm3及低於或等於7原子%。然而，亦存在甚至當氮原子之濃度低於以上範圍時，可獲得具有纖鋅礦結晶結構之氧化物半導體之狀況。
氧化物半導體層903可包括包括CAAC之氧化物。若氧化物半導體層903包括包括CAAC之氧化物，相較於非結晶半導體之狀況，氧化物半導體層903之導電可增加；因而，源極電極904與汲極電極905之間之電阻可減少。
藉由減少源極電極904與汲極電極905之間之電阻， 甚至當電晶體901微型化時，可確保高開啟狀態電流及高速作業。基於電晶體901之微型化，由包括電晶體之儲存元件佔據之面積可減少，且每單位面積儲存容量可增加。
圖10B中所描繪之電晶體911包括形成於絕緣膜912上之源極電極914及汲極電極915；形成於源極電極914及汲極電極915之上並充當作用層之氧化物半導體層913；氧化物半導體層913及源極電極914及汲極電極915上之閘極絕緣膜916；及閘極電極917，其係配置於閘極絕緣膜916之上以便與氧化物半導體層913重疊。
圖10B中所描繪之電晶體911為頂閘型，其中閘極電極917係形成於氧化物半導體層913之上，亦為底部接觸型，其中源極電極914及汲極電極915係形成於氧化物半導體層913以下。在電晶體911中，源極電極914及汲極電極915未如電晶體901中與閘極電極917重疊；因而，閘極電極917與每一源極電極914及汲極電極915之間產生之寄生電容可為小，使得電晶體911可以高速操作。
氧化物半導體層913包括一對高濃度區域918，其係藉由於閘極電極917形成之後添加賦予n型導電之摻雜劑至氧化物半導體層913而予獲得。此外，氧化物半導體層913包括通道形成區域919，其與閘極電極917重疊，且閘極絕緣膜916插於其間。在氧化物半導體層913中，通道形成區域919係配置於該對高濃度區域918之間。
如同電晶體901中所包括之上述高濃度區域908，可藉由離子注入法形成高濃度區域918。在高濃度區域908 之狀況下，摻雜劑之種類可參照用於形成高濃度區域918之摻雜劑之種類。
例如，若氮用作摻雜劑，高濃度區域918中氮原子之濃度較佳地為高於或等於5×1019/cm3及低於或等於1×1022/cm3。
添加賦予n型導電之摻雜劑的高濃度區域918具有較氧化物半導體層913中其他區域更高導電。因此，藉由於氧化物半導體層913中配置高濃度區域918，源極電極914與汲極電極915之間之電阻可減少。
若In-Ga-Zn基氧化物半導體用於氧化物半導體層913，可於添加氮之後，以高於或等於300℃及低於或等於600℃之溫度執行熱處理。所以，高濃度區域918中氧化物半導體具有纖鋅礦結晶結構。由於高濃度區域918中氧化物半導體具有纖鋅礦結晶結構，高濃度區域918之導電可進一步增加，且源極電極914與汲極電極915之間之電阻可減少。請注意，為藉由形成具有纖鋅礦結晶結構之氧化物半導體而有效減少源極電極914與汲極電極915之間之電阻，在使用氮作為摻雜劑之狀況下，高濃度區域918中氮原子之濃度較佳地為高於或等於1×1020/cm3及低於或等於7原子%。然而，亦存在甚至當氮原子之濃度低於以上範圍時，可獲得具有纖鋅礦結晶結構之氧化物半導體之狀況。
氧化物半導體層913可包括包括CAAC之氧化物。若氧化物半導體層913包括包括CAAC之氧化物，相較於非 結晶半導體之狀況，氧化物半導體層913之導電可增加；因而，源極電極914與汲極電極915之間之電阻可減少。
藉由減少源極電極914與汲極電極915之間之電阻，甚至當電晶體911微型化時，可確保高開啟狀態電流及高速作業。基於電晶體911之微型化，藉由包括電晶體之儲存元件所佔據之面積可減少，且每單位面積儲存容量可增加。
圖10C中所描繪之電晶體921包括氧化物半導體層923，其係形成於絕緣膜922之上並充當作用層；形成於氧化物半導體層923上之源極電極924及汲極電極925；氧化物半導體層923及源極電極924及汲極電極925上之閘極絕緣膜926；及閘極電極927，其係配置於閘極絕緣膜926之上，以便與氧化物半導體層923重疊。此外，電晶體921包括側壁絕緣體930，其係以絕緣膜形成並配置於閘極電極927之側面。
圖10C中所描繪之電晶體921為頂閘型，其中閘極電極927係形成於氧化物半導體層923之上，亦為頂部接觸型，其中源極電極924及汲極電極925係形成於氧化物半導體層923之上。在電晶體921中，源極電極924及汲極電極925未如電晶體901中與閘極電極927重疊；因而，閘極電極927與每一源極電極924及汲極電極925之間產生之寄生電容可為小，使得電晶體921可以高速操作。
氧化物半導體層923包括一對高濃度區域928及一對低濃度區域929，其係藉由於閘極電極927形成之後，添 加賦予n型導電之摻雜劑至氧化物半導體層923而予獲得。此外，氧化物半導體層923包括通道形成區域931，其與閘極電極927重疊，且閘極絕緣膜926插於其間。在氧化物半導體層923中，通道形成區域931係配置於該對低濃度區域929之間，且該對低濃度區域929係配置於該對高濃度區域928之間。該對低濃度區域929係配置於氧化物半導體層923中並與側壁絕緣體930重疊且閘極絕緣膜926插於其間之區域中。
如同電晶體901中所包括之上述高濃度區域908，可藉由離子注入法形成高濃度區域928及低濃度區域929。在高濃度區域908之狀況下，摻雜劑之種類可參照用於形成高濃度區域928之摻雜劑之種類。
例如，若氮用作摻雜劑，高濃度區域928中氮原子之濃度較佳地為高於或等於5×1019/cm3及低於或等於1×1022/cm3。此外，例如若氮用作摻雜劑，低濃度區域929中氮原子之濃度較佳地為高於或等於5×1018/cm3及低於5×1019/cm3。
添加賦予n型導電之摻雜劑的高濃度區域928具有較氧化物半導體層923中其他區域更高導電。因此，藉由將高濃度區域928配置於氧化物半導體層923中，源極電極924與汲極電極925之間之電阻可減少。低濃度區域929係配置於通道形成區域931與高濃度區域928之間，藉此可減少因短通道效應之閾值電壓的負偏移。
若In-Ga-Zn基氧化物半導體用於氧化物半導體層 923，便於添加氮之後，以高於或等於300℃及低於或等於600℃之溫度執行熱處理。所以，高濃度區域928中氧化物半導體具有纖鋅礦結晶結構。此外，依據氮濃度，低濃度區域929亦具有因熱處理之纖鋅礦結晶結構。由於高濃度區域928中氧化物半導體具有纖鋅礦結晶結構，高濃度區域928之導電可進一步增加，且源極電極924與汲極電極925之間之電阻可減少。請注意，為藉由形成具有纖鋅礦結晶結構之氧化物半導體而有效減少源極電極924與汲極電極925之間之電阻，在使用氮作為摻雜劑之狀況下，高濃度區域928中氮原子之濃度較佳地為高於或等於1×1020/cm3及低於或等於7原子%。然而，亦存在甚至當氮原子之濃度低於以上範圍時，可獲得具有纖鋅礦結晶體結構之氧化物半導體的狀況。
氧化物半導體層923可包括包括CAAC之氧化物。若氧化物半導體層923包括包括CAAC之氧化物，相較於非結晶半導體之狀況，氧化物半導體層923之導電可增加；因而，源極電極924與汲極電極925之間之電阻可減少。
藉由減少源極電極924與汲極電極925之間之電阻，甚至當電晶體921微型化時，可確保高開啟狀態電流及高速作業。基於電晶體921之微型化，藉由包括電晶體之記憶格所佔據之面積可減少，並可增加格陣列之每單位面積儲存容量。
圖10D中所描繪之電晶體941包括形成於絕緣膜942上之源極電極944及汲極電極945；氧化物半導體層 943，其係形成於源極電極944及汲極電極945之上並充當作用層；氧化物半導體層943及源極電極944及汲極電極945上之閘極絕緣膜946；及閘極電極947，其係配置於閘極絕緣膜946之上，以便與氧化物半導體層943重疊。此外，電晶體941包括側壁絕緣體950，其係以絕緣膜形成並配置於閘極電極947側面。
圖10D中所描繪之電晶體941為頂閘型，其中閘極電極947係形成於氧化物半導體層943之上，亦為底部接觸型，其中源極電極944及汲極電極945係形成於氧化物半導體層943以下。在電晶體941中，源極電極944及汲極電極945未如電晶體901中與閘極電極947重疊。因此，閘極電極947與每一源極電極944及汲極電極945之間產生之寄生電容可為小，使得電晶體941可以高速操作。
氧化物半導體層943包括一對高濃度區域948及一對低濃度區域949，其係藉由於閘極電極947形成之後，添加賦予n型導電之摻雜劑至氧化物半導體層943而予獲得。此外，氧化物半導體層943包括通道形成區域951，其與閘極電極947重疊，且閘極絕緣膜946插於其間。在氧化物半導體層943中，通道形成區域951係配置於該對低濃度區域949之間，該對低濃度區域949係配置於該對高濃度區域948之間。該對低濃度區域949係配置於氧化物半導體層943中並與側壁絕緣體950重疊且閘極絕緣膜946插於其間之區域中。
如同電晶體901中所包括之上述高濃度區域908，可 藉由離子注入法形成高濃度區域948及低濃度區域949。在高濃度區域908之狀況下，摻雜劑之種類可參照用於形成高濃度區域948之摻雜劑之種類。
例如，若氮用作摻雜劑，高濃度區域948中氮原子之濃度較佳地為高於或等於5×1019/cm3及低於或等於1×1022/cm3。此外，例如若氮用作摻雜劑，低濃度區域949中氮原子之濃度較佳地為高於或等於5×1018/cm3及低於5×1019/cm3。
添加賦予n型導電之摻雜劑的高濃度區域948具有較氧化物半導體層943中其他區域更高導電。因此，藉由於氧化物半導體層943中配置高濃度區域948，源極電極944與汲極電極945之間之電阻可減少。低濃度區域949係配置於通道形成區域951與高濃度區域948之間，藉此可減少因短通道效應之閾值電壓的負偏移。
若In-Ga-Zn基氧化物半導體用於氧化物半導體層943，便於添加氮之後，以高於或等於300℃及低於或等於600℃之溫度執行熱處理。所以，高濃度區域948中氧化物半導體具有纖鋅礦結晶結構。此外，依據氮濃度，低濃度區域949亦具有因熱處理之纖鋅礦結晶結構。由於高濃度區域948中氧化物半導體具有纖鋅礦結晶結構，高濃度區域948之導電可進一步增加，並可減少源極電極944與汲極電極945之間之電阻。請注意，為藉由形成具有纖鋅礦結晶結構之氧化物半導體而有效減少源極電極944與汲極電極945之間之電阻，在使用氮作為摻雜劑之 狀況下，高濃度區域948中氮原子之濃度較佳地為高於或等於1×1020/cm3及低於或等於7原子%。然而，亦存在甚至當氮原子之濃度低於以上範圍時，可獲得具有纖鋅礦結晶體結構之氧化物半導體的狀況。
氧化物半導體層943可包括包括CAAC之氧化物。若氧化物半導體層943包括包括CAAC之氧化物，相較於非結晶半導體之狀況，可增加氧化物半導體層943之導電；因而，源極電極944與汲極電極945之間之電阻可減少。
藉由減少源極電極944與汲極電極945之間之電阻，甚至當電晶體941微型化時，可確保高開啟狀態電流及高速作業。基於電晶體941之微型化，藉由包括電晶體之儲存元件所佔據之面積可減少，並可增加每單位面積儲存容量。
請注意，有關於包括氧化物半導體之電晶體中以自校準程序形成充當源極區域及汲極區域之高濃度區域的方法，揭露一種方法，其中氧化物半導體層之表面暴露，並執行氬電漿處理，使得氧化物半導體層中暴露至電漿之區域的電阻係數減少(S.Jeon等人，「高密度影像感應器應用之非結晶InGaZnO薄膜電晶體之180nm閘極長度」("180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications")，IEDMTech.Dig.,pp.504-507,2010)。
然而，在上述製造方法中，在閘極絕緣膜形成之後，閘極絕緣膜需局部移除，使得將成為源極區域及汲極區域 之部分暴露。因此，於移除閘極絕緣膜時，閘極絕緣膜以下之氧化物半導體層局部過度蝕刻；因而，將成為源極區域及汲極區域之部分的厚度變成小。結果，源極區域及汲極區域之電阻增加，且易於發生因過度蝕刻之電晶體特性缺陷。
為促進電晶體之微型化，需採用可提供高處理準確性之乾式蝕刻法。然而，若採用未充分獲得針對氧化物半導體層之閘極絕緣膜之選擇性的乾式蝕刻法，便顯著易於發生過度蝕刻。
例如，只要氧化物半導體層具有足夠厚度，過度蝕刻便未變成問題；然而，當通道長度為200nm或更短時，將成為通道形成區域之區域中氧化物半導體層之厚度需為20nm或更短，較佳地為10nm或更短，使得可避免短通道效應。當使用該等薄氧化物半導體層時，氧化物半導體層之過度蝕刻並非較佳，因為如以上所說明，源極區域及汲極區域之電阻增加，並發生電晶體特性缺陷。
然而，如同本發明之一實施例，於閘極絕緣膜留下之狀況下執行添加摻雜劑至氧化物半導體層，以便不暴露氧化物半導體；因而，可避免氧化物半導體層之過度蝕刻，並可減少對於氧化物半導體層之過度損害。此外，氧化物半導體層與閘極絕緣膜之間之介面保持乾淨。因此，可改進電晶體之特性及可靠性。
本實施例可與任何其他實施例組合實施。
[實施例7]
在本實施例中，將說明包括氧化物半導體層並具有與實施例5及6不同結構之電晶體。氧化物半導體層中氧化物半導體可使用包含In、Sn、及Zn之氧化物半導體(In-Sn-Zn基氧化物半導體)或任何其他實施例中所說明之另一氧化物半導體予以形成。
圖31A及31B為具有頂閘頂部接觸結構之共平面電晶體之俯視圖及截面圖。圖31A為電晶體之俯視圖。圖31B描繪沿圖31A中虛線A-B之截面A-B。
圖31B中所描繪之電晶體包括基板1100；配置於基板1100上之基底絕緣膜1102；配置於基底絕緣膜1102週邊之保護絕緣膜1104；氧化物半導體層1106，其係配置於基底絕緣膜1102及保護絕緣膜1104之上，並包括高電阻區域1106a及低電阻區域1106b；配置於氧化物半導體層1106上之閘極絕緣膜1108；閘極電極1110，經配置而與氧化物半導體層1106重疊，且閘極絕緣膜1108插於其間；側壁絕緣膜1112經配置而接觸閘極電極1110側面；一對電極1114經配置而接觸至少低電阻區域1106b；層際絕緣膜1116經配置而覆蓋至少氧化物半導體層1106、閘極電極1110、及該對電極1114；及佈線1118，經配置而經由層際絕緣膜1116中所形成之開口以連接至至少該對電極1114之一。
儘管未描繪，保護膜可經配置而覆蓋層際絕緣膜1116及佈線1118。基於保護膜，可減少藉由層際絕緣膜 1116之表面導電產生之小量洩漏電流，因而可減少電晶體之關閉狀態電流。
本實施例可與任何其他實施例組合實施。
[實施例8]
在本實施例中，將說明包括氧化物半導體層並具有與實施例5至7中不同結構之電晶體。請注意，在本實施例中，說明包含In、Sn、及Zn之氧化物半導體(In-Sn-Zn基氧化物半導體)用作氧化物半導體層中氧化物半導體之狀況；然而，可使用任何其他實施例中所說明之另一氧化物半導體。
圖32A及32B為俯視圖及截面圖，描繪本實施例中所製造之電晶體之結構。圖32A為電晶體之俯視圖。圖32B為沿圖32A中虛線A-B之截面圖。
圖32B中所描繪之電晶體包括基板1200；配置於基板1200上之基底絕緣膜1202；配置於基底絕緣膜1202上之氧化物半導體層1206；接觸氧化物半導體層1206之一對電極1214；配置於氧化物半導體層1206及該對電極1214上之閘極絕緣膜1208；閘極電極1210，經配置而與氧化物半導體層1206重疊，且閘極絕緣膜1208插於其間；層際絕緣膜1216，經配置而覆蓋閘極絕緣膜1208及閘極電極1210；佈線1218，經由層際絕緣膜1216中所形成之開口而連接至該對電極1214；及保護膜1220，經配置而覆蓋層際絕緣膜1216及佈線1218。
有關基板1200，使用玻璃基板。有關基底絕緣膜1202，使用氧化矽膜。有關氧化物半導體層1206，使用In-Sn-Zn基氧化物膜。有關該對電極1214，使用鎢膜。有關閘極絕緣膜1208，使用氧化矽膜。閘極電極1210具有氮化鉭膜及鎢膜之堆疊結構。層際絕緣膜1216具有氧氮化矽膜及聚醯亞胺膜之堆疊結構。佈線1218具有鈦膜、鋁膜、及鈦膜依此順序形成之堆疊結構。有關保護膜1220，使用聚醯亞胺膜。
請注意，在具有圖32A中所描繪之結構的電晶體中，閘極電極1210與該對電極1214之一重疊部分之寬度稱為Lov。類似地，該對電極1214未與氧化物半導體層1206重疊部分之寬度稱為dW。
本實施例可與任何其他實施例組合實施。
[實施例9]
在本實施例中，將說明儲存裝置之結構之一實施例。
圖11及圖12各為儲存裝置之截面圖。在圖11及圖12中所描繪之每一儲存裝置中，複數層中複數儲存元件係形成於上部，邏輯電路3004係形成於下部。有關複數儲存元件之範例，描繪儲存元件3170a及儲存元件3170b。對於儲存元件3170a及儲存元件3170b而言，例如可採用類似於上述實施例中所說明之儲存電路102之組態。
請注意，描繪儲存元件3170a中電晶體3171a作為代 表。描繪儲存元件3170b中電晶體3171b作為代表。在電晶體3171a及電晶體3171b中，通道形成區域係形成於氧化物半導體層中。通道形成區域係形成於氧化物半導體層中之電晶體之結構類似於上述實施例中所說明；因而，此處省略其說明。
以與電晶體3171a之源極電極及汲極電極之相同層形成的電極3501a經由電極3502a而電連接至電極3003a。以與電晶體3171b之源極電極及汲極電極之相同層形成的電極3501c經由電極3502c而電連接至電極3003c。
邏輯電路3004包括電晶體3001，其中非氧化物半導體之半導體材料用作通道形成區域。電晶體3001可以該等方式獲得，即元件隔離絕緣膜3106係配置於包括半導體材料(例如矽)之基板3000之上，且將成為通道形成區域之區域係形成於藉由元件隔離絕緣膜3106圍繞之區域中。請注意，電晶體3001可為一種電晶體，其中通道形成區域係形成於半導體膜中，諸如形成於絕緣表面上之矽膜或SOI基板中之矽膜。已知結構可採用於電晶體3001之結構；因而，此處省略其說明。
佈線3100a及佈線3100b係形成於形成電晶體3171a之層與形成電晶體3001之層之間。絕緣膜3140a係配置於佈線3100a與形成電晶體3001之層之間，絕緣膜3141a係配置於佈線3100a與佈線3100b之間，及絕緣膜3142a係配置於佈線3100b與形成電晶體3171a之層之間。
類似地，佈線3100c及佈線3100d係形成於形成電晶 體3171b之層與形成電晶體3171a之層之間。絕緣膜3140b係配置於佈線3100c與形成電晶體3171a之層之間，絕緣膜3141b係配置於佈線3100c與佈線3100d之間，及絕緣膜3142b係配置於佈線3100d與形成電晶體3171b之層之間。
絕緣膜3140a、絕緣膜3141a、絕緣膜3142a、絕緣膜3140b、絕緣膜3141b、及絕緣膜3142b充當層際絕緣膜，及其表面平面化。
經由佈線3100a、佈線3100b、佈線3100c、及佈線3100d，可建立儲存元件之間之電連接、邏輯電路3004與儲存元件之間之電連接等。
邏輯電路3004中所包括之電極3303可電連接至上部中所配置之電路。
例如，如圖11中所描繪，電極3303可經由電極3505而電連接至佈線3100a。佈線3100a可經由電極3503a而電連接至電極3501b。以此方式，佈線3100a及電極3303可電連接至電晶體3171a之源極或汲極。電極3501b可經由電極3502b而電連接至電極3003b。電極3003b可經由電極3503b而電連接至佈線3100c。
圖11描繪一範例其中電極3303及電晶體3171a經由佈線3100a而相互電連接；然而，本發明之一實施例不侷限於此。電極3303及電晶體3171a可經由佈線3100b而相互電連接，或可經由佈線3100a及佈線3100b二者而相互電連接。此外，如圖12中所描繪之，電極3303及電晶 體3171a可不經由佈線3100a或佈線3100b而相互電連接。在圖12中，電極3303經由電極3503而電連接至電極3003b。電極3003b電連接至電晶體3171a之源極或汲極。以此方式，可建立電極3303與電晶體3171a之間之電連接。
請注意，圖11及圖12描繪一範例，其中二儲存元件(儲存元件3170a及儲存元件3170b)堆疊；然而，堆疊之儲存元件的數量不侷限於二。
圖11及圖12描繪一範例，其中二佈線層，即形成佈線3100a之佈線層及形成佈線3100b之佈線層，係配置於形成電晶體3171a之層與形成電晶體3001之層之間；然而，配置於其間之佈線層的數量不侷限於二。形成電晶體3171a之層與形成電晶體3001之層之間可配置一佈線層或可配置三或更多佈線層。
圖11及圖12描繪一範例，其中二佈線層，即形成佈線3100c之佈線層及形成佈線3100d之佈線層，係配置於形成電晶體3171b之層與形成電晶體3171a之層之間；然而，配置於其間之佈線層的數量不侷限於二。形成電晶體3171b之層與形成電晶體3171a之層之間可配置一佈線層或可配置三或更多佈線層。
本實施例可與任何其他實施例組合實施。
[實施例10]
在本實施例中，將說明以上實施例中所說明之電晶體 的場效移動性。
絕緣閘極電晶體之實際測量之場效移動性，因為各種原因，可低於其原始移動性；此現象不僅發生於使用其通道係形成於氧化物半導體層中之電晶體的狀況。減少移動性的原因之一為半導體內部之缺陷或半導體或絕緣膜之間介面之缺陷。當使用萊文森(Levinson)模型時，理論上可依據半導體內部未存在缺陷之假設而計算場效移動性。在本實施例中，理論上計算半導體內部無缺陷之理想氧化物半導體的場效移動性，並顯示使用該等氧化物半導體製造之微小電晶體之特性的計算結果。
假設半導體之原始移動性及測量之場效移動性分別為μ0及μ，且電位障壁(諸如晶粒邊界)存在於半導體中，測量之場效移動性μ可以下列方程式表示。
此處，E代表電位障壁之高度，k代表波滋蔓常數，及T代表絕對溫度。當假設電位障壁屬於缺陷時，根據萊文森模型，電位障壁之高度E可以下列方程式表示。
此處，e代表基本電荷，N代表通道中每單位面積平 均缺陷密度，ε代表半導體之介電常數，n代表通道中每單位面積載子的數量，Cox代表每單位面積電容，Vg代表閘極電壓，及t代表通道厚度。請注意，若半導體層之厚度為小於或等於30nm，通道厚度可視為與半導體層之厚度相同。線性區域中汲極電流Id可以下列方程式表示。
此處，L代表通道長度及W代表通道寬度，且L及W各為10μm。此外，Vd代表汲極電壓(源極與汲極之間之電壓)。當以上等式兩側除以Vg接著兩側取對數，可獲得下列方程式。
方程式5之右側為Vg之函數。從該方程式，發現從藉由標繪實際測量之值並以ln(Id/Vg)作為縱座標及1/Vg作為橫座標所獲得之圖中之線的斜率，可獲得缺陷密度N。即，從電晶體之Id-Vg特性可評估缺陷密度。銦(In)、錫(Sn)、及鋅(Zn)之比例為1：1：1之氧化物半導體的缺陷密度N為約1×1012/cm2。
依據以此方式所獲得之缺陷密度，可從方程式2及方程式3計算μ0為120cm2/Vs。包括缺陷之In-Sn-Zn基氧 化物之測量之移動性為約40cm2/Vs。然而，假設在半導體內部及半導體與絕緣層之間之介面未存在缺陷，氧化物半導體之移動性μ0預計為120cm2/Vs。
請注意，甚至當半導體內部未存在缺陷時，通道與閘極絕緣膜之間介面之散射不利地影響電晶體之傳輸屬性。換言之，在距離通道與閘極絕緣膜之間介面距離x之位置的移動性μ1可以下列方程式表示。
此處，D代表閘極方向之電場，B及G為常數。B及G可從實際測量結果獲得；根據以上測量結果，B為4.75×107cm/s及G為10nm(介面散射達到之影響深度)。當D增加時(即，當閘極電壓增加時)，方程式6之第二項增加，因此移動性μ1減少。
圖19顯示其通道係使用半導體內部無缺陷之理想氧化物半導體形成之電晶體的移動性μ2之計算結果。為進行計算，使用由Synopsys,Inc.製造之裝置模擬軟體Sentaurus Device，並假設氧化物半導體之帶隙、電子親和性、相對介電常數、及厚度分別為2.8eV、4.7eV、15、及15nm。該些值係藉由以濺鍍法形成之薄膜的測量而予獲得。
此外，假設閘極、源極、及汲極之功函數分別為5.5eV、4.6eV、及4.6eV。假設閘極絕緣膜之厚度為100 nm，並假設其相對介電常數為4.1。假設通道長度及通道寬度各為10μm，並假設汲極電壓Vd為0.1V。
如圖19中所示，在略過1V之閘極電壓Vg下移動性具有100cm2/Vs或更多之峰值，因為介面散射之影響增加，移動性隨閘極電壓變高而減少。請注意，為減少介面散射，所欲的是半導體層之表面為原子能級平坦(原子層平坦)。
圖20A至20C、圖21A至21C、及圖22A至22C中顯示使用具有該等移動性之氧化物半導體形成之微小電晶體之特性的計算結果。圖23A及23B描繪用於計算之電晶體的截面結構。圖23A及23B中所描繪之電晶體各包括半導體區域1303a及半導體區域1303c，其於氧化物半導體層中具有n+型導電。半導體區域1303a及1303c之電阻係數為2×10-3Ωcm。
圖23A中電晶體係形成於基底絕緣膜1301及嵌入絕緣體1302之上，嵌入絕緣體1302係嵌於基底絕緣膜1301中並由氧化鋁形成。電晶體包括半導體區域1303a；半導體區域1303c；本質半導體區域1303b，其設於半導體區域1303a與1303c之間，並充當通道形成區域；及閘極電極1305。閘極電極1305之寬度為33nm。
閘極絕緣層1304係形成於閘極電極1305與半導體區域1303b之間。側壁絕緣體1306a及側壁絕緣體1306b係形成於閘極電極1305之二側面，且絕緣體1307係形成於閘極電極1305之上，以便避免閘極電極1305與另一佈線 之間之短路。側壁絕緣體具有5nm寬度。源極1308a及汲極1308b經配置而分別接觸半導體區域1303a及半導體區域1303c。請注意，此電晶體之通道寬度為40nm。
圖23B中電晶體與圖23A中電晶體相同，其係形成於基底絕緣膜1301及由氧化鋁形成之嵌入絕緣體1302之上，並包括半導體區域1303a、半導體區域1303c、配置於其間之本質半導體區域1303b、具有33nm寬度之閘極電極1305、閘極絕緣層1304、側壁絕緣體1306a、側壁絕緣體1306b、絕緣體1307、源極1308a、及汲極1308b。
圖23A中電晶體與圖23B中電晶體之間之差異為側壁絕緣體1306a及1306b之下半導體區域之導電類型。在圖23A之電晶體中，側壁絕緣體1306a及側壁絕緣體1306b之下半導體區域為具有n+型導電之部分半導體區域1303a及具有n+型導電之部分半導體區域1303c，反之，在圖23B之電晶體中，側壁絕緣體1306a及側壁絕緣體1306b之下半導體區域為部分本質半導體區域1303b。換言之，在圖23B之半導體層中，配置具有Loff寬度之區域，其未與半導體區域1303a(半導體區域1303c)或閘極電極1305重疊。此區域稱為偏移區域，且寬度Loff稱為偏移長度。如同從圖所見，偏移長度等於側壁絕緣體1306a(側壁絕緣體1306b)之寬度。
計算中使用之其他參數如以上所說明。為進行計算，使用由Synopsys,Inc.製造之裝置模擬軟體Sentaurus Device。圖20A至20C顯示具有圖23A中所描繪之結構的電晶體之汲極電流(Id，實線)之閘極電壓(Vg：閘極與源極之間之電位差)相依性，及移動性(μ，虛線)。藉由在汲極電壓Vd(汲極與源極之間之電位差)為+1V之假設下之計算獲得汲極電流Id，及藉由在汲極電壓Vd為+0.1V之假設下之計算獲得移動性μ。
圖20A顯示若閘極絕緣膜之厚度為15nm，電晶體之閘極電壓相依性；圖20B顯示若閘極絕緣膜之厚度為10nm，電晶體之閘極電壓相依性；及圖20C顯示若閘極絕緣膜之厚度為5nm，電晶體之閘極電壓相依性。隨著閘極絕緣膜愈薄，關閉狀態之汲極電流Id(關閉狀態電流)尤其顯著減少。相反地，移動性μ之峰值及開啟狀態之汲極電流Id(開啟狀態電流)並無顯著改變。
圖21A至21C顯示具有圖23B中結構及5nm偏移長度Loff的電晶體之汲極電流(Id，實線)之閘極電壓Vg相依性，及移動性(μ，虛線)。藉由在汲極電壓Vd為+1V之假設下之計算獲得汲極電流Id，及藉由在汲極電壓Vd為+0.1V之假設下之計算獲得移動性μ。圖21A顯示若閘極絕緣膜之厚度為15nm，電晶體之閘極電壓相依性；圖21B顯示若閘極絕緣膜之厚度為10nm，電晶體之閘極電壓相依性；及圖21C顯示若閘極絕緣膜之厚度為5nm，電晶體之閘極電壓相依性。
圖22A至22C顯示具有圖23B中結構及5nm偏移長度Loff的電晶體之汲極電流(Id，實線)之閘極電壓Vg相 依性，及移動性(μ，虛線)。藉由在汲極電壓Vd為+1V之假設下之計算獲得汲極電流Id，及藉由在汲極電壓Vd為+0.1V之假設下之計算獲得移動性μ。圖22A顯示若閘極絕緣膜之厚度為15nm，電晶體之閘極電壓相依性；圖22B顯示若閘極絕緣膜之厚度為10nm，電晶體之閘極電壓相依性；及圖22C顯示若閘極絕緣膜之厚度為5nm，電晶體之閘極電壓相依性。
在任一結構中，隨著閘極絕緣膜愈薄，關閉狀態電流顯著減少，反之，移動性μ之峰值及開啟狀態電流並無發生顯著改變。
請注意，移動性μ之峰值於圖20A至20C中為約80cm2/Vs，於圖21A至21C中為約60cm2/Vs，及於圖22A至22C中為約40cm2/Vs；因而，移動性μ之峰值隨著偏移長度Loff增加而減少。此外，相同論述適於關閉狀態電流。開啟狀態電流亦隨著偏移長度Loff增加而減少；然而，開啟狀態電流之減少遠大於關閉狀態電流之減少。
[實施例11]
在本實施例中，將說明一電晶體，其中包含In、Sn、及Zn作為主要成分之氧化物半導體膜(In-Sn-Zn基氧化物半導體膜之範例)用於通道形成區域。
藉由沉積氧化物半導體膜同時加熱基板，或藉由於氧化物半導體膜形成之後執行熱處理，包含In、Sn、及Zn作為主要成分之氧化物半導體膜用於通道形成區域之電晶 體可具有有利特性。請注意，主要成分係指5原子%或更多組成中所包括之元素。
當形成包含In、Sn、及Zn作為主要成分之氧化物半導體膜同時基板刻意加熱時，可改進電晶體之場效移動性。此外，電晶體之閾值電壓可正偏移以使電晶體正常關。
有關一範例，圖24A至24C各顯示其中使用包含In、Sn、及Zn作為主要成分並具有3μm通道長度L及10μm通道寬度W之氧化物半導體膜及具100nm厚度之閘極絕緣膜的電晶體之電特性。請注意，Vd設定為10V。
圖24A顯示一電晶體特性，其氧化物半導體膜包含In、Sn、及Zn作為主要成分係藉由濺鍍法形成且未刻意加熱基板。電晶體之場效移動性μ為18.8cm2/Vsec。另一方面，當形成包含In、Sn、及Zn作為主要成分之氧化物半導體膜同時刻意加熱基板時，可改進場效移動性。圖24B顯示一電晶體特性，其氧化物半導體膜包含In、Sn、及Zn作為主要成分形成同時以200℃加熱基板。電晶體之場效移動性μ為32.2cm2/Vsec。
藉由於包含In、Sn、及Zn作為主要成分之氧化物半導體膜形成之後執行熱處理，可進一步改進場效移動性。圖24C顯示一電晶體特性，其氧化物半導體膜包含In、Sn、及Zn作為主要成分係藉由以200℃濺鍍形成，接著歷經650℃熱處理。電晶體之場效移動性為34.5cm2/Vsec。
基板之刻意加熱可體現減少於藉由濺鍍形成期間被帶入氧化物半導體膜之濕氣的效果。此外，膜形成之後的熱處理使得氫、羥基、或濕氣可從氧化物半導體膜釋放並移除。以此方式，可改進場效移動性。不僅藉由脫水或脫氫移除雜質，亦藉由減少因密度增加之原子間距離，而達成該等場效移動性改進重新開始。此外，藉由從氧化物半導體移除雜質而高度純化，氧化物半導體可結晶。若使用該等高度純化非單晶氧化物半導體，理想上，預期將體現超過100cm2/Vsec之場效移動性。
包含In、Sn、及Zn作為主要成分之氧化物半導體膜可以下列方式結晶：氧離子注入氧化物半導體膜，藉由熱處理釋放氧化物半導體中所包括之氫、羥基、或濕氣，且氧化物半導體經由熱處理或藉由之後執行之另一熱處理而結晶。藉由該等結晶處理或重新結晶處理，可獲得具有有利結晶性之非單晶氧化物半導體。
膜形成期間刻意加熱基板及/或膜形成之後之熱處理有助於不僅改進場效移動性，亦使電晶體正常關。在包含In、Sn、及Zn作為主要成分且未刻意加熱基板而形成之氧化物半導體膜用作通道形成區域之電晶體中，閾值電壓傾向於負偏移。然而，當使用形成之氧化物半導體膜同時刻意加熱基板時，可解決閾值電壓之負偏移問題。即，閾值電壓偏移使得電晶體變成正常關；藉由圖24A與24B之間之比較，可確認此傾向。
請注意，亦可藉由改變In、Sn、及Zn之比例而控制 閾值電壓；當In、Sn、及Zn之組成比為2：1：3時，可達成正常關電晶體。此外，藉由設定靶材之組成比如下：In：Sn：Zn=2：1：3，可達成具有高結晶性之氧化物半導體膜。
刻意加熱基板之溫度或熱處理之溫度為150℃或更高，較佳地為200℃或更高，進一步較佳地為400℃或更高。當以高溫執行膜形成或熱處理時，電晶體可為正常關。
藉由於膜形成期間刻意加熱基板及/或藉由於膜形成之後執行熱處理，可增加針對閘極偏壓應力之穩定性。例如，當以2MV/cm強度於150℃施加閘極偏壓達一小時，閾值電壓之偏移可小於±1.5V，較佳地為小於±1.0V。
於下列二電晶體上執行BT試驗：於氧化物半導體膜形成之後未執行熱處理之樣本1，及於氧化物半導體膜形成之後以650℃執行熱處理之樣本2。
首先，以25℃之基板溫度及10V之Vd測量電晶體之Vg-Id特性。接著，基板溫度設定為150℃及Vd設定為0.1V。之後，施加20V之Vg使得施加於閘極絕緣膜之電場強度為2MV/cm，且狀況保持一小時。其次，Vg設定為0V。接著，以25℃之基板溫度及10V之Vd測量電晶體之Vg-Id特性。此程序稱為正BT試驗。
以類似方式，首先，以25℃之基板溫度及10V之Vd測量電晶體之Vg-Id特性。接著，基板溫度設定為150 ℃及Vd設定為0.1V。之後，施加-20V之Vg使得施加於閘極絕緣膜之電場強度為-2MV/cm，且狀況保持一小時。其次，Vg設定為0V。接著，以25℃之基板溫度及10V之Vd測量電晶體之Vg-Id特性。此程序稱為負BT試驗。
圖25A及25B分別顯示樣本1之正BT試驗及負BT試驗之結果。圖26A及26B分別顯示樣本2之正BT試驗及負BT試驗之結果。
因正BT試驗及因負BT試驗之樣本1之閾值電壓的偏移量分別為1.80V及0.42V。因正BT試驗及因負BT試驗之樣本2之閾值電壓的偏移量分別為0.79V及0.76V。在每一樣本1及樣本2中發現，在BT試驗前後之間之閾值電壓的偏移量小且可靠性高。
可於氧氣中執行熱處理；另一方面，熱處理首先可於氮氣或惰性氣體或減壓之氣體中，接著在包括氧之氣體中執行。氧於脫水或脫氫之後供應至氧化物半導體，藉此可進一步增加熱處理之效果。有關脫水或脫氫之後用於供應氧之方法，可採用一方法其中氧離子藉由電場加速並注入氧化物半導體膜。
在氧化物半導體中或氧化物半導體與堆疊膜之間之介面易於造成因缺氧之缺陷；然而，當藉由熱處理而氧化物半導體中包括過度氧時，以過度氧補償固定造成之缺氧。過度氧主要為存在於晶格之間之氧。當氧之濃度設定介於1×1016/cm3至2×1020/cm3範圍時，過度氧可包括於氧化物半導體中而未造成結晶變形等。
當執行熱處理使得至少部分氧化物半導體包括結晶時，可獲得更穩定之氧化物半導體膜。例如，當藉由X光衍射(XRD)分析藉由濺鍍並使用具有In：Sn：Zn=1：1：1之組成比之靶材且未刻意加熱基板所形成之氧化物半導體膜時，觀察光暈圖案。形成之氧化物半導體膜可藉由歷經熱處理而結晶。熱處理之溫度可適當設定；當以650℃執行熱處理時，例如以X光衍射可觀察到清晰的衍射峰。
實施In-Sn-Zn基氧化物膜之XRD分析。可使用BrukerAXS製造之X光衍射計D8 ADVANCE實施XRD分析，並藉由平面外法執行測量。
準備樣本A及樣本B，並於其上執行XRD分析。以下將說明樣本A及樣本B之製造方法。
首先，於歷經脫氫處理之石英基板上形成具100nm厚度之In-Sn-Zn基氧化物膜。
於氧氣中以100W(DC)電力而以濺鍍設備形成In-Sn-Zn基氧化物膜。具有In：Sn：Zn=1：1：1之原子比的In-Sn-Zn-O靶材用作靶材。請注意，膜形成中基板加熱溫度設定為200℃。以此方式製造之樣本用作樣本A。
其次，藉由類似於樣本A之方法歷經650℃之熱處理而製造樣本。有關熱處理，首先於氮氣中執行熱處理達一小時，進一步於氧氣中執行熱處理達一小時且未降低溫度。以此方式製造之樣本用作樣本B。
圖27顯示樣本A及樣本B之XRD頻譜。樣本A中觀察到無峰值源於結晶，反之，在樣本B中，當2θ為約35度及37度至38度時，觀察到峰值源於結晶。
如以上所說明，藉由於包含In、Sn、及Zn作為主要成分之氧化物半導體沉積期間刻意加熱基板，及/或藉由於沉積之後執行熱處理，可改進電晶體之特性。
該些基板加熱及熱處理具有避免膜中包括氫及羥基之效果，或從膜移除氫及羥基之效果，其對於氧化物半導體而言為不利雜質。即，藉由從氧化物半導體移除充當供體雜質之氫，可高度純化氧化物半導體，藉此可獲得正常關電晶體。氧化物半導體之高度純化使得電晶體之關閉狀態電流可為1aA/μm或更低。此處，關閉狀態電流之單位代表每微米通道寬度之電流。
圖28顯示電晶體之關閉狀態電流與測量關閉狀態電流之基板溫度(絕對溫度)倒數之間之關係。此處，為求簡單，水平軸代表藉由測量之基板溫度倒數乘以1000所獲得之值(1000/T)。如圖28中所示，當基板溫度為125℃、85℃、及室溫(27℃)時，關閉狀態電流可分別為1aA/μm(1x10-18A/μm)或更低，100zA/μm(1x10-19A/μm)或更低，及1zA/μm(1x10-21A/μm)或更低。較佳地，在125℃、85℃、及室溫下，關閉狀態電流可分別為0.1aA/μm(1x10-19A/μm)或更低，10zA/μm(1x10-20A/μm)或更低，及0.1zA/μm(1x10-22A/μm)或更低。
請注意，為避免膜形成期間氧化物半導體膜中包括氫及濕氣，較佳地藉由充分抑制沉積室外部洩漏及經由沉積室內壁除氣，而增加濺鍍氣體之純度。例如，具-70℃或更低之露點的氣體較佳地為用作濺鍍氣體，以避免膜中包括濕氣。此外，較佳的是使用高度純化之靶材，以便不包括諸如氫及濕氣之雜質。儘管藉由熱處理可從包含In、Sn、及Zn作為主要成分之氧化物半導體之膜移除濕氣，較佳地形成原始未包括濕氣之膜，因為在較高溫度下，濕氣係從包含In、Sn、及Zn作為主要成分之氧化物半導體而非包含In、Ga、及Zn作為主要成分之氧化物半導體釋放。
評估基板溫度與使用樣本B之電晶體的電特性之間之關係，在氧化物半導體膜形成之後，係於該電晶體上以650℃執行熱處理。
用於測量之電晶體具有3μm通道長度L、10μm通道寬度W、0μm Lov、及0μm dW。請注意，Vd設定為10V。請注意，基板溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。此處，在電晶體中，閘極電極與一對電極之一重疊之部分的寬度稱為Lov，及該對電極未與氧化物半導體膜重疊之部分的寬度稱為dW。
圖29顯示Id(實線)及場效移動性(虛線)之Vg相依性。圖30A顯示基板溫度與閾值電壓之間之關係，及圖30B顯示基板溫度與場效移動性之間之關係。
從圖30A，發現閾值電壓隨著基板溫度增加而下降。 請注意，在-40℃至150℃之範圍內，閾值電壓從1.09V減少至-0.23V。
從圖30B，發現場效移動性隨著基板溫度增加而下降。請注意，在-40℃至150℃之範圍內，場效移動性從36cm2/Vs減少至32cm2/Vs。因而，發現在上述溫度範圍內，電特性變化小。
在包含In、Sn、及Zn作為主要成分之該等氧化物半導體用作通道形成區域之電晶體中，以維持1aA/μm或更低之關閉狀態電流，此可達成LSI所需開啟狀態電流，可獲得30cm2/Vsec或更高之場效移動性，較佳地為40cm2/Vsec或更高，進一步較佳地為60cm2/Vsec或更高。例如，在L/W為33nm/40nm之FET中，當閘極電壓為2.7V及汲極電壓為1.0V時，12μA或更高之開啟狀態電流可流動。此外，在電晶體作業所需溫度範圍內，可確保充分電特性。基於該等特性，甚至當使用Si半導體形成之積體電路中配置包括氧化物半導體之電晶體時，可體現具有新穎功能之積體電路，而未減少作業速度。
本實施例可與任何以上實施例組合實施。
[範例1]
使用根據本發明之一實施例的信號處理電路，可提供具低電力消耗之電子裝置。尤其，在難以持續接收電力之可攜式電子裝置的狀況下，當根據本發明之一實施例之具低電力消耗的信號處理電路附加作為裝置組件時，可獲得 增加持續作業時間之優點。此外，藉由使用具小關閉狀態電流之電晶體，便不需要覆蓋大關閉狀態電流造成失敗所需冗餘電路設計；因此，信號處理電路之整合程度可增加，並可形成具有更高功能性之信號處理電路。
根據本發明之一實施例之信號處理電路可用於顯示裝置、個人電腦、或配置記錄媒體之影像再生裝置(典型地，再生諸如數位影音光碟(DVD)之記錄媒體之內容的裝置，及具有用於顯示再生影像之顯示器的裝置)。此外，有關可採用根據本發明之一實施例之信號處理電路的電子裝置，可提供行動電話、可攜式遊戲機、可攜式資訊終端機、電子書閱讀器、諸如攝影機及數位相機之攝像機、護目鏡型顯示器(頭戴型顯示器)、導航系統、音頻再生裝置(例如，汽車音響系統及數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、販賣機等。
將說明根據本發明之一實施例之信號處理電路應用於諸如行動電話、智慧型電話、及電子書閱讀器之電子裝置之狀況。
圖13為可攜式電子裝置之方塊圖。圖13中所描繪之可攜式電子裝置包括RF電路421、類比基帶電路422、數位基帶電路423、電池424、電源電路425、應用處理器426、快閃記憶體430、顯示控制器431、記憶體電路432、顯示器433、觸控螢幕439、音頻電路437、鍵盤438等。顯示器433包括顯示部434、源極驅動器435、 及閘極驅動器436。應用處理器426包括CPU 427、DSP 428、及介面429。採用上述實施例中所說明之信號處理電路用於CPU 427，藉此可減少電力消耗。SRAM或DRM通常用於記憶體電路432中；然而，上述實施例中所說明之儲存裝置用於記憶體電路432中，藉此可減少電力消耗。
圖14為方塊圖，描繪記憶體電路432之組態。記憶體電路432包括儲存裝置442、儲存裝置443、開關444、開關445、及記憶體控制器441。
首先，影像資料係藉由可攜式電子裝置接收或藉由應用處理器426形成。影像資料係經由開關444而儲存於儲存裝置442中。接著，經由開關444輸出之影像資料經由顯示控制器431而發送至顯示器433。顯示器433顯示使用影像資料之影像。
若顯示之影像如同靜止影像之狀況而未改變，從儲存裝置442讀取之影像資料持續經由開關445通常以約30Hz至60Hz之頻率發送至顯示控制器431。當使用者執行用於重寫顯示於螢幕上之影像的作業時，藉由應用處理器426形成新影像資料並經由開關444而儲存於儲存裝置443中。當執行此新影像資料儲存於儲存裝置443中時，經由開關445而定期從儲存裝置442讀取影像資料。
當新影像資料儲存於儲存裝置443完成時，從之後訊框時期，讀取儲存裝置443中所儲存之新影像資料，並經由開關445及顯示控制器431發送至顯示器433。顯示器 433使用發送之新影像資料而顯示影像。
持續讀取此影像資料直至之後新資料儲存於儲存裝置442中為止。以此方式，交替執行寫入及讀取影像資料至/自儲存裝置442及儲存裝置443，並藉由顯示器433顯示影像。
儲存裝置442及儲存裝置443不一定為不同儲存裝置；一儲存裝置中所包括之記憶體區域可劃分供儲存裝置442及儲存裝置443使用。採用上述實施例中所說明之儲存裝置用於該些儲存裝置，藉此可減少電力消耗。
圖15為電子書閱讀器之方塊圖。電子書閱讀器包括電池451、電源電路452、微處理器453、快閃記憶體454、音頻電路455、鍵盤456、記憶體電路457、觸控面板458、顯示器459、及顯示控制器460。採用上述實施例中所說明之信號處理電路用於微處理器453，藉此可減少電力消耗。此外，採用上述實施例中所說明之儲存裝置用於記憶體電路457，藉此可減少電力消耗。
例如，若使用者於電子書資料之特定部分使用改變顯示顏色之強調功能、畫底線、使用粗體字、改變字型等，使得特定部分與其他部分清晰對比，電子書資料中藉由使用者指定之部分的資料需予以儲存。記憶體電路457具有暫時儲存該等資料之功能。請注意，若該等資料長時間保持，便可複製至快閃記憶體454。
本範例可與任何以上實施例組合實施。
本申請案係依據2011年1月5日向日本專利處提出 申請之序號2011-000435日本專利申請案及2011年5月20日向日本專利處提出申請之序號2011-113414日本專利申請案，其整個內容係以提及方式併入本文。

Claims (9)

  1. 一種半導體裝置，包含：第一電晶體，於基板上，該第一電晶體包含一包含矽之通道形成區域；絕緣膜，於該第一電晶體上；第二電晶體，於該絕緣膜上，該第二電晶體包含一包含氧化物半導體材料之通道形成區域；第三電晶體；第一開關，包含第一端子和第二端子；第二開關，包含第一端子和第二端子；電容器；及儲存電路，其中，該第二電晶體的源極及汲極之一者電連接至該第三電晶體之閘極，其中，該電容器的一對電極之一者電連接至該第二電晶體的該源極及該汲極之該一者，其中，該第二電晶體的該源極及該汲極之另一者電連接至該儲存電路，其中，該第三電晶體的源極及汲極之一者電連接至第一電源線，其中，該第三電晶體的源極及汲極之另一者電連接至該第一開關之該第一端子，其中，該第一開關之該第二端子電連接至該第二開關之該第一端子， 其中，該第二開關之該第二端子電連接至第二電源線，以及其中，該第一開關之該第二端子電連接至該儲存電路。
  2. 如申請專利範圍第1項之半導體裝置，其中，該儲存電路為揮發性儲存電路。
  3. 如申請專利範圍第1項之半導體裝置，其中，該第二電晶體與該第一電晶體重疊，以該絕緣膜插於其間。
  4. 一種半導體裝置，包含：第一電晶體，於基板上，該第一電晶體包含一包含矽之通道形成區域；第一絕緣膜，於該第一電晶體上；第一佈線，於該第一絕緣膜上；第二絕緣膜，於該第一佈線上；第二佈線，於該第二絕緣膜上；第三絕緣膜，於該第二佈線上；第二電晶體，於該第三絕緣膜上，該第二電晶體包含一包含氧化物半導體材料之通道形成區域；第四絕緣膜，於該第二電晶體上；第三佈線，於該第四絕緣膜上；第五絕緣膜，於該第三佈線上；第四佈線，於該第五絕緣膜上；第六絕緣膜，於該第四佈線上；第三電晶體；及 儲存電路，其中，該第二電晶體的源極及汲極之一者電連接至該第三電晶體之閘極，其中，該第二電晶體的該源極及該汲極之另一者電連接至該儲存電路，以及其中，該第三電晶體的源極及汲極之一者電連接至該儲存電路。
  5. 如申請專利範圍第1或4項之半導體裝置，其中，該儲存電路組態成僅於供應電源電壓期間保持資料。
  6. 如申請專利範圍第4項之半導體裝置，其中，該第二電晶體與該第一電晶體重疊，以該第一絕緣膜、該第一佈線、該第二絕緣膜、該第二佈線、及該第三絕緣膜插於其間。
  7. 如申請專利範圍第1或4項之半導體裝置，其中該第二電晶體的該源極及該汲極之該另一者電連接至該儲存電路之輸出端子。
  8. 如申請專利範圍第1或4項之半導體裝置，其中，該第三電晶體的該源極及該汲極之該一者電連接至該儲存電路之輸入端子。
  9. 如申請專利範圍第4項之半導體裝置，其中，該第一佈線電連接至該第二電晶體的該源極及該汲極之該一者。
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