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JP5975635B2 - 半導体装置 - Google Patents

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Description

本発明は、トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
特許文献３では、酸化物半導体を用いたスタガ型のトランジスタにおいて、ソース領域及びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として導電性の高い窒素を含む酸化物半導体を設け、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低減する技術が開示されている。
非特許文献１では、露出した酸化物半導体にアルゴンプラズマ処理をおこなうことにより、その部分の酸化物半導体の抵抗率を低下させ、セルフアラインでチャネル領域、ソース領域及びドレイン領域を形成したトップゲート構造の酸化物半導体トランジスタが開示されている。
しかしながら、この方法では、酸化物半導体表面を露出させて、アルゴンプラズマ処理を行うことにより、ソース領域及びドレイン領域となるべき部分の酸化物半導体も同時にエッチングされ、ソース領域及びドレイン領域が薄層化する（非特許文献１の図８参照）。その結果、ソース領域及びドレイン領域の抵抗が増加し、また、薄層化に伴うオーバーエッチングによる不良品発生の確率も増加する。
この現象は、酸化物半導体へのプラズマ処理に用いるイオン種の、原子半径が大きい場合に顕著になる。
もちろん、酸化物半導体層が十分な厚さであれば問題とはならないのであるが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネルとなる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、上記のようなプラズマ処理は好ましくない。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１０−１３５７７４号公報
短チャネル効果による電気特性の変動が生じにくいトランジスタを用いた半導体装置を提供することを課題の一とする。
また、微細化した半導体装置を提供することを課題の一とする。
また、オン電流を向上させた半導体装置を提供することを課題の一とする。
本発明の一態様は、非晶質領域である一対の第２の酸化物半導体領域と、一対の第２の酸化物半導体領域に挟まれた第１の酸化物半導体領域と、を有する酸化物半導体膜と、ゲート絶縁膜と、ゲート絶縁膜を介して第１の酸化物半導体領域上に設けられるゲート電極と、を有する半導体装置である。
上記第１の酸化物半導体領域は、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、または、六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列（ｃ軸配向ともいう）した相を含む材料である。
なお、本明細書では、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、または、六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜という。
ＣＡＡＣ−ＯＳは単結晶ではないが、また、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳを支持する基板面やＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
ＣＡＡＣ−ＯＳは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面、或いは、基板面、或いは、界面に垂直な方向から観察すると三角形、または、六角形の原子配列が認められ、且つ、その膜断面を観察すると金属原子、または、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる材料を挙げることもできる。
上記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二種以上の元素を含むことができる。
一対の第２の酸化物半導体領域はトランジスタのソース領域及びドレイン領域となり、第１の酸化物半導体領域はトランジスタのチャネル領域となる。
酸化物半導体膜をチャネル領域に用いたトップゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、ゲート電極をマスクにして酸化物半導体膜にイオンを添加することで形成できる。ゲート電極をマスクにしてソース領域及びドレイン領域を形成することよって、ソース領域及びドレイン領域と、ゲート電極との重なりが生じない。そのため、寄生容量を低減することができるため、トランジスタを高速動作させることができる。
酸化物半導体膜をチャネル領域に用いたボトムゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、チャネル保護膜となる絶縁膜をマスクにして、酸化物半導体膜にイオンを添加することで形成できる。チャネル保護膜となる絶縁膜は、酸化物半導体膜のバックチャネル部分を保護するために形成され、酸化シリコン、窒化シリコン、酸化アルミニウム、または窒化アルミニウムなどから選ばれる材料を、単層もしくは積層させて用いることが好ましい。
さらに、上記のようにソース領域及びドレイン領域を形成することによって、酸化物半導体膜とソース電極及びドレイン電極などの配線材料とのコンタクト抵抗を低減させることができる。それにより、トランジスタのオン電流を向上させることができる。
トランジスタのソース領域及びドレイン領域を形成するためのイオン添加は、イオンドーピング法またはイオンインプランテーション法などを用いることができる。さらに、添加するイオンとしては、酸化物半導体膜を覆って、絶縁膜などが形成されている状態でのイオン添加においては、水素又は希ガスから選択することができる。また、酸化物半導体膜が露出している状態でのイオン添加においては、水素を用いることができる。
さらに、該イオンを添加することによって、ソース領域及びドレイン領域に含まれる該イオンの量が、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下となることが好ましい。添加するイオンの濃度が増加すると第２の酸化物半導体領域のキャリア密度を増加させることができるが、添加するイオンの濃度が高すぎると、キャリアの移動を阻害し、かえって導電性を低下させることになる。
さらに、上記イオン添加は、イオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、イオンを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
上記イオン添加した後に、加熱処理を行ってもよい。該加熱処理は、ソース領域及びドレイン領域が結晶化しない温度が好ましい。
また、イオン添加した第２の酸化物半導体領域を、トランジスタのソース領域及びドレイン領域として形成することによって、ソース領域及びドレイン領域と、配線とのコンタクト抵抗を低減できるため、トランジスタのオン電流を増大させることができる。
本発明の一態様によって、短チャネル効果による電気特性の変動が生じにくいトランジスタを用いた半導体装置を提供することができる。また、微細化した半導体装置を提供することができる。さらに、オン電流を向上させた半導体装置を提供することができる。
上記のように、希ガスなど原子半径の大きい元素を用いて、酸化物半導体中にイオンを添加する場合には、絶縁膜などの保護膜を通して行うことにより、酸化物半導体膜がオーバーエッチングされることなく、ソース領域及びドレイン領域を形成できる。
本発明の一態様である半導体装置の一例を示す上面図及び断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 酸化物半導体及び金属材料のバンド構造を説明する図。 本発明の一態様を示す回路図の一例である。 本発明の一態様を示す回路図の一例である。 本発明の一態様を示す回路図の一例である。 本発明の一態様を示す回路図の一例である。 ＣＰＵの具体例を示すブロック図及びその一部の回路図である。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、図１及び図２を用いて、イオン添加されていない第１の酸化物半導体領域からなるチャネル領域を有するトップゲート構造のトランジスタにおいて、チャネル領域と同一層に設けられるイオン添加された第２の酸化物半導体領域でソース領域及びドレイン領域を構成した例を説明する。
図１は、トップゲート構造のトランジスタの上面図及び断面図である。ここで、図１（Ａ）は上面図であり、図１（Ｂ）及び図１（Ｃ）はそれぞれ、図１（Ａ）におけるＡ−Ｂ断面及びＣ−Ｄ断面における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ１５１の構成要素の一部（例えば、ゲート絶縁膜１１２、層間絶縁膜１２４など）を省略している。
図１に示すトランジスタ１５１は、絶縁表面上の第１の酸化物半導体領域１２６及び一対の第２の酸化物半導体領域１２２を含む酸化物半導体膜１９０と、酸化物半導体膜１９０上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上のゲート電極１１４と、ゲート絶縁膜１１２及びゲート電極１１４を覆う層間絶縁膜１２４と、層間絶縁膜１２４に設けられたコンタクトホール１３０において、一対の第２の酸化物半導体領域１２２と接続された配線１１６と、を有するトランジスタである。本実施の形態では、絶縁表面として、基板１００上に下地絶縁膜１０２を設けた場合について説明する。
ここで、一対の第２の酸化物半導体領域１２２は、トランジスタ１５１のソース領域及びドレイン領域となり、第１の酸化物半導体領域１２６は、トランジスタ１５１のチャネル領域となる。
第１の酸化物半導体領域１２６及び一対の第２の酸化物半導体領域１２２を含む酸化物半導体膜１９０は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二種以上の元素を含む材料とすればよい。例えば、酸化物半導体膜１９０はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とする。
また、第１の酸化物半導体領域１２６はＣＡＡＣ−ＯＳである。
一対の第２の酸化物半導体領域１２２は非晶質領域である。さらに、第２の酸化物半導体領域１２２は、水素又は希ガスのうち、いずれか一以上の元素が含まれており、その濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
また、一対の第２の酸化物半導体領域１２２は、導電率が１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。導電率が低すぎると、トランジスタのオン電流が低下してしまう。また、導電率が高すぎないようにすることによって、一対の第２の酸化物半導体領域１２２で生じる電界の影響を和らげ、短チャネル効果を抑制することができる。
層間絶縁膜１２４の材料は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどを用いればよく、積層または単層で設けることができる。例えば、熱酸化法、ＣＶＤ法またはスパッタリング法などで形成すればよい。好ましくは、層間絶縁膜１２４は、窒化シリコン膜または窒化酸化シリコン膜を用いる。
配線１１６は、後述するゲート電極１１４と同様の構成とすればよい。
このような構造を有することによって、ゲート電極１１４と一対の第２の酸化物半導体領域１２２との間に生じる寄生容量がほとんどなく、トランジスタを微細化し、チャネル長を縮小した場合でも、しきい値の変動を低減することができる。また、一対の第２の酸化物半導体領域１２２と配線１１６とのコンタクト抵抗が低減され、トランジスタのオン電流を増大することができる。また、第１の酸化物半導体領域１２６中の水素濃度が低減され、トランジスタの電気特性及び信頼性を高めることができる。
また、特に図示しないが、ゲート絶縁膜１１２が第１の酸化物半導体領域１２６上にのみ形成され、一対の第２の酸化物半導体領域１２２を覆っていない構造としても構わない。
＜トランジスタの作製方法の一例＞
次に、図１に示したトランジスタの作製方法について、図２を用いて説明する。
まず、図２（Ａ）に示すように、基板１００上に下地絶縁膜１０２を形成する。
基板１００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、窒化ガリウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトランジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜または酸化アルミニウム膜の単層または積層とすればよい。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
下地絶縁膜１０２は、加熱により酸素放出される膜を用いてもよい。
「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
下地絶縁膜から酸化物半導体膜に酸素が供給されることで、下地絶縁膜及び酸化物半導体膜の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地絶縁膜及び酸化物半導体膜の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で生じる酸素欠損において顕著である。なお、本実施の形態におけるバックチャネルとは、酸化物半導体膜において下地絶縁膜側の界面近傍を指す。下地絶縁膜から酸化物半導体膜に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を補うことができる。
即ち、酸化物半導体膜に酸素欠損が生じると、下地絶縁膜と酸化物半導体膜との界面における電荷の捕獲を抑制することが困難となるところ、下地絶縁膜に、加熱により酸素放出される絶縁膜を設けることで、酸化物半導体膜及び下地絶縁膜の界面準位、ならびに酸化物半導体膜の酸素欠損を低減し、酸化物半導体膜及び下地絶縁膜の界面における電荷捕獲の影響を小さくすることができる。
次に、下地絶縁膜１０２上に酸化物半導体膜１４０を形成する。
酸化物半導体膜１４０は、スパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸化物半導体膜を選択的にエッチングして形成される。
酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いることができる。また、酸化物半導体膜のエッチングはウエットエッチングまたはドライエッチングを適宜用いることができる。
ここで、酸化物半導体膜を成膜するスパッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
ターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。ターゲットとしては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物などのターゲットを用いることができる。
ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
また、成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。また、結晶を含む酸化物半導体膜であるＣＡＡＣ−ＯＳ膜を形成することができる。
さらに、酸化物半導体膜成膜後に、基板１００に加熱処理を施して、酸化物半導体膜からより水素を放出させると共に、下地絶縁膜１０２に含まれる酸素の一部を、酸化物半導体膜と、下地絶縁膜１０２における酸化物半導体膜の界面近傍に拡散させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ−ＯＳ膜を形成することができる。
該加熱処理の温度は、酸化物半導体膜から水素を放出させると共に、下地絶縁膜１０２に含まれる酸素の一部を放出させ、さらには酸化物半導体膜に拡散させる温度が好ましく、代表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。
また該加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
また、上記ＣＡＡＣ−ＯＳ膜の作製方法は、本実施の形態に示す形成方法に限定されない。
このように、酸化物半導体膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物絶縁膜及び酸化物半導体膜に含まれる水素など不純物の混入を低減することができる。また、酸化物絶縁膜から酸化物半導体膜への水素など不純物の拡散を低減することができる。酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。
このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが可能である。これらのことから、不純物をできるだけ除去し、高純度化させたＣＡＡＣ−ＯＳをチャネル領域とすることにより、トランジスタに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
なお、酸化物半導体膜に用いることが可能な金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
次に、酸化物半導体膜１４０上に、ゲート絶縁膜１１２、ゲート電極１１４を形成する。ゲート電極１１４は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。
ゲート絶縁膜１１２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウムまたは酸化ガリウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。ゲート絶縁膜１１２は、加熱により酸素放出される膜を用いてもよい。ゲート絶縁膜１１２に加熱により酸素放出される膜を用いることで、酸化物半導体に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
また、ゲート絶縁膜１１２として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、または酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁膜１１２の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
ゲート電極１１４は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１１４は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。
また、ゲート電極１１４は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１１４とゲート絶縁膜１１２との間に、ゲート絶縁膜１１２に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１４０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
次に、図２（Ｂ）に示すように、酸化物半導体膜１４０にイオン１５０を添加する処理を行う。
酸化物半導体膜１４０にイオン１５０を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するイオン１５０としては、酸化物半導体膜を覆って、絶縁膜などが形成されている状態でのイオン添加においては、水素又は希ガスから選択することができる。また、酸化物半導体膜が露出している状態でのイオン添加においては、水素を用いることができる。図２（Ｂ）に示すようにイオン１５０の添加を行うことにより、ゲート電極１１４がマスクとなるため、セルフアラインで、イオン１５０が添加される領域である第２の酸化物半導体領域１２２及びイオンが添加されない領域である第１の酸化物半導体領域１２６が形成される（図２（Ｃ）参照。）。
さらに、イオン１５０が添加された第２の酸化物半導体領域１２２は、イオン添加のダメージにより結晶性が低減することによって、非晶質領域となる。また、イオンの添加量などの添加条件を調節することによって、酸化物半導体へのダメージ量を低減させることにより、完全な非晶質領域とならないように形成することもできる。その場合、第２の酸化物半導体領域１２２は、少なくとも第１の酸化物半導体領域１２６よりも非晶質領域の割合が大きい領域となる。
さらに、上記イオン１５０の添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、イオンを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
また、上記イオン１５０を添加した後に、加熱処理を行ってもよい。当該加熱処理は、第２の酸化物半導体領域１２２が結晶化しない温度が好ましい。
次に、図２（Ｄ）に示すように、ゲート絶縁膜１１２及びゲート電極１１４上に層間絶縁膜１２４を形成し、該層間絶縁膜１２４にコンタクトホール１３０を設ける。該コンタクトホール１３０において、一対の第２の酸化物半導体領域１２２と接続する配線１１６を形成する。
層間絶縁膜１２４の材料は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムを単層または積層させて用いることができ、スパッタリング法、ＣＶＤ法などで成膜すればよい。このとき、加熱により酸素を放出しにくい材料を用いることが好ましい。これは、一対の第２の酸化物半導体領域１２２の導電率を低下させないためである。具体的には、ＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガス及び希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を３００℃以上５５０℃以下とすればよい。ＣＶＤ法を用いることで、加熱により酸素を放出しにくい材料とすることができる。また、シランガスを主材料とすることで膜中に水素が残留し、該水素が拡散することで一対の第２の酸化物半導体領域１２２の導電率をさらに高めることができる。層間絶縁膜１２４中の水素濃度は、０．１原子％以上２５原子％以下とすればよい。
配線１１６の材料は、ゲート電極１１４と同様の構成とすればよい。
以上のような工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタを作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタと異なるトランジスタの例について図３及び図４を用いて説明する。
図３に示すトランジスタ１５２は、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上のソース電極及びドレイン電極２１６と、下地絶縁膜１０２上の第１の酸化物半導体領域２２６、ソース電極及びドレイン電極２１６と接続された一対の第２の酸化物半導体領域２２２を含む酸化物半導体膜２９０と、酸化物半導体膜２９０上のゲート絶縁膜２１２と、ゲート絶縁膜２１２上のゲート電極２１４と、ゲート絶縁膜２１２及びゲート電極２１４上の層間絶縁膜２２４を有するトランジスタである。
トランジスタのチャネル長は一対の第２の酸化物半導体領域２２２の間隔で決まる。チャネル長とゲート電極２１４の幅が一致する場合、一対の第２の酸化物半導体領域２２２とゲート電極２１４との重なりがなくなるため好ましいが、チャネル長とゲート電極２１４の幅が一致していなくても構わない。例えば、チャネル長よりもゲート電極２１４の幅が狭い場合、電界の集中が緩和される効果によって短チャネル効果を低減することができる。
＜トランジスタの作製方法の一例＞
次に、図３に示したトランジスタの作製方法について、図４を用いて説明する。
図４（Ａ）に示すように、基板１００上に下地絶縁膜１０２を形成する。
次に、下地絶縁膜１０２上に、ソース電極及びドレイン電極２１６を形成し、下地絶縁膜１０２及びソース電極及びドレイン電極２１６上に酸化物半導体膜２４０を形成する。酸化物半導体膜２４０は、実施の形態１の酸化物半導体膜１４０と同様に形成することができる。
次に、ソース電極及びドレイン電極２１６及び酸化物半導体膜２４０を覆うゲート絶縁膜２１２を形成し、ゲート絶縁膜２１２上にゲート電極２１４を形成する。
次に、図４（Ｂ）に示すように、酸化物半導体膜２４０にイオン１５０を添加する処理を行う。イオン１５０の添加は、実施の形態１と同様の処理を行うことができる。ゲート電極２１４をマスクにしてイオン１５０を添加することにより、セルフアラインでイオン１５０が添加された第２の酸化物半導体領域２２２及びイオン１５０が添加されない第１の酸化物半導体領域２２６を形成することができる（図４（Ｃ）参照。）。
また、上記イオン１５０を添加した後に、加熱処理を行ってもよい。当該加熱処理は、第２の酸化物半導体領域２２２が結晶化しない温度が好ましい。
次に、図４（Ｄ）に示すように、ゲート絶縁膜２１２及びゲート電極２１４上に層間絶縁膜２２４を形成する。なお、特に図示しないが、層間絶縁膜２２４にコンタクトホールを形成し、該コンタクトホールにおいて、ソース電極及びドレイン電極２１６と接続する配線を形成してもよい。
以上のような工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタを作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２で示したトランジスタと異なるトランジスタの例について図５及び図６を用いて説明する。
図５に示すトランジスタ１５３は、絶縁表面を有する基板１００と、基板１００上のゲート電極３１４と、ゲート電極３１４上のゲート絶縁膜３１２と、ゲート絶縁膜３１２を介してゲート電極３１４上に設けられた第１の酸化物半導体領域３２６及び一対の第２の酸化物半導体領域３２２を含む酸化物半導体膜３９０と、第１の酸化物半導体領域３２６上に重畳して設けられた絶縁膜３１９と、一対の第２の酸化物半導体領域３２２と接続されたソース電極及びドレイン電極３１６と、絶縁膜３１９及びソース電極及びドレイン電極３１６上の層間絶縁膜３２４と、を有するトランジスタである。なお、基板１００上に下地絶縁膜１０２を有する構造としても構わない。
トランジスタのチャネル長は一対の第２の酸化物半導体領域３２２の間隔で決まる。チャネル長とゲート電極３１４の幅が一致する場合、一対の第２の酸化物半導体領域３２２とゲート電極３１４との重なりがなくなるため好ましいが、チャネル長とゲート電極３１４の幅が一致していなくても構わない。例えば、チャネル長よりもゲート電極３１４の幅が狭い場合、電界の集中が緩和される効果によって短チャネル効果を低減することができる。
＜トランジスタの作製方法の一例＞
次に、図５に示したトランジスタの作製方法について、図６を用いて説明する。
図６（Ａ）に示すように、基板１００上に下地絶縁膜１０２を形成する。
次に、下地絶縁膜１０２上にゲート電極３１４を形成し、ゲート電極３１４を覆うゲート絶縁膜３１２を形成する。
次に、ゲート絶縁膜３１２上に酸化物半導体膜３４０を形成する。酸化物半導体膜３４０は、実施の形態１の酸化物半導体膜１４０と同様に形成することができる。次に、酸化物半導体膜３４０上に、ゲート電極３１４と重畳する絶縁膜３１９を形成する。
次に、図６（Ｂ）に示すように、酸化物半導体膜３４０にイオン１５０を添加する処理を行う。イオン１５０には、水素を用いることができる。絶縁膜３１９をマスクにしてイオン１５０を添加することにより、セルフアラインで、イオン１５０が添加された第２の酸化物半導体領域３２２及びイオン１５０が添加されない第１の酸化物半導体領域３２６を形成することができる。次に、第２の酸化物半導体領域３２２上にソース電極及びドレイン電極３１６を形成する（図６（Ｃ）参照。）。
また、上記イオン１５０の添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、イオンを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
また、上記イオン１５０を添加した後に、加熱処理を行ってもよい。当該加熱処理は、第２の酸化物半導体領域３２２が結晶化しない温度が好ましい。
次に、図６（Ｄ）に示すように、絶縁膜３１９、第２の酸化物半導体領域３２２、ソース電極及びドレイン電極３１６上に層間絶縁膜３２４を形成する。なお、特に図示しないが、層間絶縁膜３２４にコンタクトホールを形成し、該コンタクトホールにおいて、ソース電極及びドレイン電極３１６と接続する配線を形成してもよい。
以上のような工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタを作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、図７を用いて、イオン添加した酸化物半導体を用いた抵抗素子について説明する。
図７（Ａ）は、絶縁表面を有する基板１００と、基板１００上に設けられるイオン添加した酸化物半導体膜４０１を抵抗として、該酸化物半導体膜４０１と接して導電膜４０３を設けることによって形成した抵抗素子４１０を示している。イオン添加した酸化物半導体膜４０１は、実施の形態２で示した第２の酸化物半導体領域２２２と同様に形成することができる。また、導電膜４０３は、ソース電極及びドレイン電極２１６と同様の材料により形成することができる。また、本実施の形態では、基板１００上に下地絶縁膜１０２が形成されている。
図７（Ｂ）は、絶縁表面を有する基板１００と、基板１００上に設けられるイオン添加した酸化物半導体膜４２１を抵抗として、該酸化物半導体膜４２１と接して絶縁膜４２５が形成されており、該絶縁膜４２５と、該酸化物半導体膜４２１の一部が接して導電膜４２３を設けることによって形成した抵抗素子４２０を示している。イオン添加した酸化物半導体膜４２１は、実施の形態２で示した第２の酸化物半導体領域２２２と同様に形成することができる。また、絶縁膜４２５は、ゲート絶縁膜２１２と同様の材料により形成することができる。また、導電膜４２３は、ソース電極及びドレイン電極２１６と同様の材料により形成することができる。このようにして抵抗素子４２０を形成することにより、抵抗素子における導電膜間の距離を一定にすることができ、抵抗素子の抵抗値をより精度の良いものにすることができる。また、本実施の形態では、基板１００上に下地絶縁膜１０２が形成されている。
（実施の形態５）
本実施の形態では、ＣＡＡＣ−ＯＳ膜である酸化物半導体膜の形成方法について、実施の形態１乃至実施の形態４で用いた以外の方法について、以下に説明する。
まず、基板上の絶縁膜に接する第１の酸化物半導体膜を形成する。第１の酸化物半導体膜は、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。
第１の酸化物半導体膜の形成時、基板温度を１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下とすることが好ましい。それにより、形成した第１の酸化物半導体膜中に含まれる水分（水素を含む）などの不純物の混入を低減させることができる。さらに、第１の酸化物半導体膜の結晶性を向上させることができ、ＣＡＡＣ−ＯＳ膜である酸化物半導体膜を形成することができる。
次に、第１の酸化物半導体膜形成後、第１の加熱処理を行ってもよい。該第１の加熱処理により、第１の酸化物半導体膜からより水分（水素含む）を脱離させることができ、さらに結晶性も向上させることができる。該第１の加熱処理を行うことにより、結晶性の高いＣＡＡＣ−ＯＳ膜を形成することができる。また、該第１の加熱処理は、２００℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。
また該第１の加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。
該第１の加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
次に、第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜し、酸化物半導体積層体を形成する。第２の酸化物半導体膜は、第１の酸化物半導体膜と同様の方法で成膜することができる。
第２の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第１の酸化物半導体膜を種結晶に、第２の酸化物半導体膜を結晶化させることができる。このとき、第１の酸化物半導体膜と第２の酸化物半導体膜が同一の元素から構成されることをホモエピタキシャル成長という。または、第１の酸化物半導体膜と第２の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されることをヘテロエピタキシャル成長という。
なお、第２の酸化物半導体膜を成膜した後、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の方法で行えばよい。第２の加熱処理を行うことによって、非晶質領域に対して結晶領域の割合の多い酸化物半導体積層体とすることができる。または、第２の加熱処理を行うことによって、第１の酸化物半導体膜を種結晶に、第２の酸化物半導体膜を結晶化させることができる。このとき、第１の酸化物半導体膜と第２の酸化物半導体膜が同一の元素から構成されるホモエピタキシャル成長としても構わない。または、第１の酸化物半導体膜と第２の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されるヘテロエピタキシャル成長としても構わない。
以上の方法で、ＣＡＡＣ−ＯＳ膜である酸化物半導体膜を形成することができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態３に示した酸化物半導体膜を用いたトランジスタの電気特性への影響について、バンド図を用いて説明する。
図９は、図８に示すトランジスタのＡ−Ｂ断面におけるエネルギーバンド図（模式図）を示す。なお、図８は、実施の形態２で示した図３と同じもしくは同等なものである。さらに、図９（Ｂ）はソースとドレインの間の電圧を等電位（Ｖｄ＝０Ｖ）とした場合を示している。図８は、第１の酸化物半導体領域（ＯＳ１とする）及び一対の第２の酸化物半導体領域（ＯＳ２とする）からなる酸化物半導体膜と、ソース電極及びドレイン電極（ｍｅｔａｌとする）により形成されるトランジスタである。
図８におけるトランジスタのチャネルは、ＯＳ１により形成されており、ＯＳ１は、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化することにより真性（Ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにすることができる。
また、図８におけるトランジスタのソース領域及びドレイン領域は、一対のＯＳ２により形成されており、ＯＳ２は、上記ＯＳ１と同様に、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化することにより真性（Ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、水素もしくは希ガスのうち、少なくともいずれか一つから選択されたイオンを添加することによって、ドナーまたは酸素欠損を生じ、形成される。それにより、ＯＳ２は、ＯＳ１と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。
図９（Ａ）は、真空準位（Ｅｖａｃとする）、第１の酸化物半導体領域（ＯＳ１とする）、第２の酸化物半導体領域（ＯＳ２とする）、及びソース電極及びドレイン電極（ｍｅｔａｌとする）のバンド構造の関係である。ここで、ＩＰはイオン化ポテンシャル、Ｅａは電子親和力、Ｅｇはバンドギャップ、Ｗｆは仕事関数を示す。また、Ｅｃは伝導帯の下端、Ｅｖは価電子帯の上端、Ｅｆはフェルミ準位を示す。なお、各符号の末尾に示す記号は、１がＯＳ１を、２がＯＳ２を、ｍがｍｅｔａｌをそれぞれ示す。ここでｍｅｔａｌとしてＷｆ＿ｍが４．１ｅＶ（チタンなど）を想定している。
ＯＳ１は高純度化された酸化物半導体であり、極めてキャリア密度が低いためＥｆ＿１はＥｃ及びＥｖの概ね中央にあるとする。また、ＯＳ２はキャリア密度の高いｎ型の酸化物半導体であり、Ｅｃ＿２とＥｆ＿２が概ね一致する。ＯＳ１及びＯＳ２に示す酸化物半導体は、バンドギャップ（Ｅｇ）が３．１５ｅＶ、電子親和力（Ｅａ）は４．３ｅＶと言われている。
図９（Ｂ）に示すように、チャネルであるＯＳ１と、ソース領域及びドレイン領域であるＯＳ２が接触すると、フェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ１及びＯＳ２のバンド端が曲がる。さらに、ＯＳ２と、ソース電極及びドレイン電極であるｍｅｔａｌが接触した場合も、フェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ２のバンド端が曲がる。
このように、チャネルとなるＯＳ１とソース電極及びドレイン電極となるｍｅｔａｌとの間に、ｎ型の酸化物半導体であるＯＳ２が形成されることにより、酸化物半導体と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる。その結果としてトランジスタのオン電流を増加させることができる。また、ＯＳ１のバンド端の曲がりを小さくすることができるため、トランジスタの短チャネル効果を低減できる。
（実施の形態７）
図１０（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、実施の形態１及び実施の形態２に従って作製することができる。
図１０（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線の電位は変化しない。
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
また、図１０（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図１０（Ｂ）に示す。
図１０（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４及びトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
次に、回路の動作について具体的に説明する。
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１０（Ａ）や図１０（Ｂ）に限定されず、適宜変更することができる。
図１１に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
図１１に示す半導体装置は、ｍ本の第５の配線及び第４の配線と、ｎ本の第２の配線及び第３の配線と、複数のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１１１０と、第２の配線及び第３の配線駆動回路１１１１や、第４の配線及び第５の配線駆動回路１１１３や、読出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、及び第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１（ｎ）は第２の配線及び第３の配線駆動回路１１１１及び読出し回路１１１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線及び第５の配線駆動回路１１１３にそれぞれに接続されている。
図１１に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読出しを行う。
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電位は変わらない。
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
（実施の形態８）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１２（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
次に、回路の動作について具体的に説明する。
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極とドレイン電極間の容量Ｃ２に依存する。
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬの電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線ＷＬ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値でも構わない。
また、第１のゲート電極、及び第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１２（Ｂ）を用いて説明する。
図１２（Ｂ）に示す本発明の一態様に係る半導体装置は、ｉ行（ｉは２以上の自然数）ｊ列（ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。
図１２（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタにしなくてもよい。
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジスタにしなくてもよい。
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノード及びゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
（実施の形態９）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図１３を参照して説明する。
図１３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１３（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬと呼び、第２の配線をワード線ＷＬと呼ぶ。
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１３（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
図１３（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１３（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１０）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１４（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図１４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態７に記載されている記憶素子を用いることができる。
図１４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１４（Ｂ）または図１４（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１４（Ｂ）及び図１４（Ｃ）の回路の説明を行う。
図１４（Ｂ）及び図１４（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
図１４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態７に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１４（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
また、図１４（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。
また、図１４（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 基板
１０２ 下地絶縁膜
１１２ ゲート絶縁膜
１１４ ゲート電極
１１６ 配線
１２２ 酸化物半導体領域
１２４ 層間絶縁膜
１２６ 酸化物半導体領域
１３０ コンタクトホール
１４０ 酸化物半導体膜
１５０ イオン
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１９０ 酸化物半導体膜
２１２ ゲート絶縁膜
２１４ ゲート電極
２１６ ドレイン電極
２２２ 酸化物半導体領域
２２４ 層間絶縁膜
２２６ 酸化物半導体領域
２４０ 酸化物半導体膜
２９０ 酸化物半導体膜
３１２ ゲート絶縁膜
３１４ ゲート電極
３１６ ドレイン電極
３１９ 絶縁膜
３２２ 酸化物半導体領域
３２４ 層間絶縁膜
３２６ 酸化物半導体領域
３４０ 酸化物半導体膜
３９０ 酸化物半導体膜
４０１ 酸化物半導体膜
４０３ 導電膜
４１０ 抵抗素子
４２０ 抵抗素子
４２１ 酸化物半導体膜
４２３ 導電膜
４２５ 絶縁膜
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 配線駆動回路
１１１２ 回路
１１１３ 配線駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ

Claims (7)

  1. 基板と、
    前記基板上の、第１の酸化物半導体領域と前記第１の酸化物半導体領域を挟む一対の第２の酸化物半導体領域と、を有する酸化物半導体膜と、
    前記酸化物半導体膜と接するゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１の酸化物半導体領域と重畳して設けられるゲート電極と、
    前記ゲート絶縁膜と前記ゲート電極との間に、前記ゲート絶縁膜に接して設けられる材料層と、を有し、
    前記材料層は、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜または金属窒化膜であり、
    前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二種以上の元素を含み、
    前記代１の酸化物半導体領域及び前記第２の酸化物半導体領域は、結晶性を有し、
    前記代２の酸化物半導体領域は、前記第１の酸化物半導体領域より結晶性が低く、
    前記第１の酸化物半導体領域は非単結晶であり、
    前記第１の酸化物半導体領域を構成する個々の結晶部分のａｂ面の法線は、前記基板面または前記酸化物半導体膜の表面に垂直な方向に配向していることを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体膜は、前記ゲート電極と前記基板との間に設けられ、
    一対の前記第２の酸化物半導体領域に電気的に接続するソース電極及びドレイン電極と、を有し、
    前記ソース電極及び前記ドレイン電極は、前記酸化物半導体膜と前記基板との間に設けられており、
    前記ゲート電極と、前記ソース電極及び前記ドレイン電極は重畳していないことを特徴とする半導体装置。
  3. 請求項１において、
    前記ゲート電極は、前記基板と前記酸化物半導体膜との間に設けられており、
    一対の前記第２の酸化物半導体領域に電気的に接続するソース電極及びドレイン電極と、
    前記第１の酸化物半導体領域と接し、且つ前記酸化物半導体膜及び前記ゲート絶縁膜を介して、前記ゲート電極と重畳する絶縁膜と、を有し、
    前記酸化物半導体膜は、前記ソース電極及び前記ドレイン電極と、前記ゲート絶縁膜と、の間に設けられていることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第２の酸化物半導体領域に、希ガス元素から選ばれた、少なくとも一種以上の元素が、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下含まれていることを特徴とする半導体装置。
  5. 請求項１乃至請求項３のいずれか一において、
    前記第２の酸化物半導体領域に、水素が５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下含まれていることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    一対の前記第２の酸化物半導体領域はトランジスタのソース領域及びドレイン領域であり、前記第１の酸化物半導体領域は前記トランジスタのチャネル領域であることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記材料層は、５ｅＶ以上の仕事関数を有することを特徴とする半導体装置。
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