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TWI658601B - 具有蕭特基二極體之ｆｉｎｆｅｔ ｅｓｄ裝置 - Google Patents

具有蕭特基二極體之ｆｉｎｆｅｔ ｅｓｄ裝置 Download PDF

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TWI658601B
TWI658601B TW106128427A TW106128427A TWI658601B TW I658601 B TWI658601 B TW I658601B TW 106128427 A TW106128427 A TW 106128427A TW 106128427 A TW106128427 A TW 106128427A TW I658601 B TWI658601 B TW I658601B
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Chien-Hsin Lee
建興 李
Mahadeva Iyer Natarajan
馬哈德瓦爾 納塔拉恩
Manjunatha Prahbu
曼納斯 佩布拉
Original Assignee
Globalfoundries Us Inc.
美商格芯（美國）集成電路科技有限公司
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Abstract

揭露一種鰭式場效電晶體(FinFET)ESD裝置。該裝置可包括：一基板；在該基板上方的一矽控整流器(SCR)，該SCR包括：在該基板上方的一p型井區；在該基板上方側向抵接該p型井區的一n型井區；在該p型井區上方的一第一P+摻雜區；在該p型井區上方的一第一N+摻雜區；以及在該p型井區上方的一第二N+摻雜區；以及電性耦合至該n型井區的一蕭特基二極體，其中，該蕭特基二極體跨越該n型井區與該p型井區，以及其中，該蕭特基二極體控制該第二N+摻雜區與該n型井區之間的靜電放電(ESD)。

Description

具有蕭特基二極體之FINFET ESD裝置
揭露於本文的申請標的係有關於積體電路裝置。更特別的是，本申請標的係有關於用以管理鰭式場效電晶體(FinFET)結構中之靜電放電(ESD)的電路。
隨著積體電路技術進化，電路裝置，包括用來製作該等裝置製程技術，已變得越來越小。將電路擠在這些先進裝置中會增加ESD的發生率，或靜電從主體表面到裝置的放電。ESD問題與用於形成積體電路裝置的兩種製程以及終端使用者的環境有關，在此觸覺已增加使用者與裝置的互動程度。
第一方面包括一種鰭式場效電晶體(FinFET)靜電放電(ESD)裝置，該裝置包含：一基板；在該基板上方的一矽控整流器(SCR)，該SCR包括：在該基板上方的一p型井區，在該基板上方側向抵接該p型井區的一n型井區，在該p型井區上方的一第一P+摻雜區，以及在該p型井區上方的一第一N+摻雜區，在該p型井區上方的一第二N+摻雜區；以及電性耦合至該n型井區的一蕭特基二極 體，其中該蕭特基二極體跨越該n型井區與該p型井區，以及其中該蕭特基二極體控制該第二N+摻雜區與該n型井區之間的靜電放電(ESD)。
第二方面係有關於一種鰭式場效電晶體(FinFET)靜電放電(ESD)裝置，包含：包括一p型井區及一n型井區的一基板，其中該p型井區毗鄰該n型井區；一蕭特基二極體，在該n型井區上方且與其電性耦合以形成一矽控整流器(SCR)，該矽控整流器包括：在該p型井區內形成一井分接頭(well tap)的一P+摻雜區，在該p型井區內形成一汲極的一第一N+摻雜區，形成一源極的一第二N+摻雜區，以及其中該蕭特基二極體電性耦合至該n型井區且跨越該n型井區與該p型井區，以及其中該蕭特基二極體控制該第二N+摻雜區與該n型井區之間的靜電放電(ESD)。
第三方面係有關於一種鰭式場效電晶體(FinFET)靜電放電(ESD)裝置，包含：包括一p型井區及一n型井區的一基板，其中該p型井區毗鄰該n型井區，以及其中該n型井區包含一汲極；側向抵接該n型井區之該汲極的一蕭特基二極體，該蕭特基二極體與該n型井區電性耦合以形成一矽控整流器(ISCR)，該矽控整流器包括：在該p型井區內形成一井分接頭的一P+摻雜區，在該p型井區內形成一源極的一第一N+摻雜區，形成一汲極的一第二N+摻雜區，以及其中該蕭特基二極體電性耦合至該n型井區且跨越該n型井區與該p型井區，以及其中該蕭特 基二極體控制該第二N+摻雜區與該n型井區之間的靜電放電(ESD)。
100‧‧‧FinFET靜電放電(ESD)裝置、裝置
102‧‧‧蕭特基二極體
104‧‧‧n型井區
106‧‧‧p型井區
108‧‧‧半導體基板
110‧‧‧裝置
112‧‧‧P+摻雜區、(p型)基板
114‧‧‧第一鰭片N+摻雜區、第一N+摻雜區
116‧‧‧第二N+摻雜區
118‧‧‧絕緣溝槽、第一溝槽、淺絕緣溝槽
120‧‧‧絕緣溝槽、第二溝槽
121‧‧‧閘極
122‧‧‧絕緣溝槽、第三溝槽
124‧‧‧鰭片、閘極
128‧‧‧金屬接觸、接觸
126‧‧‧源極側
150‧‧‧電源箝位器
200‧‧‧比較曲線圖
300‧‧‧曲線圖
400‧‧‧FinFET EDS裝置
402‧‧‧蕭特基二極體
404‧‧‧n型井區
406‧‧‧p型井區
410‧‧‧FinFET裝置
412‧‧‧P+摻雜區
414‧‧‧第二N+摻雜區
416‧‧‧第一N+摻雜區、N+摻雜區
418‧‧‧淺絕緣溝槽
420‧‧‧隔離溝槽
422‧‧‧隔離溝槽
424‧‧‧閘極
428‧‧‧金屬接觸
426‧‧‧汲極側
由以下本揭示內容各方面結合描繪本揭示各種具體實施例之附圖的詳細說明可更加明白本揭示內容以上及其他的特徵。
第1圖根據本揭示內容之具體實施例圖示有FinFET裝置的IC結構的橫截面圖。
第2圖根據本揭示內容之具體實施例圖示FinFET裝置的電流-電壓曲線圖。
第3圖根據本揭示內容之具體實施例圖示FinFET裝置的電流-電壓曲線圖。
第4圖根據本揭示內容之具體實施例圖示有FinFET裝置的IC結構的橫截面圖。
應注意，本揭示內容的附圖不一定按比例繪製。附圖旨在僅僅描繪本揭示內容的典型方面，因此不應被視為用來限制本揭示內容的範疇。附圖中，類似的元件用相同的元件符號表示。
在以下說明中，參考形成其一部份且舉例圖示可實施本發明教導之特定示範具體實施例的附圖。充分詳述這些具體實施例使得熟諳此藝者能夠實施本發明教導，且應瞭解，可使用其他具體實施例及做出改變而不脫離本發明教導的範疇。因此，以下說明僅供圖解說明。應 瞭解，描述於本文的各種製程步驟可用相同的方式實施及/或稍微修改以用除矽層外的形式體現半導體元件。此外，半導體元件可為由接合至埋藏絕緣層且位於其上面之半導體材料層構成的單一絕緣體上覆半導體(SOI)基板之其餘部分，如他處所述。
如本文所述，用於減少ESD電壓位準的習知結構已不夠。本揭示內容的具體實施例包括一種裝置，其具有一或更多蕭特基二極體以保護ESD節點免受害於超過裝置之公差位準的電壓。蕭特基二極體(也稱為“蕭特基障壁二極體”)是在金屬與半導體材料之間的接面形成。金屬直接毗鄰半導體材料的位置可允許在裝置操作期間在邊界表面形成空乏區。蕭特基二極體的電流-電壓性質取決於外加電壓的極性。如本文所使用的，‘井分接頭’用來防止閂鎖(latch-up)且設置在積體電路中彼此有適當的距離。各井分接頭為將積體電路之井區耦合至電源的導電引線，以及各基板分接頭(substrate tap)為將積體電路之基板區耦合至接地的導電引線。各自將井區及基板區耦合至電源及接地可減少基板電阻，因而產生要被移除的正回饋。另外使用於本文的是，歐姆接觸或‘歐姆接觸溝槽’被定義為多數載子可從一材料至另一材料暢通地轉移者，亦即，接觸不限制電流。實現此一接觸的方式是藉由夠重地摻雜半導體使得穿遂(tunneling)成為有可能。
形成根據本揭示內容的一或更多裝置可包括：在半導體基板上形成互相直接側向毗鄰的p型井與n 型井。如第1圖所示，p型井可被在其中的3個絕緣溝槽118、120、122分割。p型井區可包括在第一及第二溝槽118、120之間的P+摻雜區112，在第二溝槽120之鄰側上的第一N+摻雜區，以及在閘極121之反側上緊鄰第三溝槽122的第二N+摻雜區116。從而，這些結構可界定在finFET結構內的蕭特基二極體102，致使，例如，在不使用任何額外加工遮罩下形成蕭特基二極體102，這在習知結構可能需要。電源箝位器(power clamp)150(以虛線圖示)可視需要與本揭示內容的具體實施例一起使用。如本技藝所理解的，電源箝位器150為藉由移動其直流值使訊號之正或者是負的峰值偏離(peak excursion)固定於定義值的電子電路，以及通用箝位電路的整體結構由3個部件組成：箝位裝置、延遲元件及偵測元件。SCR的P-N-P-N開關可包括(p型)基板112、n型井區104、p型井區106及帶負電的閘極121。
第1圖根據本揭示內容之一具體實施例特別圖示FinFET靜電放電(ESD)裝置(以下簡稱“裝置”)100的橫截面圖。裝置100包括半導體基板108，它可由在毗鄰n型井區104之p型井區106底下的塊矽或摻雜矽構成。半導體基板108可包括但不限於：矽、鍺、矽鍺、碳化矽、以及實質由有由公式AlX1GaX2InX3AsY1PY2NY3SbY4界定之組合物的一或更多III-V化合物半導體組成者，在此X1、X2、X3、Y1、Y2、Y3及Y4為相對比例，各個大於或等於零且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。
仍參考第1圖，可正摻雜(positively dope)p型井區106，例如，用硼及/或BF2(二氟化硼)的離子。其他合適基板包括有ZnA1CdA2SeB1TeB2之組合物的II-VI化合物半導體，在此A1、A2、B1及B2為相對比例，各個大於或等於零且A1+A2+B1+B2=1(1為總莫耳量)。此外，部分或整個半導體基板108可帶有應變。圖示鰭片124在FinFET ESD裝置100的中央。
應注意，裝置100也可包括蕭特基二極體102。形成側向抵接n型井區104的蕭特基二極體102，且通過金屬區域與半導體基板108的接面形成。在此具體實施例中，金屬接觸128形成金屬區域且可電性連接至n型井區104。蕭特基二極體102與FinFET ESD裝置的源極側126電性耦合以用作矽控整流器(SCR)，該矽控整流器(SCR)在接觸128擁有額外端子作為陽極，以施加閂鎖電壓而被導通。金屬接觸128可包括金屬，例如但不限於：鉬、鉑、鉻或鎢，以及可包括某些矽化物(例如，矽化鈀與矽化鉑)。為了用作蕭特基二極體102的陽極區，可負摻雜(negatively dope)n型井區104，例如，用砷及/或磷的離子。此n型井區104是在裝置110的源極側126，亦即，NMOS FinFET。
裝置100的SCR也可包括P+摻雜區112，其形成逆向偏壓n型井區104及p型井區106的井分接頭以避免閂鎖。裝置100也可包括用作汲極區的第一鰭片N+摻雜區114與用作源極區的第二N+摻雜區116，其毗鄰位於在第一N+摻雜區114及第二N+摻雜區116之間的p型井區106上方形成的閘極124(鰭片)。裝置100可包括側向抵接P+摻雜區112的淺絕緣溝槽118，其也側向抵接隔離溝槽120。隔離溝槽122毗鄰第二N+摻雜區116及n型井區104。視需要的電源箝位器150可電性耦合至P+摻雜區112以藉由移動其直流值使得訊號的正或負的峰值偏離固定於定義值。
請參考第2圖，顯示根據本揭示內容之具體實施例描繪PNPN開關的一般傳輸線脈衝(TLP)電流-電壓的比較曲線圖200。100奈秒(ns)的測試TLP用來測試裝置100對於模擬ESD事件的反應。比較曲線圖200圖示以下兩者的TLP電流-電壓(IV)曲線的比較：習知NMOS裝置，與根據本揭示內容之具體實施例利用蕭特基二極體作為功能ISCR的NMOS裝置。可見ISCR顯示在操作特性上較少漂移，以及較少漏電，表明較少裝置損壞且相較於習知裝置的0.7安培，有約1.7安培的較高損壞閥值。
請參考第3圖，顯示根據本揭示內容的替代具體實施例描繪ISCR一般電流-電壓特性圖的曲線圖300。曲線圖300根據本揭示內容之具體實施例圖示有蕭特基二極體之NMOS裝置在參考第2圖的TLP電流-電壓測試期間的直流(DC)特性。曲線圖300顯示在約125℃的操作溫度有高保持電壓(亦即，大於5.5伏特(V))。如圖示，對於晶片在5V以下電壓操作，ISCR沒有任何閂鎖風險。
請參考第4圖，根據本揭示內容的替代具體實施例圖示也包括蕭特基二極體402的FinFET EDS裝置400。在此具體實施例中，蕭特基二極體402包括側向抵接n型井區404的金屬接觸428，且通過金屬與半導體基板的接面來形成。N型井區404與FinFET裝置410的汲極側426電性耦合以用作在閘極424擁有額外端子作為陽極以施加閂鎖電壓而被導通的SCR。閘極424可包括金屬，例如鉬、鉑、鉻或鎢，及/或某些矽化物(例如，矽化鈀與矽化鉑)。N型井區404例如可摻雜砷及/或磷，以用作蕭特基二極體402的陽極區。N型井區404在FinFET裝置410的汲極側426上。
裝置400也可包括P+摻雜區412，其形成給予逆向偏壓至n型井區404及p型井區406的井分接頭以避免閂鎖。裝置400也可包括用作汲極的第一N+摻雜區416，以及用作源極區的第二N+摻雜區414，其毗鄰形成於p型井區406上方的閘極424(鰭片)。閘極424位在第一N+摻雜區416及第二N+摻雜區414之間。裝置400也可包括側向抵接P+摻雜區412的淺絕緣溝槽418，其可側向抵接絕緣溝槽420。隔離溝槽420位在第二N+摻雜區414及P+摻雜區412之間，以及隔離溝槽422位在N+摻雜區416及n型井區404之間。
使用於本文的術語只為了描述特定示範具體實施例的目的，並非旨在限制用。如本文所使用的，單數形式“一(a)”、“一(an)”、及“該(the)”可能旨在包括複數個形式，除非上下文另有明示。用語“包含(comprises)”、“包含(comprising)”、“包括(including)”、及“具有(having)”是包含用語，因此是指明存在所述特徵、整數、步驟、操作、元件及/或組件，但是不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。描述於本文的方法步驟、程序及操作不應視為一定需要以所述或所解說的特定順序執行，除非明確說明為執行的順序。也應瞭解，可採用額外或替代步驟。
可應用如用於本專利說明書及申請專利範圍中的近似語言，以修飾允許改變而不導致相關基本功能改變的任何數量表示法。因此，用一用語或數個用語例如“約”、“大約”及“實質上”修飾的數值，不受限於指定的確切數值。至少在某些情況下，該近似語可對應至用於測量該數值之儀器的精確度。在本專利說明書及申請專利範圍中，範圍限制可予以組合及/或互換，此類範圍被識別且包括包含於其中的所有子範圍，除非上下文或語言另有說明。適用於一範圍中之一特定數值的“大約”適用於可表示提及數值(s)的+/-10%的兩個數值，且除非取決於測量該數值之儀器的精確度。
為了便於說明，本文可使用空間相對性用語，例如“內(inner)”、“外(outer)”、“之下(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”及其類似者以描述一元件或特徵與另一(其他數個)元件或特徵的關係，如附圖所示。應瞭解，空間相對性用語可旨在涵蓋裝置在使用或操作時的不同方位，除了圖示於附圖的方位以外。例如，如果圖中的裝置翻過來，被描述成在 其他元件或特徵“下方”或“之下”的元件的方位則會在其他元件或特徵”上方”。因此，示範用語“下方”可涵蓋上方及下方的方位。該裝置可以其他方式定位(旋轉90度或其他方位)且據此解釋使用於本文的空間相對性述語。
為了圖解說明，以上已提出本揭示內容之各種方面的說明。這並非旨在窮盡或限制本揭示內容於所揭示的確切形式，且顯而易見，可能有許多修改及變體。熟諳此藝者明白此類修改及變體可包含在由隨附申請專利範圍界定的本發明範疇內。
為了圖解說明已呈現本揭示內容之各種具體實施例的描述，但是並非旨在窮盡或限定於所揭示的具體實施例。本技藝一般技術人員明白仍有許多修改及變體而不脫離所述具體實施例的範疇及精神。使用於本文的術語經選定成可最好地解釋具體實施例的原理、實際應用或優於在市場上可找到之技術的技術改善，或使得本技藝一般技術人員能夠了解揭示於本文的具體實施例。

Claims (20)

  1. 一種鰭式場效電晶體(FinFET)靜電放電(ESD)裝置，該裝置包含：一基板；在該基板上方的一矽控整流器(SCR)，該SCR包括：在該基板上方的一p型井區，在該基板上方側向抵接該p型井區的一n型井區，在該p型井區上方的一第一P+摻雜區，在該p型井區上方的一第一N+摻雜區，在該p型井區上方的一第二N+摻雜區，以及形成於該n型井區中的一蕭特基二極體，其中，該蕭特基二極體跨越該n型井區與該p型井區，以及其中，該蕭特基二極體控制該第二N+摻雜區與該n型井區之間的靜電放電(ESD)。
  2. 如申請專利範圍第1項所述之裝置，其中，該蕭特基二極體包括一金屬半導體材料。
  3. 如申請專利範圍第1項所述之裝置，其中，該基板為p型摻雜。
  4. 如申請專利範圍第1項所述之裝置，其中，該基板為塊矽。
  5. 如申請專利範圍第1項所述之裝置，其中，該SCR包括一PNPN開關。
  6. 如申請專利範圍第5項所述之裝置，其中，有該第一P+摻雜區的該PNPN開關對於該第二N+摻雜區維持在一正電位。
  7. 如申請專利範圍第1項所述之裝置，其中，該蕭特基二極體側向抵接該SCR的一汲極。
  8. 如申請專利範圍第1項所述之裝置，更包含在複數個p型井區與複數個n型井區中之每一者上面由N+摻雜區及P+摻雜區組成的數個附加集合。
  9. 一種鰭式場效電晶體(FinFET)靜電放電(ESD)裝置，包含：包括一p型井區及一n型井區的一基板，其中，該p型井區毗鄰該n型井區；一蕭特基二極體，在該n型井區上方且與其電性耦合以形成一矽控整流器(SCR)，該矽控整流器包括：在該p型井區內形成一井分接頭的一P+摻雜區，在該p型井區內形成一汲極的一第一N+摻雜區，形成一源極的一第二N+摻雜區，以及其中，該蕭特基二極體電性耦合至該n型井區且跨越該n型井區與該p型井區，以及其中，該蕭特基二極體控制該第二N+摻雜區與該n型井區之間的靜電放電(ESD)。
  10. 如申請專利範圍第9項所述之裝置，更包含在一裝置絕緣溝槽及一歐姆接觸溝槽中之至少一者附近的數個絕緣區，各溝槽側向抵接該P+摻雜區及該第一N+摻雜區。
  11. 如申請專利範圍第10項所述之裝置，更包含有不同尺寸的該裝置絕緣溝槽與一歐姆接觸溝槽。
  12. 如申請專利範圍第9項所述之裝置，其中，有該P+摻雜區的該PNPN開關對於該第二N+摻雜區維持在一正電位。
  13. 如申請專利範圍第9項所述之裝置，其中，該蕭特基二極體包括一金屬半導體材料。
  14. 如申請專利範圍第9項所述之裝置，更包含電性耦合至該源極的一電源箝位器。
  15. 一種鰭式場效電晶體(FinFET)靜電放電(ESD)裝置，包含：包括一p型井區及一n型井區的一基板，其中，該p型井區毗鄰該n型井區，以及其中，該n型井區包含一汲極；側向抵接該n型井區之該汲極的一蕭特基二極體，該蕭特基二極體與該n型井區電性耦合以形成一矽控整流器(SCR)，該矽控整流器包括：在該p型井區內形成一井分接頭的一P+摻雜區，在該p型井區內形成一源極的一第一N+摻雜區，形成一汲極的一第二N+摻雜區，以及其中，該蕭特基二極體電性耦合至該n型井區且跨越該n型井區與該p型井區，以及其中，該蕭特基二極體控制該第二N+摻雜區與該n型井區之間的靜電放電(ESD)。
  16. 如申請專利範圍第15項所述之裝置，更包含在一裝置絕緣溝槽及一歐姆接觸溝槽中之至少一者附近的數個絕緣區，各溝槽側向抵接該P+摻雜區及該第一N+摻雜區。
  17. 如申請專利範圍第16項所述之裝置，更包含有不同尺寸的該裝置絕緣溝槽與一歐姆接觸溝槽。
  18. 如申請專利範圍第15項所述之裝置，其中，該SCR包括一PNPN開關。
  19. 如申請專利範圍第15項所述之裝置，其中，該P+摻雜區對於該第二N+摻雜區維持在一正電位。
  20. 如申請專利範圍第15項所述之裝置，其中，該蕭特基二極體由一金屬半導體材料構成。
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