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DE102018201873B4 - FinFET-ESD-Vorrichtung mit Schottky-Diode - Google Patents

FinFET-ESD-Vorrichtung mit Schottky-Diode Download PDF

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DE102018201873B4
DE102018201873B4 DE102018201873.1A DE102018201873A DE102018201873B4 DE 102018201873 B4 DE102018201873 B4 DE 102018201873B4 DE 102018201873 A DE102018201873 A DE 102018201873A DE 102018201873 B4 DE102018201873 B4 DE 102018201873B4
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doped region
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Chien-Hsin Lee
Mahadeva Iyer NATARAJAN
Manjunatha Prahbu
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Abstract

Elektrostatische Entladungsvorrichtung (100; 400) mit Fin-Feldeffekttransistor, wobei die Vorrichtung (100; 400) umfasst:
ein Substrat (108; 408);
einen Thyristor über dem Substrat (108; 408), wobei der Thyristor umfasst:
einen p-Wannenbereich (106; 406) über dem Substrat (108; 408),
einen n-Wannenbereich (104; 404), der seitlich an den p-Wannenbereich (106; 406) über dem Substrat (108; 408) angrenzt und der an einen Metallkontakt (128; 428) angrenzt,
einen ersten (P+)-dotierten Bereich (112; 412) über dem p-Wannenbereich (106; 406),
einen ersten (N+)-dotierten Bereich (114; 414) über dem p-Wannenbereich (106; 406),
einen zweiten (N+)-dotierten Bereich (116; 416) über dem p-Wannenbereich (106; 406), und
eine Schottky-Diode (102; 402), die durch den n-Wannenbereich (104; 404) und den Metallkontakt (128; 428) gebildet ist, wobei die Schottky-Diode (102; 402) frei von (N+) dotierten oder (P+) dotierten Bereichen ist, und wobei die Schottky-Diode (102; 402) eine elektrostatische Entladung zwischen dem zweiten (N+)-dotierten Bereich (116; 416) und dem n-Wannenbereich (104; 404) steuert.

Description

  • HINTERGRUND
  • Die hierin beschriebene Erfindung betrifft integrierte Schaltungsvorrichtungen. Insbesondere betrifft die Erfindung Schaltungen zur Bewältigung von elektrostatischer Entladung (ESD) in Strukturen mit Feldeffekttransistoren vom Fin-Typ (FinFET).
  • Mit der Entwicklung der integrierten Schaltungstechnologie wurden Schaltungsvorrichtungen mit der Prozesstechnik, die zur Herstellung dieser Vorrichtung verwendet wird, immer kleiner. Eine Ansammlung von Schaltungen in diesen fortgeschrittenen Vorrichtungen erhöht den Einfluss von ESD oder der Entladung von statischer Elektrizität von der Oberfläche eines Körpers zu einer Vorrichtung. Betrachtungen zu ESD sind sowohl für Herstellungsprozesse, die beim Bilden von integrierten Schaltungsvorrichtungen verwendet werden, als auch in der Endverbraucherumgebung relevant, in der Haptiken das Niveau an Wechselwirkung zwischen Benutzern und Vorrichtungen erhöht.
  • Die Schrift US 2006 / 0 258 067 A1 zeigt eine Vorrichtung zum Schutz gegen elektrostatische Entladung, wobei die Vorrichtung einen ersten und einen zweiten Leitfähigkeitstypbereich, die in einem Substrat ausgebildet sind und die einander berühren, eine erste Diffusionsschicht aus Dotierstoffen vom zweiten Leitfähigkeitstyp, die in dem Bereich vom ersten Leitfähigkeitstyp ausgebildet und elektrisch mit einer Anode verbunden sind, eine zweite Diffusionsschicht aus Dotierstoffen vom ersten Leitfähigkeitstyp, die in dem Bereich vom zweiten Leitfähigkeitstyp ausgebildet und elektrisch mit einer Kathode verbunden sind, und mindestens eines von einer dritten Diffusionsschicht von Dotierstoffen vom ersten Leitfähigkeitstyp umfasst. Die Dotierstoffe in dem Bereich vom ersten Leitfähigkeitstyp sind zwischen der ersten Diffusionsschicht und dem Bereich vom zweiten Leitfähigkeitstyp ausgebildet und über einen ersten externen Widerstand elektrisch mit der Anode verbunden. Weiterhin umfasst die Vorrichtung eine vierte Diffusionsschicht von Dotierstoffen vom zweiten Leitfähigkeitstyp, die in dem Bereich vom zweiten Leitfähigkeitstyp zwischen der zweiten Diffusionsschicht und dem Bereich vom ersten Leitfähigkeitstyp ausgebildet sind und über einen zweiten externen Widerstand elektrisch mit der Kathode verbunden sind.
  • Aus der Schrift US 2002 / 0 050 615 A1 ist eine Vorrichtung zum Schutz vor elektrostatischer Entladung bekannt, umfassend eine erste Wanne von einem ersten Leitfähigkeitstyp, eine zweite Wanne von einem zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp, die mit der ersten Wanne in Kontakt steht, um einen Übergang zu bilden, und einen MOS vom ersten Leitfähigkeitstyp. Der MOS vom ersten Leitfähigkeitstyp umfasst ein Steuergate, das auf der zweiten Wanne positioniert ist, einen ersten Drain/Source-Bereich vom ersten Leitfähigkeitstyp, der auf dem Übergang ausgebildet ist, und einen zweiten Drain/SourceBereich vom ersten Leitfähigkeitstyp, der auf der zweiten Wanne ausgebildet und mit einem ersten Pad gekoppelt ist. Weiterhin umfasst die Vorrichtung einen ersten dotierten Bereich vom zweiten Leitfähigkeitstyp, der mit einem zweiten Pad gekoppelt ist, das auf der ersten Wanne ausgebildet und der ersten Wanne, der zweiten Wanne und dem zweiten Drain/Source-Bereich zugeordnet ist, um einen lateralen halbleitergesteuerten Gleichrichter (LSCR) zu konstruieren, einen zweiten dotierten Bereich vom ersten Leitfähigkeitstyp, der auf der Oberfläche der Wanne und zwischen dem ersten dotierten Bereich und dem ersten Drain/Source-Bereich gebildet ist, und ein Dummy-Gate, das zwischen dem ersten Drain/Source-Bereich und dem zweiten dotierten Bereich und auf der ersten Wanne positioniert ist.
  • ZUSAMMENFASSUNG
  • In einem ersten Aspekt ist gemäß dem unabhängigen Anspruch 1 eine elektrostatische Entladungs (ESD) -Vorrichtung mit Fin-Feldeffekttransistor (FinFET) definiert. Vorteilhafte Ausgestaltungen davon sind in den abhängigen Ansprüchen 2 bis 6 definiert.
  • In einem zweiten Aspekt ist gemäß dem unabhängigen Anspruch 7 eine elektrostatische Entladungs (ESD) -Vorrichtung mit Fin-Feldeffekttransistor (FinFET) defininiert. Vorteilhafte Ausgestaltungen davon sind in den abhängigen Ansprüchen 8 und 9 definiert.
  • In einem dritten Aspekt ist gemäß dem unabhängigen Anspruch 10 eine elektrostatische Entladungs (ESD) -Vorrichtung mit Fin-Feldeffekttransistor (FinFET) definiert. Vorteilhafte Ausgestaltungen davon sind in den abhängigen Ansprüchen 11 bis 14 definiert.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Diese und andere Merkmale dieser Erfindung sind aus der folgenden detaillierten Beschreibung der verschiedenen Aspekte der Erfindung zusammen mit den beiliegenden Figuren ersichtlich, die verschiedene Ausführungsformen der Erfindung darstellen.
    • 1 zeigt eine Querschnittansicht einer IC-Struktur mit einer FinFET-Vorrichtung gemäß Ausführungsformen dieser Erfindung.
    • 2 zeigt eine Darstellung, die einen Strom einer FinFET-Vorrichtung gegen eine Spannung gemäß Ausführungsformen dieser Erfindung darstellt.
    • 3 zeigt eine Darstellung, die einen Strom einer FinFET-Vorrichtung gegen eine Spannung gemäß Ausführungsformen dieser Erfindung darstellt.
    • 4 zeigt eine Querschnittansicht einer IC-Struktur mit einer FinFET-Vorrichtung gemäß Ausführungsformen dieser Erfindung.
  • Die Figuren der Erfindung sind nicht unbedingt maßstabsgetreu. Die Figuren sollen lediglich typische Aspekte der Erfindung darstellen und sollen demzufolge das Wesen der Erfindung nicht beschränken. In den Figuren stellt eine ähnliche Nummerierung ähnliche Elemente zwischen den Figuren dar.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung wird auf die beiliegenden Figuren Bezug genommen, die einen Teil davon bilden und in denen spezielle beispielhafte Ausführungsformen veranschaulicht sind, in denen die vorliegende Lehre ausgeführt sein kann. Diese Ausführungsformen sind mit ausreichender Ausführlichkeit beschrieben, um den Fachmann die Umsetzung der vorliegenden Lehre zu ermöglichen. Die hierin diskutierten unterschiedlichen Prozessschritte können in der gleichen Weise umgesetzt und/oder mit geringen Änderungen für Halbleiterelemente ausgeführt sein, die in Formen ausgeführt sind, die sich von einer Siliziumschicht unterscheiden. Ferner können Halbleiterelemente einen verbleibenden Abschnitt eines einzelnen Halbleiterauf-Isolator (SOI) -Substrats darstellen, das aus einer Schicht eines Halbleitermaterials gebildet ist, das an eine vergrabene Isolatorschicht gebondet und darauf angeordnet ist, wie an anderer Stelle beschrieben ist.
  • Die herkömmlichen Strukturen zum Reduzieren von ESD-Spannungsniveaus sind nicht ausreichend. Ausführungsformen der Erfindung umfassen eine Vorrichtung mit wenigstens einer Schottky-Diode, um ESD-Knoten gegenüber Spannungen zu schützen, die ein Toleranzniveau einer Vorrichtung überschreiten. Schottky-Dioden (auch bekannt als „Schottkybarrierendioden“) werden an einem Übergang zwischen einem Metall und einem Halbleitermaterial gebildet. Die Anordnung des Metalls direkt an dem Halbleitermaterial kann zulassen, dass sich ein Verarmungsbereich an der Grenzfläche während eines Betriebs einer Vorrichtung bildet. Die Strom-Spannungseigenschaften der Schottky-Diode hängen von der Polarität der angelegten Spannung ab. Gemäß der Verwendung hierin werden „Wannenanschlüsse“ verwendet, um einen Latch-up zu verhindern, und in der integrierten Schaltung unter geeigneten Abständen zueinander angeordnet. Jeder Wannenanschluss stellt eine elektrisch leitfähige Leitung dar, die einen Wannenbereich der integrierten Schaltung mit einer Energiequelle koppelt, und jeder Substratanschluss stellt eine elektrisch leitfähige Leitung dar, die einen Substratbereich der integrierten Schaltung mit Masse koppelt. Kopplungen der Wannen- und Substratbereiche entsprechend mit Energie und Masse reduzieren den Substratwiderstand, wobei demzufolge bewirkt wird, dass die positive Rückkopplung entfernt wird. Zusätzlich zu der Verwendung hierin wird ein Ohm'scher Kontakt oder ein „Ohm'scher Kontaktgraben“ als einer definiert, in dem ein ungehinderter Transfer von Hauptladungsträgern von einem Material zu einem anderen vorliegt, insbesondere begrenzen die Kontakte nicht den Strom. Ein Kontakt kann in dieser Weise durch ein ausreichend hohes Dotieren des Halbleiters erreicht werden, so dass Tunneln ermöglicht wird.
  • Ein Bilden von wenigstens einer Vorrichtung gemäß der vorliegenden Erfindung kann ein Bilden einer p-Wanne und einer n-Wanne auf einem Halbleitersubstrat direkt neben einander umfassen. Gemäß der Darstellung in 1 kann die p-Wanne durch drei Isolationsgräben 118, 120, 122 darin unterteilt sein. Der p-Wannenbereich kann einen (P+)-dotierten Bereich 112 zwischen einem ersten und zweiten Graben 118, 120, einen ersten (N+)-dotierten Bereich an einer zu dem zweiten Graben 120 benachbarten Seite und einen zweiten (N+)-dotierten Bereich 116 an einer gegenüber liegenden Seite des Gates 121 an einem dritten Graben 122 umfassen. Diese Strukturen können dadurch eine Schottky-Diode 102 innerhalb der FinFET-Struktur definieren, so dass die Schottky-Diode 102 ohne Verwendung von zusätzlichen Prozessmasken gebildet wird, wie z.B. in herkömmlichen Strukturen erforderlich ist. Optional kann eine Versorgungsklemme 150 (gestrichelt dargestellt) in Verbindung mit Ausführungsformen dieser Erfindung verwendet werden. Eine Versorgungsklemme 150 stellt eine elektronische Schaltung dar, die entweder die positiven oder negativen Spitzen eines Signals durch Versatz ihres DC-Werts auf einen vorbestimmten Wert festlegt. Die gesamte Struktur einer allgemeinen Klemmschaltung besteht aus drei Teilen: der Klemmvorrichtung, dem Verzögerungselement und dem Erfassungselement. Der P-N-P-N -Schalter des Thyristors kann ein Substrat 112 (vom p-Typ), einen n-Wannenbereich 104, einen p-Wannenbereich 106 und ein negativ geladenes Gate 121 umfassen.
  • 1 zeigt insbesondere eine Querschnittansicht einer elektrostatischen Entladungs (ESD) - Vorrichtung mit FinFET (nachfolgend einfach „Vorrichtung“) 100 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Vorrichtung 100 umfasst ein Halbleitersubstrat 108, das aus einem Vollsubstratsilizium oder einem dotierten Silizium unterhalb eines p-Wannenbereichs 106 an einem n-Wannenbereich 104 gebildet sein kann. Das Halbleitersubstrat 108 kann, jedoch ohne Beschränkung, Germanium, Silizium-Germanium, Silizium-Kohlenstoff und jene III-V-Verbindungshalbleiter umfassen, die im Wesentlichen eine Zusammensetzung aufweisen, die durch die Formel AlX1GaX2InX3AsY1PY2NY3SbY4 definiert ist, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 relative Proportionalitäten darstellen, die jeweils größer oder gleich 0 sind und X1 + X2 + X3 + Y1 + Y2 + Y3 + Y4 = 1 (wobei 1 die gesamte relative Molgröße darstellt).
  • Mit weiterem Bezug auf 1 kann der p-Wannenbereich 106 positiv dotiert sein, beispielsweise mit Ionen aus Bor und/oder BF2 (Borfluorid). Andere geeignete Substrate umfassen II-VI-Verbindungshalbleiter mit einer Zusammensetzung ZnA1CdA2SiB1TeS2, wobei A1, A2, B1, B2 relative Proportionalitäten darstellen, die jeweils größer oder gleich 0 sind und A1 + A2 + B1 + B2 = 1 (wobei 1 eine gesamte Molgröße ist). Weiterhin kann ein Abschnitt oder das gesamte Halbleitersubstrat 108 verspannt sein. In der Mitte der FinFET-ESD-Vorrichtung 100 ist ein Fin 124 dargestellt.
  • Die Vorrichtung 100 umfasst eine Schottky-Diode 102. Die Schottky-Diode 102 ist gebildet, so dass sie seitlich an den n-Wannenbereich 104 angrenzt, und wird durch die Verbindung zwischen einer Metallfläche und dem Halbleitersubstrat 108 gebildet. In dieser Ausführungsform bildet ein Metallkontakt 125 die Metallfläche und kann mit dem n-Wannenbereich 104 elektrisch verbunden sein. Die Schottky-Diode 102 ist an einer Source-Seite 126 der FinFET-ESD-Vorrichtung mit einem Thyristor (SCR) elektrisch gekoppelt, der zum Einschalten einen Extra-Anschluss an einem Kontakt 125 als eine Anode zum Anlegen einer Latch-Spannung besitzt. Der Metallkontakt 125 kann ein Metall umfassen, wie z.B., jedoch nicht beschränkend auf: Molybdän, Platin, Chrom oder Wolfram, und kann bestimmte Silizide umfassen (z.B. Palladium-Silizid und Platin-Silizid). Der n-Wannenbereich 104 kann negativ dotiert sein, z.B. mit Ionen aus Arsen und/oder Phosphor, um als ein Anodenbereich der Schottky-Diode 102 zu dienen. Dieser n-Wannenbereich 104 stellt eine Source-Seite 126 der Vorrichtung 110 dar, insbesondere eines NMOS-FinFETs.
  • Der SCR der Vorrichtung 100 kann auch zur Vermeidung von Latch-up einen (P+)-dotierten Bereich 112, der einen Wannenanschluss zur Beaufschlagung des n-Wannenbereichs 104 und des p-Wannenbereichs 106 mit einer Sperrvorspannung umfassen. Die Vorrichtung 100 kann auch einen ersten (N+)-dotierten Fin-Bereich 114, der als Drainbereich fungiert, und einen zweiten (N+)-dotierten Bereich 116, der als Sourcebereich fungiert, an einem Gate 124 (Fin) umfassen, das über einem p-Wannenbereich 106 zwischen dem ersten (N+)-dotierten Bereich 114 und einem zweiten (N+)-dotierten Bereich 116 gebildet ist. Die Vorrichtung 100 kann einen flachen Isolationsgraben 118 umfassen, der seitlich an den (P+)-dotierten Bereich 112 angrenzt, der auch seitlich an den Isolationsgraben 120 angrenzt. Der Isolationsgraben 122 ist an dem zweiten (N+)-dotierten Bereich 116 und dem n-Wannenbereich 104 angeordnet. Optional kann die Versorgungsklemme 150 mit dem (P+)-dotierten Bereich 112 elektrisch gekoppelt sein, um entweder positive oder negative Spitzen eines Signals auf einen vorbestimmten Wert durch Versatz eines DC-Werts festzulegen.
  • Mit Bezug auf 2 ist eine Vergleichsdarstellung 200, die einen allgemeinen Übertragungslinienpuls (TLP) -Strom eines PNPN-Schalters entsprechend Ausführungsformen der vorliegenden Erfindung gegen Spannung aufgetragen darstellt. Es wurde ein Test-TLP von 100 Nanosekunden (ns) verwendet, um Reaktionen der Vorrichtung 100 als Simulation von ESD-Ereignissen zu testen. Die Vergleichsdarstellung 200 stellt einen Vergleich einer TLP-Strom-Spannung (IV) zwischen einer herkömmlichen NMOS-Vorrichtung und einer NMOS-Vorrichtung dar, die eine Schottky-Diode als den funktionalen ISCR gemäß Ausführungsformen der Erfindung verwendet. Der ISCR kann als geringeren Drift und geringeren Stromverlust in ihren optionalen Eigenschaften anzeigend angesehen werden, was eine geringere Beschädigung der Vorrichtung und eine höhere Schadensschwelle von ungefähr 1,7 Ampere (A) im Vergleich zu 0,7 A in herkömmlichen Vorrichtungen bezeichnet.
  • Mit Bezug auf 3 ist eine Darstellung 300, die einen allgemeinen ISCR-Strom aufgetragen gegen Spannung gemäß alternativen Ausführungsformen der vorliegenden Erfindung darstellt. Die Darstellung 300 zeigt die Gleichstrom (DC) -Kennlinien einer NMOS-Vorrichtung mit einer Schottky-Diode gemäß Ausführungsformen der Erfindung während eines TLP-Strom-Spannungstests, wie in 2 referenziert ist. Die Darstellung 300 zeigt eine hohe Haltespannung (insbesondere größer 5,5 Volt (V)) bei einer Betriebstemperatur von ungefähr 125 ° Celsius. Der ISCR weist darstellungsgemäß kein Latch-up Risiko für den Chip auf, der bei der Spannung unter 5 Volt betrieben wird.
  • Mit Bezug auf 4 ist eine FinFET-ESDS-Vorrichtung 400 dargestellt, die auch eine Schottky-Diode 402 gemäß einer alternativen Ausführungsform der Erfindung umfasst. In dieser Ausführungsform umfasst die Schottky-Diode 402 einen Metallkontakt 425, der seitlich an einen n-Wannenbereich 404 angrenzt und durch den Übergang zwischen Metall und Halbleitersubstrat gebildet wird. Der n-Wannenbereich 404 ist mit einer Drain-Seite 426 der FinFET-Vorrichtung 410 gekoppelt, um als Thyristor zu fungieren, der zum Einschalten einen Extra-Anschluss am Metallkontakt 424 als Anode zum Anlegen einer Latch-Spannung besitzt. Der Metallkontakt 424 kann ein Metall umfassen, wie z.B. Molybdän, Platin, Chrom oder Wolfram und/oder bestimmte Silizide (z.B. Paladiumsilizid und Platinsilizid). Der n-Wannenbereich 404 kann dotiert sein, z.B. mit Arsen und/oder Phosphor, um als einen Anodenbereich der Schotty Diode 402 zu fungieren. Der n-Wannenbereich 404 befindet sich an einer Drain-Seite 426 der FinFET-Vorrichtung 410.
  • Die Vorrichtung 400 kann auch einen (P+)-dotierten Bereich 412 umfassen, der einen Wannenanschluss bildet, um zur Vermeidung von Latch-up eine Sperrvorspannung an den n-Wannenbereich 404 und den p-Wannenbereich 406 anzulegen. Die Vorrichtung 400 kann auch einen ersten (N+)-dotierten Bereich 416, der als Drain fungiert, und einen zweiten (N+)-dotierten Bereich 414, der als Source Bereich fungiert, neben einem Gate 424 (Fin) umfassen, das über dem Wannenbereich 406 gebildet ist. Das Gate 424 ist zwischen einem ersten (N+)-dotierten Bereich 414 und einem zweiten (N+)-dotierten Bereich 416 angeordnet. Die Vorrichtung 400 kann auch einen flachen Isolationsgraben 418 umfassen, der seitlich an den (P+)-dotierten Bereich 412 angrenzt, der wiederum seitlich an einen Isolationsgraben 420 angrenzen kann. Der Isolationsgraben 420 ist zwischen einem zweiten (N+)-dotierten Bereich 414 und einem (P+)-dotierten Bereich 412 angeordnet. Der Isolationsgraben 422 ist zwischen dem (N+)-dotierten Bereich 416 und dem n-Wannenbereich 404 angeordnet.
  • Gemäß der Verwendung hierin können die Einzahlformen „eine“, „einer“ und „der, die, das“ die Pluralformen umfassen, sofern der Zusammenhang dies nicht anderweitig anzeigt. Bereichsgrenzen können kombiniert und/oder ausgetauscht werden. Beispielsweise können Bereiche alle Unterbereiche umfassen, die darin enthalten sind, sofern der Kontext oder die Sprache es nicht anderweitig anzeigen. Gemäß der Verwendung auf einen speziellen Wert eines Bereichs betrifft „ungefähr“ beide Grenzen eines Bereichs und, sofern es nicht anderweitig von der Genauigkeit des Instruments abhängt, das den Wert misst, kann es eine Toleranz von +/- 10 % des Werts anzeigen.
  • Räumliche Angaben, wie z.B. „innen“, „außen“, „unter“, „darunter“, „untere“, „über“, „obere“ und dergleichen können hierin zur leichteren Beschreibung verwendet werden, um ein Element oder eine Beziehung eines Merkmals mit wenigstens einem anderen Element oder wenigstens einem anderen Merkmal gemäß der Darstellung in den Figuren zu beschreiben. Räumliche Angaben sollen unterschiedliche Orientierungen der Vorrichtung in der Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung umfassen. Falls die Vorrichtung in den Figuren z.B. umgedreht wird, würden dann Elemente, die als ein „unter“ oder „unterhalb“ andere Elemente oder Merkmale beschrieben sind, dann „auf“ oder „über“ den anderen Elementen oder Merkmalen orientiert sein. Demzufolge kann der beispielhafte Ausdruck „unter“ eine Orientierung von darüber und darunter umfassen. Die Vorrichtung kann ansonsten orientiert „um 90° oder eine andere Orientierung gedreht“ sein und die räumlichen relativen beschreibenden Wörter, die hierin verwendet werden, können entsprechend interpretiert werden.

Claims (14)

  1. Elektrostatische Entladungsvorrichtung (100; 400) mit Fin-Feldeffekttransistor, wobei die Vorrichtung (100; 400) umfasst: ein Substrat (108; 408); einen Thyristor über dem Substrat (108; 408), wobei der Thyristor umfasst: einen p-Wannenbereich (106; 406) über dem Substrat (108; 408), einen n-Wannenbereich (104; 404), der seitlich an den p-Wannenbereich (106; 406) über dem Substrat (108; 408) angrenzt und der an einen Metallkontakt (128; 428) angrenzt, einen ersten (P+)-dotierten Bereich (112; 412) über dem p-Wannenbereich (106; 406), einen ersten (N+)-dotierten Bereich (114; 414) über dem p-Wannenbereich (106; 406), einen zweiten (N+)-dotierten Bereich (116; 416) über dem p-Wannenbereich (106; 406), und eine Schottky-Diode (102; 402), die durch den n-Wannenbereich (104; 404) und den Metallkontakt (128; 428) gebildet ist, wobei die Schottky-Diode (102; 402) frei von (N+) dotierten oder (P+) dotierten Bereichen ist, und wobei die Schottky-Diode (102; 402) eine elektrostatische Entladung zwischen dem zweiten (N+)-dotierten Bereich (116; 416) und dem n-Wannenbereich (104; 404) steuert.
  2. Vorrichtung (100; 400) nach Anspruch 1, wobei das Substrat (108; 408) als vom p-Typ dotiert ist.
  3. Vorrichtung (100; 400) nach Anspruch 1, wobei das Substrat (108; 408) ein Siliziumvollsubstrat ist.
  4. Vorrichtung (100; 400) nach Anspruch 1, wobei der Thyristor einen PNPN-Schalter umfasst.
  5. Vorrichtung (100; 400) nach Anspruch 4, wobei der PNPN-Schalter mit dem (P+)-dotierten Bereich (112; 412) bezüglich dem zweiten (N+)-dotierten Bereich (116; 416) auf einem positiven Potenzial gehalten wird.
  6. Vorrichtung (100; 400) nach Anspruch 1, wobei die Schottky-Diode (402) seitlich an ein Drain des Thyristors angrenzt.
  7. Elektrostatische Entladungsvorrichtung (100; 400) mit einem Fin-Feldeffekttransistor, umfassend: ein Substrat (108; 408) mit einem p-Wannenbereich (106; 406) und einem n-Wannenbereich (104; 404), wobei sich der p-Wannenbereich (106; 406) an dem n-Wannenbereich (104; 404) befindet, und wobei der n-Wannenbereich (104; 404) an einen Metallkontakt (128; 428) angrenzt und frei von (N+) dotierten oder (P+) dotierten Bereichen ist; eine Schottky-Diode (102; 402) gebildet durch den n-Wannenbereich (104; 404) und den Metallkontakt (128; 428), um einen Thyristor zu bilden, umfassend: einen (P+)-dotierten Bereich (112; 412), der einen Wannenanschluss innerhalb des p-Wannenbereichs (106; 406) bildet, einen ersten (N+)-dotierten Bereich (114; 416), der ein Drain innerhalb des p-Wannenbereichs (112; 412) bildet, einen zweiten (N+)-dotierten Bereich (116; 414), der ein Source bildet, und wobei die Schottky-Diode (102; 402) eine elektrostatische Entladung zwischen dem zweiten (N+)-dotierten Bereich (116; 414) und dem n-Wannenbereich (104; 404) steuert.
  8. Vorrichtung (100; 400) nach Anspruch 7, wobei der Thyristor mit dem (P+)-dotierten Bereich (112; 412) bezüglich dem zweiten (N+)-dotierten Bereich (116; 414) auf einem positiven Potenzial gehalten wird.
  9. Vorrichtung (100) nach Anspruch 7, ferner umfassend eine Versorgungsklemme (150), die mit dem Source elektrisch gekoppelt ist.
  10. Elektrostatische Entladungsvorrichtung (100; 400) für einen Fin-Feldeffekttransistor, umfassend: ein Substrat (108; 408) mit einem p-Wannenbereich (106; 406) und einem n-Wannenbereich (104; 404), wobei sich der p-Wannenbereich (106; 406) an dem n-Wannenbereich (104; 404) befindet, und wobei der n-Wannenbereich (104; 404) frei von (N+) dotierten oder (P+) dotierten Bereichen ist; eine Schottky-Diode (102; 402), die durch den n-Wannenbereich (104; 404) und einen Metallkontakt (128; 428), der an den n-Wannenbereich (104; 404) angrenzt, gebildet ist, um einen Thyristor zu bilden, umfassend: einen (P+)-dotierten Bereich (112; 412), der einen Wannenanschluss innerhalb des p-Wannenbereichs (106; 406) bildet, einen ersten (N+)-dotierten Bereich (116; 414), der ein Source innerhalb des p-Wannenbereichs (106; 406) bildet, einen zweiten (N+)-dotierten Bereich (114; 416), der ein Drain bildet, und wobei die Schottky-Diode (102; 402) eine elektrostatische Entladung zwischen dem zweiten (N+)-dotierten Bereich (114; 416) und dem n-Wannenbereich (104; 404) steuert.
  11. Vorrichtung (100; 400) nach Anspruch 7 oder 10, ferner umfassend isolierende Bereiche (118, 120, 122; 418, 420, 422) an einem Vorrichtungsisolationsgraben und/oder einem Ohm'schen Kontaktgraben, wobei jeder Graben seitlich an den (P+)-dotierten Bereich (112; 412) und den ersten (N+)-dotierten Bereich (114; 416) angrenzt.
  12. Vorrichtung (100; 400) nach Anspruch 11, ferner umfassend den Vorrichtungsisolationsgraben und einen Ohm'schen Kontaktgraben mit unterschiedlichen Größen.
  13. Vorrichtung (100; 400) nach Anspruch 10, wobei der Thyristor einen PNPN-Schalter umfasst.
  14. Vorrichtung (100; 400) nach Anspruch 10, wobei der (P+)-dotierte Bereich (112; 412) bezüglich des zweiten (N+)-dotierten Bereichs (114; 416) auf einem positiven Potenzial gehalten wird.
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