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TWI756539B - 具有二極體及矽控整流器的半導體元件 - Google Patents

具有二極體及矽控整流器的半導體元件 Download PDF

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TWI756539B
TWI756539B TW108116674A TW108116674A TWI756539B TW I756539 B TWI756539 B TW I756539B TW 108116674 A TW108116674 A TW 108116674A TW 108116674 A TW108116674 A TW 108116674A TW I756539 B TWI756539 B TW I756539B
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陳志豪
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源芯半導體股份有限公司
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Abstract

一種具有二極體及矽控整流器的半導體元件，包括：具有第一導電型的基底、具有第二導電型的阱區、具有第一導電型的第一摻雜區以及具有第二導電型的第二摻雜區。阱區設置於基底中。第一摻雜區設置於基底中。第二摻雜區設置於基底中。阱區與第一摻雜區形成第一PN接面，阱區與基底形成第二PN接面，基底與第二摻雜區形成第三PN接面。第一PN接面、第二PN接面及第三PN接面形成矽控整流器，且第一摻雜區與第三PN接面形成二極體。

Description

具有二極體及矽控整流器的半導體元件
本發明是有關於一種具有二極體及矽控整流器的半導體元件。
隨著目前科技的高速發展，積體電路廣泛用於電子裝置中。靜電放電(Electro Static Discharge，ESD)事件是導致積體電路損壞的主要問題之一。
在習知的技術領域中，常使用暫態電壓抑制器(transient voltage suppressors，TVS)來進行靜電放電防護。然而，由於暫態電壓抑制器需承受大功率的能量，因此其旁路二極體必須設計具有大面積的PN接面以耐受大功率的能量。當PN接面的面積愈大，其寄生電容也愈大，進而導致操作速度變慢。另一方面，若選擇小面積的二極體結構來降低寄生電容，元件的電阻值則會變大，使得元件的箝制電壓(clamping voltage)也隨之變大，進而導致ESD保護能力下降。因此，如何提供一種兼具低電容、低箝制電壓以及高ESD保護能力的半導體元件作為暫態電壓抑制器(TVS)中的旁路二極體將成為重要的一門課題。
本發明提供一種具有二極體及矽控整流器的半導體元件，以使本發明的半導體元件兼具低電容、低箝制電壓以及高ESD保護能力。
本發明提供一種具有二極體及矽控整流器的半導體元件，包括：具有第一導電型的基底、具有第二導電型的阱區、具有第一導電型的第一摻雜區以及具有第二導電型的第二摻雜區。阱區設置於基底中。第一摻雜區設置於基底中。第二摻雜區設置於基底中。阱區與第一摻雜區形成第一PN接面，阱區與基底形成第二PN接面，基底與第二摻雜區形成第三PN接面。第一PN接面、第二PN接面及第三PN接面形成矽控整流器，且第一摻雜區與第三PN接面形成二極體。
本發明提供的半導體元件，第一摻雜區的一部分位於阱區中。
本發明提供的半導體元件，第二摻雜區與阱區及第一摻雜區分離設置於基底中。
本發明提供的半導體元件，基底與阱區皆為電性浮置。
本發明提供的半導體元件，第二摻雜區、基底至第一摻雜區形成二極體的電流路徑。第二摻雜區、基底、阱區至第一摻雜區形成矽控整流器的電流路徑。
本發明提供的半導體元件，第一摻雜區包括第一子摻雜區以及第二子摻雜區。第二子摻雜區位於第一子摻雜區上。第一子摻雜區的摻雜濃度大於第二子摻雜區的摻雜濃度。
本發明提供的半導體元件，阱區具有彼此分離的第一阱區與第二阱區，第一摻雜區位於第一阱區及第二阱區之間，分別與第一阱區及第二阱區形成PN接面，且第一摻雜區與基底接觸。
本發明提供的半導體元件，更包括位於基底中且具有第二導電型的第三摻雜區。第三摻雜區藉由基底與阱區分離，且第一摻雜區位於第二摻雜區與第三摻雜區之間。
基於上述，本發明將二極體及矽控整流器整合成為暫態電壓抑 制器(TVS)中的旁路二極體結構。此混合(hybrid)結構不僅具有二極體的小面積、低電容以及快速導通的優點，還兼具矽控整流器的高電流增益(high current gain)與低箝制電壓的特性，進而達到高ESD保護效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20、30、40:半導體元件
50、60:靜電放電防護元件
100:基底
102、202、203:阱區
102a:第一阱區
102b:第二阱區
103:第一子摻雜區
104、404、504:第一摻雜區
105:第二子摻雜區
106:第二摻雜區
110、110a、110b:二極體的電流路徑
116:第三摻雜區
120、120a、120b:矽控整流器的電流路徑
130、130a、130b:二極體
140、140a、140b:矽控整流器
200:二極體串
204:第四摻雜區
206:第五摻雜區
602:隔離結構
DD、UD:二極體結構
G:接地端
IO:輸出輸入端
V:電源端
ZD:齊納二極體
圖1是依照本發明第一實施例的一種半導體元件的剖面示意圖。
圖2是依照本發明第二實施例的一種半導體元件的剖面示意圖。
圖3是依照本發明第三實施例的一種半導體元件的剖面示意圖。
圖4是依照本發明第四實施例的一種半導體元件的剖面示意圖。
圖5是依照本發明一實施例的一種靜電放電防護元件的電路圖。
圖6是依照本發明第五實施例的一種靜電放電防護元件的剖面示意圖。
圖7是依照本發明第六實施例的一種靜電放電防護元件的剖面示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中之實施例。圖式中的層與區域的厚度會為了清楚起見而放大，並非實際比例。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
在以下的實施例中，當第一導電型為P型，第二導電型為N型； 當第一導電型為N型，第二導電型為P型。在本實施例中，可以第一導電型為N型，第二導電型為P型為例來實施。但本發明並不以此為限。
圖1是依照本發明第一實施例的一種半導體元件的剖面示意圖。
請參照圖1，第一實施例的半導體元件10包括基底100、阱區102、第一摻雜區104以及第二摻雜區106。在一實施例中，基底100可例如是半導體基底、半導體化合物基底或是絕緣層上有半導體基底(Semiconductor Over Insulator，SOI)。在本實施例中，基底100可具有第一導電型，其可例如是N型矽基底，且為電性浮置(electrically floating)。
阱區102可具有第二導電型，且設置於基底100中。在一實施例中，阱區102的摻質例如是硼或是二氟化硼。舉例來說，阱區102可以是P型阱區且為電性浮置。
第一摻雜區104可具有第一導電型，且設置於阱區102旁的基底100中。具體來說，如圖1所示，第一摻雜區104的一部分位於阱區102中，且與阱區102(物理上)接觸。第一摻雜區104的另一部分則位於阱區102之外或外露於阱區102，且與基底100(物理上)接觸。在本實施例中，第一摻雜區104包括第一子摻雜區103以及第二子摻雜區105位於第一子摻雜區103上。第一子摻雜區103的底面可低於阱區102的底面，但本發明不以此為限。在另一實施例中，第一子摻雜區103的摻雜濃度大於第二子摻雜區105的摻雜濃度。在替代實施例中，第一子摻雜區103與第二子摻雜區105的摻質例如是磷或是砷。
第二摻雜區106可具有第二導電型，且與阱區102、第一摻雜區104分離設置於基底100中。在一實施例中，第二摻雜區106的摻質例如是硼或是二氟化硼。具體來說，如圖1所示，第二摻雜區106藉由基底100與阱區102分隔，且阱區102位於第一摻雜區104與第二摻雜區106之間。也就是說，與阱 區102相同導電型的第二摻雜區106不會與阱區102接觸；而與阱區102不同導電型的第一摻雜區104則會與阱區102接觸。
值得注意的是，阱區102與第一摻雜區104形成第一PN接面，阱區102與基底100形成第二PN接面，基底100與第二摻雜區106形成第三PN接面。如圖1所示，第一PN接面、第二PN接面及第三PN接面形成具有三道PN接面的矽控整流器結構140，而第一摻雜區104與第三PN接面則是形成具有單一PN接面的二極體結構130。在本實施例中，第一摻雜區104耦接至輸出輸入端IO；而第二摻雜區106則是耦接至接地端G。在此情況下，第二摻雜區106、基底100至第一摻雜區104可形成二極體130的電流路徑110；而第二摻雜區106、基底100、阱區102至第一摻雜區104則是形成矽控整流器結構140的電流路徑120。在替代實施例中，矽控整流器結構140的電流路徑120比二極體結構130的電流路徑110更靠近基底100的頂面。
圖2是依照本發明第二實施例的一種半導體元件的剖面示意圖。
請參照圖2，第二實施例的半導體元件20包括具有第一導電型的基底100、具有第二導電型的阱區102、具有第一導電型的第一摻雜區104、具有第二導電型的第二摻雜區106以及具有第二導電型的第三摻雜區116。
具體來說，第一摻雜區104將阱區102分隔成第一阱區102a與第二阱區102b。也就是說，阱區102具有彼此分離的第一阱區102a及第二阱區102b，第一摻雜區104位於第一阱區102a與第二阱區102b之間，且第一摻雜區104分別與第一阱區102及第二阱區102b形成PN接面。第一摻雜區104的側壁分別延伸至第一阱區102a與第二阱區102b中，使得第一阱區102a與第二阱區102b覆蓋或包覆第一摻雜區104的側壁與部分底面，並外露出第一摻雜區104的另一部分底面。如圖1所示，外露於第一阱區102a與第二阱區102b的第一摻雜區104的另一部分底面與基底100(物理上)接觸。在一實施例中，第一摻 雜區104的底面高於第一阱區102a與第二阱區102b的底面，但本發明不以此為限。
如圖2所示，第二摻雜區106位於第一摻雜區104鄰接第一阱區102a的一側，而第三摻雜區116則是位於第一摻雜區104鄰接第二阱區102b的另一側。也就是說，第一摻雜區104位於第二摻雜區106與第三摻雜區116之間，且與第二摻雜區106、第三摻雜區116分離設置於基底100中。與阱區102相同導電型的第二摻雜區106、第三摻雜區116不會與阱區102接觸；而與阱區102不同導電型的第一摻雜區104則會與阱區102接觸。在一實施例中，第三摻雜區116的摻質例如是硼或是二氟化硼。在替代實施例中，第三摻雜區116的摻雜濃度與第二摻雜區106的摻雜濃度相同。
在本實施例中，第一摻雜區104耦接至輸出輸入端IO；第二摻雜區106耦接至接地端G；而第三摻雜區116則是耦接至電源端V。在此情況下，第二摻雜區106、基底100至第一摻雜區104可形成二極體130a的電流路徑110a；而第二摻雜區106、基底100、第一阱區102a至第一摻雜區104形成矽控整流器140a的電流路徑120a。相似地，第三摻雜區116、基底100至第一摻雜區104可形成另一個二極體130b的電流路徑110b；而第三摻雜區116、基底100、第二阱區102b至第一摻雜區104則形成另一個矽控整流器140b的電流路徑120b。在本實施例中，半導體元件20可視為多通道架構，其以第一摻雜區104為中心軸呈鏡像對稱方式配置。
圖3是依照本發明第三實施例的一種半導體元件的剖面示意圖。
請參照圖3，第三實施例的半導體元件30與第二實施例的半導體元件20相似。上述兩者不同之處在於：第三實施例的半導體元件30的第一摻雜區104包括第一子摻雜區103以及第二子摻雜區105位於第一子摻雜區103上。第一子摻雜區103的底面可低於第一阱區102a與第二阱區102b的底面。也 就是說，第一子摻雜區103(或第一摻雜區104)從第一阱區102a與第二阱區102b的底面突出，以與基底100接觸。在此結構下，接地端G的電流可從二極體130a的電流路徑110a或是從矽控整流器140a的電流路徑120a流向輸出輸入端IO。電源端V的電流可從二極體130b的電流路徑110b或是從矽控整流器140b的電流路徑120b流向輸出輸入端IO。
圖4是依照本發明第四實施例的一種半導體元件的剖面示意圖。
請參照圖4，第四實施例的半導體元件40與第二實施例的半導體元件20相似。上述兩者不同之處在於：第四實施例的半導體元件40的第一摻雜區404僅與第一阱區102a、第二阱區102b鄰接。也就是說，第一摻雜區404的側壁並未延伸至第一阱區102a與第二阱區102b中，因此，第一阱區102a與第二阱區102b僅覆蓋或鄰接第一摻雜區404的側壁，而未覆蓋或包覆第一摻雜區404的底面。在此情況下，如圖4所示，第一摻雜區404的整個底面外露於第一阱區102a與第二阱區102b，且第一摻雜區404的整個底面與基底100接觸。
基於上述，圖1至圖4中的半導體元件10、20、30、40中的任一者皆是將二極體130及矽控整流器140整合在一起的混合配置。在此混合配置下，當靜電放電(ESD)或突波(surge)發生時，其可藉由二極體130快速導通ESD電流，以達到第一級的保護。接著，當ESD能量繼續增加時，將會觸發矽控整流器140，以達到第二級的高保護效果。
圖5是依照本發明一實施例的一種靜電放電防護元件的電路圖。本實施例的靜電放電防護元件是以暫態電壓抑制器(TVS)為例來說明，但本發明不此為限。
請參照圖5，本實施例的靜電放電防護元件包括：電源端V、接地端G、輸出輸入端IO、齊納二極體ZD以及二極體串200。二極體串200包括彼此串聯的二極體結構UD、DD。齊納二極體ZD與二極體串200並聯耦接於電 源端V與接地端G之間。如圖5所示，齊納二極體ZD的兩端分別耦接至電源端V與接地端G；二極體結構UD的兩端分別耦接至電源端V與二極體結構DD；二極體結構DD的兩端分別耦接至二極體結構UD與接地端G；而輸出輸入端IO耦接至二極體結構UD、DD之間。在一實施例中，二極體結構UD的陽極(anode)耦接至二極體結構DD的陰極(cathode)，且與輸出輸入端IO互相耦接。雖然圖5僅繪示出單一個二極體結構UD與單一個二極體結構DD彼此串聯，但本發明不以此為限。在其他實施例中，二極體結構UD或二極體結構DD的數量可大於一個以上。另外，二極體串200的數量亦可根據實際需求來進行調整。
在本實施例中，圖1至圖4中的半導體元件10、20、30、40中的任一者可取代二極體串200中的二極體結構UD或二極體結構DD，以達到兼具低電容、低導通阻值(low Ron)以及降低箝制電壓，進而提升靜電放電防護元件的ESD與突波保護能力。
圖6是依照本發明第五實施例的一種靜電放電防護元件的剖面示意圖。本實施例的靜電放電防護元件是以具有二極體及矽控整流器的半導體元件來改善暫態電壓抑制器(TVS)中的旁路二極體結構為例來說明，但本發明不此為限。
請參照圖6，第五實施例的靜電放電防護元件50包括二極體串200。二極體串200包括二極體結構UD與二極體結構DD。雖然本實施例是將上述半導體元件10、20、30、40中的任一者應用在二極體結構DD中，但本發明不以此為限。在其他實施例中，上述半導體元件10、20、30、40中的任一者亦可應用在二極體結構UD中，或者是同時應用在二極體結構UD、DD兩者中。
具體來說，二極體結構DD包括：具有第一導電型的基底100、具有第二導電型的阱區102、具有第一導電型的第一摻雜區504以及具有第二 導電型的第二摻雜區106。阱區102、第一摻雜區504以及第二摻雜區106皆配置於基底100中。阱區102位於第一摻雜區504與第二摻雜區106之間。阱區102與第一摻雜區504鄰接且(物理上)接觸；阱區102與第二摻雜區106分離配置且不接觸。
另一方面，二極體結構UD包括：具有第一導電型的基底100、具有第二導電型的阱區202(以下稱為P型阱區202)、具有第一導電型的阱區203(以下稱為N型阱區203)、具有第一導電型的第四摻雜區204以及具有第二導電型的第五摻雜區206。具體來說，如圖6所示，N型阱區203、第四摻雜區204以及第五摻雜區206皆配置於P型阱區202中。也就是說，P型阱區202包覆N型阱區203、第四摻雜區204以及第五摻雜區206，以隔離二極體結構UD與二極體結構DD。N型阱區203位於第四摻雜區204與第五摻雜區206之間。N型阱區203與第五摻雜區206鄰接且(物理上)接觸；而N型阱區203與第四摻雜區204則是分離配置且不接觸。
在本實施例中，第一摻雜區504與第五摻雜區206耦接至輸出輸入端IO；第二摻雜區106耦接至接地端G；而第四摻雜區204耦接至電源端V。在此情況下，第二摻雜區106、基底100至第一摻雜區504可形成二極體130的電流路徑110；而第二摻雜區106、基底100、阱區102至第一摻雜區504則是形成矽控整流器140的電流路徑120。因此，本實施例之靜電放電防護元件50不僅可藉由二極體130快速導通ESD電流，並觸發矽控整流器140以達到高ESD保護效果。
圖7是依照本發明第六實施例的一種靜電放電防護元件的剖面示意圖。
請參照圖7，第六實施例的靜電放電防護元件60與第五實施例的靜電放電防護元件50相似。上述兩者不同之處在於：第六實施例的靜電放電 防護元件60更包括隔離結構602配置於二極體結構UD與二極體結構DD之間的基底100中，以分隔二極體結構UD與二極體結構DD。在一實施例中，隔離結構602可以是淺溝渠隔離結構(STI)、深溝渠隔離結構(DTI)或其組合。隔離結構602的材料可例如是氧化矽、氮化矽或其組合。在替代實施例中，隔離結構602亦可以是具有第二導電型的隔離摻雜區，例如是P型摻雜區。
綜上所述，本發明將二極體及矽控整流器整合至暫態電壓抑制器中的旁路二極體結構。此混合方式不僅具有二極體的面積小、電容小以及快速道通的優點，還兼具矽控整流器的高電流增益與低箝制電壓的特性，進而達到高ESD保護效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體元件
100:基底
102:阱區
103:第一子摻雜區
104:第一摻雜區
105:第二子摻雜區
106:第二摻雜區
110:二極體的電流路徑
120:矽控整流器的電流路徑
130:二極體
140:矽控整流器
G:接地端
IO:輸出輸入端

Claims (8)

  1. 一種具有二極體及矽控整流器的半導體元件，包括：基底，具有第一導電型；阱區，具有第二導電型，且設置於所述基底中；第一摻雜區，具有所述第一導電型，且設置於所述基底中；以及第二摻雜區，具有所述第二導電型，且設置於所述基底中，其中所述阱區與所述第一摻雜區形成第一PN接面，所述阱區與所述基底形成第二PN接面，所述基底與所述第二摻雜區形成第三PN接面，其中所述第一PN接面、所述第二PN接面及所述第三PN接面形成所述矽控整流器，且所述第一摻雜區與所述第三PN接面形成所述二極體；其中，所述基底具有允許所述第三PN接面與所述第一摻雜區形成所述二極體的路徑。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一摻雜區的一部分位於所述阱區中。
  3. 如申請專利範圍第1項所述的半導體元件，其中所述第二摻雜區與所述阱區、所述第一摻雜區分離設置於所述基底中。
  4. 如申請專利範圍第1項所述的半導體元件，其中所述基底與所述阱區皆為電性浮置。
  5. 如申請專利範圍第1項所述的半導體元件，其中所述第二摻雜區、所述基底至所述第一摻雜區形成所述二極體的電流路徑，所述第二摻雜區、所述基底、所述阱區至所述第一摻雜區形成所述矽控整流器的電流路徑。
  6. 如申請專利範圍第1項所述的半導體元件，其中所述第一摻 雜區包括第一子摻雜區及第二子摻雜區，所述第二子摻雜區位於所述第一子摻雜區之上且所述第一子摻雜區的摻雜濃度大於所述第二子摻雜區的摻雜濃度。
  7. 如申請專利範圍第1項所述的半導體元件，其中所述阱區具有彼此分離的第一阱區及第二阱區，所述第一摻雜區位於所述第一阱區及所述第二阱區之間，分別與所述第一阱區及所述第二阱區形成PN接面，且所述第一摻雜區與所述基底接觸。
  8. 如申請專利範圍第7項所述的半導體元件，更包括：第三摻雜區，具有所述第二導電型，位於所述基底中，其中所述第三摻雜區藉由所述基底與所述阱區分離，且所述第一摻雜區位於所述第二摻雜區與所述第三摻雜區之間。
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