TWI717192B

TWI717192B - 靜電放電阻隔電路

Info

Publication number: TWI717192B
Application number: TW109101277A
Authority: TW
Inventors: 周業甯; 李建興; 黃紹璋; 林志軒; 邱華琦
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2020-01-15
Filing date: 2020-01-15
Publication date: 2021-01-21
Also published as: TW202130082A

Abstract

一種靜電放電阻隔電路，包括一內部電路、一蕭特基二極體以及一靜電放電釋放元件。蕭特基二極體耦接於一特定節點與內部電路之間。靜電放電釋放元件耦接於特定節點與一電源端之間。當一靜電放電事件發生於特定節點時，靜電放電釋放元件導通，用以將一靜電放電電流由特定節點釋放至電源端。

Description

靜電放電阻隔電路

本發明係有關於一種靜電放電阻隔電路，特別是有關於一種具有靜電放電釋放元件的靜電放電阻隔電路。

積體電路的靜電放電(electrostatic discharge ；ESD)事件，指的是具有高電壓的靜電電荷，透過積體電路晶片的釋放過程。雖然如此的靜電電荷量通常不多，但是，因為高電壓的原因，其釋放的瞬間能量也相當的可觀，如果沒有善加處理，往往會造成積體電路的燒毀。

因此，ESD已經是半導體產品中重要的可靠度考量之一。比較為一般人熟悉的ESD測試有兩種，人體放電模式(human body model，HBM)以及機器放電模式(machine model，MM)。一般商業用的積體電路都必須具備一定程度的HBM以及MM之耐受度，才可以販售，否則，積體電路非常容易因為偶然的ESD事件而損毀。也因此，如何製造一個有效率的ESD防護裝置/元件，來保護積體電路，也是業界一直不斷探討與研究的課題。

本發明提供一種靜電放電阻隔電路，包括一內部電路、一蕭特基二極體以及一靜電放電釋放元件。蕭特基二極體耦接於一特定節點與內部電路之間。靜電放電釋放元件耦接於特定節點與一電源端之間。當一靜電放電事件發生於特定節點時，靜電放電釋放元件導通，用以將一靜電放電電流由特定節點釋放至電源端。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之靜電放電阻隔電路的架構示意圖。如圖所示，靜電放電阻隔電路100包括一內部電路110、一蕭特基二極體(schottky diode)120及一靜電放電釋放元件130。內部電路110耦接於蕭特基二極體120的陰極與電源端PT ₁之間。蕭特基二極體120耦接於一特定節點ND與內部電路110之間，用以阻擋一靜電放電電流由特定節點ND進入內部電路110。在本示意圖中，蕭特基二極體120的陽極(anode)耦接特定節點ND，其陰極(cathode)耦接內部電路110。靜電放電釋放元件130耦接於特定節點ND與電源端PT ₁之間，用以釋放靜電放電電流。

當一靜電放電事件發生於特定節點ND，並且電源端PT ₁耦接至地時，靜電放電阻隔電路100進入一保護模式。在保護模式下，靜電放電釋放元件130導通，用以將一靜電放電電流由特定節點ND釋放至電源端PT ₁。在本示意圖中，由於蕭特基二極體120具有較高的交流阻抗(AC resistance)，故在靜電放電事件發生的初期，蕭特基二極體120不導通，用以阻擋靜電放電電流進入內部電路110。另外，由於靜電放電釋放元件130的觸發電壓比蕭特基二極體120加上內部電路110的總觸發電壓低，故靜電放電釋放元件130的路徑會比蕭特基二極體120的路徑早導通。

當靜電放電事件未發生時，靜電放電阻隔電路100操作於一正常模式。在正常模式下，由於蕭特基二極體120具有較低的直流阻抗(DC resistance)，故當特定節點ND接收到外部信號或電壓時，蕭特基二極體120可快速地導通，用以將特定節點ND的信號或電壓傳送至內部電路110。在此示意圖中，內部電路110根據特定節點ND的信號或電壓而動作。本發明並不限定內部電路110的架構。任何需要ESD保護的電路均可作為內部電路110。

第2圖為本發明之靜電放電阻隔電路的一可能實施例。在本實施例中，特定節點ND作為一輸入節點，用以提供信號或電壓予內部電路110。在一可能實施例中，特定節點ND接收並提供電壓VPP ₁或VPP ₂予內部電路110。另外，內部電路110更耦接一電源端PT ₂。電源端PT ₂用以接收操作電壓VDD。在此例中，電源端PT ₁用以接收操作電壓VSS。操作電壓VDD大於操作電壓VSS。在一些實施例中，操作電壓VSS可能為負值。

內部電路110根據操作電壓VDD及VSS開始動作。在本實施例中，操作電壓VDD與VSS作為內部電路110的操作電壓，故操作電壓VDD與VSS必需分別穩定於一固定值。舉例而言，操作電壓VDD可能維持於3.3V，而操作電壓VSS維持於0V。當操作電壓VDD與VSS不穩定時，內部電路110可能無法正常工作。

相對於操作電壓VDD與VSS，特定節點ND的電壓並不會維持在一固定值。舉例而言，在一第一期間(如一寫入期間)，特定節點ND的電壓等於電壓VPP ₁，在第二期間(如一讀取期間)，特定節點ND的電壓等於電壓VPP ₂。在一可能實施例中，電壓VPP ₁大於電壓VPP ₂。

本發明並不限定內部電路110的架構。在一可能實施例中，內部電路110係為一次性可編程記憶體(one time programmable memory；OTP memory)，並具有一存取電路211以及一記憶陣列212。

存取電路211用以存取記憶陣列212。本發明並不限定存取電路211的架構。在一可能實施例中，存取電路211根據電壓VPP ₁，對記憶陣列212進行一寫入操作(write operation)，用以將數值1或數值0寫入記憶陣列212。在另一可能實施例中，存取電路211根據電壓VPP ₂，對記憶陣列212進行一讀取操作(read operation)，用以擷取記憶陣列212所儲存的資料。

記憶陣列212具有複數記憶胞(未顯示)。本發明並不限定記憶胞的結構。在一可能實施例中，記憶陣列212的每一記憶胞具有至少一電晶體，每一電晶體具有一浮動閘極(floating gate)。在進行寫入操作時，存取電路211提供電壓VPP ₁予相對應的記憶胞，用以在記憶胞的浮動閘極累積電荷。在此例中，當記憶胞的浮動閘極具有足夠的電荷時，表示此記憶胞儲存一第一數值(如1或0)。當記憶胞的浮動閘極不具有電荷時，表示此記憶胞儲存一第二數值(如0或1)。

在另一可能實施例中，記憶陣列212的每一記憶胞具有至少一電晶體。在此例中，存取電路211可能利用電壓VPP ₁擊穿相對應記憶胞的電晶體的閘極氧化層。當記憶胞的電晶體的閘極氧化層被擊穿時，表示此記憶胞儲存第一數值。當記憶胞的電晶體的閘極氧化層未被擊穿時，表示此記憶胞儲存第二數值。

在其它實施例中，記憶陣列212的每一記憶胞具有至少一熔絲(fuse)。在此例中，存取電路211可能利用電壓VPP ₁，熔斷相對應記憶胞的熔絲。當記憶胞的電晶體的熔絲被熔斷時，表示此記憶胞儲存第一數值。當記憶胞的電晶體的熔絲未被熔斷時，表示此記憶胞儲存第二數值。

當一靜電放電事件發生於特定節點ND，並且電源端PT ₁耦接至地時，靜電放電釋放元件130導通，用以將靜電放電電流由特定節點ND釋放至電源端PT ₁。在本實施例中，由於蕭特基二極體120阻擋靜電放電電流流入內部電路110，故可避免存取電路211及記憶陣列212受到損傷。

第3圖為本發明之靜電放電阻隔電路的另一可能實施例。在本實施例中，特定節點ND係作為一電源端，用以接收操作電壓VDD。內部電路110根據操作電壓VDD與VSS開始動作。在一可能實施例中，內部電路110包括一P型電晶體313、N型電晶體314及315。

P型電晶體313的源極耦接蕭特基二極體120的陰極。P型電晶體313的汲極耦接N型電晶體314的汲極。N型電晶體314的源極耦接電源端PT ₁。N型電晶體314的閘極耦接P型電晶體313的閘極與N型電晶體315的汲極。N型電晶體315的閘極與源極耦接電源端PT ₁。

當一靜電放電事件發生在特定節點ND，並且電源端PT ₁耦接至地時，藉由蕭特基二極體120的高交流阻抗，可阻擋靜電放電電流進入內部電路110，避免靜電放電電流傷害P型電晶體313、N型電晶體314及315。再者，由於靜電放電釋放元件130的導通電壓低於蕭特基二極體120加上內部電路110的總導通電壓，故靜電放電釋放元件130的路徑比蕭特基二極體120的路徑更早導通，用以將靜電放電電流由特定節點ND經靜電放電釋放元件130釋放至電源端PT ₁。

在本實施例中，靜電放電釋放元件130包括一N型電晶體311。N型電晶體311的汲極耦接特定節點ND，其閘極與源極耦接電源端PT ₁。當靜電放電事件發生在特定節點ND時，N型電晶體311的寄生雙載子電晶體312導通，因而導通N型電晶體311，使得靜電放電電流由特定節點ND流入電源端PT ₁。

第4圖為本發明之靜電放電阻隔電路的另一實施例。在本實施例中，特定節點ND係作為一輸出節點，用以輸出內部電路110的信號。由於內部電路110可能輸出負電壓，故靜電放電阻隔電路100更包括一蕭特基二極體411。在其它實施例中，如果內部電路110所輸出的信號或電壓的位準只會在一正位準與一接地位準(如0V)之間變化時，則可省略蕭特基二極體411。

在本實施例中，蕭特基二極體411並聯蕭特基二極體120。如圖所示，蕭特基二極體120的陰極耦接蕭特基二極體411的陽極以及輸出級413。蕭特基二極體120的陽極與蕭特基二極體411的陰極耦接特定節點ND。當內部電路110輸出正位準時，蕭特基二極體411導通。因此，特定節點ND的位準為正位準。然而，當內部電路110輸出負電壓時，蕭特基二極體120導通。因此，特定節點ND的位準為負位準。

本發明並不限定內部電路110的架構。任何可輸出信號或電壓的電路，均可作為內部電路110。在本實施例中，內部電路110包括一輸出級413。輸出級413根據一控制信號S _C輸出操作電壓VDD或VSS。舉例而言，當控制信號S _C為一第一位準(如高位準)時，輸出級413輸出操作電壓VSS。在一可能實施例中，操作電壓VSS係為一負電壓或是一接地電壓。當控制信號S _C為一第二位準(如低位準)時，輸出級413輸出操作電壓VDD。在一可能實施例中，操作電壓VDD為一正電壓。

在本實施例中，輸出級413包括一P型電晶體414以及一N型電晶體415。P型電晶體414的源極耦接電源端PT ₂。P型電晶體414的閘極耦接N型電晶體415的閘極，並接收控制信號S _C。N型電晶體415的汲極耦接P型電晶體414的汲極。N型電晶體415的源極耦接電源端PT ₁。

當一靜電放電事件未發生時，靜電放電阻隔電路100操作於一正常模式。在正常模式下，當電源端PT ₁與PT ₂分別接收操作電壓VSS與VDD時，輸出級413根據控制信號S _C輸出操作電壓VSS或VDD。舉例而言，當控制信號S _C導通P型電晶體414時，P型電晶體414輸出操作電壓VDD。因此，特定節點ND的電壓約略等於操作電壓VDD。然而，當控制信號S _C導通N型電晶體415時，N型電晶體415輸出操作電壓VSS。因此，特定節點ND的電壓約略等於操作電壓VSS。

當一靜電放電事件發生於特定節點ND並且電源端PT ₁耦接至地時，靜電放電釋放元件130導通，用以將靜電放電電流由特定節點ND釋放至電源端PT ₁。在本實施例中，靜電放電釋放元件130包括一N型電晶體412。由於N型電晶體412的特性與第3圖的N型電晶體311的特性相似，故不再贅述。

第5圖為本發明之操作電路的另一實施例。在本實施例中，特定節點ND係作為一輸入節點，用以提供信號或電壓予內部電路110。由於特定節點ND所接收的信號或電壓的位準可能為正值或負值，故在本實施例中，靜電放電阻隔電路100更包括一蕭特基二極體511。

蕭特基二極體511並聯蕭特基二極體120。如圖所示，蕭特基二極體120的陰極與蕭特基二極體511的陽極耦接輸入級513，並且蕭特基二極體120的陽極與蕭特基二極體511的陰極耦接特定節點ND。當特定節點ND接收一正值的信號或電壓時，蕭特基二極體120導通，用以傳送特定節點ND的信號或電壓予內部電路110。然而，當特定節點ND接收一負值的信號或電壓時，蕭特基二極體511導通，用以傳送負值的信號或電壓予內部電路110。

本發明並不限定內部電路110的架構。任何可接收外部信號或電壓的電路，均可作為內部電路110。在本實施例中，內部電路110包括一輸入級513。輸入級513根據特定節點ND的電壓而動作。舉例而言，當特定節點ND的信號或電壓的位準等於一第一位準(如正位準)時，輸入級513輸出操作電壓VSS。當特定節點ND的信號或電壓的位準等於一第二位準(如負位準)時，輸入級513輸出操作電壓VDD。在其它實施例中，當特定節點ND的信號或電壓的位準等於一接地位準(如0V)時，輸入級513也輸出操作電壓VDD。在一些實施例中，當特定節點ND的信號或電壓係在一正位準與一接地位準變化時，則可省略簫特基二極體511。

在本實施例中，輸入級513包括一P型電晶體514以及一N型電晶體515。P型電晶體514的源極耦接電源端PT ₂。P型電晶體514的閘極耦接N型電晶體515的閘極，並耦接蕭特基二極體120的陰極。N型電晶體515的汲極耦接P型電晶體514的汲極。N型電晶體515的源極耦接電源端PT ₁。在其它實施例中，N型電晶體515的汲極不耦接P型電晶體514的汲極。在此例中，N型電晶體515的汲極用以輸出操作電壓VSS，而P型電晶體514的汲極用以輸出操作電壓VDD。

當一靜電放電事件發生於特定節點ND並且電源端PT ₁耦接至地時，靜電放電釋放元件130導通，用以將靜電放電電流由特定節點ND釋放至電源端PT ₁。在本實施例中，靜電放電釋放元件130包括一N型電晶體512。由於N型電晶體512的特性與第3圖的N型電晶體311的特性相似，故不再贅述。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:靜電放電阻隔電路

110:內部電路

120,411,511:蕭特基二極體

130:靜電放電釋放元件

PT ₁,PT ₂:電源端

ND:特定節點

VPP ₁,VPP ₂:電壓

VDD,VSS:操作電壓

211:存取電路

212:記憶陣列

313,414,514:P型電晶體

312:雙載子電晶體

413:輸出級

513:輸入級

311,314,315,412,415,512,515:N型電晶體

第1圖為本發明之靜電放電阻隔電路的架構示意圖。第2圖為本發明之靜電放電阻隔電路的一可能實施例。第3圖為本發明之靜電放電阻隔電路的另一實施例。第4圖為本發明之靜電放電阻隔電路的另一實施例。第5圖為本發明之靜電放電阻隔電路的另一實施例。

100:靜電放電阻隔電路

110:內部電路

120:蕭特基二極體

130:靜電放電釋放元件

PT₁:電源端

ND:特定節點

Claims

一種靜電放電阻隔電路，包括：一內部電路；一第一蕭特基二極體，耦接於一特定節點與該內部電路之間；以及一靜電放電釋放元件，耦接於該特定節點與一第一電源端之間；其中當一靜電放電事件發生於該特定節點時，該靜電放電釋放元件導通，用以將一靜電放電電流由該特定節點釋放至該第一電源端，其中當該靜電放電事件未發生並且該特定節點接收到一外部信號或一外部電壓時，該第一蕭特基二極體傳送該外部信號或該外部電壓予該內部電路。
如請求項1所述之靜電放電阻隔電路，其中該內部電路係為一一次性可編程記憶體，當該一次性可編程記憶體進行一寫入操作時，該特定節點的電壓等於一第一電壓，當該一次性可編程記憶體進行一讀取操作時，該特定節點的電壓等於一第二電壓，該第一電壓大於該第二電壓。
如請求項1所述之靜電放電阻隔電路，其中當該靜電放電事件未發生時，該特定節點的電壓及該第一電源端的電壓作為該內部電路的操作電壓。
如請求項1所述之靜電放電阻隔電路，其中該內部電路更耦接一第二電源端，在該靜電放電事件未發生時，該第二電源端的電壓等於一第一操作電壓，該第一電源端的電壓等於一第二操作電壓，該內部電路根據該第一及第二操作電壓而動作。
如請求項4所述之靜電放電阻隔電路，其中該內部電路包括一輸出級，該輸出級提供該第一或第二操作電壓予該特定節點。
如請求項5所述之靜電放電阻隔電路，更包括：一第二蕭特基二極體，並聯該第一蕭特基二極體；其中該第一蕭特基二極體的陰極及該第二蕭特基二極體的陽極耦接該輸出級，該第一蕭特基二極體的陽極及該第二蕭特基二極體的陰極耦接該特定節點。
如請求項4所述之靜電放電阻隔電路，其中該內部電路包括一輸入級，該第一蕭特基二極體傳送該特定節點的信號予該輸入級。
如請求項7所述之靜電放電阻隔電路，更包括：一第二蕭特基二極體，並聯該第一蕭特基二極體；其中該第一蕭特基二極體的陰極及該第二蕭特基二極體的陽極耦接該輸入級，該第一蕭特基二極體的陽極及該第二蕭特基二極體的陰極耦接該特定節點。
如請求項1所述之靜電放電阻隔電路，其中當該靜電放電事件觸發該靜電放電釋放元件時，該第一蕭特基二極體不導通。
如請求項1所述之靜電放電阻隔電路，其中該靜電放電釋放元件係為一N型電晶體，該N型電晶體具有一第一端、一第二端以及一控制端，該第一端耦接該特定節點，該第二端及該控制端耦接該第一電源端。