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TWI652691B - 用於具有雙共同資料i/o線之記憶體裝置之設備及方法 - Google Patents

用於具有雙共同資料i/o線之記憶體裝置之設備及方法 Download PDF

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Publication number
TWI652691B
TWI652691B TW107100110A TW107100110A TWI652691B TW I652691 B TWI652691 B TW I652691B TW 107100110 A TW107100110 A TW 107100110A TW 107100110 A TW107100110 A TW 107100110A TW I652691 B TWI652691 B TW I652691B
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TW
Taiwan
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TW107100110A
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TW201826263A (zh
Inventor
齊藤俊一
菅野汐乃
石讓淳司
越澤敦夫
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201826263A publication Critical patent/TW201826263A/zh
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Publication of TWI652691B publication Critical patent/TWI652691B/zh

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Abstract

呈現用於利用雙I/O線對之一半導體裝置之設備。該設備包含經耦合至一第一局域I/O線對之一第一I/O線對。可提供經耦合至一第二局域I/O線對之一第二I/O線對。該設備可進一步包含包含至少一第一記憶體單元及一第二記憶體單元之一第一位元線，且可提供包含至少一第三記憶體單元及一第四記憶體單元之一第二位元線。該第一局域I/O線對可經耦合至該第一位元線及該第二位元線中之至少一者，且該第二局域I/O線對經耦合至該第一位元線及該第二位元線中之至少一者。

Description

用於具有雙共同資料I/O線之記憶體裝置之設備及方法
動態隨機存取記憶體(DRAM)之操作頻率已經隨各世代增大，且在一READ(讀取)命令或一WRITE(寫入)命令之記憶體存取操作期間同時存取之資料亦已經隨操作頻率相應增大。在讀取操作期間，為達成一「n」倍之資料速率，通常在自DRAM陣列(例如，預提取)至一先進先出(FIFO)多工器(mux)之「n」個位元中存取讀取資料，其接著在一個行循環中經歷一並列轉串列轉換。由記憶體單元陣列提供之位元數量稱為預提取大小。因此，在此實例中，預提取大小為「n」。
在習知裝置中，為實現一16倍之資料速率，一個選項係使用16n之一預提取大小。然而，此對應於16個資料字之一突發長度，其與利用一習知64位元資料匯流排之64個位元組之一典型快取線大小不相容。或者，為在針對8n之一預提取大小利用一習知電路結構時實現與16n之一快取大小相同之資料速率，必須將行循環之週期減半(例如，加倍核心速度)，此可存在電路複雜度及時序之挑戰。
根據一項實施例，一種設備包含：一第一主I/O線對，其包括一第一 主I/O線及一第二主I/O線；一第二主I/O線對，其包括一第三主I/O線及一第四主I/O線；一第一局域I/O線對，其包括經耦合至該第一主I/O線之一第一局域I/O線及耦合至該第二主I/O線之一第二局域I/O線；一第二局域I/O線對，其包括經耦合至該第三主I/O線之一第三局域I/O線及耦合至該第四主I/O線之一第四局域I/O線；及一第一位元線，其經通信耦合至至少一第一記憶體單元及一第二記憶體單元；及一第二位元線，其經通信耦合至至少一第三記憶體單元及一第四記憶體單元；其中該第一局域I/O線對經耦合至該第一位元線及該第二位元線之至少一者，且其中該第二局域I/O線對經耦合至該第一位元線及該第二位元線之至少一者。
根據另一實施例，一種設備包含：一或多個記憶體單元陣列，其等包括複數個記憶體單元，各記憶體單元陣列包括複數個字線及位元線，其中該等字線之各者及該等位元線之各者經耦合至該至少一個記憶體單元；至少一個感測放大器，其經耦合至各位元線之該至少一個記憶體單元；一第一共同資料I/O線對，其包括經耦合至一第一局域I/O線對之一第一I/O線對，其中該第一局域I/O線對經由一第一感測放大器耦合至一第一位元線；一第二共同資料I/O線對，其包括經耦合至一第二局域I/O線對之一第二I/O線對，其中該第二局域I/O線對耦合至經由該第一感測放大器之該第一位元線或經由一第二感測放大器之一第二位元線之至少一者。
根據一進一步實施例，一種設備包含：一第一位元線，其包含至少一第一記憶體單元及一第二記憶體單元及一第一行位址；及一第二位元線，其包含至少一第三記憶體單元及一第四記憶體單元及一第二行位址；一第一感測放大器，其經耦合至該第一位元線且與該第一記憶體單元及該第二記憶體單元通信；一第二感測放大器，其經耦合至該第二位元線且與 該第三記憶體單元及該第四記憶體單元通信；一第一共同資料I/O線對，其包括經耦合至一第一局域I/O線對之一第一I/O線對；一第一傳送閘，其耦合在該第一感測放大器與該第一局域I/O線對之間且經組態以將該第一局域I/O線對選擇性地耦合至該第一感測放大器；一第二共同資料I/O線對，其包括經耦合至一第二局域I/O線對之一第二I/O線對；一第二傳送閘，其耦合在該第二感測放大器與該第二局域I/O線對之間且經組態以將該第二局域I/O線對選擇性地耦合至該第二感測放大器；至少一個第一行解碼器，其經組態以至少部分基於該第一行位址或該第二行位址啟動該第一傳送閘。
2‧‧‧外部基板
10‧‧‧半導體裝置
11‧‧‧記憶體單元陣列
12‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧開關控制電路
15‧‧‧讀取/寫入放大器
16‧‧‧切換緩衝器單元
17‧‧‧輸入/輸出電路
18‧‧‧感測放大器
19‧‧‧傳送閘
21‧‧‧位址終端
22‧‧‧命令終端
23‧‧‧時脈終端
24‧‧‧資料終端
25‧‧‧電力供應終端
26‧‧‧電力供應終端
27‧‧‧校準終端
31‧‧‧位址輸入電路
32‧‧‧位址解碼器
33‧‧‧命令輸入電路
34‧‧‧命令解碼器
35‧‧‧時脈輸入電路
36‧‧‧內部時脈產生器
37‧‧‧時序產生器
38‧‧‧ZQ校準電路
39‧‧‧內部電壓產生電路
200‧‧‧記憶體單元陣列
202‧‧‧第一傳送閘
204‧‧‧第二傳送閘
205‧‧‧第一字線
206‧‧‧第三傳送閘
208‧‧‧第四傳送閘
210‧‧‧第二字線
215‧‧‧第一行/第一位元線
220‧‧‧第二行/第二位元線
225‧‧‧第三位元線
225A‧‧‧第一感測放大器
225B‧‧‧第二感測放大器
230‧‧‧第四位元線/行解碼器YDEC0.B
235‧‧‧行解碼器YDEC0.A
240‧‧‧Y解碼器YDEC1.B
245‧‧‧Y解碼器YDEC1.A
250‧‧‧第一局域I/O線LIOB_T
255‧‧‧第一局域I/O線LIOB_B
260‧‧‧第二局域I/O線LIOA_T
265‧‧‧第二局域I/O線LIOA_B
270‧‧‧第一主I/O線MIOB_T
275‧‧‧第一主I/O線MIOB_B
280‧‧‧第二主I/O線MIOA_T
285‧‧‧第二主I/O線MIOA_B
290‧‧‧第一主放大器MAMP.B
295‧‧‧第二主放大器MAMP.A
297‧‧‧多工器
300‧‧‧記憶體單元陣列
302‧‧‧傳送閘
304‧‧‧傳送閘
305‧‧‧第一字線
310‧‧‧第二字線
315‧‧‧第一行/第一位元線
320‧‧‧第二行/第二位元線
325A‧‧‧第一感測放大器
325B‧‧‧第二感測放大器
330‧‧‧Y解碼器YDEC0
335‧‧‧Y解碼器YDEC1
350‧‧‧局域I/O線LIOB_T
355‧‧‧局域I/O線LIOB_B
360‧‧‧局域I/O線LIOA_T
365‧‧‧局域I/O線LIOA_B
370‧‧‧主I/O線MIOB_T
375‧‧‧主I/O線MIOB_B
380‧‧‧主I/O線MIOA_T
385‧‧‧主I/O線MIOA_B
390‧‧‧主放大器MAMP.B
395‧‧‧第二主放大器MAMP.A
397‧‧‧多工器
400‧‧‧半導體裝置
405A-405H‧‧‧DRAM陣列
410‧‧‧多工器
415‧‧‧並列轉串列轉換器
420‧‧‧資料I/O
425A-425H‧‧‧第一讀取/寫入放大器
430A-430H‧‧‧第二讀取/寫入放大器
435‧‧‧單一多工器
500‧‧‧示意圖
505‧‧‧第一資料字
510‧‧‧第二資料字
515‧‧‧資料I/O緩衝器
600‧‧‧時序圖
605‧‧‧時脈信號/命令信號
610‧‧‧資料信號DQ
700‧‧‧半導體裝置
705A-705H‧‧‧DRAM陣列
710‧‧‧多工器
715‧‧‧並列轉串列轉換器
720‧‧‧資料I/O
725A-725H‧‧‧第一讀取/寫入放大器
730A-730H‧‧‧第二讀取/寫入放大器
735‧‧‧單一多工器
800‧‧‧示意圖
805‧‧‧第一資料字
900‧‧‧時序圖
MC1‧‧‧第一記憶體單元
MC2‧‧‧第二記憶體單元
MC3‧‧‧第三記憶體單元
MC4‧‧‧第四記憶體單元
T1-T20‧‧‧時間
可藉由參考說明書之剩餘部分及圖式實現對特定實施例之性質及優勢之進一步理解，其中相同元件符號用來指代類似組件。在一些例項中，一子標記與一元件符號相關聯以指示多個類似組件之一者。當在不規定一現有子標記之情況下參考一元件符號時，旨在表示所有此等多個類似組件。
圖1係根據各種實施例之一半導體裝置之一總體組態之一示意性方塊圖。
圖2係根據各種實施例之具有雙I/O線對之一記憶體單元陣列之一部分之一示意圖。
圖3係根據各種實施例之具有雙I/O線對之一替代性記憶體單元陣列之一部分之一示意圖。
圖4係根據各種實施例之雙I/O線對讀取/寫入架構之一方塊圖。
圖5係根據各種實施例之利用雙I/O線對之具有8n預提取之一讀取操 作之一示意圖。
圖6係根據各種實施例之利用雙I/O線對之一讀取操作之一時序圖。
圖7係根據各種實施例之一替代性雙I/O線對讀取/寫入架構之一方塊圖。
圖8係根據各種實施例之利用替代性雙I/O線對組態之具有8n預提取之一讀取操作之一示意圖。
圖9係根據各種實施例之利用替代性雙I/O線對組態之一讀取操作之一時序圖。
以下實施方式進一步詳細繪示若干例示性實施例以使熟習此項技術者能夠實踐此等實施例。所描述之實例出於繪示性目的提供且並不旨在限制本發明之範疇。在以下描述中，出於解釋目的，闡述數種特定細節以便提供對所描述實施例之一透徹理解。然而，熟習此項技術者將瞭解本發明之其他實施例可在沒有一些此等特定細節之情況下予以實踐。
本文描述若干實施例，且雖然各種特徵屬於不同實施例，但應瞭解，相對於一項實施例描述之特徵亦可與其他實施例合併。然而，同理，任何所描述實施例之單一特徵或諸特徵皆不應被視為對本發明之每一實施例係必要的，此係由於本發明之其他實施例可省略此等特徵。
除非另外指示，否則本文中用於表達數量、尺寸等等之全部數字應被理解為可在所有例項中由術語「大約」修飾。在此申請案中，使用單數包含複數個，除非另有具體陳述，且使用術語「及」及「或」意謂「及/或」，除非另有指示。再者，使用術語「包含(including)」以及其他形式(諸如「包含(includes)」及「包含(included)」)應視為非排他性的。同樣 地，術語諸如「元件」或「組件」涵蓋包括一個單元之元件及組件及包括超過一個單元之元件及組件兩者，除非另有具體陳述。
圖1係根據各種實施例之一半導體裝置10之一總體組態之一示意性方塊圖100。根據本發明之一實施例，半導體裝置10包含一開關控制電路14及一切換緩衝器單元16。在一些實施例中，半導體裝置10可包含(不限於)整合至(例如)一單一半導體晶片中之一DDR4 SDRAM。半導體裝置10可經安裝於一外部基板2(例如，一記憶體模組基板、一主機板或類似物)上。外部基板2採用一外部電阻器RZQ，其經連接至半導體裝置10之一校準終端ZQ 27。外部電阻器RZQ為一ZQ校準電路38之一參考阻抗。在本實施例中，外部電阻器RZQ經耦合至一接地電位。
如在圖1中展示，半導體裝置10包含一記憶體單元陣列11。記憶體單元陣列11包含複數個記憶體庫，各記憶體庫包含複數個字線WL、複數個位元線BL及經配置於複數個字線WL與複數個位元線BL之交叉處之複數個記憶體單元MC。藉由一列解碼器12執行字線WL之選擇，且藉由一行解碼器13執行位元線BL之選擇。
感測放大器18針對其等對應位元線BL定位，且經連接至至少一個各自局域I/O線對，至少一個各自局域I/O線對繼而經由充當開關之傳送閘TG 19耦合至至少兩個主I/O線對之一各自者。在一些實施例中，感測放大器18可經耦合至一組兩個局域I/O線對，一第一局域I/O線對具有一第一局域I/O線LIOB_T及一第二局域I/O線LIOB_B，且一第二局域I/O線對具有一第三局域I/O線LIOA_T及第四局域I/O線LIOA_B。局域I/O線對LIOA_T/B及LIOB_T/B可經連接至兩個主I/O線對(一第一主I/O線MIOB_T、一第二主I/O線MIOB_B及一第三主I/O線MIOA_T及第四主I/O 線MIOA_B)。
在一些實施例中，局域I/O線之各對可由(例如)參考圖2之相鄰位元線共用，第一行215對應於BL0_T/B，且第二行220對應於BL1_T/B。因此，儲存於任何一個單元中之位元可在任何共用之局域I/O對(諸如LIOA_T/B或LIOB_T/B)上傳輸。在此等實施例中，可針對各共用之感測放大器提供一或多個行解碼器(亦稱為「Y解碼器」)。一或多個行解碼器可經組態以切換共用之局域I/O線對之間的感測放大器之輸出。
在其他實施例中，局域I/O線之各對可對應於一各自相鄰位元線。例如，參考圖3，第一行315可與局域I/O線對LIOA_T/B 360、365相關聯，局域I/O線對LIOA_T/B 360、365繼而耦合至主I/O線對MIOA_T/B 380、385。第二行320 BL1_T/B可與局域I/O線對LIOB_T/B 350、355及對應主I/O線對MIOB_T/B 370、375相關聯。因此，在其中局域I/O線對與一各自相鄰位元線相關聯之實施例中，局域I/O線對可稱為展現交錯之行，此係由於連續局域I/O線對可以一交替方式耦合至相鄰位元線。進一步實施例可包含位元線與局域I/O線對之間的其他關聯(包含(不限於)相鄰局域I/O線對與各自不相鄰位元線之關聯)。
半導體裝置10採用複數個外部終端，其等包含位址終端21、命令終端22、時脈終端23、資料終端24、電力供應終端25及26及校準終端ZQ 27。
供應來自外側之一位址信號ADD及一記憶體庫位址信號BADD至位址終端21。經供應至位址終端21之位址信號ADD及記憶體庫位址信號BADD經由一位址輸入電路31傳送至一位址解碼器32。位址解碼器32接收位址信號ADD且供應一經解碼列位址信號XADD至列解碼器12，且供應 一經解碼行位址信號YADD至行解碼器13。位址解碼器32亦接收記憶體庫位址信號BADD且供應記憶體庫位址信號BADD至列解碼器12、行解碼器13及一開關控制電路14。
供應來自外側之一命令信號COM至命令終端22。輸入至命令終端21之命令信號COM經由命令輸入電路33輸入至一命令解碼器34。命令解碼器34解碼命令信號COM以產生各種內部命令，其等包含一列命令信號來選擇一字線且包含一行命令信號(諸如一讀取命令或一寫入命令)來選擇一位元線，且包含至ZQ校準電路38之一校準信號ZQ_COM。
因此，當發出具有一列位址之列命令且接著發出具有一行位址之讀取命令時，自由此等列位址及行位址指定之記憶體單元陣列11中之一記憶體單元MC讀取讀取命令。讀取命令DQ經由一讀取/寫入放大器15、切換緩衝器單元16及一輸入/輸出電路17自資料終端24輸出至外側。類似地，當發出具有一列位址之列命令且接著發出具有一行位址之讀取命令且寫入資料DQ經供應至資料終端24時，寫入資料DQ經由輸入/輸出電路17、切換緩衝器單元16及讀取/寫入放大器15供應至記憶體單元陣列11且寫入由列位址及行位址指定之記憶體單元MC中。
藉由利用包含每位元線至少一對局域I/O線及至少兩對主I/O線之一架構，半導體裝置10能夠在1)不增大突發長度及2)不依賴於一增大之記憶體核心速度的情況下達成更高資料傳送速率。可藉由在各行循環同時使用局域I/O及主I/O線之對來實現一2n倍輸出速率。
在一些實施例中，DRAM內部資料匯流排(包含局域I/O線對及相關聯之主I/O線對之各對)彼此獨立。因此，一第一讀取操作可開始於局域I/O線對及主I/O線對之一第一組上，且在第一讀取操作完成之前，一後續 讀取操作可開始於局域I/O線對及主I/O線對之另一組上。因此，當需要持續輸出資料時藉由在第一行命令之後已經經過一半命令循環之後發出一第二行命令而實現，行循環2n倍之一資料速率。如此，可在各半行循環使用一8n預提取實現一16n資料速率。應理解，在其他實施例中，可利用其他預提取大小。例如，在一項實施例中，每一半行循環可實施一16n預提取以有效達成與一32n預提取相關聯之一資料傳送速率。在其他實施例中，可酌情使用更小或更大之預提取大小。
在進一步實施例中，將瞭解，位元線不必係連續的。在其中行解碼器可在兩個相鄰局域I/O線對之間選擇之實施例中，可在行循環之後一半中讀取任何其他行位址。然而，在實施例行交錯之實施例中，若在一行循環之前一半中讀取一偶數位元線，則可在行循環之後一半中讀取一奇數位元線。類似地，若在一行循環之前一半中讀取一奇數位元線，則可在行循環之後一半中讀取一偶數位元線。
開關控制電路14為其中回應於記憶體庫位址信號BADD及行命令信號產生包含「Fwd_en」、「Rev_en」及「Bck_en」之開關控制信號之一電路。一旦開關控制電路14接收記憶體庫位址信號BADD及表示接收一讀取命令之行命令信號，開關控制電路便按各自時序產生此等開關控制信號使得提供彼此重疊之開關控制信號。此等開關控制信號經提供至切換緩衝器單元16且用於啟動複數個資料路徑路由中之一個資料路徑路由。開關緩衝器單元16包含一資料路徑。資料路徑包含資料匯流排且進一步包含切換緩衝器電路。資料匯流排包含耦合至切換緩衝器電路之資料匯流排段。資料路徑經耦合至資料終端及複數個記憶體庫。切換緩衝器電路基於指示待控制之資料流方向之經接收之開關控制信號(諸如「Fwd_en」、 「Rev_en」及「Bck_en」)將資料自與其中同時傳輸資料之與一第一資料匯流排段相關聯之一個側驅動至其中接著將傳輸資料之與一第二資料匯流排段相關聯之另一側，且一旦將資料傳輸至另一側便停止驅動資料。稍後描述切換緩衝器單元16之細節。
轉至解釋包含於半導體裝置10中之外部終端，分別供應外部時脈信號CK及/CK至時脈終端23。外部時脈信號CK及/CK彼此可互補且經供應至一時脈輸入電路35。例如，在一些實施例中，CK及/CK可具有相對於彼此反相之一關係。時脈輸入電路35接收外部時脈信號CK及/CK以產生一內部時脈信號ICLK。內部時脈信號ICLK經供應至一內部時脈產生器36且因此基於經接收之內部時脈信號ICLK及來自命令輸入電路33之一時脈啟用信號CKE產生一經相位控制之內部時脈信號ICLK。儘管未限於此，但一DLL電路可用作內部時脈產生器36。經相位控制之內部時脈信號ICLK經供應至輸入/輸出電路17且用作用於判定讀取資料DQ之一輸出時序之一時序信號。內部時脈信號ICLK亦經供應至一時序產生器37且因此可產生各種內部時脈信號。
供應電力供應電位VDD及VSS至電力供應終端25。此等電力供應電位VDD及VSS經供應至一內部電壓產生電路39。內部電力供應產生電路39基於電力供應電位VDD及VSS來產生各種內部電位VPP、VOD、VARY、VPERI及類似物，及一參考電位ZQVREF。內部電位VPP係主要用於列解碼器12中，內部電位VOD及VARY主要係用在經包含於記憶體單元陣列11中的感測放大器18中，且內部電位VPERI係用於許多其他電路區塊中。參考電位ZQVREF係用於ZQ校準電路38中。
供應電力供應電位VDDQ及VSSQ至電力供應終端26。此等電力供應 電位VDDQ及VSSQ經供應至輸入/輸出電路17。電力供應電位VDDQ及VSSQ係與分別經供應至電力供應終端25之電力供應電位VDD及VSS相同之電位。然而，專用電力供應電位VDDQ及VSSQ係用於輸入/輸出電路17，使得由輸入/輸出電路17產生之電力供應雜訊並不傳播至其他電路區塊。
校準終端ZQ經連接至校準電路38。校準電路38在由校準信號ZQ_COM啟動時，參考一外部電阻Re之一阻抗及參考電位ZQVREF來執行一校準操作。由校準操作獲得之一阻抗代碼ZQCODE經供應至輸入/輸出電路17，且因此指定經包含於輸入/輸出電路17中之一輸出緩衝器(未展示)之一阻抗。
圖2繪示根據各種實施例之利用雙I/O線對之記憶體單元陣列200的一部分。出於概念理解之目的，已經簡化記憶體單元陣列200以僅描繪兩個字線(一第一字線205及一第二字線210)。字線205、210經耦合至記憶體單元MC1至MC4之閘極。記憶體單元MC1、MC3及MC2、MC4分別(例如，在一源極終端處)經耦合至一第一位元線215及一第二位元線220。一第一記憶體單元MC1可經定位於第一位元線215與第一字線205之交叉點處，一第二記憶體單元MC2可經定位於第二位元線220與第一字線205之交叉點處，一第三記憶體單元MC3可經定位於一第三位元線225與第二字線210之交叉點處，且一第四記憶體單元MC4可經定位於一第四位元線230與第二字線210之交叉點處。第一記憶體單元MC1及第三記憶體單元MC3經耦合至一第一感測放大器225A。第二記憶體單元MC2及第四記憶體單元MC4經耦合至一第二感測放大器225B。各感測放大器225A、225B(統稱為225)係經由一傳送閘耦合至兩個局域I/O線對。例如，一第一傳送閘 202可將第一感測放大器225A耦合至包含LIOB_T 250及LIOB_B 255之一第一局域I/O線對，且一第三傳送閘206可將第二感測放大器225B耦合至第一局域I/O線對。一第二局域I/O線對可包含LIOA_T 260及LIOA_B 265，LIOA_T 260及LIOA_B 265可係經由一第二傳送閘204耦合至第一感測放大器225A，且係經由一第四傳送閘208耦合至第二感測放大器225B。因此，第一局域I/O線對可經耦合至包含MIOB_T 270及MIOB_B 275之一第一主I/O線對。類似地，第二局域I/O線對可經耦合至包含MIOA_T 280及MIOA_B 285之一第二主I/O線對。
在操作中，當啟動第一字線205且自經耦合至對應記憶體單元MC1、MC3之一第一位元線215讀取資料時，行解碼器YDEC0.B 230及YDEC0.A 235可閉合及斷開將感測放大器225A耦合至局域I/O線對之對應開關。可經由對應於由行解碼器YDEC0.B 230及YDEC0.A 235選擇之局域I/O線對之一主I/O線對輸出資料。隨後，可自一相鄰位元線(諸如對應於記憶體單元MC2及MC4之第二位元線220)讀取資料。當自第二位元線220讀取資料時，行解碼器YDEC0.B 230及YDEC0.A 235可閉合及斷開將感測放大器225B耦合至局域I/O線對之各自開關，使得輸出資料至未由YDEC0.B 230及YDEC0.A 235選擇之一局域I/O線對。
例如，在一項實施例中，可在第一局域I/O對LIOB_T 250及LIOB_B 255上輸出來自第一位元線215之資料。因此，YDEC0.B 230可使一相關聯之傳送閘變為導電的，從而使感測放大器225A將來自位元線215之資料輸出至第一局域I/O對LIOB_T 250及LIOB_B 255。YDEC0.A 235可使其相關聯之傳送閘變為不導電的，因此防止感測放大器225A輸出資料至一第二局域I/O對LIOA_T 260及LIOA_B 265。接著可自第二位元線220讀 取資料。因此，YDEC1.B 240可使其相關聯之傳送閘變為不導電的，且YDEC1.A 245可使其相關聯之傳送閘變為導電的。如此，感測放大器225B可輸出來自第二位元線220之資料以輸出至第二局域I/O線對LIOA_T 260及LIOA_B 265，同時被防止在第一局域I/O線對上輸出資料。
在一些實施例中，第一局域I/O線對及第一主I/O線對可共同地形成一給定記憶體單元陣列200之一第一共同資料I/O線對。類似地，第二局域I/O線對及第二主I/O線對可共同地形成一各自記憶體單元陣列200之一第二共同資料I/O線對。
參考圖4，在一些實施例中，圖2之記憶體單元陣列200可對應於個別DRAM陣列405A至405H。第一主I/O線對可對應於虛線。在一些實施例中，虛線可進一步包含連接至第一主I/O線對MIOB之一各自資料線之一個別DRAM陣列405A至405H之第一局域I/O線對LIOB。第二主I/O線對可對應於實線。在一些實施例中，實線亦可進一步包含與第二主I/O線對MIOA之一各自資料線連接之一個別DRAM陣列405A至405H之第二局域I/O線對LIOA。
將感測放大器225之各者耦合至一各自局域I/O線對之傳送閘202、204、206、208可受控於各自Y解碼器。例如，Y解碼器YDEC0.B 230及YDEC0.A 235可與感測放大器225A之傳送閘相關聯。Y解碼器YDEC1.B 240及YDEC1.A 245可與感測放大器225B之傳送閘相關聯。感測放大器225A可包含耦合至YDEC0.B 230，且進一步將感測放大器225A耦合至第一局域I/O線對LIOB_T 250及LIOB_B 255之一第一傳送閘。第二傳送閘可經耦合至YDEC0.A 235，且進一步將感測放大器225A耦合至第二局域I/O線對LIOA_T 260及LIOA_B 265。當YDEC0.B 230在作用中(例如， 輸出一高位準)時，第一傳送閘可變為導電的。當YDEC0.B 230不在作用中(例如，輸出一高位準)時，第一傳送閘可變為不導電的。類似地，當YDEC0.A 235在作用中時，第二傳送閘可變為導電的，且當YDEC0.A 235不在作用中時，第二傳送閘可變為不導電的。在一些實施例中，YDEC0.A 235及YDEC0.B 230可經組態使得當啟動時一者，撤銷啟動另一者。因此，Y解碼器YDEC0.A 230及YDEC0.B 235可經組態以在局域I/O線對之間進行選擇。
可相對於感測放大器225B反映此組態。感測放大器225B可包含一第三傳送閘及一第四傳送閘，第三傳送閘經耦合至Y解碼器YDEC1.B 240，且第四傳送閘經耦合至Y解碼器YDEC1.A 245。第三傳送閘可將感測放大器225B耦合至第一局域I/O線對，且第四傳送閘可將感測放大器225B耦合至第二局域I/O線對。如上文相對於感測放大器225A描述，YDEC1.B 240及YDEC1.A 245可經組態以藉由分別斷開且閉合第三傳送閘及第四傳送閘而分別在局域I/O線對之間選擇。
在一些實施例中，一第一位元可經輸出至第一主I/O線對MIOB_T 270及MIOB_B 275上。在一項實施例中，資料字可為8位元寬。因此，在一些實施例中，一第一預提取之8位元可自各DRAM陣列(例如，各具有一各自第一主I/O線對之8個DRAM陣列)之各各自第一主I/O線對輸出至第一主放大器MAMP.B 290。在此等實施例中，MAMP.B 290可繼而經組態以經由一第一讀取/寫入匯流排RWBSB將第一資料字輸出至多工器297。在一些實施例中，多工器297可經組態以執行並列轉串列轉換。例如，針對一8位元資料字，來自一第一記憶體庫之一第一位元可對應於位元位址0，來自一第二記憶體庫之一第二位元可對應於位元位址1等等。多工器297 可接著以FIFO順序輸出自位元位址0至位元位址7之位元。
在一些實施例中，控制信號「Cont」可經組態以基於一高或低信號分別交替啟動YDEC0.B 230、YDEC1.B 240及YDEC0.A 235、YDEC1.A 245。類似地，主放大器MAMP.B 290及MAMP.A 295亦可經組態以基於Cont信號以一互補方式啟用。因此，在一些實施例中，Cont可為一局域I/O線對及/或主I/O線對選擇信號。例如，在一些實施例中，輸入信號YADD0及YADD1可在一些實施例中指示兩個不同行位址。在其他實施例中，可提供一單一行位址，亦可基於該單一行位址存取一範圍之接近行。在一些進一步實施例中，給定YADD0及YADD1，控制信號「Cont」可用於在局域及主I/O線對之間選擇。
在一些實施例中，在一後一半行循環期間，在第一資料字經歷並列轉串列轉換時，可自另一行存取一第二資料字。因此，一第二資料字之一第二位元可經輸出至第二主I/O線對MIOA_T 280及MIOA_B 285。第二主I/O線對可繼而經耦合至一第二主放大器MAMP.A 295，第二主放大器MAMP.A 295進一步經由一第二讀取/寫入匯流排RWBSA耦合至多工器297。如之描述，在一些實施例中，MAMP.A 295可經組態以自各DRAM陣列(例如，各具有一各自第二主I/O線對之8個DRAM陣列)之各各自第二主I/O線對接收第二資料字之所有8位元。多工器可經組態以執行來自MAMP.A 295之資料之並列轉串列轉換。在一些實施例中，多工器297可經組態以在第一資料字與第二資料字之間選擇，且進一步輸出經選擇之資料字至一並列轉串列轉換器(諸如(不限於)另一多工器)。在一些進一步實施例中，MAMP.A 295及MAMP.B 290可經組態使得當啟用一個主放大器時，停用另一個主放大器。如此，因為第一主I/O線對及第二主I/O線對大 部分獨立，故可在已經完成一第一8n預提取之前執行一第二8n預提取。
圖3繪示根據各種實施例之具有雙I/O線對之一替代性配置之一記憶體單元陣列300之一部分。如在圖2中，出於概念理解之目的，已經簡化記憶體單元陣列300以僅描繪兩個字線(一第一字線305及第二字線310)。如前文所描述，字線305、310之各者可經耦合至記憶體單元MC1至MC4之閘極，記憶體單元MC1至MC4之閘極繼而分別耦合至一第一位元線315及一第二位元線320。記憶體單元MC1可經定位於第一位元線315與第一字線305之交叉點處，其中MC1之閘極經耦合至第一字線305，且MC1之源極終端經耦合至第一位元線315。類似地，第二記憶體單元MC2可經定位於第二位元線320與第一字線305之交叉點處。第三記憶體單元MC3可經定位於第一位元線315與第二字線310之交叉點處，且第四記憶體單元MC4可經定位於第二位元線320與第二字線310之交叉點處。記憶體單元MC1及MC3可經耦合至位元線315之一第一感測放大器325A。記憶體單元MC2及MC4可經耦合至位元線320之一第二感測放大器325B。各感測放大器325A、325B(統稱為325)經由一傳送閘耦合至兩個局域I/O線對。一第一局域I/O線對可包含LIOB_T 350及LIOB_B 355。一第二局域I/O線對可包含LIOA_T 360及LIOA_B 365。第一局域I/O線對可經耦合至包含MIOB_T 370及MIOB_B 375之一第一主I/O線對。第二局域I/O線對可經耦合至包含MIOA_T 380及MIOA_B 385之一第二主I/O線對。在一些實施例中，第一局域I/O線對及第一主I/O線對可共同地形成一給定記憶體單元陣列300之一第一共同資料I/O線對。類似地，第二局域I/O線對及第二主I/O線對可共同地形成一各自記憶體單元陣列300之一第二共同資料I/O線對。
然而，與圖2相比而言，傳送閘302將感測放大器325A僅耦合至第二局域I/O線對。類似地，經由傳送閘304將感測放大器325B僅耦合至第一局域I/O線對。因此，第一位元線315與第二局域及第二主I/O線對但非第一局域及第一主I/O線對相關聯。第二位元線320與第一局域及第一主I/O線對但非第二局域及第二主I/O線對相關聯。
參考圖7，在一些實施例中，圖3之記憶體單元陣列300可對應於一個別DRAM陣列705A至705H。此處，第一主I/O線對可對應於實線，而第二主I/O線對可對應於虛線。在一些實施例中，實線可表示連接至第一主I/O線對MIOB之一各自資料線之一個別DRAM陣列705A至705H之第一局域I/O線對LIOB。第二主I/O線對可對應於虛線。在一些實施例中，虛線可表示與第二主I/O線對MIOA之一各自資料線連接之一個別DRAM陣列705A至705H之第二局域I/O線對LIOA。在一些實施例中，DRAM陣列705A至705H之各者可包含多個局域I/O線對，局域I/O線對之各者經耦合至一各自主I/O線對之一單一資料線。
因此，Y解碼器YDEC0 330可經組態以僅啟動或撤銷啟動位元線315之傳送閘，且YDEC1 335經組態以僅啟動或撤銷啟動位元線320之傳送閘。當YDEC0 330在作用中時，感測放大器325A之傳送閘可變為導電的。當YDEC0 330不在作用中時，感測放大器325A之傳送閘可變為不導電的。類似地，當YDEC1 335在作用中時，感測放大器325B之傳送閘可變為導電的，且當YDEC1 335不在作用中時，感測放大器325B之傳送閘可變為不導電的。在一些實施例中，YDEC0 330可經組態以當YDEC1 335不在作用中時處於作用中且當YDEC1 335在作用中時不處於作用中。
給定此配置，輸出至各自主I/O線對之資料展現行交錯。例如，若第 一主I/O線對MIOB_T 370及MIOB_B 375與奇數位元線相關聯，則第二主I/O線對MIOA_T 380及MIOA_B 385必須與偶數位元線相關聯，且反之亦然，若第一主I/O線對與偶數位元線相關聯，則第二主I/O線對必須與奇數位元線相關聯。在一些情況中，位元線可係連續的，但在其他實施例中，位元線不需要係連續的，只要其等展現前述奇偶關係。例如，位元線315可為位元線號2n，而位元線320可為位元線號2n+1。
在一些實施例中，一資料字之一第一位元可經輸出至第一主I/O線對MIOB_T 370及MIOB_B 375上。在一項實施例中，資料字可為8位元寬。因此，在一些實施例中，一第一讀取存取可自各DRAM陣列(例如，各具有一各自第一主I/O線對之8個DRAM陣列)之各各自第一主I/O線對輸出8位元至主放大器MAMP.B390。MAMP.B 390可繼而經組態以經由一第一讀取/寫入匯流排RWBSB將第一資料字輸出至多工器397。為簡潔描述已經排除多工器397之進一步描述。然而，應理解，多工器397可經組態以具有類似結構，且類似於之前關於圖2描述之多工器297運作。在一些實施例中，在一後一半行循環期間，在第一資料字經歷並列轉串列轉換時，可自另一相鄰行或與第一行315互補之一偶數/奇數存取一第二資料字之一第二位元。因此，第二資料字之位元可經輸出至一各自第二主I/O線對MIOA_T 380及MIOB_B 385。如前文所描述，各各自DRAM陣列之各各自第二主I/O線對可繼而經耦合至一第二主放大器MAMP.A 395，其進一步經由一第二讀取/寫入匯流排RWBSA耦合至多工器397。在一些實施例中，一控制信號YADDE/O可經提供以指示具有一行命令之一行位址輸入是否對應於一偶數或奇數位元線。
圖4係根據各種實施例之一半導體裝置400之雙I/O線讀取/寫入架構 之一示意性方塊圖。在一些實施例中，半導體裝置400可包含DRAM陣列405A至405H(統稱為405)、多工器410、並列轉串列轉換器(串列化器/解串列化器)415及資料I/O 420。在由圖4描繪之實施例中，各DRAM陣列405可具有對應於圖2之記憶體單元陣列200之一架構，其中位元線選擇不限於偶數與奇數位元線之間。如前文所描述，DRAM陣列405之各者可分別包含與一第一主I/O線對相關聯之一第一局域I/O線對及與一第二主I/O線對相關聯之一第二局域I/O線對。在一些實施例中，第一局域I/O線對及相關聯之第一主I/O線對可共同地形成一個別DRAM陣列405A至405H之一第一共同資料I/O線對。第二局域I/O線對及相關聯之第二主I/O線對可共同地形成各各自DRAM陣列405A至405H之一第二共同資料I/O。因此，各個別DRAM陣列405A至405H可包含一第一共同資料I/O及一第二共同資料I/O線對二者。第一共同資料I/O線對經描繪為一虛線，且第二共同資料I/O線對經描繪為一實線。
在一些實施例中，多工器410可經組態以接收與來自第一共同資料I/O線對之各者之一資料字之寬度(例如8位元)、來自對應於第一位元位置之第一DRAM陣列405A之位元、來自對應於第二位元位置之第二DRAM陣列405B之位元等一致之一並列輸入。類似地，可由多工器410接收來自第二共同資料I/O線對之資料作為具有資料字之寬度(在此實例中，8位元)之一第二並列輸入。多工器410可經組態以在前8位元之較新者與後8位元之間選擇以輸出至並列轉串列轉換器415。並列轉串列轉換器415可提供如同在一FIFO順序中自最低位元位置至最高位元位置之循序8位元輸入之一串列輸出。資料I/O 420接著可將資料串列地載送至一外部請求源。在一些實施例中，多工器410及並列轉串列轉換器415可包括一單一多工器 435來接收兩個8位元寬輸入且在兩個8位元寬輸入之各者之間選擇(如相對於多工器410描述)且將經選擇之8位元輸入串列地輸出至資料I/O 420(與並列轉串列轉換器415之描述一致)。
一第一讀取/寫入放大器425A至425H(統稱為425)可經提供於多工器410與各各自DRAM陣列405之間的第一主I/O線對之各者上。在一些實施例中，第一讀取/寫入放大器425可為雙向放大器，諸如(例如)主放大器MAMP.B 290，如關於圖2描述。類似地，一第二讀取/寫入放大器430A至430H(統稱為430)可經提供各各自DRAM陣列405與多工器410之間的第二主I/O線對之各者上，第二讀取/寫入放大器430對應於主放大器MAMP.A 295。
參考圖5，可更佳理解第一8n預提取與後續8n預提取之間的關係。圖5係根據各種實施例之利用雙I/O線對之具有8n預提取之一讀取操作之一示意圖500。在一些實施例中，可接收一行命令，且可存取行資料。行資料可接著被輸出至一局域I/O線對及相關聯之主I/O線對LIOA/MIOA。在所描繪之實施例中，經預提取之第一資料字505可具有8位元之大小，且係經由一8位元寬之第一LIOA/MIOA線對傳輸至FIFO/MUX。在一半行循環之後，如上文描述，可經由一第二LIOB/MIOB線對提取一第二資料字510。因此，在FIFO/MUX完成並列轉串列轉換，從而將資料串列地傳送至一資料I/O緩衝器515時，LIOB/MIOB可提供第二資料字510至FIFO/MUX，以用於並列轉串列轉換。因此，每一半行循環可利用大部分獨立之LIOA/MIOA及LIOB/MIOB線對來存取且讀取一8n大小預提取，以在完成一讀取操作之前同時存取資料。換言之，LIOA/MIOA線對可與LIOB/MIOB線對自一第二位元線提供資料同時地自一第一位元線提供資 料。例如，在一項實施例中，各LIOA/MIOA線對可在各LIOB/MIOB線對自第二位元線提供一個位元之相同單一行循環期間，自第一位元線提供另一位元。因此，在一些實例中，在LIOA/MIOA線對及LIOB/MIOB線對上同時提供的資料可包含在用於一習知DRAM中之一單一行循環的連續半行循環上提供的資料。再者，在一些實施例中，於已經完成對LIOA/MIOA線對上之資料之一讀取操作之前，可由LIOB/MIOB線對提供資料，且反之亦然，在已經完成對LIOB/MIOB線對上之資料之一讀取操作之前，可由LIOA/MIOA線對提供資料。在進一步實施例中，可在寫入方向上支援類似操作，其中每一半行循環可利用兩組LIOA/MIOA及LIOB/MIOB線對來將資料寫入記憶體單元陣列中。
圖6係根據各種實施例之利用雙I/O線對之一讀取操作之一時序圖600。時序圖包含時脈信號605CK_t及其補數CK_c、命令信號605，及資料信號DQ 610。在所描繪的實施例中，利用一8n預提取大小，核心時脈之一個循環(例如，行循環)等效於8nCK。在一傳統組態中，行間突發延遲tCCD(Min)將等於8nCK。然而，如展示，藉由利用兩組局域I/O線對及主I/O線對，可實現4nCK之一tCCD(Min)，或粗略為核心時脈循環的一半(例如，行循環)。
因此，例如，可在T0發出一讀取命令。可花費後續時間T1、T2及T3來擷取及轉換讀取資料。一半行循環後，可在T4發出一第二讀取命令。同時，在第二讀取命令之後不久或與之同時，可在串列資料I/O DQ 610上輸出來自一第一組LIO/MIO線對(例如，第一共同資料I/O線對)之經串列化資料。另一半行循環後，在T8，針對第一組LIO/MIO線對發出一第三讀取命令，而在不久之後，自一第二組LIO/MIO線對，在串列I/O DQ 610上輸出來自第二讀取命令之讀取資料。因此，每一行循環，可完成兩個8n預提取，從而有效達成一16n預提取之資料速率。
藉由將tCCD減半，一記憶體控制器能夠按正常間隔之一半發出資料之一半量的行命令。因此，即使使用更小之預提取大小，且資料速率保持不變，控制器仍能夠就所標定之資料以更大靈活性來頻繁存取記憶體。因而突發長度降低，故可自記憶體更有效地讀取資料。再者，記憶體存取之間的持續時間亦可被縮短(例如，減半)。
圖7係根據各種實施例之一半導體裝置700之替代性雙I/O線對讀取/寫入架構之一示意性方塊圖。已經出於清楚且方便之目的省略上文關於圖4已經描述之特徵之額外討論。半導體裝置700可包含DRAM陣列705A至705H(統稱為705)、多工器710、並列轉串列轉換器(串列化器/解串列化器)715及資料I/O 720。在由圖7描繪之實施例中，各DRAM陣列705具有對應於圖3之一記憶體單元陣列300之一架構。如前文所描述，DRAM陣列705之各者可分別包含與一第一主I/O線對相關聯之一第一局域I/O線對及與一第二主I/O線對相關聯之一第二局域I/O線對。在一些實施例中，第一局域I/O線對及相關聯之第一主I/O線對可共同地形成一個別DRAM陣列705A至705H之一第一共同資料I/O線對。第二局域I/O線對及相關聯之第二主I/O線對可共同地形成各各自DRAM陣列705A至705H之一第二共同資料I/O線對。因此，各個別DRAM陣列705A至705H可包含一第一共同資料I/O線對及一第二共同資料I/O線對二者。第一共同資料I/O線對經描繪為一虛線，且第二共同資料I/O線對經描繪為一實線。
類似於圖4，在一些實施例中，多工器170及並列轉串列轉換器715可包括一單一多工器735。此外，一第一讀取/寫入放大器725A至725H(統 稱為725)可經提供於多工器710與各各自DRAM陣列705之間的第一主I/O線對之各者上。在一些實施例中，第一讀取/寫入放大器725可為雙向放大器，諸如(例如)主放大器MAMP.B 390，如關於圖3描述。類似地，一第二讀取/寫入放大器730A至730H(統稱為730)可經提供於各各自DRAM陣列705與多工器710之間的第二主I/O線對之各者上。
然而，與圖4相比而言，在一些實施例中，第一共同資料I/O線對可經組態以僅存取奇數位元線上之資料，而第二共同資料I/O線對可經組態以僅存取偶數位元線上之資料。在一些實施例中，第二共同資料I/O線對可與一第一位元線相關聯。第一共同資料I/O線對可接著與鄰近於第一位元線之一位元線相關聯。在其他實施例中，第一共同資料I/O線對可與為第一位元線之一偶數/奇數補數之任何非相鄰位元線相關聯。在其他實施例中，應理解，第一共同資料I/O線對可經組態以僅存取偶數位元線上之資料，而第二共同資料I/O線對可經組態以存取奇數位元線上之資料。
在其中第一共同資料I/O線對經組態以僅存取奇數位元線上之資料之實施例中，第二共同資料I/O線對可經組態以僅存取偶數位元線上之資料。相反地，在具有經組態以僅存取偶數位元線上之資料之第一共同資料I/O線對之實施例中，第二共同資料I/O線對可經組態以僅存取奇數位元線上之資料。因此，可藉由經交替耦合至偶數及奇數位元線之第一共同資料I/O線對及第二共同資料I/O線對提供行交錯。
圖8係根據各種實施例之利用經行交錯之雙I/O線對之具有8n預提取之一讀取操作之一示意圖800。如已經參考圖5描述，已經自此描述省略重複特徵。然而，不同於圖5，經預提取之第一資料字805包含僅來自一奇數位元線2n之資料。接著，第二資料字510包含僅來自一奇數位元線 2n+1之資料。在一些實施例中，奇數位元線2n+1可為鄰近於位元線2n之一位元線，但在其他實施例中，位元線2n+1可不需要鄰近於位元線2n。
圖9係根據各種實施例之利用雙I/O線對之一讀取操作之一時序圖900。圖9展現將處於清楚且方便之目的省略之與圖6相同之許多特徵。然而，與圖6相比而言，當在T0發出一第一讀取命令時，讀取命令係針對一偶數位元線。一半行循環後，在T4，發出一第二讀取命令，但此次係針對一奇數位元線。另一半行循環後，在T8，針對一偶數位元線發出一第三讀取命令。因此，在一些實施例中，各讀取命令在偶數與奇數位元線之間交替，或者在連續編號(例如，相鄰)位元線之間交替。
雖然已經關於例示性實施例描述特性特徵及態樣，但熟習此項技術者將認識到可對在不脫離本發明之範疇的情況下論述之實施例做出各種修改及添加。雖然上文描述之實施例係指特定特徵，但本發明之範疇亦包含具有特徵之不同組合之實施例及不包含所有上述特徵之實施例。例如，可使用硬體組件、軟體組件及/或其等之任何組合來實施本文描述之方法及程序。此外，雖然為便於描述可關於特定結構及/或功能組件描述本文描述之各種方法及程序，但由各種實施例提供之方法不限於任何特定結構及/或功能架構，而替代地可在任何適當硬體、韌體及/或軟體組態上實施。類似地，雖然特定功能性歸因於特定系統組件，但除非內容背景另有指定，否則此功能性可分佈於根據若干實施例之各種其他系統組件間。
再者，雖然本文描述之方法及過程之程序為便於描述以一特定順序描述，但各種程序可根據各種實施例重新排序、添加及/或省略。關於一個方法或過程描述之程序可併入其他描述之方法或過程內；同樣地，根據一特定結構架構及/或關於一個系統描述之硬體組件可在替代性結構架構 中組織及/或併入其他經描述之系統內。因此，雖然為便於描述，各種實施例經描述為具有或不具有特定特徵，但本文關於一特定實施例描述之各種組件及/或特徵可自其他經描述之實施例組合、替換、添加及/或減去。因此，雖然上文描述若干例示性實施例，但將瞭解，本發明意在涵蓋下列發明申請專利範圍內之所有修改及等效物。

Claims (20)

  1. 一種設備，其包括： 一第一主I/O線對，其包括一第一主I/O線及一第二主I/O線； 一第二主I/O線對，其包括一第三主I/O線及一第四主I/O線； 一第一局域I/O線對，其包括經耦合至該第一主I/O線之一第一局域I/O線，及經耦合至該第二主I/O線之一第二局域I/O線； 一第二局域I/O線對，其包括經耦合至該第三主I/O線之一第三局域I/O線，及經耦合至該第四主I/O線之一第四局域I/O線；及 一第一位元線，其經通信耦合至至少一第一記憶體單元及一第二記憶體單元；及 一第二位元線，其經通信耦合至至少一第三記憶體單元及一第四記憶體單元； 其中該第一局域I/O線對經耦合至該第一位元線及該第二位元線中之至少一者，及 其中該第二局域I/O線對經耦合至該第一位元線及該第二位元線中之至少一者。
  2. 如請求項1之設備，其中該第一局域I/O線對經耦合至該第一位元線及該第二位元線二者，且其中該第二局域I/O線對經耦合至該第一位元線及該第二位元線二者。
  3. 如請求項2之設備，進一步包括至少一個第一行解碼器及至少一個第二行解碼器，其中該至少一個第一行解碼器經組態以將該第一局域I/O線對選擇性地耦合至該第一位元線及該第二位元線中之一者，且其中該至少一個第二行解碼器經組態以將該第二局域I/O線對選擇性地耦合至未經耦合至該第一局域I/O線對之該第一位元線及該第二位元線中之另一者。
  4. 如請求項3之設備，其中回應於一讀取命令，該至少一個第一行解碼器經組態以將該第一局部域I/O線對或該第二局域I/O線對之一者選擇性地耦合至該第一位元線，其中一半行循環後，該至少一個第二解碼器經組態以將未經耦合至該第一位元線之該第一局部域I/O線對或該第二局域I/O線對之另一者選擇性地耦合至該第二位元線。
  5. 如請求項1之設備，其中該第一位元線為一奇數位元線，且該第二位元線為一偶數位元線。
  6. 如請求項5之設備，其中該第一局域I/O線對經耦合至該第一位元線，其進一步包括經組態以將該第一位元線選擇性地耦合至該第一局域I/O線對之一第一行解碼器。
  7. 如請求項5之設備，其中該第一位元線及該第二位元線之位置相鄰。
  8. 如請求項1之設備，進一步包括經組態以將該第一位元線選擇性地耦合至該第一局域I/O線對或該第二局域I/O線對之一者。
  9. 如請求項1之設備，其中該第一局域I/O線對及該第一主I/O線對經組態以與該第二局域I/O線對及第二主I/O線對自該第一位元線或該第二位元線之一者提供資料同時地自該第一位元線或該第二位元線之另一者提供資料。
  10. 一種設備，其包括： 一或多個記憶體單元陣列，其等包括複數個記憶體單元，各記憶體單元陣列包括複數個字線及位元線，其中該等字線之各者及該等位元線之各者經耦合至至少一個記憶體單元； 至少一個感測放大器，其經耦合至各位元線之該至少一個記憶體單元； 一第一共同資料I/O線對，其包括經耦合至一第一局域I/O線對之一第一I/O線對，其中該第一局域I/O線對係經由一第一感測放大器耦合至一第一位元線； 一第二共同資料I/O線對，其包括經耦合至一第二局域I/O線對之一第二I/O線對，其中該第二局域I/O線對係經由該第一感測放大器或一第二感測放大器耦合至該第一位元線或一第二位元線之至少一者。
  11. 如請求項10之設備，其中該第一共同資料I/O線對進一步經耦合至該第二位元線，且該第二共同資料I/O線對進一步經耦合至該第一位元線。
  12. 如請求項11之設備，進一步包括一或多個行解碼器，其等經組態以將該第一位元線選擇性地耦合至該第一共同資料I/O線對或該第二共同資料I/O線對之一者，且將該第二位元線選擇性地耦合至該第一共同資料I/O線對或該第二共同資料I/O線對之另一者。
  13. 如請求項10之設備，其中第一位元線不與該第二位元線相鄰。
  14. 如請求項10之設備，該第一I/O線對經耦合至一或多個各自第一局域I/O線對，且該第二I/O線對經耦合至一或多個第二局域I/O線對，該一或多個各自第一局部域I/O線對及第二局域I/O線對之各者係與該一或多個記憶體單元陣列之一各自記憶體單元陣列相關聯。
  15. 如請求項14之設備，進一步包括經耦合至該第一I/O線對及該第二I/O線對之一並列轉串列轉換器。
  16. 如請求項15之設備，其中該第一I/O線對及該第二I/O線對經組態以將讀取資料並列傳輸至該並列轉串列轉換器。
  17. 一種設備，其包括： 一第一位元線，其包含至少一第一記憶體單元及一第二記憶體單元及一第一行位址；及 一第二位元線，其包含至少一第三記憶體單元及一第四記憶體單元及一第二行位址； 一第一感測放大器，其經耦合至該第一位元線，且與該第一記憶體單元及該第二記憶體單元通信； 一第二感測放大器，其經耦合至該第二位元線，且與該第三記憶體單元及該第四記憶體單元通信； 一第一共同資料I/O線對，其包括經耦合至一第一局域I/O線對之一第一I/O線對； 一第一傳送閘，其經耦合在該第一感測放大器與該第一局域I/O線對之間，且經組態以將該第一局域I/O線對選擇性地耦合至該第一感測放大器； 一第二共同資料I/O線對，其包括經耦合至一第二局域I/O線對之一第二I/O線對； 一第二傳送閘，其經耦合在該第二感測放大器與該第二局域I/O線對之間，且經組態以將該第二局域I/O線對選擇性地耦合至該第二感測放大器； 至少一個第一行解碼器，其經組態以至少部分基於該第一行位址或該第二行位址來啟動該第一傳送閘。
  18. 如請求項17之設備，進一步包括一第三傳送閘，其經耦合在該第二感測放大器與該第一局域I/O線對之間，且經組態以將該第一局域I/O線對選擇性地耦合至該第二感測放大器；及一第四傳送閘，其經耦合在該第一感測放大器與該第二局域I/O線對之間，且經組態以將該第二局域I/O線對選擇性地耦合至該第一感測放大器。
  19. 如請求項18之設備，其中該第一行解碼器經進一步組態以接收一選擇信號，其中該第一行解碼器經進一步組態以至少部分基於該選擇信號來啟用該第一傳送閘及該第四傳送閘中之一者。
  20. 如請求項17之設備，進一步包括至少一個第二行解碼器，其經組態以啟動該第二傳送閘，其中該第二共同資料I/O線對經組態以在已經於該第一共同資料I/O線對上完成一不同讀取命令之前，同時執行一讀取命令。
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