JP2009009665A - 半導体記憶装置 - Google Patents

Abstract

【課題】消費電流を増加させずにデータIO線及びデータアンプのプリチャージ速度を向上し、メモリへのデータの読出速度及び書込速度を高速化する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルが接続された複数のビット線のいずれかを、入力されたカラムアドレスに対応して選択するカラム選択信号を生成するカラムデコーダと、複数のビット線対のいずれかと、メモリセルから読み出されたデータを外部に出力するデータIO線対とを、カラム選択信号により接続するビット線選択スイッチと、データIO線対の電圧差を増幅し、出力バッファへ読み出されたデータを出力するデータアンプと、データIO線に設けられるデータIO線スイッチと、データアンプ側以外のデータIO線対をプリチャージするIO線プリチャージ回路と、データアンプ側のIO線対をプリチャージするアンププリチャージ回路とを有する。
【選択図】図１

Description

本発明は、メモリセルが互いに独立して動作する複数のバンクに、メモリセルアレイを分割して高速なアクセスを行う半導体記憶装置に関する。

近年、ＤＲＡＭ（Dynamic Random access Memory）は、大容量化、高速化、低電力化が進み、特に要求の高いデータ転送速度の高速化に関してはＤＤＲ（Double Data Rate）、ＤＤＲ−II及びＤＤＲ−IIIと新しい仕様が次々に提案されている。このような状況下において、メモリ内部の動作スピードを決めるカラムサイクルの高速化は、高速ＤＲＡＭのキーポイントである。

次に、このようなＤＲＡＭの構成について図９を参照して説明する。図９は一例として、１ＧビットのＤＤＲ−II ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）の構成を示すブロック図であり、複数のメモリセルからなるメモリセルアレイ（ＭＣＡ）８と、このメモリセルアレイ８のアドレスを指定するためのロウアドレスバッファＸＡＢ、カラムアドレスバッファＹＡＢ、ロウデコーダ（ＸＤＥＣ）６、カラムデコーダ（ＹＤＥＣ）５と、カラム選択線（ＹＳ）７、カラム選択スイッチ（ＹＳＷ）８と、データの読み出し／書き込みを行うためのセンスアンプ（ＳＡ）６０、メインアンプＭＡ（データアンプ）、出力バッファＤＯＢおよび入力バッファＤＩＢと、各制御信号のバッファＲＢ、ＣＢ、ＷＢと、内部電圧発生回路ＶＧなどの周知の構成からなり、これらが周知の半導体製造技術によって１個の半導体チップ上に形成されて構成されている。

このＤＲＡＭには、外部からアドレス信号Ａｉが入力され、ロウアドレスバッファＸＡＢ、カラムアドレスバッファＹＡＢによりロウアドレス信号、カラムアドレス信号が生成されて、それぞれロウデコーダ６、カラムデコーダ５を介してメモリセルアレイ８内の任意のメモリセルが選択される。

カラムデコーダ５は、入力されたカラムアドレスに対応するカラム選択線（ＹＳ信号）７をアクティブにする。そして、カラムデコーダ５により生成されたカラム選択線７は、カラム選択スイッチ８０（ＹＳＷ）をオンさせることによりビット線とローカルＩ／Ｏ線 （ＬＩＯ）を接続する制御を行っている。

読み出し動作時には、センスアンプ６０、ローカルＩ／Ｏ線（ＬＩＯ）、メインＩ／Ｏ線（ＭＩＯ）、サブアンプ、メインアンプＭＡを介して、リードライトバスＲＷＢＳ上にデータが送られ、最後に出力バッファＤＯＢから出力データＤｏｕｔが出力される。書き込み動作時には、入力データＤｉｎが入力バッファＤＩＢから入力される。

さらに、ＤＲＡＭの制御信号として、外部からロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどがそれぞれバッファＲＢ、ＣＢ、ＷＢを介して入力され、これらの制御信号に基づいて、制御回路（本実施形態における制御回路と同様）により、内部制御信号が生成され、この内部制御信号により内部回路の動作が制御される。また、内部電源系統は、外部から外部電源電位ＶＤＤ、接地電位ＶＳＳが入力され、内部電圧発生回路ＶＧにより、基板電位、昇圧電源電位、降圧電源電位などの各種内部電圧レベルが発生され、それぞれメモリセルアレイＭＣＡおよびその周辺回路などの内部回路に供給される。

図１０には、図９に示したようなメモリセルアレイ８内部の従来の構成例を示す。この図１０では、１つのバンクをさらに分割した単位であるマット２つ分の回路構成が示されている。このマットには、カラムデコーダ５からのカラム選択線（ＹＳ）７と、ロウデコーダ６からのマット活性化信号（ＲＣＳＥＱＢ）５０、サブワード線ＳＷＬが接続されている。マット活性化信号５０は、バンクをさらに分割した単位であるマットを活性化させるための信号である。そして、マット活性化信号５０にはインバータ回路３０が接続されていてマット活性化信号５０とは論理が反転した信号がビット線プリチャージ 信号（ＢＬＥＱＴ）４０として出力される。ビット線プリチャージ 信号４０は、ビット線（ＢＬＴ、ＢＬＢ）のプリチャージ およびセンスアンプ６０1、６０2内のコモンソース制御用の制御信号である。ここでは、ビット線プリチャージ 信号４０は、ビット線のプリチャージ 停止を指示する際には「Ｌ」レベルとなる信号である。

また、センスアンプ６０1、６０2は、ビット線（ＢＬＴ、ＢＬＢ）に読み出されたデータを増幅する。そして、センスアンプ６０1、６０2とローカルＩ／Ｏ線 （ＬＩＯ）との間には、カラム選択スイッチ（ＹＳＷ）２０1〜２０4が設けられており、これらのカラム選択スイッチ２０1〜２０4は、カラム選択線（ＹＳ）７により制御されている。

次に、図１０に示したメモリセルアレイ内の動作について説明する。ここでは、図１０に示された２つのマットのうち左側のマット内のセルの読み出しが行われる場合について説明する。

先ず、ロウアドレスを選択するためのＡＣＴコマンドが入力されると、バンクアドレスおよびロウアドレス（ＸＡ）から１本のマット活性化信号（ＲＣＳＥＱＢ）５０が選択され「Ｈ」レベルとなる。すると、インバータ回路３０から出力されるビット線プリチャージ 信号（ＢＬＥＱＴ）４０が「Ｌ」レベルとなってメモリセル信号読み出しが可能となる。

続いてＲＥＡＤコマンドが入力されると、カラムデコーダ５から１本のカラム選択線７が選択される。そのため、選択されたカラム選択線７に接続された４つのカラム選択スイッチ８０1〜８０4がオンし、ビット線対（ＢＬＴ、ＢＬＢ）データがセンスアンプ６０1、６０2により増幅されてローカルＩ／Ｏ線 （ＬＩＯ）に読み出される。
そして図３に示すように、データＩＯ線対（ＩＯＴ，ＩＯＢ）とデータアンプとが接続されており、このデータアンプにて増幅されたデータが出力バッファへ出力される。

図１０に示したような従来の半導体記憶装置におけるメモリセルでは、１本のカラム選択線７につながる４つのカラム選択トランジスタ８０1〜８０4は、全て同時に活性化される。そのため、１本のカラム選択線７により制御されるマット数が多くなると１本のカラム選択線７に接続されるカラム選択トランジスタの数も増加してカラム選択線７の負荷が大きくなり信号遅延が問題となる。

上述した従来の半導体記憶装置では、１本のカラム選択線に接続されたカラム選択スイッチは全て同時に活性化されてしまうため、ビット線が多分割されると１本のデータＩＯ選択線が駆動するカラム選択スイッチ数が増加してしまいカラム選択線の負荷が大きくなり信号遅延が大きくなってしまうという問題点があった。
これを解決するため、ビット線、このビット線を束ねるローカルデータＩＯ線、このローカルデータＩＯ線と束ねるデータＩＯ線の構成とし、それぞれを選択する選択スイッチ数を削減し、各選択スイッチを制御する選択線の負荷を低下し、信号遅延量を低減させる構成がある（例えば、特許文献１参照）。
特開２００６−１３４４６９号公報

しかしながら、上記特許文献１の半導体記憶装置は、選択スイッチを制御する選択線の負荷を低下させることにより、信号遅延を低減させることはできたが、データアンプ（ＤＡＭＰ）にて確定したデータを次段のデータラッチへ出力するまで、データＩＯ線のプリチャージが行えないため、データの読み出しに遅延が生じてしまう欠点がある。
すなわち、上述した従来例においては、図１０にて各ビット線とローカルＩＯ線とデータＩＯ線とが接続され、図１１に示す構成にて、データＩＯ線とデータアンプとが接続されており、図１２に示すように、データＩＯ線とデータアンプとのプリチャージを同時に行う必要があり、出力バッファ７５にデータを出力している状態にて、すでにデータをデータアンプに伝達処理を終了したデータＩＯ線のプリチャージが行えない。したがって、データアンプ７０を非活性化する信号にてデータＩＯ線６０及びデータアンプ７０のプリチャージを行うこととなり、次のデータを読み出すためのデータＩＯ線対６０のプリチャージ処理が遅れて、読み出しサイクルの高速化を律速することとなる。

また、近年、低消費電力駆動の半導体記憶装置においてもデータの転送レートの向上が望まれている。
半導体記憶装置のデータの読み出し単位であるビット数からなる語の構成が、×１６→×３２→×６４と増加するにつれ、データＩＯ線のプリチャージにおいて動作スピードのばらつきが負荷増加するに伴い、２倍、４倍となることで、ばらつきにおいて最も遅いプリチャージ速度にてプリチャージ時間が設定されることになり、データの読み出し動作速度に影響を与えている。

したがって、データ読み出しのクロックサイクルの律速要因として、図１２に示す波形図に示すように、データアンプがイネーブルとなった後も、データＩＯ線のプリチャージが終了しておらず、このデータＩＯ線のプリチャージ動作の遅れにより、完全にプリチャージが完了する前に、データアンプにおけるデータＩＯ線対の差電圧の増幅が行われることとなるため、データアンプ駆動時におけるデータＩＯ線対の差電圧の減少がデータアンプの増幅動作のスピード低下につながることとなる。
さらに、プリチャージ前のＩＯデータ線対の差電圧によっては、不完全に前回の差電圧を解消できず、実際のデータとは異なるデータを出力する誤動作を起こす場合がある。

また、書き込みアンプの回路は図１３に示す構成であり、データの書き込み時において、データＩＯ線のプリチャージがライトアンプがイネーブル状態となる前に行われていたが、読み出し時と同様に、ライトアンプがイネーブルとなった時点においても、図１４に示すように、完全にプリチャージが完了しておらず、書き込み速度の低下を招く原因となっている。ここで、ＹＳＷ（Ｙスイッチ）をオンオフするＹスイッチ信号Ｙ０，Ｙ１，Ｙ２，Ｙ３は、外部から入力される外部クロックＣＬＫ及びＣＡＳＢと、カラムアドレスとに基づいていて、順次、図示しない制御回路から出力される。上記外部クロックＣＬＫにより、読み出し動作及び書き込み動作の速度が決定される。

上述した問題を解決するため、データＩＯ線に対するプリチャージの時間を短縮することを目的とし、プリチャージ用の電源の電圧を高くし、プリチャージ電流を増加させる方法もあるが、半導体装置の低消費電力が要求されているため、消費電流を増加させる手法を取ることはできない。
本発明は、このような事情に鑑みてなされたもので、消費電流を増加させずにデータＩＯ線あるいはデータアンプのプリチャージ速度を向上し、メモリからのデータ読み出し速度あるいはメモリへのデータの書き込み速度を高速化する半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、メモリセルが接続された複数のビット線対のいずれかの組を、入力されたカラムアドレスに対応して選択するカラム選択信号を生成するカラムデコーダと、複数のビット線対のいずれかの組と、メモリセルから読み出されたデータを外部に出力するデータＩＯ線対とを、前記カラム選択信号により接続するビット線選択スイッチと、データＩＯ線対の電圧差を増幅し、出力バッファへ前記読み出されたデータを出力するデータアンプと、前記データＩＯ線対を一方のデータ線対と、前記データアンプが接続される他方のデータＩＯ線対とし、前記一方のデータＩＯ線対と前記他方のデータＩＯ線対との間に設けられるデータＩＯ線スイッチと、前記一方のデータＩＯ線対をプリチャージするＩＯ線プリチャージ回路と、前記他方のデータＩＯ線対をプリチャージするアンププリチャージ回路とを有する。

本発明の半導体記憶装置は、データの読み出し期間において、前記ＩＯ線プリチャージ回路が、前記ビット線選択スイッチ及び前記データＩＯ線スイッチとの双方ともにオフ状態の期間にて、前記一方のデータＩＯ線対のプリチャージを行うことを特徴とする。

本発明の半導体記憶装置は、データの読み出し期間において、前記アンププリチャージ回路が、前記データＩＯ線スイッチがオフ状態であり、前記ビット線選択スイッチがオン状態にて、前記他方のデータＩＯ線対のプリチャージを行うことを特徴とする。

本発明の半導体記憶装置は、前記他方のデータＩＯ線対に接続され、前記メモリセルに書き込む際に入力されるデータを増幅するライトアンプをさらに有し、データの書き込み期間において、前記ＩＯ線プリチャージ回路が、ライトアンプがイネーブル状態であり、前記データＩＯ線スイッチがオフ状態の期間にて、前記一方のデータＩＯ線対のプリチャージを行うことを特徴とする。

本発明の半導体記憶装置は、前記ＩＯ線プリチャージ回路において、前記一方のデータＩＯ線対をプリチャージするトランジスタの閾値電圧が前記データＩＯ線スイッチのトランジスタの閾値電圧に比較して小さく設定されていることを特徴とする。

本発明の半導体記憶装置は、前記アンププリチャージ回路において、前記他方のデータＩＯ線対をプリチャージするトランジスタの閾値電圧が前記データＩＯ線スイッチのトランジスタの閾値電圧に比較して小さく設定されていることを特徴とする。

本発明の半導体記憶装置は、前記ＩＯ線プリチャージ回路、または前記アンププリチャージ回路によりプリチャージされるプリチャージ電圧が外部から供給される電源電圧より低く設定されていることを特徴とする。

以上説明したように、本発明によれば、データＩＯ線対を一方のデータＩＯ線対と、データアンプ側に接続される他方のデータＩＯ線対とし、一方のデータＩＯ線対と他方のデータＩＯ線対との間にデータＩＯ線スイッチを設けたため、一方のデータＩＯ線対のプリチャージ回路と、他方のデータＩＯ線対のプリチャージ回路とにプリチャージを分離して設けることができ、読み出し時において、データアンプ側である他方のデータＩＯ線対のプリチャージが完了される前に、一方のデータＩＯ線対に対してビット線からデータを読み込むことができ、データの読み出し処理を高速化することができる。
また、本発明によれば、上記ＩＯセンス一致を設けたため、データアンプが出力バッファにデータを出力している時点にて、部分的にデータＩＯ線のプリチャージを開始することができ、読み出し時において、データ出力が完了するまえに、ビットラインから次のデータを読み出すためのデータＩＯ線のプリチャージが行えるため、データの読み出し処理を高速化することができる。

すなわち、本発明によれば、独立に先行して次の読み出しに必要な動作を行うことができ、データの読み出しの高速化を行うことができる。
また、本発明によれば、さらに、プリチャージを行うトランジスタの閾値電圧を、データＩＯ線スイッチのトランジスタに比較して小さくしたため、プリチャージ電圧を上記閾値電圧分低下させることができるため、すでに述べたデータの読み出しの高速化と低消費電力化とを両立させて実現することができる。

以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。半導体記憶装置の全体構成については、すでに説明した図９と同様である。図１は同実施形態によるメモリセルアレイの構成例を示すブロック図である。
この図においてメモリセル領域ＭＥＭにおいて、メモリセルが接続されたビット線対ＢＬ１Ｔ／ＢＬ１ＢがセンスアンプＳＡ１に接続され、ビット線対ＢＬ３Ｔ／ＢＬ３ＢがセンスアンプＳＡ３に接続され、ビット線対ＢＬＯＴ／ＢＬＯＢがセンスアンプＳＡ０に接続され、ビット線対ＢＬ２Ｔ／ＢＬ２ＢがセンスアンプＳＡ２に接続されている。

そして、ビット線選択スイッチ５０及び５１（例えば、Ｎチャネル型ＭＯＳトランジスタにより構成されたＹスイッチ：カラム選択スイッチ）により、上述した複数のビット線対のいずれかを、ローカルＩＯ線対５５に接続する。ローカルＩＯ線対には、それぞれのローカルＩＯ線のプリチャージを行うプリチャージ回路５３が設けられている。このビット線選択スイッチ５０及び５１を制御する信号ＹＳ０〜ＹＳ４（カラム選択線）は、入力されるカラムアドレスからカラムデコーダにより生成される。
複数のローカルＩＯ線対５５のいずれかをデータＩＯ線６０に接続するローカルＩＯ線選択スイッチ５２（例えば、Ｎチャネル型ＭＯＳトランジスタにより構成）が設けられている。ローカルＩＯ線対５５を選択する信号ＡＭＳＴは、入力されるロウアドレスからロウデコーダにより生成されたマット選択の選択を行うマット活性化信号である。ここで、マットとはロウアドレスの１部を用いバンクを複数の領域に分割したメモリセル領域である。

次に、図２を用いて本実施形態におけるデータＩＯ線とデータアンプとの回路構成を説明する。図２は、本実施形態による図１のデータＩＯ線とデータアンプとの接続構成を示す回路図である。
データＩＯ線は、データＩＯ線対６０とデータＩＯ線スイッチ７１により接続されるデータアンプ側に接続されるデータアンプ側データＩＯ線対とからなり、データＩＯ線対６０からデータアンプ７０側のデータＩＯ線対を通じてデータアンプ７０に対してデータを伝達する際、データＩＯ線対６０とデータアンプ７０側のデータＩＯ線対とを接続、それ以外の期間において分離することができる構成となっている。

また、データＩＯ線対６０には、データＩＯ線６０Ｔ及びデータＩＯ線６０Ｂそれぞれにおいて、データＩＯ線対６０のプリチャージを行うプリチャージ回路７２が設けられている。一方、データアンプ７０側のデータＩＯ線対にも、データＩＯ線スイッチ７１によりデータアンプ７０側データＩＯ線対をプリチャージするアンププリチャージ回路７３が設けられている。
この構成により、データＩＯ線スイッチ７１をオフ状態にすることで、データＩＯ線対６０とデータアンプ７０側データＩＯ線対とを別々のタイミングにてそれぞれ独立にプリチャージすることができる。
したがって、データＩＯ線対６０にビット線対からデータを伝達している際に、データアンプ７０側データＩＯ線対のプリチャージを行い、データＩＯ線対６０からデータアンプ７０に対してデータを伝達した後に、このデータＩＯ線対６０のプリチャージを行う動作を繰り返すことにより、データＩＯ線６０のプリチャージの開始タイミングを従来に比較して早くすることができ、全体的なデータの読み出し速度を高速化することができる。

スイッチ制御回路７６は、プリチャージ信号CDAP及び制御信号CDAEにより、データアンプ７０側データＩＯ線対のプリチャージを行うアンププリチャージ回路７３を活性化するプリチャージ信号CFAPの生成と、データ線ＩＯスイッチ７１をオンオフ制御する制御信号とを生成する。
スイッチ制御回路７６は、プリチャージ信号CDAP及び制御信号CDAEがともに「Ｌ」レベルのときのみ、データ線ＩＯスイッチ７１オン状態とする制御信号を出力する。また、スイッチ制御回路７６は、プリチャージ信号CDAPが「Ｈ」レベル、かつ制御信号CDAEが「Ｌ」レベルのときのみ、アンププリチャージ回路７３を活性化するプリチャージ信号CFAPを出力する。

また、ＩＯ線プリチャージ回路７２は、ｐチャネル型ＭＯＳトランジスタ（以下、ｐ型トランジスタ）７２１及び７２２にて構成されているが、このｐ型トランジスタ７２１及び７２２の閾値電圧は、ＩＯ線プリチャージ回路７２以外の他の回路、例えばデータＩＯ線スイッチ７１を構成するｐ型トランジスタに比較して低く設定されている。
これにより、プリチャージ用の電圧VIOPを増加させなくとも、逆に、外部から供給される電源電圧を降圧電源電圧として、プリチャージ用の電圧VIOPを従来に比して低下させることによりデータＩＯ線のプリチャージにおける充放電電流を削減し、消費電流を低減することができる。
そして、プリチャージ電圧VIOPを低下させたとしても、閾値電圧が低く設定されているため、プリチャージ信号CFIODが「Ｌ」レベルに変化する過渡期において、他のｐ型トランジスタに比較して早いタイミングにてオン状態となり、高速にプリチャージが開始され、プリチャージ電流も増加するため、従来に比較して高速にデータＩＯ線対６０のプリチャージを行うことができる。

同様に、アンププリチャージ回路７３は、ｐチャネル型ＭＯＳトランジスタ（以下、トラｐ型ンジスタ）７３１、７３２及び７３３にて構成されているが、このｐ型トランジスタ７３１及び７３２の閾値電圧は、アンププリチャージ回路７３以外の他の回路、例えばデータＩＯ線スイッチ７１を構成するｐ型トランジスタに比較して低く設定されている。ｐ型トランジスタ７３３は、イコライズ機能を持たせるのみであるため、データＩＯ線スイッチ７１を構成するｐ型トランジスタと同様の閾値電圧に設定されている。
これにより、プリチャージ用の電圧VIOPを増加させなくとも、プリチャージ信号CFAPが「Ｌ」レベルとなると他のトランジスタに比較して高速にプリチャージが開始され、プリチャージ電流も増加するため、従来に比較して高速にデータアンプ７０側データＩＯ線対のプリチャージを行うことができる。

次に、図２及び図３を用いて本実施形態によるメモリセルからのデータの読み出し処理の動作を説明する。図３は本実施形態におけるメモリセルからのデータの読み出し処理の動作例を示すシミュレーションから得た波形図（後述する図５も同様）である。
ここで、図示しない制御回路が制御信号であるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ（図におけるＣＡＳＢ）、ライトイネーブル信号／ＷＥ、アドレス（カラムアドレス及びロウアドレス）及び外部クロックＣＬＫ等により、プリチャージ信号CFIOD、データアンプのプリチャージ信号CDAP、データアンプを起動する（活性化する）制御信号CDAEを生成している。カラムアドレスストローブ信号／ＣＡＳ及び外部クロックＣＬＫにより、制御回路にてＹＳ信号が生成されている。この外部クロックＣＬＫにより半導体記憶装置の動作速度が決定される。下記時刻ｔ１の直前において、プリチャージ信号CFIODは「Ｈ」レベルであり、プリチャージ信号CDAPB（上記プリチャージ信号CDAPの反転信号）が「Ｈ」レベルであり、制御信号CDAEが「Ｌ」レベルである。この時点においては、データＩＯスイッチ７１はオフ状態となっている。以下、外部クロックＣＬＫが入力される毎に、制御回路はカラムアドレスに対応してＹＳ信号ＹＳ０、ＹＳ１、ＹＳ２及びＹＳ３を出力する。

時刻ｔ１において、上記制御回路は、制御信号CDAEを「Ｌ」レベルから「Ｈ」レベルに遷移させ、データアンプ７０を活性化させ、データアンプ７０から出力バッファ７５にデータを出力させる。
これにより、出力バッファ７５は、データアンプ７０から入力されたデータを、出力データCRDとして図示しないデータ入出力パッドに対して出力する。
時刻ｔ２において、制御回路は、プリチャージ信号CFIODを「Ｈ」レベルから「Ｌ」に遷移させ、ＩＯ線プリチャージ回路７２の各ｐ型トランジスタをオン状態とし、データＩＯ線対６０のプリチャージを開始する。

時刻ｔ３において、制御回路は、プリチャージ信号CDAPBを「Ｈ」レベルから「Ｌ」レベルに遷移させる。これにより、プリチャージ信号CFAが「Ｈ」レベルから「Ｌ」レベルとなり、アンププリチャージ回路７３の各ｐ型トランジスタがオン状態となり、データアンプ７０側データＩＯ線対に対するプリチャージが開始される。
時刻ｔ４において、制御回路は、制御信号CDAEを「Ｈ」レベルから「Ｌ」レベルに遷移させ、データアンプ７０を非活性化する。

時刻ｔ５において、制御回路は、プリチャージ信号CFIODを「Ｌ」レベルから「Ｈ」レベルに遷移させ、ＩＯ線プリチャージ回路７２の各ｐ型トランジスタをオフ状態とし、データＩＯ線対６０のプリチャージ動作を終了する。このプリチャージの時間は予め設計段階においてプリチャージ電圧となる時間に設定されている。この際、いずれかのビット線からローカルＩＯ線５５を介して、データＩＯ線６０にメモリセルから読み出したデータが伝達される。

時刻ｔ６において、制御回路は、プリチャージ信号CDAPBを「Ｌ」レベルから「Ｈ」レベルに遷移、すなわち、プリチャージ信号CDAPを「Ｈ」レベルから「Ｌ」レベルに遷移させる。これにより、アンププリチャージ回路７３の各ｐ型トランジスタがオフ状態となり、データアンプ７０側データＩＯ線対に対するプリチャージが終了する。
また、制御信号SONが「Ｈ」レベルから「Ｌ」レベルに遷移し、データＩＯ線スイッチ７１はオフ状態からオン状態に遷移し、データＩＯ線対６０とデータアンプ７０側データＩＯ線対とがデータＩＯ線スイッチ７１を介して接続され、データＩＯ線対６０のデータがデータアンプ７０に伝達される。

時刻ｔ７において、制御回路は、制御信号CDAEを「Ｌ」レベルから「Ｈ」レベルに遷移させる。これにより、制御信号SONが「Ｌ」レベルから「Ｈ」レベルに遷移し、データＩＯ線スイッチ７１はオン状態からオフ状態に遷移し、データＩＯ線対６０とデータアンプ７０側データＩＯ線対とが分離される。
また、データアンプ７０は制御信号CDAEが「Ｈ」レベルとなることにより、活性状態となり、時刻ｔ６にてデータＩＯ線対６０から伝達されたデータの電圧差の増幅処理を行い、結果を出力バッファ７５へ出力する。

時刻ｔ８において、制御回路はプリチャージ信号CFIODを「Ｈ」レベルから「Ｌ」レベルに遷移させ、データＩＯ線対６０の各データＩＯ線６０Ｔ，６０Ｂのプリチャージを行う。この時点においては、データアンプ７０は出力バッファ７５に対して増幅したデータを出力している状態にある。
時刻ｔ９において、制御回路はプリチャージ信号CFIODを「Ｌ」レベルから「Ｈ」レベルに遷移させ、データＩＯ線対６０の各データＩＯ線６０Ｔ，６０Ｂのプリチャージを終了する。
時刻ｔ１０において、時刻ｔ４にて述べたように、制御回路は御信号CDAEを「Ｈ」レベルから「Ｌ」レベルに遷移させ、データアンプ７０を非活性化させるとともに、データアンプ７０側データＩＯ線対のプリチャージを行う。
以降の動作は、時刻ｔ４から時刻ｔ１０の繰り返しとなるため、説明を省略する。

次に、図４を用いて本実施形態におけるデータＩＯ線とライトアンプとの回路構成を説明する。図４は、本実施形態による図１のデータＩＯ線とライトアンプとの接続構成を示す回路図である。
この図４に示すライトアンプ８０において、外部からメモリセルに書き込むデータをデータＩＯ線に伝達する前に、データＩＯ線対６０に対するプリチャージを行う必要がある。
そして、データＩＯ線６０に対するプリチャージ処理時間は、データアンプ７０における場合と同様に、書き込みサイクルを高速化するために、短縮する必要がある。
そのため、上記ライトアンプ８０におけるデータＩＯ線対６０に対してプリチャージを行うｐ型トランジスタ８１及び８２は、すでに述べたｐ型トランジスタ７２１、７２２、７３１、７３２と同様の低い閾値電圧に設定されている。

これにより、書き込み時における図４のライトアンプの動作を示す図５の波形図から判るように、ライトアンプ８０を活性化する制御信号CWAEが「Ｈ」レベルから「Ｌ」レベルとなり、非活性化されてプリチャージにより、データＩＯ線がプリチャージ電圧となる期間が従来に比較して短縮化されていることが判る。この図５において、カラムアドレスストローブ信号／ＣＡＳ及び外部クロックＣＬＫにより、制御回路にてビット線を選択するＹスイッチを制御するＹＳ信号が生成されている。この外部クロックＣＬＫにより半導体記憶装置の動作速度が決定される。以下、外部クロックＣＬＫが入力される毎に、制御回路はカラムアドレスに対応してＹＳ信号ＹＳ０、ＹＳ１、ＹＳ２及びＹＳ３を出力する。また、同様に、ライトアンプをイネーブル状態とする制御信号CWAEが制御回路から出力されている。
そして、プリチャージに使用されるｐ型トランジスタの閾値電圧が低く設定されているため、制御信号CWAEが「Ｈ」レベルから「Ｌ」レベルに変化する過渡期において、通常の閾値電圧のｐ型トランジスタより早いタイミングにてオン状態となるため、データＩＯ線対６０のプリチャージ開始を早くすることができ、閾値電圧を低下させているためオン抵抗も低下して高速なプリチャージを行うことができ、書き込みサイクルを高速化することができる。

上述した本実施形態において、プリチャージに用いるプリチャージ電圧VIOPを、ｐ型トランジスタの閾値電圧を低下させた分、外部からの電源電圧に対して低く設定することができる。
これにより、データＩＯ線のプリチャージ電圧VIOPを内部発生により、外部電圧より低下させることにより、データＩＯ線のプリチャージにおける充放電電流を削減することができ、消費電流を低減することができる。したがって、本実施形態においては、データＩＯ線のプリチャージと、データアンプ７０側データＩＯ線対のプリチャージとを独立に行うことにより、データＩＯ線のプリチャージのタイミングを早く行うことができ、読み出しサイクルの高速化を実現することができ、かつプリチャージを行うｐ型トランジスタの閾値電圧を低下させたため、プリチャージ期間を短縮することが可能となり、プリチャージに使用する電圧を従来に比して低下させても十分に、データの書き込み及び読み出しを高速化することができる。

また、図６に本実施形態における従来あるいは本実施形態の回路にて一般的に用いられているｐ型トランジスタの特性と、これらに比較して低い閾値電圧のｐ型トランジスタの特性との電気特性を示すテーブルを示す。測定条件としてはトランジスタ幅Ｗ＝１０μｍであり、温度Ｔ＝２５℃であり、電源電圧１．８Ｖである。
ゲート長Ｌgにおいて、本実施形態における通常のｐ型トランジスタが０．３２μｍであり、低い閾値電圧のｐ型トランジスタが０．３８である。閾値電圧において、本実施形態における通常のｐ型トランジスタが０．４８Ｖであり、低い閾値電圧のｐ型トランジスタが０．２９Ｖである。オン電流において、本実施形態における通常のｐ型トランジスタが２．０９ｍＡであり、低い閾値電圧のｐ型トランジスタが２．２３ｍＡである。

次に、図７は、リードサイクルｔCK（RD）の従来製品と本実施形態との比較を示すテーブルである。測定条件としてはＡＷモデルであり、温度Ｔ＝−２５℃であり、電源電圧１．６Ｖである。
PREoffはデータＩＯ線のプリチャージが行われていない時間を示しており、データＩＯ線とデータアンプ７０側データＩＯ線対とのプリチャージを別々に独立に行うため、従来製品に比較して本実施形態における期間が短くなっていることが判る。
また、「データアンプ内の比較端子間の電圧差＜１０ｍＶ」は、プリチャージ信号が入力されてから、データアンプ７０側データＩＯ線対に接続される端子ＺＤＡＤＴ２と端子ＺＤＡＤＮ２との電位差が１０ｍＶ以下となる時間を示しており、プリチャージを行うｐ型トランジスタの閾値電圧を低下させたため、従来製品に比較して高速化されていることが判る。
PREoffの時間と「データアンプ内の比較端子間の電圧差＜１０ｍＶ」の時間とを加算した時間が、読み出しサイクルｔCK（DAMP）となり、本発明の読み出しサイクルが高速化していることが判る。

次に、図８はライトサイクルｔCK（WR）の従来製品と本実施形態との比較を示すテーブルである。
「ＹＳ↓」はＹＳ信号のパルス幅を示しており、この数値は従来製品も本実施形態も同様である。
ＬＩＯ＜１０ｍＶはＹＳ信号が「Ｈ」レベルから「Ｌ」レベルに変化してから、データＩＯ線対におけるデータＩＯ線６０Ｔ及び６０Ｂの電位差が１０ｍＶ以下となる時間を示しており、プリチャージを行うｐ型トランジスタの閾値電圧を低下させたため、従来製品に比較して高速化されていることが判る。

本発明の一実施形態による半導体記憶装置におけるビット線、ローカルＩＯ線及びデータＩＯ線の構成例を示すブロック図である。 本発明の一実施形態による半導体記憶装置におけるデータＩＯ線とデータアンプとの構成を示す回路図である。 読み出し時における図２の回路の動作例を示す波形図である。 本発明の一実施形態による半導体記憶装置におけるデータＩＯ線とライトアンプとの構成を示す回路図である。 書き込み時における図４の回路の動作例を示す波形図である。 本実施形態と従来例のｐチャネル型ＭＯＳトランジスタの特性比較を示すテーブルである。 本実施形態と従来例の読み出しサイクルｔCK（RD）の比較を示すテーブルである。 本実施形態と従来例の書き込みサイクルｔCK（WR）の比較を示すテーブルである。 半導体記憶装置のチップにおけるメモリセルアレイ及びそれに対するデータ８の読み出し書き込みを行う構成例を示すブロック図である。 従来のメモリセル領域の回路を示す概念図である。 従来の半導体記憶装置におけるデータＩＯ線とデータアンプとの構成を示す回路図である。 読み出し時における図１１の回路の動作例を示す波形図である。 従来例による半導体記憶装置におけるデータＩＯ線とライトアンプとの構成を示す回路図である。 書き込み時における図１３の回路の動作例を示す波形図である。

符号の説明

５０，５１…ビット線選択スイッチ
５２…ローカルＩＯ線選択スイッチ
５３…プリチャージ回路
５５…ローカルＩＯ線対
６０…データＩＯ線対
６０Ｔ…データＩＯ線（真）
６０Ｂ…データＩＯ線（偽）
７０…データアンプ
７１…データＩＯ線スイッチ
７２…ＩＯ線プリチャージ回路
７３…アンププリチャージ回路
７５…出力バッファ
７６…スイッチ制御回路
８１，８２，７２１，７２２，７３１，７３２，…ｐ型トランジスタ

Claims (7)

1. メモリセルが接続された複数のビット線対のいずれかの組を、入力されたカラムアドレスに対応して選択するカラム選択信号を生成するカラムデコーダと、
   複数のビット線対のいずれかの組と、メモリセルから読み出されたデータを外部に出力するデータＩＯ線対とを、前記カラム選択信号により接続するビット線選択スイッチと、
   データＩＯ線対の電圧差を増幅し、出力バッファへ前記読み出されたデータを出力するデータアンプと、
   前記データＩＯ線対を一方のデータ線対と、前記データアンプが接続される他方のデータＩＯ線対とし、前記一方のデータＩＯ線対と前記他方のデータＩＯ線対との間に設けられるデータＩＯ線スイッチと、
   前記一方のデータＩＯ線対をプリチャージするＩＯ線プリチャージ回路と、
   前記他方のデータＩＯ線対をプリチャージするアンププリチャージ回路と
   を有する半導体記憶装置。
2. データの読み出し期間において、
   前記ＩＯ線プリチャージ回路が、前記ビット線選択スイッチ及び前記データＩＯ線スイッチとの双方ともにオフ状態の期間にて、前記一方のデータＩＯ線対のプリチャージを行うことを特徴とする請求項１記載の半導体記憶装置。
3. データの読み出し期間において、
   前記アンププリチャージ回路が、前記データＩＯ線スイッチがオフ状態であり、前記ビット線選択スイッチがオン状態にて、前記他方のデータＩＯ線対のプリチャージを行うことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記他方のデータＩＯ線対に接続され、前記メモリセルに書き込む際に入力されるデータを増幅するライトアンプをさらに有し、
   データの書き込み期間において、
   前記ＩＯ線プリチャージ回路が、ライトアンプがイネーブル状態であり、前記データＩＯ線スイッチがオフ状態の期間にて、前記一方のデータＩＯ線対のプリチャージを行うことを特徴とする請求項１記載の半導体記憶装置。
5. 前記ＩＯ線プリチャージ回路において、
   前記一方のデータＩＯ線対をプリチャージするトランジスタの閾値電圧が前記データＩＯ線スイッチのトランジスタの閾値電圧に比較して小さく設定されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
6. 前記アンププリチャージ回路において、
   前記他方のデータＩＯ線対をプリチャージするトランジスタの閾値電圧が前記データＩＯ線スイッチのトランジスタの閾値電圧に比較して小さく設定されていることを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
7. 前記ＩＯ線プリチャージ回路、または前記アンププリチャージ回路によりプリチャージされるプリチャージ電圧が外部から供給される電源電圧より低く設定されていることを特徴とする請求項１から請求項６のいずれかに記載の半導体記憶装置。

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