CN103456356A - 半导体存储器装置和相关的操作方法 - Google Patents

Abstract

本发明公开了半导体存储器装置和相关的操作方法。一种半导体存储器装置包括单元阵列，该单元阵列包括一个或多个存储体组，其中，该一个或多个存储体组的每一个包括多个存储体，并且该多个存储体的每一个包括多个自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。该半导体存储器装置进一步包括：源极电压生成部件，用于向连接到该多个STT-MRAM单元的该每一个的源极线施加电压；以及命令解码器，用于解码来自外部来源的命令，以便对于该多个STT-MRAM单元执行读取和写入操作。该命令包括行地址选通(RAS)、列地址选通(CAS)、芯片选择信号(CS)、写入启用信号(WE)和时钟启用信号(CKE)中的至少一个信号的组合。

Description

半导体存储器装置和相关的操作方法

相关申请的交叉引用 

对于在2012年5月31日在韩国知识产权局中提交的韩国专利申请No.10-2012-0058810要求优先权，其公开通过引用被整体包含在此。 

技术领域

在此所述的发明思想总体上涉及半导体存储器装置，并且涉及操作半导体存储器装置的方法。在一些实施例中，半导体存储器装置包括自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。 

背景技术

依赖于在磁材料的极性上的改变来使存储器单元电阻变化的磁阻随机存取存储器(MRAM)已经被提出来努力满足对于增大的装置集成度和增大的操作速度的持续的需求。 

发明内容

本发明思想的一些实施例提供了一种半导体存储器装置，所述半导体存储器装置包括自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元，其中，以存储体组为单位来执行读和写操作，并且/或者，内部增大列选择信号的脉冲宽度，由此增大半导体存储器装置的带宽。 

根据本发明思想的一个方面，提供了一种半导体存储器装置，所述半导体存储器装置包括单元阵列，所述单元阵列包括一个或多个存储体组，其中，所述一个或多个存储体组的每一个包括多个存储体，并且所述多个存储体的每一个包括多个自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。所述半导体存储器装置进一步包括：源极电压生成部件，该源极电压生成部件用于向连接到所述多个STT-MRAM单 元的所述每一个的源极线施加电压；以及命令解码器，该命令解码器用于解码来自外部来源的命令，以便对于所述多个STT-MRAM单元执行读和写操作。所述多个STT-MRAM单元的每一个包括单元晶体管和磁隧道结(MTJ)装置，所述磁隧道结(MTJ)装置包括自由层、隧道层和钉扎层，所述自由层、隧道层和钉扎层被依序堆叠，并且所述隧道层在所述自由层和所述钉扎层之间。所述单元晶体管的栅极连接到字线，所述单元晶体管的第一电极经由所述MTJ装置连接到位线，并且所述单元晶体管的第二电极连接到所述源极线。所述命令包括行地址选通(RAS)、列地址选通(CAS)、芯片选择信号(CS)、写入启用性能(WE)和时钟启用信号(CKE)中的至少一个信号的组合。 

根据本发明思想的另一个方面，提供了一种半导体存储器装置，所述半导体存储器装置包括单元阵列，所述单元阵列包括一个或多个存储体组，其中，所述一个或多个存储体组的每一个包括多个存储体，并且所述多个存储体的每一个包括多个自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。所述半导体存储器装置进一步包括：源极电压生成部件，该源极电压生成部件用于向连接到所述多个STT-MRAM单元的所述每一个的源极线施加电压；以及，命令解码器，该命令解码器用于解码来自外部来源的命令，以便对于所述多个STT-MRAM单元执行读和写操作。所述多个STT-MRAM单元的每一个包括单元晶体管和磁隧道结(MTJ)装置，所述磁隧道结(MTJ)装置包括自由层、隧道层和钉扎层，所述自由层、隧道层和钉扎层被依序堆叠，并且所述隧道层在所述自由层和所述钉扎层之间。所述单元晶体管的栅极连接到字线，所述单元晶体管的第一电极经由所述MTJ装置连接到位线，并且所述单元晶体管的第二电极连接到所述源极线。所述半导体存储器装置进一步包括列解码器，用于选择所述单元阵列的列，其中，对于相应的存储体组划分所述列解码器。 

根据本发明思想的又一个方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：单元阵列，所述单元阵列包括多个非易 失性存储器单元；多个位线，所述多个位线连接到所述多个非易失性存储器单元；第一列选择器和第二列选择器，所述第一列选择器和第二列选择器连接到所述多个位线的每个并且相应地被第一列选择信号和第二列选择信号控制；第一局部输入/输出线，所述第一局部输入/输出线当激活所述第一列选择信号时经由所述第一列选择器电连接到所述多个位线；以及，第二局部输入/输出线，所述第二局部输入/输出线当激活所述第二选择信号时经由所述第二列选择器电连接到所述多个位线。每当输入外部命令时，交错地选择所述第一选择器和第二选择器。 

根据本发明思想的再一个方面，提供了一种写入数据的方法，所述方法包括：响应于写入命令的输入，经由数据输入线输入要存储在全局写入驱动器中的数据；从所述全局写入驱动器向第一全局输入/输出线和第二全局输入/输出线传送所述数据；基于写入控制信号来选择第一局部写入驱动器；向连接到所述第一局部写入驱动器的第一局部的输入/输出线传送要写入的数据；并且，在所选择的存储器单元中存储被传送到所述第一局部输入/输出线的所述数据。 

根据本发明思想的另一个方面，提供了一种读取数据的方法，所述方法包括：响应于读取命令的输入，选择要读取的存储器单元；向第一局部输入/输出线传送在所述存储器单元中存储的数据；通过连接到所述第一输入/输出线的第一读取感测放大器来感测数据；以及，当感测到的数据被转换为数字信号时，向第一全局输入/输出线传送所述数字信号。 

附图说明

通过参考附图的随后的详细说明，本发明思想的示例性实施例将变得容易明白，在附图中： 

图1是根据本发明思想的一个实施例的半导体存储器系统的框图； 

图2是根据本发明思想的一个实施例的半导体存储器系统的框图； 

图3是图2的半导体存储器装置的更详细电路图； 

图4是自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元的示例的立体图； 

图5A和5B是用于描述根据本发明思想的一个实施例的磁隧道结(MTJ)装置的磁化方向和读取操作的图； 

图6是用于描述根据本发明思想的一个实施例的STT-MRAM单元的写入操作的图； 

图7A和7B是用于描述根据本发明思想的多个实施例的在STT-MRAM中的MTJ装置的图； 

图8是用于描述根据本发明思想的另一个实施例的在STT-MRAM单元中的MTJ装置的图； 

图9A和9B是用于描述根据本发明思想的其他实施例的在STT-MRAM单元中的双MTJ装置的图； 

图10A和10B是根据本发明思想的另一个实施例的半导体存储器装置的框图； 

图11是根据本发明思想的一个实施例的图10A的存储体的示例的框图； 

图12是根据本发明思想的一个实施例的、图10A的半导体存储器装置的半导体芯片的布局图； 

图13是根据本发明思想的另一个实施例的半导体存储器装置的框图； 

图14是根据本发明思想的一个实施例的在图13中所示的模式寄存器集的图； 

图15、16和17是根据本发明思想的实施例的、根据图13的tCCDL的设置值的向存储体输入的命令的时序图； 

图18、19、20、21、22、23、24A、24B、25和26是示出根据本发明思想的实施例的、包括多个存储体的半导体存储器装置的示例的半导体芯片布局图； 

图27是根据本发明思想的一个实施例的半导体存储器装置的电路图； 

图28A和28B是根据本发明思想的一个实施例的半导体存储器装置的数据输入/输出路径的框图； 

图29是根据本发明思想的一个实施例的半导体存储器装置的输入/输出时序图； 

图30是示出根据本发明思想的一个实施例的、当连续输入具有相同地址的写入命令时的半导体存储器装置的操作的时序图； 

图31是示出根据本发明思想的一个实施例的、当连续地输入具有相同地址的读取命令时的半导体存储器装置的操作的时序图； 

图32是根据本发明思想的另一个实施例的半导体存储器装置的框图； 

图33是示出根据本发明思想的另一个实施例的、当连续输入读取命令时的半导体存储器装置的操作的时序图； 

图34是示出根据本发明思想的另一个实施例的、当连续输入写入命令时的半导体存储器装置的操作的时序图； 

图35是示出根据本发明思想的一个实施例的数据掩蔽操作的时序图； 

图36是根据本发明思想的另一个实施例的数据掩蔽操作的时序图； 

图37是根据本发明思想的一个实施例的半导体存储器装置的框图； 

图38是根据本发明思想的一个实施例的、包括作为图37的单元阵列的示例的单元阵列的半导体存储器装置的框图； 

图39是根据本发明思想的一个实施例的图38的子阵列的电路板； 

图40是用于描述根据本发明思想的一个实施例的、图39的单元阵列的掩蔽操作的时序图； 

图41是示出根据本发明思想的一个实施例的、当将多个列选择器布置成与单个位线相对应时的数据掩蔽操作的时序图； 

图42是根据本发明思想的另一个实施例的半导体存储器装置的 框图； 

图43是根据本发明思想的一个实施例的、图42的子阵列的电路图； 

图44是根据本发明思想的一个实施例的、图42的全局输入/输出驱动/感测放大器的电路图； 

图45是根据本发明思想的一个实施例的、使用掉电模式的半导体存储器装置的框图； 

图46是根据本发明思想的一个实施例的掉电操作的时序图； 

图47A、47B和47C是根据本发明思想的另一个实施例的掉电操作的时序图； 

图48是根据本发明思想的一个实施例的半导体存储器装置的立体图； 

图49A和49B示出根据本发明思想的一个实施例的半导体存储器装置的球栅阵列(BGA)的布置； 

图50示出向半导体存储器装置封装指配的信号； 

图51示出向半导体存储器装置封装指配的信号； 

图52、53和54是根据本发明思想的实施例的、包括半导体存储器装置的存储器模块的立体图； 

图55是根据本发明思想的一个实施例的、具有包括多个半导体层的堆叠结构的半导体存储器装置的示意图； 

图56是根据本发明思想的一个实施例的、包括光学链路的存储器系统的图； 

图57是根据本发明思想的另一个实施例的、包括光学链路的数据处理系统的框图； 

图58是根据本发明思想的一个实施例的信息处理系统，即，包括半导体存储器装置的计算机系统的框图； 

图59是根据本发明思想的一个实施例的信息处理系统，即，包括半导体存储器装置的计算机系统的框图； 

图60是根据本发明思想的一个实施例的相对于在MRAM中的MTJ的温度上的改变的电阻值的变化的图形视图； 

图61A和61B是根据本发明思想的另一个实施例的MRAM8100的框图； 

图62是根据包括图61A和61B的组件的本发明思想的一个实施例的MRAM的框图； 

图63A和63B是根据本发明思想的另一个实施例的MRAM的框图； 

图64A、64B和64C是根据本发明思想的实施例的温度传感器的电路图；以及 

图65是根据本发明思想的另一个实施例的MRAM的框图。 

具体实施方式

参考用于图示本发明思想的示例性实施例的附图以便获得本发明思想、其优点和通过本发明思想的实现而实现的目的的充分理解。 

在下文中，将通过参考附图解释本发明的示例性实施例来详细描述本发明思想。在附图中的相似的附图标号表示相似的元件。如在此使用的，术语“和/或”包括相关联的列出项目的一个或多个的任何一个或全部组合。诸如“至少一个”的表达当在一列元素之前时修饰整列元素，并且不修饰该列的单独元素。 

图1是根据本发明思想的一个实施例的半导体存储器系统100的框图。参见图1，半导体存储器系统100包括存储器控制器110和半导体存储器装置120。存储器控制器110可以向半导体存储器装置120传送命令信号CMD、时钟信号CLK和地址信号ADD，或者可以与半导体存储器装置120进行通信以传送和接收数据DATA。根据本发明思想的实施例，半导体存储器装置120可以是作为非易失性计算机存储器并且包括磁存储器单元的磁阻随机存取存储器(MRAM)，并且可以包括自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。存储器控制器110可以是用于控制MRAM的控制器，并且可以与用于控制动态随机存取存储器(DRAM)的DRAM控制器相同或类似。另外，半导体存储 器系统100可以包括与DRAM接口相同或类似的接口。 

图2是根据本发明思想的另一个实施例的半导体存储器装置120的框图。参见图1和2，半导体存储器装置120包括命令解码器210、地址缓冲器220、行解码器230、列解码器240、单元阵列250、写入驱动器/感测放大器260、输入/输出驱动器单元270和数据输入/输出部件280。 

命令解码器210可以从存储器控制器110接收芯片选择信号/CS、行地址选通/RAS、列地址选通/CAS、写入启用信号/WE和时钟启用性能CKE，并且可以执行解码操作。当完成解码操作时，半导体存储器装置120可以被控制成执行存储器控制器110的命令。 

从存储器控制器110传送的地址信号ADD被存储在地址缓冲器220中。然后，地址缓冲器220向行解码器230传送行地址X-ADD，并且向列解码器240传送列地址Y-ADD。 

行解码器230和列解码器240可以每一个包括多个转换器。行解码器230响应于行地址X-ADD而被转换，并且选择字线WL。列解码器240响应于列地址Y-ADD被转换，并且选择位线BL。单元阵列250包括存储器单元251，该存储器单元251位于字线WL和位线BL之间的相交处。例如，存储器单元251可以每一个是STT-MRAM单元(在下文中，存储器单元251被称为STT-MRAM单元251)。 

STT-MRAM单元251是具有非易失性属性的电阻性存储器单元。STT-MRAM单元251根据其中写入的数据而具有相对大的电阻值或相对小的电阻值。 

当读取数据时，根据电阻值具有不同的电平的数据电压被生成，并且被提供到写入驱动/感测放大器260。写入驱动/感测放大器260包 括用于感测/放大数据电压的多个感测放大器电路，并且基于该数据电压而输出数字电平的数据信号。由写入驱动/感测放大器260处理的数据信号通过输入/输出驱动器部件270被传送到数据输入/输出部件280。数据输入/输出部件280向存储器控制器110输出所传送的数据信号。 

图3是图2的半导体存储器装置120的详细电路图。参见图3，单元阵列330包括多个字线WL0至WLN(其中，N是等于或大于1的自然数)、多个位线BL0至BLM(其中，M是等于或大于1的自然数)和部署在字线WL0至WLN和位线BL0至BLM之间的相交处的多个存储器单元400。当存储器单元400每一个被体现为STT-MRAM单元时，存储器单元400可以每一个包括磁隧道结(MTJ)(在下文中称为MTJ装置)。 

存储器单元400可以每一个包括单元晶体管和MTJ装置。该单元晶体管响应于从字线驱动器320输出的信号而被转换。字线驱动器320可以输出用于选择字线WL0至WLN之一的字线选择电压。可以在字线驱动器320中包括用于解码行地址的部件，或者替代地，可以向字线驱动器320提供由图2的行解码器230解码的地址。在MTJ装置和位线BL0至BLM的任何一个之间连接存储器单元400的每一个的单元晶体管和MTJ装置。虽然在图3中未示出，但是存储器单元400可以连接到公共源极线SL。替代地，单元阵列330可以被划分为至少两个单元区域，并且不同的源极线SL可以相应地连接到单元区域。 

MTJ装置可以被替换为电阻装置，诸如：使用相变材料的相变随机存取存储器(PRAM)；使用可变电阻材料的电阻随机存取存储器(RRAM)，诸如复合金属氧化物；或者，使用磁性材料的磁性随机存取存储器(MRAM)。形成电阻装置的材料的电阻值根据电流或电压的大小和/或方向而改变，并且该材料具有即使当阻挡电流或电压时也保持电阻值的非易失性特性。 

位线BL0至BLM连接到写入驱动器360。写入驱动器360可以响应于外部命令而供应用于对于存储器单元400执行写入操作的电流。 

列解码器350可以生成列选择信号CSL0至CSLM，并且可以选择列选择信号CSL0至CSLM中的任何一个。例如，半导体存储器装置120可以包括转换部件340，转换部件340包括相应地连接到位线BL0至BLM的转换器，并且列解码器350可以向转换部件340提供列选择信号CSL0至CSLM。当读取数据时，受到存储器单元400的电阻值影响的数据电压通过位线BL0至BLM被传送到感测放大器370。感测放大器370可以基于参考电压V_REF来感测和放大与数据电压的差，并且可以输出数字信号DATA OUT。 

图4是作为非易失性存储器单元和STT-MRAM单元的存储器单元400(在下文中，称为STT_MRAM单元400)的示例的立体图。STT_MRAM单元400可以包括MTJ装置420和单元晶体管CT。通过MTJ装置420，单元晶体管CT的栅极可以连接到例如第一字线WL0的字线，并且单元晶体管CT的一个电极可以连接到例如第一位线BL0的位线。另外，单元晶体管CT的另一个电极连接到源极线SL。 

MTJ装置420可以包括钉扎层13、自由层11和其间的隧道层12。钉扎层13的磁化方向是固定的，并且可以将自由层11的磁化方向选择性地调整为与钉扎层13的磁化方向平行或反平行。为了固定钉扎层13的磁化方向，例如，可以进一步包括反铁磁层(未示出)。 

为了执行STT-MRAM单元400的写入操作，向字线WL0施加逻辑高电压，以导通单元晶体管CT，并且在位线BL0和源极线SL之间供应写入电流WC1和WC2。 

为了执行STT-MRAM单元400的读取操作，向字线WL0施加逻 辑高电压，以导通单元晶体管CT，并且根据测量的电阻值从位线BL0向源极线SL之间供应读取电流以确定在MTJ装置420中存储的数据。 

图5A和5B是用于描述根据本发明思想的一个实施例的MTJ装置的磁化方向和读取操作的图。MTJ装置的电阻值根据自由层11的磁化方向而变化。当向MTJ装置供应读取电流I(A)时，输出根据MTJ装置的电阻值的数据电压。因为读取电流IA的强度比写入电流WC1和WC2的每一个的强度小得多，所以自由层11的磁化方向不被读取电流I(A)改变。 

参见图5A，在MTJ装置中，自由层11的磁化方向和钉扎层13的磁化方向平行。因此，MTJ装置具有低电阻值。在此，可以通过供应读取电流I(A)而读取数据“0”。 

参见图5B，在MTJ装置中，自由层11的磁化方向与钉扎层13的磁化方向反平行。在此，MTJ装置具有高电阻值。在该情况下，可以通过供应读取电流I(A)而读取数据“1”。 

在图5A和5B中，MTJ单元10的自由层11和钉扎层13被示出为水平磁装置，但是替代地，自由层11和钉扎层13可以是垂直磁装置。 

图6是用于描述根据本发明思想的一个实施例的STT-MRAM单元的写入操作的图。参见图6，可以根据流过MTJ装置的第一写入电流WC1和第二写入电流WC2的方向来确定自由层11的磁化方向。例如，当供应第一写入电流WC1时，具有与钉扎层13相同的自旋方向的自由电子在自由层11上施加力矩。因此，与钉扎层13平行地磁化自由层11。当供应第二写入电流WC2时，具有与钉扎层13相反的自旋的电子返回到自由层11，并且施加力矩。因此，与钉扎层13反平行地磁化自由层11。换句话说，可以通过自旋转移力矩(STT)来改变在MTJ 装置中的自由层11的磁化方向。 

图7A和7B是用于描述根据本发明思想的多个实施例的、在STT-MRAM单元中的MTJ装置20和30的图。具有水平磁化方向的MTJ装置对应于其中电流的移动方向和易磁化轴大体彼此垂直的情况。 

参见图7A，MTJ装置20可以包括自由层21、隧道层22、钉扎层23和自旋层24。 

自由层21可以包括具有可变磁化方向的材料。自由层21的磁化方向可以根据在存储器单元外部和/或内部提供的电/磁系数而改变。自由层21可以包括铁磁材料，该铁磁材料包括钴(Co)、铁(Fe)和镍(Ni)中的至少一种。例如，自由层21可以包括选自由下述部分构成的组的至少一种：FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂。 

隧道层22可以具有比自旋扩散距离小的厚度。隧道层22可以包括非磁性材料。例如，隧道层22可以包括选自由下述部分构成的组的至少一种：镁(Mg)、钛(Ti)、铝(Al)、锌化镁(MgZn)、硼化镁(MgB)氧化物、Ti氮化物和钒(V)氮化物。 

钉扎层23可以具有由自旋层24固定的磁化方向。而且，钉扎层23可以包括铁磁材料。例如，钉扎层23可以包括选自由下述部分构成的组的至少一种：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂。 

自旋层24可以包括反铁磁材料。例如，自旋层24可以包括选自 由下述部分构成的组的至少一种：PtMn、IrMn、MnO、MnS、MnTe、MnF₂、FeCl₂、FeO、CoCl₂、CoO、NiCl₂、NiO和Cr。 

根据本发明思想的另一个实施例，因为MTJ装置20的自由层21和钉扎层23每一个由铁磁材料形成，所以可以在铁磁材料的边缘处生成杂散场。该杂散场可以减小自由层21的磁阻或增大自由层21的电阻磁性。而且，该杂散场影响转换特性，由此形成不对称转换。因此，需要用于减小或控制由在MTJ装置20中的铁磁材料生成的杂散场的部件。 

参见图7B，MTJ装置30的钉扎层33可以由合成反铁磁(SAF)材料形成。钉扎层33可以包括第一铁磁层33_1、势垒层(barrier layer)33_2和第二铁磁层33_3。第一铁磁层33_1和第二铁磁层33_3可以每一个包括选自由下述部分构成的组的至少一种：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂。在此，第一铁磁层33_1的磁化方向和第二铁磁层33_3的磁化方向彼此不同，并且固定。势垒层33_2可以包括钌(Ru)。 

图8是用于描述根据本发明思想的另一个实施例的、在STT-MRAM单元中的MTJ装置40的图。具有垂直磁化方向的MTJ装置对应于其中电流的移动方向和易磁化轴大体彼此平行的情况。参见图8，MTJ装置40包括自由层41、钉扎层43和隧道层42。 

电阻值当自由层41和钉扎层43的磁化方向平行时小，并且当自由层41和钉扎层43的磁化方向反平行时高。可以根据这样的电阻值在MTJ装置40中存储数据。 

为了实现具有垂直磁化方向的MTJ装置40，自由层41和钉扎层43可以由具有高磁各向异性能量的材料形成。具有高磁各向异性能量 的材料的示例包括非晶稀土原材料合金、诸如(Co/Pt)n或(Fe/Pt)n的薄膜和具有L10晶体结构的超晶格材料。例如，自由层41可以是有序合金，并且可以至少包括Fe、Co.Ni、钯(Pa)和铂(Pt)的任何一种。替代地，自由层41可以至少包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金和Co-Ni-Pt合金中的任何一种。上面的合金可以在定量化学上例如是Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀或Co₃₀Ni₂₀Pt₅₀。 

钉扎层43可以是有序合金，并且可以至少包括Fe、Co、Ni、Pa和Pt中的任何一种。例如，钉扎层43可以至少包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金和Co-Ni-Pt合金中的任何一种。这些合金可以在定量化学上例如是Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀或Co₃₀Ni₂₀Pt₅₀。 

图9A和9B是用于描述根据本发明思想的其他实施例的、在STT-MRAM单元中的双MTJ装置50和60的图。双MTJ装置具有其中在相对于自由层的两端处部署隧道层和钉扎层的结构。 

参见图9A，形成水平磁性的双MTJ装置50可以包括第一钉扎层51、第一隧道层52、自由层53、第二隧道层54和第二钉扎层55。第一钉扎层51、第一隧道层52、自由层53、第二隧道层54和第二钉扎层55的材料可以与图7A的自由层21、隧道层22和钉扎层23的那些相同或类似。 

在该情况下，当第一钉扎层51和第二钉扎层55的磁化方向在相反方向上被固定时，通过第一钉扎层51和第二钉扎层55的磁力大体抵消。因此，双MTJ装置50可以通过使用比一般的MTJ装置小的电流来执行写入操作。 

另外，由于双MTJ装置50因为第二隧道层54而在读取操作期间 提供较高的电阻，所以可以获得精确的数据值。 

参见图9B，形成垂直磁性的双MTJ装置60可以包括第一钉扎层61、第一隧道层62、自由层63、第二隧道层64和第二钉扎层65。第一钉扎层61、第一隧道层62、自由层63、第二隧道层64和第二钉扎层65的材料可以与图8的自由层41、隧道层42和钉扎层43的那些相同或类似。 

在该情况下，当第一钉扎层61和第二钉扎层65的磁化方向在相反方向上被固定时，通过第一钉扎层61和第二钉扎层65的磁力大体抵消。因此，双MTJ装置60可以通过使用比一般的MTJ装置小的电流来执行写入操作。 

图10至17是用于描述根据本发明思想的多个实施例的、其中在包括STT-MRAM单元的半导体存储器装置中使用存储体组功能的示例的图。在该半导体存储器装置中，将两个或更多的存储体编组，并且可以以组为单位来执行操作。在该情况下，由于每一个存储体组作为独立的存储器装置操作，所以可以高速执行写入操作和读取操作。 

为了克服STT-MRAM单元的访问速度的限制并且克服从半导体存储器装置传送出去的数据的带宽，该半导体存储器装置可以采用存储体组功能。 

图10A是根据本发明思想的一个实施例的半导体存储器装置1100的框图。参见图10A，半导体存储器装置1100包括多个存储体组“存储体组0”至“存储体组3”、命令/地址解码器1110、数据输入部件1120、数据输出部件1130、第一数据传递部件1140和第二数据传递部件1150与源极电压生成部件1160和1170。 

第一存储体组“存储体组0”包括第一至第四存储体“存储体0” 至“存储体3”，第二存储体组“存储体组1”包括第五至第八存储体“存储体4”至“存储体7”，第三存储体组“存储体组2”包括第九至第十二“存储体0”至“存储体11”，并且第四存储体组“存储体组3”包括第十三至第十六存储体“存储体12”至“存储体15”。 

一个或多个存储体可以被定义为单个存储体组。例如，共享列解码器的存储体可以被定义为单个存储体组。另外，属于单个存储体组的存储体可以共享数据输入/输出线。如图10A中所示，在单个存储体组中包括的多个存储体可以共享用于输入和输出数据的全局线。全局线GIO0至GIO3相应地连接到存储体组“存储体组0”至“存储体组3”。 

命令/地址解码器1110可以响应于从外部来源接收到的读取命令“读取CMD”而对于每一个相应的存储体组执行读取操作。在该情况下，第一数据传递部件1140和第二数据传递部件1150可以相应地从全局线接收数据，并且可以相应地通过数据输出全局线GIOR_L和GIOR_R向数据输出部件1130传送该数据。数据输出部件1130可以向外部输出数据。 

另外，命令/地址解码器1110可以响应于从外部来源接收到的写入命令“写入CMD”而对于每一个相应的存储体组执行写入操作。当向数据输入部件1120输入数据时，相应地通过数据输入全局线GIOW_L和GIOR_R向数据传递部件1140和1150传送数据。然后，数据传递部件1140和1150向连接到进行写入操作的存储体组的全局线传送数据。 

数据传递部件1140和1150可以控制读取操作或写入操作，并且具体地说，可以控制每一个相应存储体组的数据的传送。例如，第一数据传递部件1140可以响应于与第一存储体组“存储体组0”和第三存储体组“存储体组2”相关的读取/写入命令CMD_WR[0,2]来控制数 据的传送。另外，数据传递部件1150响应于与第二存储体组“存储体组1”和第四存储体组“存储体组3”相关的读取/写入命令CMD_WR[1,3]而控制数据的传送。 

源极电压生成部件1160和1170向在每一个存储体中包括的多个STT-MRAM单元的源极线施加电压。虽然在图10A中未示出，但是可以通过多个单元或多个存储体来共享源极线，或者可以通过多个存储体组来共享源极线。替代地，多个源极线可以彼此电断开，并且可以相应地连接到不同的存储体或不同的存储体组。 

源极电压生成部件1160和1170的每一个向一个或多个存储体组施加源极电压。图10A图示下述情况：其中，通过在半导体存储器装置1100中包括的源极电压生成部件1160和1170来生成源极电压。替代地，可以从外部来源通过独立的电源板PAD来施加源极电压。 

在图10A中，限定了包括一个或多个存储体的存储体组。然而，本发明思想不限于此。例如，半导体存储器装置1100可以包括一个或多个MRAM芯片，并且可以使用作为被输入相同的命令、相同的存储体地址和相同的地址的MRAM芯片的组合的等级RANK。可以基于芯片选择信号CS来对等级(RANK)分类。另外，可以将单个MRAM芯片定义为两个或更多的等级RANK。 

图10B示出根据本发明思想的各个实施例的存储体组和源极线的布置。如在图10B的图(a)中所示，半导体存储器装置1100包括多个存储体组1101至1104，所述多个存储体组1101至1104连接到公共的源极线SL，并且接收源极电压。半导体存储器装置1100可以包括被存储体组1101至1104共享的源极电压生成部件1161。 

图10(B)的图(b)示出下述情况：其中，第一存储体组1101和第三存储体组1102相应地连接到第一源极线SL0和第二源极线SL1。例如， 第一存储体组1101连接到第一源极线SL0，并且第三存储体组1102连接到第二源极线SL1。当第一源极线SL0和第二源极线SL1彼此分离时，可以分离地布置用于施加源极线的源极电压生成部件。例如，如图10B的图(b)中所示，可以从第一源极电压生成部件1162和第二源极电压生成部件1163相应地向第一SL0和第二源极线SL1施加源极电压。 

图11是根据本发明思想的一个实施例的、作为图10A的存储体的示例的存储体1200的框图。存储体指的是独立地操作以便半导体存储器装置高速执行操作的一组存储器单元。在单个存储体中的存储器单元可以共享数据总线，并且/或者可以共享地址和控制信号线。另外，存储体可以包括一个或多个存储区。 

参见图11，可以通过用于选择字线的行解码器1210和用于选择位线的列解码器1220来选择在存储体1200中的存储器单元。存储体1200可以包括多个存储区，诸如第一存储区1230、第二存储区1240和第三存储区1250。例如第一存储区1230的每一个存储区可以包括：包括STT-MRAM单元的单元阵列1231；局部写入驱动器1232，用于响应于写入命令而在STT-MRAM单元上写入数据；以及，局部感测放大器1233，用于响应于读取命令而感测/检测在STT-MRAM单元中存储的数据。在局部输入/输出线LIO和全局输入/输出线GIO之间连接局部写入驱动器1232和局部感测放大器1233。 

行解码器1210和列解码器1220可以被布置成对应于相应的存储体，或者可以被相应地布置在图10A中所示的存储体组中。例如，行解码器1210可以被布置成对应于在单个存储体组中包括的多个存储体，并且列解码器1220可以被在单个存储体组中包括的多个存储体共享。 

图12是根据本发明思想的一个实施例的、图10A的半导体存储器 装置1100的半导体芯片1300的框图。参见图12，半导体芯片1300包括16个存储体“存储体0”至“存储体15”。该16个存储体“存储体0”至“存储体15”的每一个包括单元阵列(未示出)，该单元阵列包括多个STT-MRAM单元。 

在单个存储体组中包括共享全局线的四个存储体。例如，第一存储体组“存储体组0”包括第一存储体“存储体0”至第四存储体“存储体3”，第二存储体组“存储体组1”包括第五存储体“存储体4”至第八存储体“存储体7”，第三存储体组“存储体组2”包括第九存储体“存储体8”至第十二存储体“存储体11”，并且第四存储体组“存储体组3”包括第十三存储体“存储体12”至第十六存储体“存储体15”。 

存储体组“存储体组0”至“存储体组3”可以作为独立的存储装置操作。因此，可以相应地对于存储体组“存储体组0”至“存储体组3”布置数据输入/输出电路或控制电路等。 

外围区域“外围”位于半导体芯片1300的中间部分中的长边方向上。在外围区域“外围”中布置了多个焊盘，用于输入和输出用于对于存储体“存储体0”至“存储体15”执行存储器操作的信号。该焊盘是用于在半导体存储器装置1100和外部控制器之间传递控制信号与输入和输出数据的通道。可以在半导体芯片1300的边缘区域上布置多个焊盘。在图12中，彼此垂直地布置外围区域“外围”的焊盘和边缘区域的焊盘。然而，本发明思想的实施例不限于此，并且可以以多种不同方式来改变焊盘的布置。 

图13是根据本发明思想的另一个实施例的半导体存储器装置1400的框图。参见图13，半导体存储器装置1400包括地址缓冲器1410、命令解码器1420、模式寄存器集1430、控制电路1440、存储体解码器1450、源极电压生成部件1460、多个存储体组“存储体组0”至“存 储体组3”、数据脉冲控制器1470和数据输入/输出部件1480。 

存储体组“存储体组0”至“存储体组3”的访问操作具有作为在应用列地址后的延迟时间的列地址至列地址延迟(tCCD)。例如，当tCCD被设置为两个块(2CK)时，传送用于对于存储体组的访问的命令，并且然后，在两个时钟(2CK)后传送用于访问下一个存储体组的命令。即，半导体存储器装置1400被设置成以与两个时钟(2CK)相对应的频率处理输入命令CMD。在传送用于访问存储体组的命令后，执行对于所选择的存储体的访问。数据信号DQ具有两个时钟(2CK)的脉冲。在访问所选择的存储体后，可以访问相同存储体组或不同的存储体组。 

在该情况下，tCCD被分类为：tCCDL，用于访问所选择的存储体组并且然后访问相同存储体组；和tCCDS，用于访问所选择的存储体组，并且接下来访问不同的存储体组。tCCDL大于或等于tCCDS。tCCDL根据频率而变化，并且tCCDS不改变。当操作频率增大时，可以增大tCCDL。可以在具有tCCDL或tCCDS的时钟周期处输入用于访问存储体的命令。在该情况下，可以根据模式寄存器集1430的值来不同地设置tCCDL和tCCDS。 

模式寄存器集1430包括模式寄存器，用于存储关于存储器操作的模式数据。模式寄存器集1430响应于从地址缓冲器1410接收到的模式地址MA和从命令解码器1420接收到的命令信号CMD而向控制电路1440传送模式控制信号CCDL。控制电路1440通过使用模式控制信号CCDL、存储体地址(或存储体组地址)和解码的存储体地址(BA)来生成tCCDL控制信号CTRL，并且向数据脉冲控制器1470提供tCCDL控制信号CTRL。 

数据脉冲控制器1470响应于tCCDL控制信号CTRL和tCCDL信息tCCDL_info的至少一个来生成脉冲宽度控制信号。可以从模式寄存器集1430提供tCCDL信息tCCDL_info。该脉冲宽度控制信号被提供 到数据输入/输出部件1480，并且控制用于激活数据输入/输出部件1480的数据传输的时间。即，可以通过经由来自数据脉冲控制器1470的脉冲宽度控制信号来调整用于激活数据输入/输出部件1480的数据传输的时间上的点来调整用于访问在相同存储体组中的存储体的间隔。 

图14是根据本发明思想的一个实施例的、在图13中所示的模式寄存器集1430的图。 

参见图14，模式寄存器集1430包括与地址相对应的模式寄存器。模式寄存器集1430存储用于设置与存储器操作相关的模式的模式数据。 

与模式地址A11和A10相对应的模式寄存器集1430存储关于在相同存储体组中的存储体之间的访问间隔的信息。可以预先设置在存储体组之间的访问间隔，并且可以将命令的输入周期设置成等于在存储体组之间的访问间隔。即，命令的输入周期被设置成最小值tCK，并且改变在存储体组中的存储体之间的访问间隔tCCDL，以便防止在访问性能上的降低。 

如图14中所示，与模式地址A11和A10相对应的在模式寄存器集1430中存储的模式数据是‘00’和‘01’，tCCDL与tCCDS相同。当将tCCDS固定到两个时钟(2CK)时，tCCDL具有与两个时钟(2CK)相对应的值。在该情况下，可以以与两个时钟(2CK)相对应的频率来输入从外部资源提供的用于访问相同存储体组的命令。 

当与模式地址A11和A10相对应的在模式寄存器集1430中存储的模式数据是‘10’时，tCCDL具有与四个时钟(4CK)相对应的值。在此，可以以与四个时钟(4CK)相对应的频率来输入从外部来源提供的用于访问相同存储体组的命令。在该情况下，在输入用于访问相同存储体组的命令之前，可以以与两个时钟(2CK)相对应的频率来输入用于访 问不同存储体组的命令。 

当与模式地址A11和A10相对应的在模式寄存器集1430中存储的模式数据是‘11’时，tCCDL具有与三个时钟(3CK)相对应的值。在此，可以以与三个时钟(3CK)相对应的频率来输入从外部来源提供的用于访问相同存储体组的命令。在该情况下，在输入用于访问相同存储体组的命令之前，可以以与两个时钟(2CK)相对应的频率来输入用于访问不同存储体组的命令。 

与模式地址A11和A10相对应的在模式寄存器集1430中存储的模式数据可以被设置为不同的值。可以向控制电路1440提供与模式地址A11和A10相对应的在模式寄存器集1430中存储的模式数据。 

图15至17是根据本发明思想的一个实施例的、根据图13的tCCDL的设定值向存储体输入的命令的时序图。在该情况下，假定半导体存储器装置包括第一存储体组“存储体组0”至第四存储体组“存储体组3”，第一存储体组“存储体组0”包括第一存储体“存储体0”和第二存储体“存储体1”，第二存储体组“存储体组1”包括第三存储体“存储体2”和第四存储体“存储体3”，第三存储体组“存储体组2”包括第五存储体“存储体4”和第六存储体“存储体5”，并且第四存储体组“存储体组3”包括第七存储体“存储体6”和第八存储体“存储体7”。 

tCCDL从两个时钟(2CK)向四个时钟(4CK)变化，并且可以被设置成随着操作频率增大而增大。tCCDS可以被固定到两个时钟(2CK)。该情况仅是示例，并且因此，可以以多种不同方式来设置tCCDL和tCCDS。例如，存储体组可以包括四个或更多的存储体，并且tCCDL可以在更宽的范围内变化。 

图15示出其中tCCDL是两个时钟(2CK)的情况。当tCCDL是两 个时钟(2CK)时，可以以与两个时钟(2CK)相对应的频率来输入用于访问相同存储体组的命令。图16示出其中tCCDL是三个时钟(3CK)的情况。当tCCDL是三个时钟(3CK)时，可以以与三个时钟(3CK)相对应的频率来输入用于访问相同存储体组的命令。图17示出其中tCCDL是四个时钟(4CK)的情况。当tCCDL是四个时钟(4CK)时，可以以与四个时钟(4CK)相对应的频率输入用于访问相同存储体组的命令。在图15至17中通过示例示出的命令每一个是列地址选通(CAS)信号。 

参见图15，输入用于访问第一存储体组“存储体组0”的第一存储体“存储体0”的命令。执行访问第一存储体组“存储体组0”的第一存储体“存储体0”，并且在两个时钟(2CK)过去后，输入用于执行访问相同存储体组、即第一存储体组“存储体组0”的第二存储体“存储体1”的命令。即，以与两个时钟(2CK)相对应的频率输入用于访问相同存储体组的命令。 

执行访问第一存储体组“存储体组0”的第二存储体“存储体1”，并且在两个时钟(2CK)过去后，输入用于访问不同存储体组、即第二存储体组“存储体组1”的第三存储体“存储体2”的命令。即，以与两个时钟(2CK)相对应的频率来输入用于访问不同存储体组的命令。 

参见图16，输入用于访问第一存储体组“存储体组0”的第一存储体“存储体0”的命令。执行访问第一存储体组“存储体组0”的第一存储体“存储体0”，并且在三个时钟(3CK)过去后，输入用于访问相同存储体组、即，第一存储体组“存储体组0”的第二存储体“存储体1”的命令。然后，输入用于访问不同存储体组的命令。tCCDS被固定到两个时钟(2CK)。因此，执行对于第一存储体组“存储体组0”的访问，并且在两个时钟(2CK)过去后，输入用于访问不同存储体组、即第二存储体组(存储体组1)的第三存储体“存储体2”的命令。然后，可以以与三个时钟(3CK)相对应的频率来输入用于相同存储体组的命令，并且可以以与两个时钟(2CK)相对应的频率来输入用于不同存储体 组的命令。 

参见图17，tCCDL是四个时钟(4CK)，并且tCCDS是两个时钟(2CK)。即，tCCDL是tCCDS的两倍。在该情况下，在输入用于访问第一存储体组“存储体组0”的第一存储体“存储体0”的命令后，在输入用于访问相同存储体组、即第一存储体组“存储体组0”的第二存储体“存储体1”的命令之前，可以输入用于访问不同存储体组、即第二存储体组“存储体组1”的第三存储体“存储体2”的命令。由于tCCDS是两个时钟(2CK)，所以以与两个时钟(2CK)相对应的频率来输入用于访问第二存储体组“存储体组1”的第三存储体“存储体2”的命令。 

然后，以与四个时钟(4CK)相对应的频率来输入用于访问相同存储体组的命令，并且以与两个时钟(2CK)相对应的频率来输入用于访问不同存储体组的命令。另外，在输入用于访问相同存储体组的命令之前，可以输入用于访问不同存储体组的命令。 

图18至26是根据本发明思想的多个实施例的、其中半导体存储器装置包括多个存储体的示例的平面图。图18至20示出根据存储体的数目的各种存储体布置以及解码器行和列解码器的方向。图21至24示出基于划分存储体结构的各种存储体布置。图25和26示出其中在存储体中使用解码器中继器的情况。 

参见图18，半导体芯片2000包括八个存储体“存储体A”至“存储体H”。该八个存储体“存储体A”至“存储体H”的每一个包括单元阵列(未示出)，该单元阵列包括多个STT-MRAM单元。相应地与该八个存储体“存储体A”至“存储体H”相邻地布置行解码器2020和列解码器2030。 

可以在半导体芯片200的短边方向上布置行解码器2020，并且可以在半导体芯片200的长边方向上布置列解码器2030。另外，可以彼 此相邻地部署相应地向两个相邻存储体指配的行解码器2020的两个，以便共享控制线(未示出)。 

在半导体芯片2000的中间部分中在长边方向上定位外围区域2040。在外围区域2040中部署了多个焊盘2041，用于输入和输出信号，该信号用于对于存储体“存储体A”至“存储体H”执行存储器操作。焊盘2041是用于在半导体芯片2000和外部控制器之间传递控制信号以及输入和输出数据的通道。另外，可以在半导体芯片2000的边缘区域上布置多个焊盘。在图18中，彼此垂直地布置外围区域2040的焊盘和边缘区域的焊盘。然而，可以以多种不同的方式来改变焊盘的布置。 

参见图19，半导体芯片2100具有与图18的半导体芯片2000的结构类似的结构。然而，在图19中，在半导体芯片2100的长边方向上布置行解码器2120，并且在半导体芯片2100的短边方向上布置列解码器2130。另外，可以彼此相邻地部署相应地向两个相邻存储体指配的列解码器2130的两个，以便共享控制线(未示出)。 

参见图20，半导体芯片2200包括四个存储体“存储体A”至“存储体D”。四个存储体“存储体A”至“存储体D”的每个包括单元阵列(未示出)，该单元阵列包括多个STT-MRAM单元。相应地与四个存储体“存储体A”至“存储体D”相邻地布置行解码器2220和列解码器2230。 

可以在半导体电平2200的短边方向上布置行解码器2220，并且可以在半导体芯片2200的长边方向上布置列解码器2230。另外，可以彼此相邻地部署相应地向两个相邻存储体指配的行解码器2220的两个，以便共享控制线(未示出)。 

虽然未示出，但是半导体芯片的存储器存储体的数目可以是10个 或更多以及4个和8个。 

图21至24B示出基于划分存储体结构的各种存储体布置。随着存储器的集成度的增大，在单个存储体中包括的存储器单元的数目增大。因此，即使在单个存储体中，可以根据在存储器单元和输入/输出(DQ)焊盘之间的距离来生成在输入和输出之间的时间差。为了克服这一点，在划分存储体结构中，将单个存储体划分为组，并且散布该组。即，将单个存储体划分为DQ组，并且在各个区域中散布和排列该组。在该情况下，在半导体芯片中包括的存储体的数目可以是4、8或16等。 

参见图21，半导体芯片2300可以包括四个存储体“存储体A”至“存储体D”。将四个存储体“存储体A”至“存储体D”的每一个划分为两个组。例如，将存储体“存储体A”划分为两组2311和2312，将存储体“存储体C”划分为两组2331和2332，将存储体“存储体A”的组2311和存储体“存储体C”的组2331部署在一个区域(例如，第一区域)中，并且将存储体“存储体A”的组2312和存储体“存储体C”的组2332部署在另一个区域(例如，第二区域)中。 

可以通过第一DQ组2371向位于第一区域中的组2311和2331输入和从其输出数据。另外，可以通过第二DQ组2372向位于第二区域中的组2312和2332输入和从其输出数据。根据本实施例，通过至少两个存储体(例如，存储体A和存储体C)来共享行解码器2351，并且通过至少两个存储体(例如，存储体A和存储体C)来共享列解码器2361。 

类似地，在作为图21的左下区域的第三区域中部署从存储体“存储体B”划分的组2321和从存储体“存储体D”划分的组2341，并且在作为图21的右下区域的第四区域中部署从存储体“存储体B”划分的另一个组2322和从存储体“存储体D”划分的另一个组2342。可以通过第一DQ组2371向位于第三区域中的组2321和2341输入和从其 输出数据。另外，可以通过第二DQ组2372向位于第四区域中的组2321和2341输入和从其输出数据。 

在半导体芯片2300的短边方向上布置存储体“存储体A”至“存储体D”的行解码器2351、2352、2353和2354。在半导体芯片2300的长边方向上布置存储体“存储体A”至“存储体D”的列解码器2361、2362、2363和2364。 

当将存储体“存储体A”至“存储体D”划分为第一DQ组和第二DQ组并且向存储体“存储体A”至“存储体D”输入和从其输出数据时，可以解决可能因为在写入操作期间的写入电流导致出现的、在STT-MRAM单元的源极线(SL)的不稳定电压电平上的问题。 

图22的半导体芯片2400类似于图21的半导体芯片2300。然而，不像图21的半导体芯片2300的示例那样，可以在半导体电芯片2400的长边方向上布置行解码器Row Dec，并且可以在半导体芯片2400的短边方向上布置列解码器Col Dec。另外，可以将存储体划分为两个或更多的组，并且具体地说，可以在水平方向上划分和部署存储体。 

参见图23，半导体芯片2500包括四个存储体“存储体A”至“存储体D”。可以将四个存储体“存储体A”至“存储体D”的每一个划分为多个组。图23示出其中在垂直方向上将四个存储体“存储体A”至“存储体D”的每一个划分为四个组的情况。详细而言，可以在半导体芯片2500的左上、右上、右下和左下区域(第一区域2510、第二区域2520、第三区域2530和第四区域2540)中布置从存储体“存储体A”至“存储体D”划分的组。另外，可以将DQ焊盘划分和布置为四个组，如下所述。 

可以将存储体“存储体A”至“存储体D”的每一个划分为四个组，并且可以在第一区域2510至第四区域2540中布置所划分的组。 因此，可以在第一区域2510至第四区域2540中布置存储体“存储体A”至“存储体D”的所有组。在外围区域中部署的多个焊盘可以包括第一DQ组2551至第四DQ组2554，用于向第一区域2510至第四区域2540输入和从其输出数据。即，可以散布存储体“存储体A”至“存储体D”的每一个的数据，并且可以通过多个DQ组来输出和输入存储体“存储体A”至“存储体D”的每一个的数据。 

参见图24A，将半导体芯片2600的每一个存储体划分为四个组。例如，可以在水平方向和垂直方向上等分每一个存储体，并且因此，可以将每一个存储体划分为四个组。可以在第一区域2610至第四区域2640中布置所划分的组。例如，在第一区域2610的左上、右上、右下和左下区域中，可以部署存储体“存储体A”至“存储体D”的组。 

图24B示出存储体和源极线的布置的示例。如图24B的图(a)中所示，多个存储体可以相应地连接到不同的源极线。例如，存储体“存储体A”可以连接到第一源极线SL0并且可以接收源极电压，并且存储体“存储体B”可以连接到第二源极线SL1并且可以接收源极电压。当单独地部署源极线时，可以使用单独的源极电压生成部件。例如，第一源极电压生成部件2610可以向第一源极线SL0提供第一源极电压，并且第二源极电压生成部件2620可以向第二源极线SL1提供第二源极电压。因此，可以单独地控制第一源极线SL0和第二源极线SL1。 

图24B的图(b)示出下述情况：其中，在单个区域中部署多个存储体(详细而言，从多个存储体划分的组)，并且通过存储体来共享单个源极线SL。如图24B的图(b)中所示，源极电压生成部件2630被部署成对应于预定区域，并且通过公共源极线SL向存储体“存储体A”至“存储体D”提供源极电压。虽然未示出，但是多个单元区域可以连接到公共源极线，或者可以相应地连接到单独的源极线。 

图25和26是根据本发明思想的实施例的，其中在存储体中使用 解码器中继器的示例的图。随着在存储器的集成度上的增大，在单个存储体中包括的存储器单元的数目增大。在该情况下，解码器的输出性能可能被弱化。因此，可以在存储体的中间部署用于加强解码信号的解码器中继器。 

例如，参见图25，可以在半导体芯片2700的长边方向上在半导体芯片2700中包括的存储体“存储体A”至“存储体D”的中间相应地布置列解码器中继器2710。参见图26，可以在半导体芯片2800的短边方向上在半导体芯片2800中包括的存储体“存储体A”至“存储体D”的中间相应地布置行解码器中继器2810。虽然为示出，但是当行解码器和列解码器的位置颠倒时，行解码器中继器2810和列解码器中继器2710的长边方向和短边方向可以颠倒。 

图27至24是其中两个或更多列选择器连接到每个相应的位线的半导体存储器装置的图。 

为了获得半导体存储器装置的高操作速度，可以使用4比特预取方法以及2比特预取方法，或者可能增大CAS等待时间。在该情况下，作为时钟循环的单位，使用tCK。通常，使用4比特预取方法的存储器在两个时钟(2tCK)期间通过单个数据输入/输出引脚来输入或输出四个数据段。另外，在该4比特预取方法中，因为在两个时钟(2tCK)上激活列选择信号CSL，所以可以在两个时钟(2tCK)期间传送一次命令。因此，在命令之间的最小时间间隔(其被称为tCCD)是两个时钟(2tCK)。然而，考虑到存储器单元的预充电周期，脉冲宽度的最大值可以是1tCK。为了克服这一点，两个或更多的列选择器可以连接到每个相应的位线，以便内部增大列选择信号的脉冲宽度。 

图27是根据本发明思想的一个实施例的半导体存储器装置3100的电路图。参见图27，半导体存储器装置3100包括字线驱动器3110、单元阵列3120、列解码器3130、位线选择器3140与第一局部输入/输 出线LIO A和第二局部输入/输出线LIO B。 

单元阵列3120包括多个存储器单元3121。相应地在多个字线WL0至WLn和多个位线BL0至BLm之间的相交处定位存储器单元3121。存储器单元3121可以是STT-MRAM单元。 

字线驱动器3110输出字线电压以选择字线WL0至WLn的任何一条。列解码器3130响应于从命令解码器输入的CSL启用信号CSLEP、CSL禁用信号CSLDIS和列地址信号Y-ADD来传送列选择信号CSL。基于该列选择信号CSL，从位线BL0至BLm选择一条或多个位线。向在字线WL0至WLn当中的选择的字线和位线BL0至BLm当中的选择的位线之间的相交处定位的存储器单元3121输入和从其输出数据。 

连接到存储器单元3121的位线(例如，第一位线BL0)电连接到在位线选择器3140中包括的列选择器(例如，第一列选择器NA0和第二列选择器NB0)。第一列选择器NA0至NAm和第二列选择器NB0至NBm每一个被体现为晶体管。而且，通过向栅极施加的列选择信号CSL来控制第一列选择器NA0至NAm和第二列选择器NB0至NBm的导通/截止。例如，可以通过从列解码器3130传送的第一列选择信号CSL A0来控制第一列选择器NA0的导通/截止，并且可以通过从列解码器3130传送的第二列选择信号CSL B0来控制第二列选择器NB0的导通/截止。 

第一列选择器NA0至NAm和第二列选择器NB0至NBm相应地连接到第一局部输入/输出线LIO A和第二局部输入/输出线LIO B，以控制数据的输入/输出。例如，当向半导体存储器装置3100输入读取命令“读取CMD”或写入命令CMD并且选择连接到第一位线BL0的存储器单元3121时，可以输入写入数据，或者可以通过连接到第一位线BL0的第一选择器NA0和第二选择器NB0的至少一个来输出写入数据。 

当输入命令的间隔被定义为tCCD时，可以根据间隔tCCD来确定用于在数据的请求或写入期间输入和输出数据的宽度(例如，CSL宽度)。具体地说，当时钟频率增大时，减小CSL宽度，并且因此，限制数据的输入/输出。根据本实施例，每当输入命令时，可以通过选择性地转换第一列选择器NA0和第二列选择器NB0来将列选择信号CSL理想地加倍以获得用于输入和输出数据的足够带宽。 

图28A是根据本发明思想的一个实施例的半导体存储器装置的数据输入/输出路径3200的框图。参见图28A，数据输入/输出路径3200包括用于在存储器单元3201中存储从外部来源输入的数据或向外部输出在存储器单元3201中存储的数据的电路。 

存储器单元3201电连接到位线BLm。位线BLm共同地连接到第一列选择器3210和第二列选择器3220。当导通第一列选择器3210和第二列选择器3220的任何一个时，通过位线BLm来执行读取或写入操作。当响应于第一列选择信号CSL Am而选择第一列选择器3210时，位线BLm、第一局部输入/输出线(Local input/output line)LIO A、第一局部写入驱动器3230、第一读取感测放大器3240和第一全局输入/输出线GIO A彼此电连接。当响应于第二列选择信号CSL Bm而选择第二列选择器3220时，电连接到位线BLm的第二局部输入/输出线LIO B、第二局部写入驱动器3250、第二读取感测放大器3260和第二全局输入/输出线(Global input/output line)GIO B彼此电连接。 

当在存储器单元3201中存储数据时，通过数据输入线WDI来向半导体存储器装置输入数据。然后，全局输入/输出驱动器3270向第一全局输入/输出线GIO A和第二全局输入/输出线GIO B传送数据。第一局部写入驱动器3230响应于第一写入控制信号PWT A而控制在第一全局输入/输出线GIO A和第一局部输入/输出线LIO A之间的电连接。即，当第一局部写入驱动器3230操作时，从第一全局输入/输出线 GIO A向第一局部输入/输出线LIO A传送数据。类似地，第二局部写入驱动器3250响应于第二写入控制信号PWT B而控制在第二全局输入/输出线GIO B和第二局部输入/输出线LIO B之间的电连接。 

当读取数据时，来自存储器单元3201的数据可以经由第一列选择器3210和第一读取感测放大器3240而被提供到全局复用器3280，或者可以经由第二列选择器3220和第二读取感测放大器3260被提供到全局复用器3280。全局复用器3280可以复用所接收到的数据，并且可以通过数据输出线FDO向外部输出所接收到的数据。 

图28B是根据本发明思想的一个实施例的、其中对于多个位线的每个相应的位线布置两个列选择器的情况的电路图。参见图28B，两个列连接器可以连接到位线BL0至BL5的每个。例如，第一位线BL0连接到两个列选择器，其中，通过第一列选择信号CSL A来控制一个列选择器，并且通过第二列选择信号CSL B来控制另一个列选择器。另外，所述第一列选择信号CSL A和第二列选择信号CSL B共同被提供到连接到其他位线的列选择器。 

每当从外部来源输入命令时，交错地激活第一列选择信号CSL A和第二列选择信号CSL B。因此，与所选择的位线无关，当激活第一列选择信号CSL A时，通过第一局部输入/输出线LIO A来传送数据，并且当激活第二列选择信号CSL B时，通过第二局部输入/输出线LIO B来传送数据。下文将描述当连续选择相同位线时可能出现的数据冲突。 

图29是根据本发明思想的一个实施例的半导体存储器装置的输入/输出时序图。参见图27和29，示出当从外部来源向半导体存储器装置输入命令时的数据输入/输出操作。 

当从外部来源输入具有作为地址的第一位线BL0的写入命令W[0] 时，当写入命令W[0]与时钟信号CLK同步时，将CSL启用信号CSLEP激活到逻辑‘高’电平。当也响应于CSL启用信号CSLEP而将第一位线BL0的第一列选择信号CSL A0激活到逻辑‘高’电平时，导通连接到第一位线BL0的第一列选择器NA0。当导通第一列选择器NA0时，当第一位线BL0和第一局部输入/输出线LIO A彼此电连接时，通过第一局部输入/输出线LIO A来向存储器单元3121传送数据。 

根据本实施例，当两个列选择器连接到单个位线时，可以增大第一列选择信号CSL A0的脉冲宽度。因此，在从当激活CSL启用信号CSLEP时起的3CLK直到在激活CSL启用信号CSLEP后3CLK激活CSL禁用信号CSLDIS期间，将第一列选择信号CSL A0激活到逻辑‘高’电平，并且通过第一局部输入/输出线LIO A来传送数据。 

当输入具有作为地址的第一位线BL0的写入命令W[0]时，并且在2CLK过去后，可以输入具有作为地址的第二位线BL1的写入命令W[1]。当写入命令W[1]与时钟信号CLK同步时，将CSL启用信号CSLEP激活到逻辑‘高’电平。当也响应于CSL启用信号CSLEP来将第二位线BL1的第二列选择信号CSL B1激活到逻辑‘高’电平时，导通连接到第二位线BL1的第二列选择器NB1。当导通第二列选择器NB1时，第一位线BL0和第一局部输入/输出线LIO A彼此电连接，并且通过第二局部输入/输出线LIO B来向存储器单元3121传送数据。在该情况下，由于提供两个数据传递路径以对应于单个位线，所以第一列选择信号CSL A0和第二列选择信号CSL B1可以彼此重叠预定时段。 

即，如果单个列选择器连接到单个位线，则列选择信号CSL的脉冲宽度被限制在1至2CLK内。然而，根据本实施例，由于两个列选择器连接到单个位线，所以可以将列选择信号CSL的脉冲宽度增大原始宽度的三倍。因此，可以在保持恒定的操作速度的同时增大存储器的带宽。 

当输入具有作为地址的第二位线BL1的写入命令W[1]时，并且在几个时钟过去后，可以输入具有作为地址的第三位线BL2的读取命令R[2]。读取命令R[2]可以与时钟信号CLK同步，并且将CSL启用信号CSLEP激活到逻辑‘高’电平。当响应于CSL启用信号CSLEP而将第三位线BL2的第一列选择信号CSL A2激活到逻辑‘高’电平时，导通连接到第三位线BL2的第一列选择部件NA2。当导通第一列选择部件NA2时，第三位线BL2和第一局部输入/输出线LIO A彼此电连接，并且通过第一局部输入/输出线LIO A向外部传送在存储器单元3121中存储的数据。 

图30是示出根据本发明思想的一个实施例的、当连续地输入具有相同地址的写入命令时的半导体存储器装置的操作的时序图。 

在参考图29描述的半导体存储器装置中，依序输入和输出具有不同的位线地址的命令。因此，在信号在第一局部输入/输出线LIO A和第二局部输入/输出线LIO B处彼此重叠的同时，可以单独的传送信号。然而，如图30中所示，当连续地输入具有相同的位线地址的写入命令时，如果多个数据段在第一局部输入/输出线LIO A和第二局部输入/输出线LIO B处彼此重叠，则数据冲突可能出现。因此，在该情况下，需要控制列选择信号CSL的脉冲宽度。 

图27和30是在下述时候的半导体存储器装置的操作时序图：从外部来源输入具有作为地址的第一位线BL0的写入命令W[0]，并且然后连续地输入具有作为地址的第二位线BL1的写入命令W[1]。 

当从外部来源输入具有作为地址的第一位线BL0的写入命令W[0]时，写入命令W[0]与时钟信号CLK同步，并且将第一CSL启用信号CSLEP_A激活为逻辑‘高’电平。当第一位线BL0的第一列选择信号CSL A0也被激活到逻辑‘高’电平时，导通连接到第一位线BL0的第 一列选择器NA0。当导通第一列选择器NA0时，第一位线BL0和第一局部输入/输出线LIO A彼此电连接，并且通过第一局部输入/输出线LIO A向存储器单元3121传送数据。第一列选择信号CSL A0的逻辑‘高’电平被保持，直到激活第一CSL禁用信号CSLDIS_A。 

当输入具有作为地址的第一位线BL0的写入命令W[0]时，并且在2CLK过去后，可以输入具有作为地址的第二位线BL1的写入命令W[1]。写入命令W[1]与时钟信号CLK同步，并且，将第二CSL启用信号CSLEP_A激活到逻辑‘高’电平。当也响应于第二CSL启用信号CSLEP_A将第二位线BL1的第二列选择信号CSL B1激活到逻辑‘高’电平时，导通连接到第二位线BL1的第二列选择器NB1。当导通第二列选择器NB1时，第二位线BL1和第二局部输入/输出线LIO B彼此电连接，并且通过第二局部输入/输出线LIO B来向存储器单元3121传送数据。 

当输入具有作为地址的第一位线BL1的写入命令W[1]时，并且在2CLK过去后，可以再一次输入具有作为地址的第二位线BL1的写入命令W[1]。写入命令W[1]可以与时钟信号CLK同步，并且将第一CSL启用信号CSLEP_A激活到逻辑‘高’电平。在写入操作期间，最后输入的数据是重要的。因此，在导通第一列选择器NA1前，需要导通第二列选择器NB1。为此，将第二CSL禁用信号CSLDIS_B激活到逻辑‘高’电平，并且第二列选择信号CSL B1响应于第二CSL禁用信号CSLDIS_B而进入逻辑‘低’电平。 

第二列选择器NB1截止，并且第一列选择器NA1导通。因此，第二位线BL1和第一局部输入/输出线LIO A彼此电连接，并且通过第一局部输入/输出线LIO A来向存储器单元3121传送数据。 

图31是示出根据本发明的一个实施例、当连续输入具有相同地址的读取命令时的半导体存储器装置的操作的时序图。当连续输入具有 相同地址的读取命令时，从存储器单元读取的数据响应于第一读取命令而被传送和存储在外围区域“外围”中。然后，当再一次输入具有相同地址的读取命令时，可以向外部输出在外围区域“外围”中预先存储的数据。 

参见图27和31，当输入具有作为地址的第一位线BL0的第一读取命令R[0]时，第一读取命令R[0]与时钟信号CLK同步，并且将第一CSL启用信号CSLEP_A激活到逻辑‘高’电平。当也响应于第一CSL启用信号CSLEP_A将第一位线BL0的第一列选择信号CSL A0激活到逻辑‘高’电平时，导通连接到第一位线BL0的第一列选择器NA0。在该情况下，保持第一列选择信号CSL A0的逻辑‘高’电平，直到激活第一CSL禁用信号CSLDIS_A。当导通第一列选择器NA0时，第一位线BL0和第一局部输入/输出线LIO A彼此电连接，并且通过数据输出线FDO来传送在存储器单元3121中存储的数据。 

当输入具有作为地址的第一位线BL0的第一读取命令R[0]时，并且在2CLK过去后，可以再一次输入具有作为地址的与第一读取命令R[0]的位线相同的位线的第二读取命令R[0]。然而，在该情况下，不激活第二CSL启用信号CSLEP_B。因此，不激活第二列选择信号CSL B0，并且保持第二列选择器NB0的截止状态。相反，在位于第一局部输入/输出线LIO A和数据输出线FDO之间的外围区域中存储的数据响应于第二读取命令R[0]通过数据输出线FDO被传送到外部。 

图32是根据本发明思想的另一个实施例的半导体存储器装置的框图。根据本实施例的半导体存储器装置可以包括列解码器3600、行解码器3700和存储体3800。存储体3800包括多个存储区3810、3820和3830。 

存储区3810、3820和3830的每一个包括：包括多个存储器单元的存储器单元区域3831、第一局部输入/输出线LIO A和第二局部输入 /输出线LIO B、第一局部写入驱动器3832、第一局部感测放大器3833、第二局部写入驱动器3834和第二局部感测放大器3835。 

存储器单元区域3831的位线BL0至BLM相应地电连接到第一列选择器NA和第二列选择器NB。例如，第一位线BL0连接到第一列选择器NA0和第二列选择器NB0。当列解码器3600施加第一列选择信号CSL A0时，导通第一列选择器NA0，并且通过第一局部输入/输出线LIO A来输入和输出在存储器单元中存储的数据。在该情况下，在写入操作期间，通过第一写入驱动器3832来输入数据，并且在读取操作期间，通过第一局部感测放大器3833来输出数据。 

当列解码器3600施加用于选择第二列选择信号CSL B0的信号时，导通第二列选择器NB0，并且通过第二局部输入/输出线LIO B来输入和输出在存储器单元中存储的数据。在该情况下，在写入操作期间，通过第二局部写入驱动器3834来输入数据，并且在读取操作期间，通过第二局部感测放大器3835来输出数据。 

在存储区3810、3820和3830中，第一局部输入/输出线LIO A电连接到第一全局输入/输出线GIO A，并且第二局部输入/输出线LIO B电连接到第二全局输入/输出线GIO B。 

第一全局输入/输出线GIO A和第二全局输入/输出线GIO B相应地连接到全局输入/输出驱动器3840和全局复用器3850。全局输入/输出驱动器3840通过数据输入线WDI来接收数据，并且全局复用器3850通过数据输出线FDO来输出数据。 

图33是示出根据本发明思想的另一个实施例的、当连续输入读取命令时的半导体存储器装置的操作的时序图。图27、32和33示出当从外部来源向半导体存储器装置输入命令时的数据的输入/输出路径。 

参见图33，当从外部来源输入具有作为地址的第一位线BL0的读取命令R[0]时，读取命令R[0]与时钟信号CLK同步，并且将CSL启用信号CSLEP激活到逻辑‘高’电平。当也响应于CSL启用信号CSLEP将第一位线BL0的第一列选择信号CSL A0激活到逻辑‘高’电平时，导通连接到第一位线BL0的第一列选择器NA0。当导通第一列选择器NA0时，第一位线BL0和第一局部输入/输出线LIO A彼此电连接，并且通过第一局部输入/输出线LIO A来向存储器单元3121传送数据。 

当输入具有作为地址的第一位线BL0的读取命令R[0]时，并且在2CLK过去后，可以输入具有地址的第二位线BL1的读取命令R[1]。读取命令R[1]可以与时钟信号CLK同步，并且将CSL启用信号CSLEP激活到逻辑‘高’电平。当响应于CSL启用信号CSLEP也将第二位线BL1的第二列选择信号CSL B1激活到逻辑‘高’电平时，导通连接到第二位线BL1的第二列选择器NB1。当导通第二列选择器NB1时，第二位线BL1和第二局部输入/输出线LIO B彼此电连接，并且通过第二局部输入/输出线LIO B向存储器单元3121传送数据。在该情况下，信号可能在第一局部输入/输出线LIO A和第二局部输入/输出线LIO B处彼此重叠预定时段。 

当输入具有作为地址的第二位线BL1的读取命令R[1]时，并且在2CLK过去后，可以输入具有作为地址的第三位线BL2的读取命令R[2]。读取命令R[2]可以与时钟信号CLK同步，并且将CSL启用信号CSLEP激活到逻辑‘高’电平。当响应于CSL启用信号CSLEP将第三位线BL2的第一列选择信号CSL A2激活到逻辑‘高’电平时，导通连接到第三位线BL2的第一列选择部件NA2。当导通第一列选择部件NA2时，第三位线BL2和第一局部输入/输出线LIO A彼此电连接，并且通过第一局部输入/输出线LIO A来向外部传送在存储器单元3121中存储的数据。在该情况下，信号可能在第一局部输入/输出线LIO A和第二局部输入/输出线LIO B处彼此重叠预定时段。 

从存储区3810、3820和3830读取的数据通过第一全局输入/输出线GIO A和第二全局输入/输出线GIO B被传送到全局复用器3850，第一全局输入/输出线GIO A和第二全局输入/输出线GIO B电连接到第一局部输入/输出线LIO A和第二局部输入/输出线LIO B处。全局复用器3850通过第一全局输入/输出线GIO A和第二全局输入/输出线GIO B来接收数据，并且响应于第一读取控制信号FRP A和第二读取控制信号FRP B来选择性地输出数据。每当激活第一读取控制信号FRP A和第二读取控制信号FRP B时，向数据输出线FDO串行输出数据。在该情况下，输出数据的间隔是tCCD。 

图34是示出根据本发明思想的另一个实施例的、当连续输入写入命令时的半导体存储器装置的操作的时序图。参见图27、32和34，在该半导体存储器装置中，可以以2CLK的间隔来依序输入具有作为地址的第一位线BL0的写入命令W[0]、具有作为地址的第二位线BL1的写入命令W[1]和具有作为地址的第三位线BL2的写入命令W[2]。写入命令W[0]、W[1]和W[2]与时钟信号CLK同步，并且通过数据输入线WDI向全局输入/输出驱动器3840输入在存储器单元3121中存储的数据。 

连接到全局输入/输出驱动器3840的第一局部写入驱动器3832响应于第一写入控制信号PWT A而通过第一全局输入/输出线GIO A而向第一局部输入/输出线LIO A传送第一数据。当将CSL启用信号CSLEP激活到逻辑‘高’电平时，响应于CSL启用信号CSLEP也将第一位线BL0的第一列选择信号CSL A0激活到逻辑‘高’电平。另外，导通连接到第一位线BL0的第一列选择器NA0。当导通第一列选择器NA0时，第一位线BL0和第一局部输入/输出线LIO A彼此电连接，并且通过第一局部输入/输出线LIO A向存储器单元3121传送数据。 

然后，连接到全局输入/输出驱动器3840的第二局部写入驱动器3834响应于第二写入控制信号PWT B通过第二全局输入/输出线GIO  B向第二局部输入/输出线LIO B传送第二数据。当将CSL启用信号CSLEP激活到逻辑‘高’电平时，响应于CSL启用信号CSLEP也将第二位线BL1的第二列选择信号CSL B1激活到逻辑‘高’电平。响应于第二列选择信号CSL B1来导通连接到第二位线BL1的第二列选择器NB1。当导通第二列选择器NB1时，第二位线BL1和第二局部输入/输出线LIO B彼此电连接，并且通过第二局部输入/输出线LIO B向存储器单元3121传送数据。 

然后，连接到全局输入/输出驱动器3840的第一局部写入驱动器3832响应于第一写入控制信号PWT A而通过第一全局输入/输出线GIO A向第一局部输入/输出线LIO A传送第三数据。当将CSL启用信号CSLEP激活到逻辑‘高’电平时，响应于CSL启用信号CSLEP也将第三位线BL2的第一列选择信号CSL A2激活到逻辑‘高’电平。响应于第一列选择信号CSL A2来导通连接到第三位线BL2的第一列选择部件NA2。当导通第一列选择部件NA2时，第三位线BL2和第一局部输入/输出线LIO A彼此电连接，并且通过第一局部输入/输出线LIO A向存储器单元3121传送数据。 

图35至44是用于解释根据本发明思想的一个实施例的、包括STT-MRAM单元的半导体存储器装置的数据掩蔽操作的图。 

图35和36是从外部来源输入以便执行数据掩蔽操作的信号的时序图。在图1的半导体存储器系统100中，存储器控制器110向存储器装置120传送命令信号CMD、时钟信号CLK和地址信号ADD，或者与存储器装置120进行通信以传送和接收数据“数据”。 

图35是示出根据本发明思想的一个实施例的数据掩蔽操作的时序图。参见图35，半导体存储器装置120可以另外通过数据掩蔽(data masking)DM引脚从存储器控制器110接收数据掩蔽信号DM。当在时钟信号CLK的上升沿处输入写入命令时，激活数据选通信号DQS。另 外，响应于数据选用信号DQ来输入数据DA。在该情况下，经由突发操作来连续输入8个数据段DQ0至DQ7。接收以与输入数据掩蔽信号DM的速度相同的速度切换的数据掩蔽信号DM。当输入进行掩蔽的数据时，将数据掩蔽信号DM激活到逻辑‘高’电平。例如，当输入第一写入命令时，由于在当输入第三数据DQ2和第七数据DQ6时的时间点处将数据掩蔽信号DM激活到逻辑‘高’电平，所以不在存储器装置120中写入第三数据DQ2和第七数据DQ6。 

图36是示出根据本发明思想的另一个实施例的数据掩蔽操作的时序图。参见图36，存储器装置120可以不进一步包括数据掩蔽引脚DM Pin，并且可以使用原始地址引脚ADD Pin以便执行数据掩蔽操作。在从存储器控制器110输入写入命令CDM和进行写入的地址ADD时，响应于数据选通信号DQ来输入数据DQ。在该情况下，经由突发操作来连续地输入8个数据段DQ0至DQ7。当输入数据DQ0至DQ7时，存储器装置120可以通过地址引脚ADD Pin从存储器控制器110接收用于掩蔽数据的掩蔽信号DM。例如，当输入第一写入命令时，如果通过地址引脚ADD Pin输入用于掩蔽第二数据DQ1和第六数据DQ5的信号DM[2,6]，则不在存储器装置120中写入第二数据DQ1和第六数据DQ5。 

图37是根据本发明思想的一个实施例的半导体存储器装置4300的框图。半导体存储器装置4300包括命令解码器4310、地址缓冲器4320、行解码器4330、列解码器4340、包括存储器单元4351的单元阵列4350、写入驱动器/感测放大器4360、输入/输出驱动器部件4370和数据输入/输出部件4380。存储器单元4351可以被体现为STT-MRAM单元。 

半导体存储器装置4300进一步包括数据掩蔽电路4390。数据掩蔽电路4390可以响应于掩蔽信号DM而掩蔽数据，使得可以不在存储器单元中写入至少一段输入数据。在该情况下，例如，为了控制在半 导体存储器装置4300中的掩蔽操作，可以向列解码器4340传送掩蔽控制信号DM_P1，并且可以经由列选择信号CSL(未示出)来掩蔽数据。替代地，向输入/输出驱动器部件4370传送掩蔽控制信号DM_P2，并且可以通过控制数据的输入/输出来掩蔽数据。 

图37示出用于掩蔽数据的上述两个示例。然而，本发明思想不限于此。可以以多种不同方式来改变其中不写入数据的方法。另外，图37示出其中数据掩蔽电路4390输出掩蔽控制信号DM_P1和DM_P2的情况。然而，根据掩蔽数据的替代方法，仅可以输出一个掩蔽控制信号。 

将参考图38至41来详细描述使用列选择信号CSL的数据掩蔽。将参考图42至44来详细描述使用数据的输入/输出的数据掩蔽。 

图38至41相应地是用于解释当经由突发访问来输入和输出数据并且响应于不同的列选择信号而访问数据时掩蔽数据的方法的框图、电路图和时序图。 

图38是根据本发明思想的一个实施例的、包括作为图37的单元阵列4350的示例的单元阵列4410的半导体存储器装置4400的框图。图39是根据本发明思想的一个实施例的图38的子阵列4411的电路板。参见图38和39，半导体存储器装置4400包括单元阵列4410、行解码器4420、列解码器4430和数据掩蔽电路4440。参见图39，单元阵列4410包括多个子阵列4411。子阵列4411的每一个可以包括多个STT-MRAM单元4411_1。子阵列4411的每一个可以包括多个STT-MRAM单元4411_1。子阵列4411的数据路径共享局部输入/输出线LIO。在位线BL0至BL<n-1>的端部部署用于控制在位线BL0至BL<n-1>和局部输入/输出线LIO之间的电连接的列选择器。通过列选择线CSL0至CSL<n-1>来施加作为列选择器的栅极电压的列选择信号。 

在该情况下，突发访问是其中在存储器中将数据与时钟信号同步并且连续地输入和输出数据的方法。当在时钟信号的上升沿处输入激活命令ACT_CMD和行地址时，存储器进入激活状态，并且响应于行地址来选择字线。然后，关于下一个时钟信号，当输入写入命令“写入CMD”并且输入列地址时，执行突发访问。即，在一个或多个时钟过去后，当输入列地址的数量增大1时，连续地输入和输出数据。 

向回参见图38，在数据写入操作期间，数据掩蔽电路4440输出突发掩蔽信号DMB T0至DMB T7。经由一个或多个逻辑装置(例如，“与非(NAND)”门和反相器)对于突发掩蔽信号DMB T0至DMB T7和CSL启用信号CSLEN执行逻辑运算。列选择信号CSL T1至CSL T8被作为该逻辑运算的结果生成，并且被提供到列解码器4430。因此，与进行掩蔽的突发数据相对应的列选择信号CSL T1至CSL T8的至少一个被激活，使得可以在单元阵列4410中选择性地写入数据。 

参见图40，当输入写入命令“写入CMD”时，连续地输入8个数据段“数据0”至“数据7”，并且然后，将CSL启用信号CSLEN激活到逻辑‘高’电平。可以根据对应的列地址将连续输入的数据段提供到单元阵列4410。通过响应于突发掩蔽信号DMB而停用列选择信号CSL来掩蔽数据段“数据0”至“数据7”的一些。例如，响应于第二突发掩蔽信号DMB T1来停用第二列选择信号CSL T1，并且因此，掩蔽与第二列选择信号CSL T1相对应的数据(例如，“数据1”)使得不在单元阵列4410中写入数据。 

图41是示出根据本发明思想的一个实施例的、当将多个列选择器(例如，两个列选择器)布置成对应于单个位线时的数据掩蔽操作的时序图。参见图37和41，每当从外部来源输入命令时，交错地激活用于操作第一列选择器的第一列选择信号CSL A0至CSL A7和用于操作第二列选择器的第二列选择信号CSL B0至CSL B7。 

当输入写入命令“写入CMD”时，经由突发操作而连续地输入8个数据段，并且然后，将第一CSL启用信号CSLEN A激活到逻辑‘高’电平。可以根据对应的列地址将连续地输入的多个数据段提供到单元阵列4410。通过响应于突发掩蔽信号DMB而停用列选择信号CSL A来掩蔽多个数据段的一些。例如，响应于第二突发掩蔽信号DMB A1来停用第一列选择信号CSL A1，并且因此，掩蔽与第一列选择信号CSL A1相对应的数据，使得不在单元阵列4410中写入数据。 

然后，当输入写入命令“写入CMD”时，经由突发操作而连续地输入8个数据段“数据0”至“数据7”，并且然后，将第二CSL启用信号CSLEN B激活到逻辑‘高’电平。通过响应于突发掩蔽信号DMBB来停用列选择信号CSL A而掩蔽数据段“数据0”至“数据7”的一些。例如，响应于突发掩蔽信号DMB B7来停用第二列选择信号CSL B7，并且因此，掩蔽与第二列选择信号CSL B7相对应的数据，使得不在单元阵列4410中写入数据。 

图42至44是用于解释根据本发明思想的多个实施例的、其中当经由突发访问来输入和输出数据时基于相同列选择信号而访问与突发相对应的数据的情况的数据掩蔽方法的框图和电路图。 

图42是根据本发明思想的另一个实施例的半导体存储器装置4800的框图。图43是根据本发明思想的一个实施例的、图42的子阵列4811的电路图。图44是根据本发明思想的一个实施例的、图42的全局输入/输出驱动/感测放大器4830的电路图。 

参见图42，半导体存储器装置4800可以包括单元阵列4810、行解码器4820和全局输入/输出驱动/感测放大器4830。单元阵列4810包括多个子阵列4811。参见图43，子阵列4811可以包括多个STT-MRAM单元4811_1。来自子阵列4811的位线中的多个位线(例如， 8条位线)可以共享单个列选择信号CSL。例如，该8条位线BL0至BL7可以共享列选择信号CSL<0>。共享列选择信号CSL<0>的位线BL0至BL7可以连接到不同的局部输入/输出线LIO<0:7>。 

即，当经由突发访问来输入和输出数据时，如果基于相同列选择信号来访问突发数据，则可以通过使用列选择信号CSL而未掩蔽多个数据段的一些。因此，在该情况下，可以通过控制连接到进行掩蔽的数据的列地址的全局输入/输出驱动/感测放大器4830而不写入该数据。 

参见图42至44，在数据写入操作期间，数据掩蔽电路4840响应于掩蔽信号DM而输出突发掩蔽信号DMB T0至DMB T7。然后，向数据写入路径提供突发掩蔽信号DMB t1至DMB t7。经由突发数据DQ0_t0至DQ0_t7和一个或多个逻辑装置(例如，与非门和反相器)来对于突发掩蔽信号DMB t1至DMB t7执行逻辑运算。因此，通过关断进行掩蔽的突发数据的全局输入/输出驱动器的数据路径来选择性地在单元阵列4810中写入数据。 

图45至47是用于解释根据本发明思想的一个实施例的、在包括STT-MRAM单元的半导体存储器装置5100中使用的掉电模式的图。图45是根据本发明思想的一个实施例的、使用掉电模式的半导体存储器装置5100的框图。参见图45，半导体存储器装置5100可以通过使用电源电压VDD和地电压VSS来操作，并且可以包括用于感测在某个时间点的掉电模式的掉电感测电路5110和其功率通过使用掉电模式被调整的电路块5120。电路块5120可以包括作为包括存储器单元的单元阵列区域的第一区域5121和包括外围电路和功率调整电路的第二区域5122。 

虽然包括STT-MRAM单元的半导体存储器装置5100进入掉电模式，但是因为非易失性属性而保留所存储的数据。因此，第一区域5121可以容易地进入掉电模式，并且可以在没有所存储的数据的损失的情 况下降低功耗。 

半导体存储器装置5100可以通过从外部来源施加的命令的组合或经由诸如CKE引脚的外部引脚接收到的信号来进入或退出掉电模式。替代地，半导体存储器装置5100可以当与预定时段相对应的空闲时间过去时进入或退出掉电模式。在该情况下，可以根据掉电模式的电平来改变处于掉电模式的区域。例如，当增大掉电模式的电平时，相对多的电路可以进入掉电模式。另外，当减小掉电模式的电平时，相对少的电路可以进入掉电模式。当增大掉电模式的电平时，第一区域5121和第二区域5122两者可以在掉电模式中操作。当减小掉电模式的电平时，仅第二区域5122可以在掉电模式中操作，或者仅第二区域5122的一些电路可以在掉电模式中操作。 

另外，当半导体存储器装置5100进入掉电模式时，关断电压或者不对于半导体存储器装置5100的一部分执行操作，以便最小化功耗。当半导体存储器装置5100进入掉电模式时，半导体存储器装置5100可以根据半导体存储器装置5100在进入掉电模式之前的操作条件来在不同类型的掉电模式中操作。 

图46、47A、47B和47C是根据本发明思想的一个实施例的掉电操作的时序图。参见图46，在时钟信号CLK的上升沿T0处输入激活命令ACT和行地址。当激活存储器时，如果时钟启用信号CKE被转换为逻辑‘低’电平，则半导体存储器装置5100可以进入第一掉电模式。在该情况下，半导体存储器装置5100可以根据半导体存储器装置5100在进入掉电模式之前的操作状态来进入不同的掉电模式。例如，在半导体存储器装置5100进入掉电模式之前，如果激活半导体存储器装置5100，则仅第二区域5122可以进入掉电模式。 

参见图47A，在时钟信号CLK的上升沿处输入预充电命令“预充电CMD”和行地址。然后，当将时钟启用信号CKE转换为逻辑‘低’ 电平时，半导体存储器装置5100进入第二掉电模式。在该情况下，在半导体存储器装置5100进入第二掉电模式之前，当半导体存储器装置5100在预充电状态中时，第一区域5121和第二区域5122可以进入掉电模式。在该情况下，与仅对应于外围电路的第一掉电模式作比较，可以在第二掉电模式中减小功耗。然而，在第二掉电模式中，从掉电模式退出需要比第一掉电模式更长的时间。 

图47B示出下述情况：其中，半导体存储器装置5100响应于经由在半导体存储器装置5100中包括的特定引脚接收到的信号而进入掉电模式。可以在半导体存储器装置5100中部署用于接收信号Sig_PD的特定引脚，信号Sig_PD指示向掉电模式内的进入。另外，可以从外部控制器(未示出)接收信号Sig_PD，并且可以基于信号Sig_PD来调整向掉电模式内的进入。例如，当接收到具有第一状态的信号Sig_PD时，半导体存储器装置5100可以进入掉电模式。当接收到具有第二状态的信号Sig_PD时，半导体存储器装置5100可以从掉电模式退出。 

图47C示出下述情况：其中，半导体存储器装置5100根据半导体存储器装置5100的操作状态来进入掉电模式。半导体存储器装置5100可以根据来自外部控制器(未示出)的命令CMD来进入非操作周期NPO。当非操作周期NPO被保持预定时段时，半导体存储器装置5100可以进入掉电模式。然后，当从外部命令(未示出)接收到与正常操作相关的命令时，半导体存储器装置5100可以从掉电模式退出。 

图48至55是用于解释根据本发明的多个实施例的、包括包括MTJ装置的MRAM单元的半导体存储器装置封装的封装、引脚和模块的图。包括MRAM单元的半导体存储器装置封装可以包括与SDRAM兼容的引脚结构和封装。而且，包括MRAM芯片的模块可以被实现成与SDRAM模块兼容。换句话说，MRAM芯片的引脚布置可以被实现成与DDR2SDRAM、DDR3SDRAM和DDR4SDRAM的任何一个兼容。 

图48是根据本发明思想的一个实施例的半导体存储器装置封装6100的立体图。参见图48，半导体存储器装置封装6100包括半导体存储器装置主体6110和球栅阵列(BGA)6120。BGA6120包括多个焊料球。该多个焊料球可以连接半导体存储器装置主体6110和印刷电路板(PCB)(未示出)。焊料球可以由导电材料形成。半导体存储器装置封装6100可以包括MRAM装置。 

图49A至49B示出根据本发明思想的多个实施例的半导体存储器装置的BGA的布置。参见图49A，当MRAM封装用于X4或X8数据输入/输出规范时，可以在13行和9列中布置BGA。该13行被定义为行A至N，并且该9列被定义为列1至9。 

BGA的列1至3和7至9可以是焊料球区域。可以在焊料球区域中提供焊料球(O)。BGA的列4至6可以是伪球区域(+)。在伪球区域中未提供焊料球。换句话说，在BGA中，可以提供总共78个焊料球。 

参见图49B，当MARM封装用于X16数据输入/输出规范时，可以在16行和9列中布置BGA。该16行被定义为行A至T，并且该9列被定义为列1至9。BGA的列1至3和7至9可以是焊料球区域，并且BGA的列4至6可以是伪球区域(+)。在该BGA中，可以提供总共96个焊料球。 

图50和51示出向半导体存储器装置封装指配的信号。参见图50，可以将MRAM封装的引脚布置成与DDR3SDRAM兼容。引脚布置包括电源电压VDD和VDDQ、地电压VSS和VSSQ、数据输入/输出信号DQ0至DQ7、地址信号A0至A14、时钟信号CK和CK#、时钟启用信号CKE与命令信号CAS#、RAS#和WE#。 

参见图51，可以将MRAM封装的引脚布置成与DDR4SDRAM兼容。引脚布置包括电源电压VDD、VPP和VDDQ、地电压VSS和VSSQ、 数据输入/输出信号DQ0至DQ7、地址信号A0至A17、时钟信号CK_t和CK_c、时钟启用信号CKE与命令信号CAS_n、RAS_n和WE_n。 

图52至54是根据本发明思想的多个实施例的、包括半导体存储器装置的存储器模块6500、6600和6700的立体图。 

参见图52，存储器模块6500包括PCB6510、多个MRAM芯片6520和连接器6530。MRAM芯片6520可以被组合到PCB6510的顶部和底部表面。连接器6530通过导线(未示出)而电连接到MRAM芯片6520。而且，连接器6530可以连接到外部主机(未示出)的插槽。 

虽然在图52中未示出，但是每个MRAM芯片6520可以包括能够编程对应的MRAM芯片6520的各个功能、特征和模式的模式寄存器。模式寄存器可以控制突发路径、读取突发类型、CL、测试模式、DLL复位、写入恢复和读取命令至预充电命令特征和在预充电掉电期间的DLL使用。模式寄存器可以存储用于控制DLL启用/禁用、输出驱动强度、AL、写入标注启用/禁用、TDQS启用/禁用和输出缓冲器启用/禁用的数据。 

另外，当MRAM芯片6520包括多个存储体和存储体组时，模式寄存器可以存储用于访问在存储体组之间的数据的模式数据和用于访问在单个存储体组中包括的存储体之间的数据的模式数据。另外，当至少两列选择线被布置成对应于单个位线时，模式寄存器可以存储用于控制当输入和输出数据时经由至少两条列选择线的数据传递的模式数据，或者可以存储用于通过控制当执行数据掩蔽时的列选择信号或通过控制输入/输出驱动器而掩蔽数据的模式数据。另外，当可以向MRAM芯片6520应用掉电模式时，模式寄存器可以存储用于根据来自外部来源的命令和MRAM芯片6520的操作状态来设置各种掉电模式的模式数据。 

参见图53，存储器模块6600包括PCB6610、多个MRAM芯片6620、连接器6630和多个缓冲器6640。缓冲器6640可以被部署在MRAM芯片6620和连接器6630之间，或者可以每一个被体现为单独的半导体芯片。 

MRAM芯片6620和缓冲器6640可以被部署在PCB6610的上和下表面上。可以经由多个通孔来连接在PCB6610的上和下表面上形成的MRAM芯片6620和缓冲器6640。如上所述，MRAM芯片6620可以每一个包括模式寄存器，该模式寄存器能够编程与对应的MRAM芯片6620相对应的各种功能、属性和模式。 

参见图54，存储器模块6700包括PCB6710、多个MRAM芯片6720、连接器6730、多个缓冲器6740和控制器6750。可以在PCB6710的上和下编码上部署MRAM芯片6720和缓冲器6740。可以经由多个通孔来连接在PCB610的上和下表面上形成的MRAM芯片6720和缓冲器6740。 

控制器6750可以与MRAM芯片6720和缓冲器6740来进行通信，并且可以控制MRAM芯片6720的操作模式。控制器6750可以通过使用MRAM芯片6720的模式寄存器来控制各种功能、属性和模式。 

存储器模块6500、6600和6700可以被应用到存储器模块，诸如单列直插存储器模块(SIMM)、双列直插存储器模块(DIMM)、小外形DIMM(SO-DIMM)、未缓冲的DIMM(UDIMM)、全缓冲DIMM(FBDIMM)、秩缓冲的DIMM(RBDIMM)、负载减小的DIMM(LRDIMM)、微型DIMM和微小DIMM。 

图55是根据本发明思想的一个实施例的、具有包括多个半导体层LA1至LAn的堆叠结构的半导体存储器装置6800的示意图。在图52至54的模块结构中，每一个MRAM芯片6520、6620和6720可以包 括多个半导体层LA1至LAn。 

半导体层LA1至LAn的每一个可以是包括由STT-MRAM单元形成的单元阵列6810的存储器芯片，其中，半导体层LA1至LAn的一些是执行与外部控制器的对接的主芯片，并且其他半导体层LA1至LAn是存储数据的从芯片。在图55中，在底部部署的半导体层LA1可以是主芯片，并且其他半导体层LA2至LAn可以是从芯片。 

在半导体存储器装置6800中，具有堆叠结构的半导体层LA1至LAn可以经由硅通孔(TSV)6820彼此连接。 

替代地，可以使用光学IO连接在半导体层LA1至LAn之间传递信号。作为其他替代，半导体层LA1至LAn可以经由使用射频(RF)波或超声波的辐射方法、使用磁感应的感应耦合方法或使用磁共振的非辐射方法而彼此连接。 

前述辐射方法是通过使用诸如单极或平面倒F天线(PIFA)的天线来无线地传送信号的方法。生成辐射，因为根据时间改变的电场和磁场彼此影响，并且可以当存在在相同频率下的天线时根据入射波的极化特征来接收信号， 

上述的感应耦合方法是通过下述方式来在一个方向上生成强磁场的方法：多次缠绕线圈，并且通过接近以类似的频率谐振的线圈来生成耦合。 

前述非辐射方法是使用消散波耦合的方法，该消散波耦合通过短距离电磁场来在以相同频率谐振的两个介质之间移动电波。 

图56是根据本发明思想的一个实施例的、包括光学链路7110A和7110B的存储器系统7100的图。参见图56，存储器系统7100包括控 制器7120、包括STT-MRAM单元的半导体存储器装置7130以及用于将控制器7120和半导体存储器装置7130彼此互连的光学链路7110A和7110B。控制器7120包括控制部件7121、第一传送器7122和第一接收器7123。控制部件7121向第一传送器7122传送第一电信号SN1。第一电信号SN1可以包括向半导体存储器装置7130传送的命令信号、时钟信号、地址信号或写入数据。 

第一传送器7122可以包括第一光学调制器7122_1，第一光学调制器7122_1将第一电信号SN1转换为第一光学传送信号OTP1，并且向光学链路7110A传送第一光学传送信号OTP1。第一接收器7123可以包括第一解调器7123_1，第一解调器7123_1将从光学链路7110B接收到的第二光学接收信号OPT2’转换为第二电信号SN2，并且向控制部件7121传送第二电信号SN2。 

半导体存储器装置7130包括第二接收器7131、包括STT-MRAM单元的存储器区域7132和第二传送器7133。第二接收器7131可以包括第二光学解调器7131_1，第二光学解调器7131_1将从光学链路7110A接收到的第一光学接收信号OPT1’转换为第一电信号SN1，并且向存储器区域7132传送来自光学链路7110A的第一光学接收信号OPT1’。 

响应于第一电信号SN1来在存储器区域7132中写入数据，或者向第二传送器7133传送作为第二电信号SN2的从存储器区域7132读取的数据。第二电信号SN2可以包括向控制器7120传送的时钟信号和读取数据。第二传送器7133可以包括第二光学调制器7133_1，该第二光学调制器7133_1将第二电信号SN2转换为第二光学数据信号OPT2，并且向光学链路7110B传送第二光学数据信号OPT2。 

图57是根据本发明思想的另一个实施例的、包括光学链路7210和7220的数据处理系统7200的框图。参见图57，数据处理系统7200 包括第一装置7210、第二装置7220与光学链路7210和7220。第一装置7210和第二装置7220可以经由串行通信来传递光学信号。 

第一装置7210可以包括：第一光源7212；第一光学调制器7214，用于执行电光转换操作；以及第一光学解调器7216，用于执行光电转换操作。根据本发明思想的一个实施例，第一装置7210可以进一步包括存储器区域(未示出)，该存储器区域包括STT-MRAM单元。 

第一光源7212输出具有连续波的光学信号。第一光学解调器7216接收和解调从第二装置7220的第二光学调制器7224输出的光学信号，并且输出解调的光学信号。 

第二装置7220包括第二光源7222、第二光学调制器7224和第二解调器7226。第二光源7222输出具有连续波的光学信号。根据本发明思想的一个实施例，第二装置7220可以进一步包括存储器区域(未示出)，该存储器区域包括STT-MRAM单元。 

光学链路7210和7220向第二装置7220传送从第一装置7210输出的光学信号，或者向第一装置7210传送从第二装置7220输出的光学信号。 

图58是根据本发明思想的一个实施例的信息处理系统、即包括半导体存储器装置7311的计算机系统7300的框图。参见图58，半导体存储器装置7311可以被安装在诸如移动装置或台式计算机等的计算机系统7300上。计算机系统7300可以包括存储器系统7310、调制解调器7320、中央处理部件(CPU)7350、随机存取存储器(RAM)7340和用户界面7330，它们电连接到系统总线7360。半导体存储器装置7311可以是包括STT-MRAM单元的MRAM芯片，并且存储器系统7310可以是包括MRAM芯片的MRAM系统。 

存储器系统7310可以包括半导体存储器装置7311和存储器控制器7312。半导体存储器装置7311可以存储由CPU7360处理的数据或从外部来源输入的数据。 

包括STT-MRAM单元的半导体存储器装置可以被应用到用于存储由计算机系统7300所需的大量数据的半导体存储器装置7311或用于存储需要诸如系统访问的高速访问的数据的RAM7340。虽然在图58中未示出，但是对于本领域内的普通技术人员将显然的，计算机系统7300可以进一步包括应用芯片集、相机图像处理器(CIS)或输入/输出设备等。 

图59是根据本发明思想的一个实施例的信息处理系统、即包括半导体存储器装置7410的计算机系统7400的框图。参见图59，包括STT-MRAM单元的半导体存储器装置7410可以被安装在诸如移动装置或台式计算机的计算机系统7400等上。计算机系统7400可以包括电连接到系统总线7460的半导体存储器装置7410、CPU7450和用户界面7430。 

STT-MRAM是下一代存储器，其具有DRAM的相对低的成本和高存储容量属性、SRAM的高运行速度属性和快闪存储器的非易失性属性。通常的系统单独地包括具有快处理速度的高速缓存、RAM和用于数据的高容量存储的存储部件。相反，根据本发明思想的一个实施例，这些单独的存储器可以被替换为单个MRAM系统。这允许与简化的存储器结构相关联的益处。 

图60是相比于温度上的改变在MRAM中的MTJ的电阻值的变化的图形视图。MTJ可以根据在存储器装置内部的温度的改变来改变电阻值。因此，当在数据读取或数据写入期间提供读取电力或写入电力而不管温度的改变时，可能没有正确地执行数据读取或数据写入的操作。因此，根据本发明思想的一个实施例的MRAM被描述如下，其支 持基于温度补偿的数据读取或数据写入的操作。 

如图60所示，当“数据1”被记录在MTJ中时，MTJ可以具有高电阻值。相反，当“数据0”被记录在MTJ中时，MTJ可以具有相对低的电阻值。基于“数据1”的MTJ的电阻值被定义为第一电阻值(Rhigh(T))，基于“数据0”的MTJ的电阻值被定义为第二电阻值(Rlow(T))，并且基准电阻值(Rref(T))可以具有大约在第一电阻值(Rhigh(T))和第二电阻值(Rlow(T))之间的中间值。当根据电阻值的改变的各个参数与温度相比较时，可以识别变化的系数(例如，Mhigh、Mref和Mlow)。 

随着温度增大，MTJ的电阻值可以减小。即，相对大的第一电阻值(Rhigh(T))对于温度的改变可以更快地改变，而相对小的第二电阻值(Rlow(T))可以相对慢地改变。例如，当供应电压(例如，DC电压)以在MTJ上记录“数据1”时，可以向MTJ施加几乎恒定的电流。当MRAM的温度高并且供应了某个电压电平时，相对大的电流流过MTJ，这可能(由于相对小的电阻值)造成对MTJ的损坏。相反，当MRAM的温度低并且供应了某个电压电平时，(由于相对大的电阻值)相对小的电流流过MTJ，这可能造成数据写入操作中的错误。 

在数据读取操作期间，可能要求温度补偿。即，当读取电流被施加到MTJ以读取存储在MTJ中的数据并且还向其施加相同的电流电平时，即使温度高，也可以检测到相对低的电压电平。相反，如果温度低，则(由于相对大的电阻值)可以检测到相对高的电压电平。由此，可能发生数据读取操作中的错误。 

图61A和61B是根据本发明思想的另一个实施例的MRAM8100的框图。参考图61A，MRAM8100包括温度传感器8110、第一电力生成器8120、第二电力生成器8130、感测放大器8140、写入驱动器8150。例如，第一电力生成器8120可以是生成读取电流的电流生成器，而第 二电力生成器8130可以是生成写入电压的电压生成器。 

温度传感器8110作为感测温度的结果而输出温度代码(TEMP_CODE<0:n>)。第一电力生成器8120和第二电力生成器8130每一个接收该温度代码(TEMP_CODE<0:n>)并且生成具有根据该温度调整的电平的电力。如上所述，假定第一电力生成器8120生成读取电流并且第二电力生成器8130生成写入电流。然而，本发明思想的实施例不限于此，并且可以以各种形式执行读取操作和写入操作。例如，可以通过使用读取电压来读取存储在MTJ中的数据，或可以通过使用写入电流将数据存储在MTJ中。 

第一电力生成器8120生成具有根据温度代码(TEMP_CODE<0:n>)调整的电平的读取电流(Ir(T))，并且将该电流提供给感测放大器8140。第一电力生成器8120可以生成具有根据温度的改变调整的电平的读取电流(Ir(T))，并且例如，如图60所示，第一电力生成器8120可以生成基于基准电阻值Rref(T)的变化(或变化的系数)的读取电流(Ir(T))。 

类似地，第二电力生成器8130生成具有根据温度代码(TEMP_CODE<0:n>)调整的电平的写入电压，并且将该电压提供给写入驱动器8150。写入电压可以包括用于记录“数据0”的第一写入电压(Vw0(T))和用于记录“数据1”的第二写入电压(Vw1(T))。 

就根据温度代码(TEMP_CODE<0:n>)来调整写入电压电平而言，第二电力生成器8130可以基于在“数据0”和“数据1”的记录期间的不同变化(或变化的系数)来调整电平。例如，如图60所示，写入电压的电平变化可以根据在“数据0”的记录期间温度的改变而被设置成小。而且，写入电压的电平变化可以根据在“数据1”的记录期间温度的改变而被设置成大。根据本发明思想的一个实施例，要写入的数据信息可以由第二电力生成器8130提供，并且因此第二电力生成器8130生成温度补偿后的第一写入电压Vw0(T)和/或具有基于温度代码 (TEMP_CODE<0:n>)的温度的第二写入电压Vw1(T)以及数据信息。 

作为本发明思想的另一个实施例，图61B是生成第一写入电压Vw0(T)和第二写入电压Vw1(T)而不管要记录的数据信息的第二电力生成器8130的视图。参考图61B，第二电力生成器8130从温度传感器(未示出)接收温度代码(TEMP_CODE<0:n>)，并且因此生成温度补偿后的第一写入电压Vw0(T)和第二写入电压Vw1(T)。第二电力生成器8130包括根据在“数据1”和“数据0”的记录期间温度的改变的MTJ的电阻值的变化信息。第二电力生成器8130将温度补偿后的第一写入电压Vw0(T)和第二写入电压Vw1(T)供应给写入驱动器8150。然后，写入驱动器8150接收要写入的数据信息，并且根据接收到的数据信息在MTJ上写入“数据0”或“数据1”。 

图62是根据包括图61A和61B的组件的本发明思想的一个实施例的MRAM的框图。参考图62，MRAM8100包括温度传感器8110、第一电力生成器8120、第二电力生成器8130、感测放大器8140和写入驱动器8150。而且，MRAM8100进一步包括单元阵列8160、行解码器8170和列解码器8180。 

如上述实施例，来自温度传感器8110的温度信息被提供给第一电力生成器8120和第二电力生成器8130的每一个。而且，为了通过根据要记录的数据信息而施加不同的变化系数来执行温度补偿，“数据1”或“数据0”的信息可以被提供给第二电力生成器8130。第一电力生成器8120可以将温度补偿后的读取电流供应给感测放大器8140，而第二电力生成器8130可以将温度补偿后的写入电压供应给写入驱动器8150。根据地址(未示出)，行解码器8170选择一个或多个行，而列解码器8180选择一个或多个列。然后，对于所选择的单元阵列8160的存储器单元执行读取操作或写入操作。 

图63A和63B是根据本发明思想的另一个实施例的MRAM的框 图。参考图63A，MRAM8200包括一个或多个温度传感器、第一电力生成器8240、第二电力生成器8250、感测放大器8260和写入驱动器8270。例如，第一电力生成器8240可以是生成读取电流的电流生成器，而第二电力生成器8250可以是生成写入电压的电压生成器。而且，一个或多个温度传感器可以包括第一温度传感器8210、第二温度传感器8220和第三温度传感器8230，第一温度传感器8210包括MTJ的电阻值Rref，第二温度传感器8220包括MTJ的大电阻值(例如，与“数据1”相对应的电阻值)，第三温度传感器8230包括MTJ的小电阻值(例如，与“数据0”相对应的电阻值)。 

第一温度传感器8210、第二温度传感器8220和第三温度传感器8230的每一个在其中包括MTJ，并且就输出温度代码而言，输出应用MTJ的电阻值的变化的温度代码。即，感测装置内部的温度，并且输出其中应用MTJ的电阻值的变化的温度代码，以在数据读取和写入操作期间输出温度补偿后的读取电流和写入电压。 

由于第一温度传感器8210、第二温度传感器8220和第三温度传感器8230的每一个包括具有不同的变化系数的MTJ，所以可以生成根据其温度的温度代码的不同值。例如，第一温度传感器8210生成第一温度代码(TEMP_CODE_REF<0:n>)并将该代码供应给第一电力生成器8240，其中第一温度代码根据具有基准值Rref的MTJ的温度的改变而应用电阻值的变化。第一电力生成器8240对应于第一温度代码(TEMP_CODE_REF<0:n>)，生成读取电力(即，读取电流Ir(T))，并将其供应到感测放大器8260。通过应用MTJ的电阻值的变化的温度代码来调整读取电流Ir(T)的电平。因此，就数据读取操作而言，可以补偿在存储器单元中MTJ的电阻值的变化。 

类似地，第二温度传感器8220生成第二温度代码(TEMP_CODE_D1<0:n>)和第三温度代码(TEMP_CODE_D0<0:n>)，并将所述代码供应给第二电力生成器8240，其中第二温度代码根据具有 相对大第一电阻值Rhigh的MTJ的温度的改变而应用电阻值的变化，并且第三温度代码根据具有相对小第二电阻值Rlow的MTJ的温度的改变而应用电阻值的变化。根据本发明思想的实施例，要写入的数据信息可以被提供给第二温度传感器8220和第三温度传感器8230，并且当“数据1”被写入时，应用第一电阻值Rhigh的变化的第二温度代码(TEMP_CODE_D1<0:n>)可以被提供给第二电力生成器8250。当“数据0”被写入时，应用第二电阻值Rlow的变化的第三温度代码(TEMP_CODE_D0<0:n>)可以被提供给第二电力生成器8250。第二电力生成器8250根据应用MTJ的电阻值的变化的第二温度代码和第三温度代码来生成写入电压(即，Vw0(T)和Vw1(T))，并将该电压供应到写入驱动器8270。 

图63B是根据本发明思想的另一个实施例的在电力生成器内部包括的温度传感器的框图。在图63B中，温度传感器和电力生成器被示出在彼此分离的框中，但是如其中示出的，电力生成器可以包括温度传感器或可以具有被设计在电力生成器和温度传感器的组合中的电路。而且，在图63B中，仅图示了第二电力生成器8250，第二电力生成器8250包括第二温度传感器8220和第三温度传感器8230，但是图63A的第一电力生成器8240可以被设计成包括第一温度传感器8210。 

第二电力生成器8250可以包括生成用于写入数据1的第一写入电压Vw1(T)的装置(在下文中，被称为第一电压生成器)以及生成用于写入数据0的第二写入电压Vw0(T)的装置(在下文中，被称为第二电压生成器)。来自第二温度传感器8220的温度代码应用第一电阻值Rhigh的变化，并且第一电压生成器基于来自第二温度传感器8220的温度代码来生成第一写入电压Vw1(T)。而且，来自第三温度传感器8230的温度代码应用第二电阻值Rlow的变化，并且第二电压生成器基于来自第三温度传感器8230的温度代码来生成第二写入电压Vw0(T)。写入驱动器8270接收第一写入电压Vw1(T)和第二写入电压Vw0(T)。写入驱动器8270可以接收要写入的数据信息，并且可以根据接收到的数据信 息在单元阵列的存储器单元中写入数据1或0。 

图64A至64C是包括MTJ的温度传感器的电路图。图64A至64C可以包括由电力生成器和温度传感器组成的电路的至少一部分。 

图64A和64B是包括第一温度传感器8210的电路图，其中第一温度传感器8210可以包括具有基准电阻值Rref(或与基准电阻值Rref有关的值)的MTJ。如图64A和64B所示，具有第一电阻值Rhigh和第二电阻值Rlow的MTJ可以实现具有基准电阻值Rref的温度的改变的MTJ。虽然图64A和64B示出电路的任何一个节点A，但是可以生成用于读取数据的读取电流。 

相反，图64C是包括第二温度传感器8220的电路图，其中所述第二温度传感器8220可以包括具有第一电阻值Rhigh的MTJ。尽管未图示，但是第三温度传感器8230可以与图64C的电路相同或类似地被实现。例如，在第二温度传感器8220中具有第一电阻值Rhigh的MTJ可以替换为具有第二电阻值Rlow的MTJ。虽然图64C中示出电路的任何一个节点B，但是可以生成用于写入数据的写入电流。 

图65是根据本发明思想的另一个实施例的MRAM的框图。参考图65，MRAM8300包括温度传感器8310、第一电力生成器8320、第二电力生成器8330、感测放大器8340和写入驱动器8350。而且，MRAM8300进一步包括单元阵列8360、行解码器8370和列解码器8380。 

如上述实施例，温度传感器8310包括具有根据温度的改变而改变的电阻值的MTJ。而且，温度传感器8310包括生成用于补偿数据读取操作的温度代码的传感器(即，第一传感器)、以及生成用于补偿数据写入操作的温度代码的一个或多个传感器(即，第二传感器和第三传感器)。第一传感器生成应用具有基准电阻值Rref的MTJ的温度代码，并且第一电力生成器8320生成温度补偿后的读取电流并将其供应给感 测放大器8340。类似地，第二传感器生成应用具有第一电阻值Rhigh的MTJ的温度代码，并且第三传感器生成应用具有第二电阻值Rlow的MTJ的温度代码。第二电力生成器8330生成温度补偿后的写入电压并将其供应给写入驱动器8350。根据用于选择存储器单元的地址(未示出)，行解码器8370选择一个或多个行，而列解码器8380选择一个或多个列，以在单元阵列8360的选择的存储器单元中执行数据读取操作或写入操作。 

虽然已经相对于本发明思想的示例性实施例具体示出和描述了本发明思想，但是将明白，在不偏离所附的权利要求的精神和范围的情况下，可以在其中进行在形式和细节上的各种改变。 

Claims (35)

1.一种半导体存储器装置，包括：

单元阵列，所述单元阵列包括一个或多个存储体组，其中，所述一个或多个存储体组的每一个包括多个存储体，并且所述多个存储体的每一个包括多个自旋转移力矩磁阻随机存取存储器STT-MRAM单元；

源极电压生成部件，所述源极电压生成部件用于向源极线施加电压，所述源极线连接到所述多个STT-MRAM单元的所述每一个；以及

命令解码器，所述命令解码器用于解码来自外部来源的命令，以便对于所述多个STT-MRAM单元执行读取和写入操作，

其中，所述多个STT-MRAM单元的每一个包括单元晶体管和磁隧道结MTJ装置，所述磁隧道结MTJ装置包括堆叠的自由层、隧道层和钉扎层，其中所述隧道层位于所述自由层和所述钉扎层之间，并且其中，所述单元晶体管的栅极连接到字线，所述单元晶体管的第一电极经由所述MTJ装置连接到位线，并且所述单元晶体管的第二电极连接到所述源极线，以及

其中，所述命令包括行地址选通(RAS)、列地址选通(CAS)、芯片选择信号(CS)、写入启用信号(WE)和时钟启用信号(CKE)中的至少一个信号的组合。

2.根据权利要求1所述的半导体存储器装置，其中，所述MTJ装置进一步包括与所述钉扎层相邻地定位的反铁磁层，

其中，所述自由层或所述钉扎层包括选自钴(Co)、铁(Fe)和镍(Ni)的至少一种铁磁材料，以及

其中，所述隧道层包括选自镁(Mg)、钛(Ti)和铝(Al)的至少一种。

3.根据权利要求1所述的半导体存储器装置，其中，所述MTJ装置的所述钉扎层包括第一铁磁层、势垒层和第二铁磁层。

4.根据权利要求1所述的半导体存储器装置，其中，所述MTJ装置具有在基于所述自由层的第一端处部署的第一隧道层和第一钉扎层以及在基于所述自由层的第二端处部署的第二隧道层和第二钉扎层，并且所述第一钉扎层和所述第二钉扎层的磁化方向被固定在相反方向上。

5.根据权利要求1所述的半导体存储器装置，进一步包括封装，所述封装包括与同步DRAM兼容的引脚布置，以及

其中，所述同步DRAM包括DDR2 SDRAM、DDR3 SDRAM和DDR4 SDRAM中的至少一个。

6.根据权利要求1所述的半导体存储器装置，进一步包括掉电传感器，用于响应于外部命令而调整对于掉电模式的进入，

其中，所述半导体存储器包括：包括所述单元阵列的第一区域；以及，包括至少一部分外围电路的第二区域，以及

其中，在所述掉电模式中，针对所述第一区域和第二区域选择性地调整电力供应。

7.根据权利要求6所述的半导体存储器装置，其中，所述掉电传感器控制所述半导体存储器装置进入消耗不同电力量的多个掉电模式的任何一个，并且根据所述半导体存储器装置在进入所述掉电模式之前的操作模式来控制所述半导体存储器装置进入不同的掉电模式。

8.根据权利要求1所述的半导体存储器装置，其中，所述半导体存储器装置进一步包括掩蔽电路，所述掩蔽电路用于生成数据掩蔽控制信号，所述数据掩蔽控制信号用于掩蔽要在所述多个STT-MRAM单元中写入的多个数据段中的一些。

9.根据权利要求8所述的半导体存储器装置，其中，通过响应于所述数据掩蔽控制信号控制针对所述多个STT-MRAM单元的列选择操作、或控制所述多个STT-MRAM单元的数据输入/输出操作，来掩蔽所述数据。

10.一种半导体存储器装置，包括：

单元阵列，所述单元阵列包括一个或多个存储体组，其中，所述一个或多个存储体组的每一个包括多个存储体，并且所述多个存储体的每一个包括多个自旋转移力矩磁阻随机存取存储器STT-MRAM单元；

源极电压生成部件，所述源极电压生成部件用于向源极线施加电压，所述源极线连接到所述多个STT-MRAM单元的所述每一个；

命令解码器，所述命令解码器用于解码来自外部来源的命令，以便对于所述多个STT-MRAM单元执行读取和写入操作，其中，所述多个STT-MRAM单元的每一个包括单元晶体管和磁隧道结MTJ装置，所述磁隧道结MTJ装置包括堆叠的自由层、隧道层和钉扎层，其中所述隧道层位于所述自由层和所述钉扎层之间，并且其中所述单元晶体管的栅极连接到字线，所述单元晶体管的第一电极经由所述MTJ装置连接到位线，并且所述单元晶体管的第二电极连接到所述源极线；以及

列解码器，所述列解码器用于选择所述单元阵列的列，其中，对于相应的存储体组划分所述列解码器。

11.根据权利要求10所述的半导体存储器装置，进一步包括全局线，所述全局线相应地被布置成对应于所述存储体组，并且传递数据，

其中，通过在单个存储体组中包括的多个存储体来共享所述全局线的每个。

12.根据权利要求11所述的半导体存储器装置，进一步包括：局部线，所述局部线部署在相应的存储体中并且传递数据；以及，数据输入/输出部件，用于控制经由所述全局线的数据传输，

其中，所述全局线的第一端连接到所述局部线，并且所述全局线的第二端连接到所述数据输入/输出部件。

13.根据权利要求10所述的半导体存储器装置，其中，所述单元阵列包括多个存储体组，

其中，所述源极线被划分成对应于所述相应的存储体组，以及

其中，所述半导体存储器装置进一步包括多个源极电压生成器，所述多个源极电压生成器相应地对应于所述多个存储体组，以便向通过划分所述源极线而获得的部分施加源极电压。

14.根据权利要求10所述的半导体存储器装置，其中，所述单元阵列包括多个存储体组，

其中，在相同存储体组中包括的存储体之间的访问间隔被设置为第一访问时间tCCDL，

其中，在不同的存储体组中包括的存储体之间的访问间隔被设置为第二访问时间tCCDS，以及

其中，所述第一访问时间tCCDL长于或等于所述第二访问时间tCCDS。

15.根据权利要求14所述的半导体存储器装置，进一步包括：

模式寄存器集，所述模式寄存器集用于存储指示所述第一访问时间tCCDL的信息；以及

数据脉冲控制器，所述数据脉冲控制器用于基于指示所述第一访问时间tCCDL的所述信息来生成脉冲宽度控制信号，所述脉冲宽度控制信号用于调整数据输入/输出的激活时间。

16.一种半导体存储器装置，包括：

单元阵列，所述单元阵列包括多个非易失性存储器单元；

多个位线，所述多个位线连接到所述多个非易失性存储器单元；

第一列选择器和第二列选择器，所述第一列选择器和第二列选择器连接到所述多个位线的每个并且被第一列选择信号和第二列选择信号相应地控制；

第一局部输入/输出线，当所述第一列选择信号被激活时，所述第一局部输入/输出线经由所述第一列选择器电连接到所述多个位线；以及

第二局部输入/输出线，当所述第二选择信号被激活时，所述第二局部输入/输出线经由所述第二列选择器电连接到所述多个位线，

其中，每当输入外部命令时，交错地选择所述第一选择器和第二选择器。

17.根据权利要求16所述的半导体存储器装置，其中，所述第一列选择信号和所述第二列选择信号具有与所述第一列选择信号和所述第二列选择信号被同时激活的时间相对应的周期。

18.根据权利要求16所述的半导体存储器装置，其中，所述非易失性存储器单元是自旋转移力矩磁阻随机存取存储器STT-MRAM单元。

19.根据权利要求16所述的半导体存储器装置，其中，当所述第一列选择器导通时，经由所述第一局部输入/输出线来传送数据，以及

其中，当所述第二列选择器导通时，经由所述第二局部输入/输出线来传送数据。

20.根据权利要求16所述的半导体存储器装置，其中，当通过连续接收到的命令来选择不同的位线时，所述第一列选择信号和所述第二列选择信号具有与所述第一列选择信号和所述第二列选择信号被同时激活的时间相对应的周期。

21.根据权利要求16所述的半导体存储器装置，其中，当通过连续接收到的命令来选择相同位线时，所述第一列选择信号和所述第二列选择信号不具有与所述第一列选择信号和所述第二列选择信号被同时激活的时间相对应的周期。

22.根据权利要求16所述的半导体存储器装置，其中，所述第一选择器和第二选择器的每一个被体现为晶体管，所述晶体管用于经由栅极接收所述第一列选择信号和所述第二列选择信号。

23.根据权利要求16所述的半导体存储器装置，其中，所述第一局部输入/输出线连接到第一写入驱动器和第一感测放大器的每一个，以及

其中，所述第二局部输入/输出线连接到第二写入驱动器和第二感测放大器的每一个。

24.根据权利要求16所述的半导体存储器装置，其中，所述单元阵列包括多个存储体，

其中，所述多个存储体的每一个包括多个块，以及

其中，所述第一局部输入/输出线和第二局部输入/输出线、所述第一写入驱动器和第二写入驱动器以及所述第一感测放大器和第二感测放大器被布置成对应于所述块的每一个。

25.根据权利要求24所述的半导体存储器装置，进一步包括：

第一全局输入/输出线，所述第一全局输入/输出线共同地连接到所述多个块的第一写入驱动器和所述第一感测放大器；以及

第二全局输入/输出线，所述第二全局输入/输出线共同地连接到所述多个块的第二写入驱动器和所述第一感测放大器。

26.根据权利要求25所述的半导体存储器装置，进一步包括全局复用器，所述全局复用器连接到所述第一全局输入/输出线和第二全局输入/输出线，

其中，所述全局复用器经由数据输出线向外部输出从存储器单元读取的数据。

27.根据权利要求25所述的半导体存储器装置，进一步包括全局输入/输出驱动器，所述全局输入/输出驱动器连接到所述第一全局输入/输出线和第二全局输入/输出线，

其中，所述全局输入/输出驱动器向所述存储器单元提供经由数据输入线从外部来源输入的数据。

28.根据权利要求25所述的半导体存储器装置，其中，所述第一全局输入/输出线和第二全局输入/输出线、所述全局复用器和所述全局输入/输出驱动器被布置成对应于所述多个块的每一个。

29.一种写入数据的方法，所述方法包括：

响应于写入命令的输入，经由数据输入线输入要存储在全局写入驱动器中的数据；

从所述全局写入驱动器向第一全局输入/输出线和第二全局输入/输出线传送所述数据；

基于写入控制信号来选择第一局部写入驱动器；

向连接到所述第一局部写入驱动器的第一局部输入/输出线传送要写入的数据；以及

在所选择的存储器单元中，存储被传送到所述第一局部输入/输出线的所述数据。

30.根据权利要求29所述的方法，其中，所述存储的步骤进一步包括：

将从列解码器接收到的CSL启用信号激活到逻辑高电平；

当所述第一列选择信号被激活时，导通第一列选择器；以及

电连接所选择的位线和所述第一局部输入/输出线。

31.根据权利要求29所述的方法，其中，当再一次输入写入命令时，所述写入控制信号选择第二局部写入驱动器。

32.一种读取数据的方法，所述方法包括：

响应于读取命令的输入，选择要读取的存储器单元；

向第一局部输入/输出线传送在所述存储器单元中存储的数据；

通过连接到所述第一输入/输出线的第一读取感测放大器来感测数据；以及

当感测到的数据被转换为数字信号时，向第一全局输入/输出线传送所述数字信号。

33.根据权利要求32所述的方法，其中，所述传送的步骤进一步包括：

将从列解码器接收到的CSL启用信号激活到逻辑高电平；

当所述第一列选择信号被激活时，导通第一列选择器；以及

电连接所选择的位线和所述第一局部输入/输出线。

34.根据权利要求32所述的方法，进一步包括：从连接到所述第一全局输入/输出线的所述全局复用器，经由数据输出线向外部串行输出数据。

35.根据权利要求32所述的方法，其中，当再一次输入所述读取命令时，向第二局部输入/输出线传送在所述存储器单元中存储的多个数据段。

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