[go: up one dir, main page]

CN115428078A - 用于基于地址的存储器性能的设备和方法 - Google Patents

用于基于地址的存储器性能的设备和方法 Download PDF

Info

Publication number
CN115428078A
CN115428078A CN202180016441.9A CN202180016441A CN115428078A CN 115428078 A CN115428078 A CN 115428078A CN 202180016441 A CN202180016441 A CN 202180016441A CN 115428078 A CN115428078 A CN 115428078A
Authority
CN
China
Prior art keywords
memory
region
physical address
address space
word lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180016441.9A
Other languages
English (en)
Inventor
B·D·巴里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN115428078A publication Critical patent/CN115428078A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

用于基于地址的存储器性能的设备、系统和方法。存储器阵列可包含第一性能区域和第二性能区域，其中每一性能区域可具有彼此不同的性能特性。可基于与每一区域相关联的地址区分所述第二区域与所述第一区域。所述第二性能区域可具有基于布局、组件、逻辑电路及其组合中的差异的不同性能特性。举例来说，与所述第一区域相比，所述第二区域可具有较小差异的数据端子、较短长度的数字线、不同类型的感测放大器、不同的刷新地址跟踪及其组合。控制器可基于所存取的存储器区域而以不同时序对所述存储器执行存取操作。

Description

用于基于地址的存储器性能的设备和方法
相关申请的交叉参考
本申请根据35U.S.C.§119要求2020年2月27日申请的美国临时申请第62/982,598号的更早申请日的权益，所述美国临时申请的全部内容出于任何目的以全文引用的方式并入本文中。
背景技术
本公开大体上涉及半导体装置，且更确切地说，涉及半导体存储器装置。确切地说，本公开涉及易失性存储器，例如动态随机存取存储器(DRAM)。信息可作为物理信号(例如，电容性元件上的电荷)存储在存储器的个别存储器单元上。存储器装置可具有用于将信息写入存储器单元和/或从存储器单元读取信息的各种性能特性。举例来说，读取/写入所需的时间、存储在存储器单元中的信息的可靠性、读取/写入的电力消耗等。在改进存储器的性能时可涉及各种权衡。举例来说，减少读取/写入时间可涉及增加存储器的成本。
发明内容
在至少一个方面中，本公开涉及一种设备，其包含存储器阵列、数据总线、第一组数字线和第二组数字线以及耦合到所述数据总线的多个接口连接。存储器阵列包含第一物理地址空间中的第一多个存储器单元和第二物理地址空间中的第二多个存储器单元。数据总线经由多个字线和一或多个解码器耦合到第一多个存储器单元和第二多个存储器单元。第一组数字线具有第一长度，第一组的数字线耦合到第一多个的存储器单元且耦合到字线中的一或多个。第二组数字线具有短于第一长度的第二长度，第二组的数字线耦合到第二多个的存储器单元。多个接口连接中的每一个可耦合到焊盘，其中第一物理地址空间比第二物理地址空间更接近接口连接。
第一时间可以是第一数目的时钟周期，并且第二时间可以是第二数目的时钟周期。第一多个存储器单元可在接口连接的第一距离内，且第二多个存储器单元可在多个接口连接的不同于第一距离的第二距离内。第一距离和第二距离可基于行的数目、列的数目或其组合。
第一组数字线可各自耦合到第一类型的感测放大器，并且第二组数字线可各自耦合到不同于第一类型的第二类型的感测放大器。第一类型的感测放大器可为电压阈值补偿(VTC)类型感测放大器，并且第二类型的感测放大器可为非VTC类型感测放大器。
在至少一个方面中，本公开涉及一种存储器组，其包含存储器阵列、一或多个解码器以及第一和第二数字线。存储器阵列包含第一物理地址空间中的第一多个存储器单元和第二物理地址空间中的第二多个存储器单元。一或多个解码器响应于命令和地址信号而对存储器阵列执行一或多个存取操作。第一数字线具有第一长度，且耦合到第一物理地址空间的一或多个存储器单元。第二数字线具有短于第一长度的第二长度，且耦合到第二物理地址空间的一或多个存储器单元。
第一数字线可耦合到存储器阵列的第一数目的字线，且第二数字线可耦合到存储器阵列的不同于第一数目的第二数目的字线。第一物理地址空间的存储器单元可在数据衬垫的第一距离内，且第二物理地址空间的存储器单元可在数据衬垫的不同于第一距离的第二距离内。
存储器组还可包含耦合到第一数字线的第一感测放大器和耦合到第二数字线的第二感测放大器。第一感测放大器可在第一时间沿着第一数字线接收信号，且第二感测放大器可在不同于第一时间的第二时间沿着第二数字线接收信号。第一感测放大器可为电压阈值补偿(VTC)感测放大器，并且第二感测放大器可为非VTC感测放大器。
在至少一个方面中，本公开涉及一种方法，其包含接收读取命令和与读取命令相关联的地址。地址与存储器阵列中的第一物理地址空间或第二物理地址空间相关联。方法包含至少部分地基于地址而激活阵列的字线。方法还包含：如果地址与第一物理地址空间相关联，那么在接收到读取命令之后在第一时间经由已激活字线读取接口连接处的数据，或如果地址与第二物理地址空间相关联，那么在接收到读取命令之后在短于第一时间的第二时间中经由已激活字线读取接口连接处的数据。
第一时间可由第一数目的时钟周期表示，并且第二时间可由小于第一数目的时钟周期的第二数目的时钟周期表示。可在接收到读取命令和地址之后激活字线持续激活时间。第一物理地址空间可包含第一长度的数字线，且第二物理地址空间可包含短于第一长度的第二长度的数字线，且第一物理地址空间的字线的激活时间可长于第二物理地址空间的字线的激活时间。
在激活字线之后提供数据持续读取时间。第一物理地址空间可在接口连接的第一距离内，且第二物理地址空间可在接口连接的短于第一距离的第二距离内。第一物理地址空间的读取时间可长于第二物理地址空间的读取时间。
方法还可包含在地址与第一物理地址空间相关联时利用电压阈值补偿(VTC)感测放大器从已激活字线读取数据，并且在地址处于第二物理地址空间中时利用非VTC感测放大器从已激活字线读取数据。
在至少一个方面中，本公开涉及一种设备，其包含存储器组以及第一和第二行锤击刷新(RHR)跟踪电路。存储器组包含第一多个字线和第二多个字线。第一RHR跟踪电路监测与第一多个字线相关联的存取操作，且第二RHR跟踪电路监测与第二多个字线相关联的存取操作。
第一RHR跟踪电路可存储第一数目的字线，且第二RHR跟踪电路可存储不同于第一数目的字线的第二数目的字线。第二RHR跟踪电路可跟踪对所有第二多个字线的存取，且第一RHR跟踪电路可对对第一多个字线的存取进行取样。
第一多个字线可耦合到第一数字线，且第二多个字线可耦合到第二数字线。第一多个字线所包含的字线可多于第二多个字线。第一数字线可为第一长度，并且第二数字线可为短于第一长度的第二长度。
附图说明
图1为根据本公开的实施例的半导体装置的框图。
图2为根据本公开的一些实施例的存储器系统的框图。
图3为根据本公开的一些实施例的具有基于到DQ端子的距离的不同性能区域的存储器系统的框图。
图4A-4B为根据本公开的一些实施例的具有基于到DQ端子的距离的不同性能区域的存储器系统的示意图。
图5为根据本公开的一些实施例的存储器的实例读取操作的时序图。
图6为根据本公开的一些实施例的具有不同长度的数字线的不同性能区域的存储器系统的框图。
图7为根据本公开的一些实施例的第一存储器性能区域和第二存储器性能区域中的信噪比裕度的图。
图8为根据本公开的一些实施例的将存储器中的实例读取操作与第一和第二性能区域进行比较的时序图。
图9为根据本公开的一些实施例的展示具有不同长度的数字线的存储器区域的各种波形的图形900。
图10为根据本公开的一些实施例的使用存储器阵列的不同区域中的不同感测放大器类型的存储器阵列的框图。
图11A-11B为根据本公开的一些实施例的感测放大器的示意图。
图12为根据本公开的一些实施例的具有不同RHR跟踪电路的存储器的框图。
图13为根据本公开的实施例的侵略者检测器电路的框图。
具体实施方式
某些实施例的以下描述在本质上仅是示例性的，且绝非意在限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，且借助于图示展示可在其中实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使本领域的普通技术人员能够实践本发明所公开的系统和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为了清晰起见，当所属领域的技术人员清楚某些特征时，将不再论述其详细描述，以免混淆本公开的实施例的描述。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。
存储器装置可包含存储器阵列，所述存储器阵列包含多个存储器单元，所述存储器单元中的每一个可存储信息。举例来说，每个存储器单元可存储单个位的信息。存储器单元可位于字线(行)与数字线(位线/列)的相交处。每一字线可与行地址相关联，并且每一数字线可与列地址相关联。因此，存储器单元可由其行和列地址指定。
存储器装置可具有用于对装置的存储器单元进行存取操作的特定性能特性。举例来说，特性可包含将信息写入给定存储器单元所花费的时间、从给定存储器单元读取信息所花费的时间、从存储器单元读取的信息的可靠性、写入或读取信息时所消耗的电力等。包含存储器阵列的装置可具有指定特性，所述指定特性可部分地基于阵列中的存储器单元的最低性能特性。举例来说，如果相比于其它存储器单元，数据写入/读取到一些存储器单元所花费的更长时间，那么存储器的总体性能可基于具有最慢读取/写入时间的存储器单元，使得总体性能规范基于对阵列的任何存储器单元进行存取操作所花费的最多时间。虽然通常需要提高的性能特性，但提高存储器装置的所有存储器单元的性能以便改进整个装置的总体性能可能是不可行的(例如，成本过高)。
本公开描述用于基于地址的存储器性能的设备、系统和方法。存储器装置可具有含第一组性能特性的第一存储器单元群组和具有第二组性能特性的第二存储器单元群组。举例来说，第一存储器单元群组和第二存储器单元群组可为存储器组内的存储器单元区域。第一存储器单元群组和第二存储器单元群组可由存储器基于与所述群组中的存储器单元相关联的地址(例如，行和列地址)识别。控制器可通过基于不同存储器单元群组的不同性能特性提供行和列地址(连同其它命令、待写入数据等)来执行存取操作。存储器单元群组的不同性能特性可归因于阵列中的存储器单元的几何形状、存储器阵列区域之间的一或多个结构差异、用以管理存储器阵列中的数据的逻辑电路中的差异、控制器管理存储器阵列的不同区域的方式的差异及其组合。
举例来说，如果第二存储器单元群组与第一存储器单元群组相比具有缩短的读取时延，那么控制器可发出读取命令且可基于读取命令是否被引导到第一或第二群组的存储器单元而在不同时间中预期存储器的数据端子处的数据。
举例来说，如果第一存储器单元群组与第二存储器单元群组相比具有增加的可靠性，那么控制器可识别具有不同灵敏度水平(例如，安全性、关键性等)的数据，且可将较敏感信息存储在第一存储器单元群组而非第二存储器单元群组中。
图1为根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118示出为包含多个存储器组。在图1的实施例中，存储器阵列118示出为包含八个存储器组BANK0到BANK7。其它实施例的存储器阵列118中可包含更多或更少的组。每一存储器组包含多个字线WL、多个位线BLT和BLB以及布置在多个字线WL与多个位线BLT和BLB的相交处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BLT和BLB的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器组的相应行解码器，且列解码器110包含用于每一存储器组的相应列解码器。位线BLT和BLB耦合到相应感测放大器(SAMP)。来自位线BLT和BLB的读取数据由感测放大器SAMP放大，且通过互补本地数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器120。相反，从读取/写入放大器120输出的写入数据通过互补主数据线MIOT/B、传送门TG和互补本地数据线LIOT/B传送到感测放大器SAMP，且写入耦合到位线BLT和BLB的存储器单元MC中。
半导体装置100可采用例如焊盘的多个外部端子，其包含：命令和地址(C/A)端子，其耦合到命令和地址总线以接收命令和地址以及CS信号；时钟端子，其用以接收时钟CK和/CK；数据端子DQ，其耦合到数据总线以提供数据；以及电源端子，其用以接收电源电势VDD、VSS、VDDQ和VSSQ。
时钟端子供应有外部时钟CK和/CK，所述外部时钟被提供到输入电路112。外部时钟可为互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。ICLK时钟被提供到命令解码器110且被提供到内部时钟发生器114。内部时钟发生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。内部数据时钟LCLK被提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如被提供到数据接收器以对写入数据的接收进行定时。输入/输出电路122可包含若干接口连接，所述接口连接中的每一个可耦合到DQ衬垫中的一个(例如，可充当到装置100的外部连接的焊盘)。
C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应到C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址，且将已解码行地址XADD供应到行解码器108并将已解码列地址YADD供应到列解码器110。地址解码器104还可供应已解码组地址BADD，所述已解码组地址可指示含有已解码行地址XADD和列地址YADD的存储器阵列118的组。C/A端子可供应有命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如，用于执行读取操作的读取命令和用于执行写入操作的写入命令)以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和组地址BADD相关联。
命令可经由命令/地址输入电路102作为内部命令信号提供到命令解码器106。命令解码器106包含对内部命令信号进行解码以产生用于执行操作的各种内部信号和命令的电路。举例来说，命令解码器106可提供行命令信号以选择字线且可提供列命令信号以选择位线。
装置100可接收作为读取命令的存取命令。当接收到读取命令且及时随读取命令供应组地址、行地址和列地址时，从存储器阵列118中对应于行地址和列地址的存储器单元读取读取数据。通过命令解码器106接收读取命令，所述命令解码器提供内部命令，使得读取数据从存储器阵列118提供到读取/写入放大器120。读取数据沿着数据总线提供并且经由输入/输出电路122从数据端子DQ输出到外部。
装置100可接收作为写入命令的存取命令。当接收到写入命令且及时随写入命令供应组地址、行地址及列地址时，供应到数据端子DQ的写入数据沿着数据总线提供，并且写入存储器阵列118中对应于行地址及列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令以使得写入数据由输入/输出电路122中的数据接收器接收。还可将写入时钟提供到外部时钟端子，以用于对输入/输出电路122的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路122供应到读取/写入放大器120，并且通过读取/写入放大器120供应到存储器阵列118以写入存储器单元MC。
装置100还可接收使其实行一或多个刷新操作的命令作为自刷新模式的部分。在一些实施例中，自刷新模式命令可从外部发布到存储器装置100。在一些实施例中，自刷新模式命令可由装置的组件定期产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可以是在命令解码器106接收指示进入自刷新模式的信号时激活的脉冲信号。刷新信号AREF可紧接在命令输入之后立即激活，且此后可以所要内部时序循环地激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的时序。因此，刷新操作可自动继续。自刷新退出命令可使刷新信号AREF停止自动激活且返回到IDLE状态。
刷新信号AREF被供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，所述行解码器可刷新由刷新行地址RXADD指示的一或多个字线WL。在一些实施例中，刷新地址RXADD可表示单个字线。在一些实施例中，刷新地址RXADD可表示多个字线，其可由行解码器108依序或同时刷新。在一些实施例中，由刷新地址RXADD表示的字线的数目可在一个刷新地址与另一刷新地址之间变化。刷新控制电路116可控制刷新操作的时序，且可产生及提供刷新地址RXADD。可控制刷新控制电路116以改变刷新地址RXADD的细节(例如，如何计算刷新地址、刷新地址的定时、地址表示的字线的数目)，或可基于内部逻辑进行操作。
电源端子供应有电源电势VDD和VSS。电源电势VDD和VSS被供应到内部电压发生器电路124。内部电压发生器电路124基于供应到电源端子的电源电势VDD和VSS而产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用于行解码器108中，内部电势VOD和VARY主要用于包含于存储器阵列118中的感测放大器SAMP中，且内部电势VPERI用于多数外围电路块中。
电源端子还供应有电源电势VDDQ和VSSQ。电源电势VDDQ和VSSQ被供应到输入/输出电路122。在本公开的实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到电源端子的电源电势VDD和VSS相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到电源端子的电源电势VDD和VSS不同的电势。供应到电源端子的电源电势VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。
图2为根据本公开的一些实施例的存储器系统的框图。存储器系统包含控制器201和存储器装置202。在一些实施例中，存储器装置202可包含于图1的存储器装置100中。存储器装置202可表示存储器装置的简化视图，且例如图1中所展示的那些组件的各种组件可不再次关于图2展示或论述。
存储器装置202包含存储器逻辑204，所述存储器逻辑可用于处理从控制器接收到的命令和/或对存储器阵列206执行各种操作(例如刷新)。举例来说，存储器逻辑204可包含例如刷新控制电路(例如，图1的116)、行和列解码器(例如，图1的108/110)和/或命令和地址输入电路/解码器(例如，图1的102、104和106)等组件。存储器阵列206包含第一性能区域210和第二性能区域220。在一些实施例中，第一性能区域210和第二性能区域220均可为同一存储器组的区域。在一些实施例中，存储器阵列206的每一组可具有第一区域210和第二区域220。在一些实施例中，存储器阵列206的仅一些组可区分为不同性能区域。
第一性能区域210和第二性能区域220可各自包含一或多个存储器单元。举例来说，第一性能区域210可包含若干字线和若干数字线，其中若干存储器单元在所述字线与数字线的相交处。第二性能区域220还可包含若干字线和数字线，其中存储器单元在所述字线与数字线的相交处。由于每一字线与行地址相关联且每一数字线与列地址相关联，因此控制器202和/或存储器逻辑204可基于与那些区域相关联的地址而确定哪些存储器单元在第一区域210或第二区域220中。存储器区域210和220可表示存储器阵列206的物理地址空间(例如，第一物理地址空间和第二物理地址空间)。物理地址空间可表示存储器阵列206的区域可为由一或多个特定地址区分的存储器单元群组。
在一些实施例中，字线和/或数字线可跨越性能区域延伸。举例来说，第一性能区域210可包含字线WL0到WLi，而第二性能区域220包含字线WLi+1到WLj，且数字线可在所述区域之间共享(例如，数字线DL0到DLk可各自与字线WL0到WLj相交)。行地址可因此确定指定存储器单元是在第一区域210还是第二区域220中。其它实施例可使用列地址来指定区域，或可使用行和列地址的混合来区分区域。在一些实施例中，区域210/220中的一者或两者可不连续。举例来说，字线WL0到WLi和字线WLj+1到WLk可为第一区域210的部分，而字线WLi+1到WLj可为第二区域220的部分。
第一性能区域210和第二性能区域220可具有不同的性能特性。性能特性可确定存储器的操作的一或多个特性，例如数据写入存储器单元/从存储器单元读取的速度、写入/读取所消耗的电力、存储于所述区域的存储器单元中的信息的可靠性等。举例来说，第二性能区域220的读取时延可短于第一性能区域210。因此，相比于在控制器201将读取命令提供到第一性能区域210时，数据可在控制器201将读取命令提供到第二性能区域220时在更短的时间量中提供到控制器201。因此，在一些实施例中，控制器201可优先将信息存储在第二性能区域220中。
在一些实施例中，两个性能区域210和220可至少部分地基于区域操作的方式而具有不同的性能特性。举例来说，第二区域220可包含与第一区域210的存储器单元相比具有缩短的读取时延的存储器单元。在实例读取操作中，存储器控制器201可将读取命令发布到指定第一区域210中的存储器单元的地址，且可在第一数目的时钟信号之后预期数据端子处(例如，可耦合到DQ衬垫中的一个的接口连接处)的数据，其中第一数目基于第一区域的时延。存储器控制器201可将读取命令发布到指定第二区域220中的存储器单元的地址，且可基于第二区域的时延而在第二数目的时钟周期之后预期数据端子处的数据，其中第二数目小于第一数目。以此方式，相比于第一区域210，存取操作可在第二区域220中更快地发生。
在一些实施例中，由于两个性能区域之间的一或多个结构差异，两个性能区域210/220可具有不同性能特性。举例来说，第一性能区域210可包含第一类型的电路组件(例如，感测放大器)，而第二性能区域220可包含第二类型的电路组件。不同类型可例如汲取不同电力量，且因此，第二区域220中的操作可比第一区域汲取更少电力。
控制器201和/或存储器逻辑204可以利用区域210和220之间的性能差异的方式处理存储在存储器202中的信息。在一些实施例中，控制器201可包含关于哪些地址与存储器阵列206的哪些区域相关联的信息。在一些实施例中，存储器202可包含存储区(例如，模式寄存器)，所述存储区包含关于不同存储器区域的信息，且控制器201可从存储器202检索信息。当控制器201将数据写入存储器202时，所述控制器可使用各种准则来确定数据是将存储在第一区域210还是第二区域220中。在一些实施例中，每当第二区域220中足够空间可用时，控制器201便可优先地将信息存储在第二性能区域220中。
在一些实施例中，控制器201可使用一或多个准则来对待写入存储器202的数据进行分类，且接着可基于所述分类而将数据存储在第一或第二区域中。举例来说，如果第二区域220与第一区域210相比具有更高可靠性(例如，更低的位出错率)，那么控制器201可识别更敏感信息且将更敏感信息存储在第二区域220中。
尽管仅展示两个性能区域210和220，但应理解，可在其它实施例中使用更多数目的不同性能区域，例如可使用三个性能区域，其中第一区域具有第一特性，第二区域具有第二特性，且第三区域具有第三特性。尽管两个性能区域210和220展示为邻接的，但应理解，不同性能区域可包含跨越存储器布置的多个部分，且性能区域的不同部分可在其间具有其它性能区域。
图3为根据本公开的一些实施例的具有基于到DQ端子的距离的不同性能区域的存储器系统的框图。图3的存储器系统包含控制器301和存储器302。在一些实施例中，存储器302可包含于图2的存储器202中。存储器302和控制器301可大体类似于图2的存储器202和控制器201，且为简洁起见，将不相对于图3重复相对于图2描述的特征。
存储器302包含：第二区域320，其包含在数据端子(例如，可耦合到DQ衬垫330的接口连接)的某一距离d内的存储器单元；以及第一区域310，其包含与DQ衬垫330相隔距离大于距离d的存储器单元。由于与第一存储器区域310相比，信号必须在DQ衬垫330与第二存储器区域320的存储器单元之间行进的距离减小，因此第二存储器区域320的存储器单元与第一存储器区域310的存储器单元相比可具有较短时延。因此，相比于在控制器301将读取命令发布到第一区域310时，第二区域可在控制器301将读取命令发布到第二区域320时在更少的时钟周期之后从DQ衬垫330接收数据。
图4A-4B为根据本公开的一些实施例的具有基于到DQ端子的距离的不同性能区域的存储器系统的示意图。在一些实施例中，存储器402a和/或402b可包含于图3的存储器302中。存储器402a展示第一实例，其中距离d至少部分地基于始于DQ端子430a的字线数目。存储器402b展示一实例，其中距离d至少部分地基于始于DQ端子430b的字线数目和数字线数目两者。
存储器402a展示存储器阵列402a，例如存储器组的实例布局。存储器402a可划分成第一区段和第二区段，其中区域间包含各种端子，例如DQ端子430a。存储器阵列402a可具有通常沿着x轴延伸的行和沿着y轴延伸的列。存储器402a展示第二区域420a(例如，图3的第二区域320)，所述第二区域具有DQ衬垫430a的第一侧上的第一部分(例如，存储器402a的第一区段)和DQ衬垫430a的相对侧上的第二部分(例如，存储器402a的第二区段)。存储器阵列402a的存储器单元的剩余部分(例如，在第二区域420a外的存储器单元)可为第一区域(例如，图3的第一区域310)的部分。
存储器402a包含箭头d，其表示信号在DQ衬垫430a与第二区域420a的存储器单元之间可能需要行进的最大物理距离。存储器402a还包含箭头d'，其表示信号在DQ衬垫430a与在第一区域中的存储器单元之间可能需要行进的最大物理距离。距离d短于距离d'。箭头d和d'可表示通过存储器的信号路径的简化视图，在一些实施例中，箭头d和d'可沿循更复杂的路径。
因此，由于距离d小于距离d'，且由于一些性能特性可基于信号路径的长度，因此第一区域420a的存储器单元的性能特性可与第一区域410a的存储器单元不同。举例来说，给定区段的时延可基于距离d和d'。由于确保可从区域的任何存储器单元检索数据可为重要的，因此区域的时延可部分地基于信号行进到距DQ衬垫430a最远的存储器单元或反向行进所花费的时间。因此，控制器可将第二区域420a的存储器单元视为相较于第一区域410a的存储器单元具有较短时延。举例来说，由存取操作消耗的电力可部分地基于沿着信号路径的组件的电阻。因此，第二区域420a中的存取操作所需电力可少于第一区域410a中的存取操作。举例来说，数据的可靠性可部分地基于信号行进的距离，且因此从第二区域420a接收到的数据与第一区域410a相比可具有更高可靠性(例如，更低位出错率)。
在存储器402a中，第一区域420a的存储器单元由远离DQ衬垫430a的行的数目限定。举例来说，第一区域420a可包含在DQ衬垫430a的+N和-N内的字线，其中N为字线数目。
存储器402b可大体类似于402b，且为简洁起见，将不相对于存储器402b重复已相对于存储器402a描述的特征。在存储器402b中，可由远离DQ衬垫430b的行数目和列数目限定第二区域420b。举例来说，第二区域420b可包含在DQ衬垫430b的+M和-M内的字线和在DQ衬垫430b的+L和-L内的数字线。与第一区域相比，第二区域420b可提高性能特性，类似于关于图4A所描述的性能特性中的一或多个。
图5为根据本公开的一些实施例的存储器的实例读取操作的时序图。时序图500可表示例如图1的存储器100、图2的存储器202、图3的存储器302、图4A的存储器402a和/或图4B的存储器402b的存储器的操作。时序图500可表示读取操作的一部分。时序图500的第一线为时钟信号CLK，所述时钟信号可为用于控制存储器中的各种操作的时序的周期信号。第二迹线表示存储器的第一性能区域的操作，而第三迹线表示存储器的第二性能区域的操作。相比于第一性能区域，第二性能区域可具有较短读取时延。举例来说，第二性能区域可表示在数据端子的最大信号路径距离d内的存储器单元群组，而第一性能区域表示在数据端子的最大信号路径距离d'内的存储器单元，其中d'大于d。
在初始时间t0处，由存储器(例如，响应于由控制器发布的读取命令)发布内部读取命令。用于‘区域1’的线指示其中读取命令连同作为第一性能区域的一部分的地址一起由控制器发布的实例操作，而用于‘区域2’的线指示其中读取命令连同作为第二性能区域的一部分的地址一起发布的实例操作。在发布读取命令之后，存储器可执行各种操作(例如，在时间tRCD期间)，这导致在时间t0处发布内部读取命令。在这两种情况下(例如，与每个存储器区域相关联的地址)，在时间t0之后，经过一段时间tA，其表示发布内部读取命令到激发列选择信号之间的时间。时间tA可表示信息从指定存储器单元沿着其相关联数字线传送到其相关联本地I/O线(例如，图1的LIOT/B)。对于区域1和区域2两者，时间tA可相同，这是因为定时可能不会受到与DQ衬垫相隔距离的显著影响。
在过去时间tA之后，第一区域执行花费时间tB的操作，而第二区域执行花费时间tB'的操作。在tB和tB'期间执行的操作表示从本地I/O线到输出缓冲器(例如，到图1的I/O电路122)的并行信息传送。时间tB大于时间tB'，因为第二区域中所存取的存储器单元比第一区域中所存取的存储器单元更接近DQ衬垫和I/O电路。第一区域中的时间tA和tB可表示时间tAA，而第二区域中的时间tA和tB'表示时间tAA'。时间tAA'可短于时间tAA。确切地说，时间tAA'可比时间tAA短X纳秒。在一些实施例中，X可为1到3纳秒。在其它实施例中可使用更大或更小的X值。
时间tB和tB'随后可为时间tC，其表示I/O电路将输出数据串行化为数据突发所花费的时间，所述数据突发提供于DQ端子上且由例如控制器的外部装置接收。类似于时间tA，在第一和第二区域两者中，时间tC可相同，因为在时间tC期间发生的操作可不取决于到DQ衬垫的距离。因此，第一区域中的实例读取操作可在初始时间t0与第一时间t1(其中t1为tA+tB+tC)之间进行，且第二区域中的实例读取操作可在初始时间t0与第二时间t2(其中t2为tA+tB'+tC)之间进行。时间t2可比时间t1早(例如，早X ns)。
控制器可在初始时间t0将读取命令发布到存储器装置，且接着在一段时间之后从存储器装置的数据端子接收数据。可在多个时钟周期中测量控制器在数据端子处接收到读取数据之前等待的时间。如图500中可看出，t0与t1之间的时间为第一数目的时钟周期，而t0与t2之间的时间为小于第一数目的第二数目的时钟周期。因此，控制器可识别其是将读取命令发布到第一区域还是第二区域。控制器可基于连同读取命令一起发布的行和/或列地址而识别区域。当控制器将读取命令发布到第一区域的一或多个存储器单元时，其可在第一数目的时钟周期之后从数据端子检索数据。当控制器将读取命令发布到第二区域的一或多个存储器单元时，控制器可在第二数目的时钟周期之后从数据端子检索数据。因此，控制器可基于与读取命令一起提供的行和/或列地址而以可变时序操作存储器。
图6为根据本公开的一些实施例的具有不同长度的数字线的不同性能区域的存储器系统的框图。在一些实施例中，存储器602可包含于图2的存储器202中。出于简洁起见，将不相对于图6重复相对于图2描述的特征和操作。在存储器602中，第一区域610可包含为第一长度d1的数字线，而第二区域620可包含为短于d1的第二长度d2的数字线。
数字线DL可耦合到两个区域中的不同数目的字线WL。第一区域610中的数字线DL1可具有N个字线(编号为WL0到WLN-1)，而第二区域620中的数字线DL2可具有M个字线(编号为WL0到WLM-1)，其中M小于N。在一些实例实施例中，N可为1.5k行，而M为512行。在其它实例实施例中，可使用其它数目的行和区域之间的行的比率。在一些实施例中，第一区域610和第二区域620可沿着数字线具有相同的字线密度。尽管在第一区域610和第二区域620中仅展示单一数字线，但应理解，第一区域610和第二区域620可各自包含若干不同数字线。举例来说，第一区域610可针对总共N*J个存储器单元具有J个数字线(例如，DL0到DLJ-1)，且第二区域620可针对总共M*K个存储器单元具有K个数字线(例如，DL0到DLK-1)。在一些实施例中，第一区域610的字线中的每一个可具有长度d1，而第二区域620的字线中的每一个可具有长度d2。
与第一区域610相比，数字线的缩短长度可在第二区域620中提供若干潜在性能特性提高。举例来说，由于信号需要沿着数字线行进的最大长度缩短，因此第二区域620可具有增大的操作速度。举例来说，由于沿着数字线信号强度与噪声电平之间的信号裕度得到改进，因此第二区域620可具有增加的数据保真度，这可部分地归因于较短数字线的减小的电容。举例来说，由于作为存取操作的部分的为数字线充电所需的电力可基于数字线的电容，因此第二区域620的电力消耗可减少。
图7为根据本公开的一些实施例的第一存储器性能区域和第二存储器性能区域中的信噪比裕度的图。图700a展示与第一区域中的信号电压Vsignal相比的噪声电压的表示，而图700b展示与第二区域中的信号电压Vsignal相比的噪声电压的表示。第一区域可表示数字线长度长于第二区域的存储器区域。在一些实施例中，第一区域和第二区域可为图6的第一区域610和第二区域620。图7的曲线图700a和700b展示噪声和Vsignal电压的实例值。这些值应理解为仅出于解释的目的的实例值。其它实例实施例可具有不同电压。
图700a和700b展示沿竖直轴线的电压。方框表示噪声源，所述噪声源中的每一个可具有不同预期量值。举例来说，第一方框展示感测放大器阈值电压(Vt)偏移，其可为取决于感测放大器的结构和操作的噪声源。在一些实例实施例中，Vt偏移噪声可为约0.1V。第二方框展示数字线耦合在感测放大器中作为潜在噪声源，其可例如约为0.03V。第三方框展示数字线耦合在存储器阵列中，其可例如约为0.03V。由于这些噪声源通常可累加，因此在此实例中，总噪声可为约0.16V。因此，为了检测到高于噪声，沿着数字线的信号(Vsignal)可能需要至少为噪声的电压的量值。信号裕度(例如，Vsignal-Vnoise)越大，可检测到的信号的状态就越可靠。Vsignal可由以下等式1给出：
Figure BDA0003812658770000131
在等式1中，Vfinal是在信号由单元载送到数字线上时数字线的最终电压，Vdigit是数字线的初始电压，Vcell是耦合到数字线的存储器单元的电压，Ccell是存储器单元的电容，且Cdigit是数字线的电容。举例来说，在存储器的第一区域中，Ccell＝10fF，Vcell＝1V，Cdigit＝20fF，Vdigit＝0.5V，则Vsignal＝0.16V。由于Cdigit可通常根据数字线的长度按比例调整，因此如果第二区域的数字线的长度为第一区域的一半，那么第二区域的Cdigit可减少一半(例如，在此实例中减少到10fF)。因此，第二区域的Vsignal可为0.25V。可在其它实例中使用数字线长度和Vsignal电平的其它差异。
因此，由于噪声电平相对不受数字线的长度的影响，第二区域可具有比第一区域更高的信号裕度。增加的信号裕度可使第二区域中的Vsignal的值比其在第一区域中时更可靠地检测到。因此，相比于在第一区域中，可沿着数字线更准确地传送从存储器单元读出的位的值。相比于第一区域，这可降低第二区域中的出错率。
图8为根据本公开的一些实施例的将存储器中的实例读取操作与第一和第二性能区域进行比较的时序图。时序图800可大体类似于图5的时序图500。出于简洁起见，将不相对于图8重复先前相对于图5描述的特征。图8展示存储器的操作，所述存储器具有：具有第一数字线长度的第一存储器区域和具有短于第一长度的第二数字线长度的第二存储器区域。在一些实施例中，图8可表示例如图6的存储器600的存储器的操作。
在初始时间t0处，存储器可接收读取命令连同指示第一区域或第二区域的任一存储器单元的行和列地址。时间tD可表示将ACTIVE命令(例如，ACT)提供到由行地址指定的字线所花费的时间，以及响应于ACTIVE命令而激发所述字线所花费的时间。时间tD还可表示数字线分离所花费的时间。在第一和第二区域两者中，时间tD可通常相同，这是因为时间tD可能不会受到数字线长度的太大影响。时间tE和tE'可表示字线激发内部读取命令所花费的时间。时间tE'可比时间tE短Y纳秒。在一些实施例中，Y可为约1-2纳秒，但在其它实例中可使用Y的更大或更小值。时间tD和tE形成时间tRCD，并且时间tD和tE'形成时间tRCD'。总时间tRCD'可短于总时间tRCD，且可短一或多个时钟周期。
在时间tRCD(或tRCD')之后，时序图800可遵循类似于图5的时序图500中所描述的那些操作的操作。举例来说，在tRCD(或tRCD')之后，时间tAA(或tAA')可在存储器对内部读取信号作出响应时开始。
图9为根据本公开的一些实施例的展示具有不同长度的数字线的存储器区域的各种波形的图形900。图形900展示针对三个不同长度的数字线(例如，具有三个不同性能区域的存储器)中的每一个的一对数字线上的电压的模拟。实例数字线长度表示为沿着数字线的字线的数目。在图9的实例中，第一数字线为1024字线长，第二数字线为1156字线长，且第三数字线为1272字线长。
曲线图的带圆圈区域示出基于数字线的长度存在不同的性能特性。举例来说，第一组带圆圈区域展示时间tRCD，其包含数字线分离。较短数字线可比较长数字线更早地分离。第二组带圆圈区域展示时间tRP，其包含数字线预充电。以类似方式，相比于较长数字线，较短数字线可以更快时序预充电。表1展示不同长度处的数字线之间的模拟差异，表示为其执行tRCD或tRP所花费的时间量长于最短数字线。
数字线长度 tRCD差量(ns) tRP差量(ns)
1272 0.264 1.304
1156 0.246 0.831
1024 0 0
图10为根据本公开的一些实施例的使用存储器阵列的不同区域中的不同感测放大器类型的存储器阵列的框图。在一些实施例中，存储器1002可包含于图2的存储器202中。由于存储器1002可大体类似于图2的存储器202、图3的存储器302和/或图6的存储器602，所以将不再相对于图10重复相对于那些图描述的特征和组件。
在图10的实例存储器1002中，第一性能区域1010可包含耦合到第一类型的感测放大器1012的数字线，而第二性能区域1020可包含耦合到第二类型的感测放大器1022的数字线。第一类型的感测放大器1012和第二类型的感测放大器1022可具有彼此不同的性能特性，这转而可产生存储器区域1010和1020的不同性能特性。举例来说，不同类型的感测放大器1012/1022彼此可具有不同准确性、空间和/或电力消耗水平。在一些实例实施例中，所使用的感测放大器类型之间可存在折衷。例如，相比于第二类型的感测放大器1022，第一类型的感测放大器1012的精确性可较低，然而，相比于第二类型的感测放大器，第一类型的感测放大器1012还可具有较低电力消耗和较低布局要求。在一些实施例中，第二类型的感测放大器1022可为电压阈值补偿(VTC)感测放大器，而第一类型的感测放大器1012为非VTC感测放大器。
图11A-11B为根据本公开的一些实施例的感测放大器的示意图。图11A示出感测放大器1100a，并且图11B示出VTC感测放大器1100b。在一些实施例中，感测放大器1100a和1100b可包含于图10的感测放大器1012和1022中。举例来说，感测放大器1100a可用作图10的感测放大器1012，且感测放大器1100b可用作感测放大器1022。
感测放大器1100a和1100b耦合到位线(或数字线)BLT和BLB，所述位线在作为读取操作的部分激活时基于存储于位线与已激活字线的相交处的存储器单元中的逻辑电平而发生电势变化。在读取操作之前，位线均衡信号BLEQ可用于将两个位线充电到电压VEQ。作为读取操作的部分，位线中的一个可基于从经耦合存储器单元读取的信号而经历电压的变化，且感测放大器可接着基于来自存储器单元的电势的变化而改变位线BLT和BLB的电势。举例来说，感测放大器1100a和1100b可将位线升高到第一电压SAP，例如系统电压(例如，Vdd)以表示高逻辑电平，同时第二电压SAN，例如接地电压(例如，Vss)可表示低逻辑电平。感测放大器1100a和1100b可在相反方向上改变位线的电压。举例来说，如果位线BLT耦合到存储器单元，且存储器单元存储高逻辑电平，那么可将位线BLT驱动到第一电压SAP(例如，Vdd)，同时将第二位线BLB驱动到第二电压SAN(例如，Vss)。在一些实施例中，电压VEQ可为SAP和SAN的平均值(例如，Vdd的一半)。
放大器1100a包含：四个晶体管1105-1120，其用于感测并放大位线BLT和BLB上的电压；以及预充电电路1130，其用于将位线BLT和BLB预充电到电压VEQ。预充电电路1130包含三个晶体管，所有这些晶体管都具有耦合到信号BLEQ的栅极。在其中BLEQ在高电压(例如，Vdd)下处于作用中的实施例中，预充电电路1130的晶体管可为n型晶体管，其中电压VEQ串联耦合在一对晶体管的漏极与源极之间，且额外晶体管的源极耦合到晶体管(其源极耦合到VEQ)的漏极，且其漏极耦合到晶体管(其漏极耦合到VEQ)的源极。
晶体管1105具有耦合到电压SAP的源极、耦合到位线BLB的漏极以及耦合到位线BLT的栅极。晶体管1110具有耦合到电压SAP的源极、耦合到位线BLT的漏极以及耦合到位线BLB的栅极。晶体管1105和1110可为p型晶体管。晶体管1115具有耦合到SAN的源极、耦合到BLB的漏极以及耦合到BLT的栅极。晶体管1120具有耦合到SAN的源极、耦合到BLT的漏极，以及耦合到BLB的栅极。晶体管1115和1120可为n型晶体管。因此，当BLT上的电压大于BLB上的电压(例如，由于耦合到BLT的存储器单元存储高逻辑电平)时，晶体管1110和1115可处于作用中以将BLT的电势驱动到SAP且将BLB的电势驱动到SAN。因此，当BLT上的电压小于BLB上的电压(例如，由于耦合到BLT的存储器单元存储低逻辑电平)时，晶体管1105和1120可激活以将BLT的电压驱动到SAN且将BLB的电压驱动到SAP。
放大器1100b可大体类似于放大器1110a，但可包含额外特征(例如额外晶体管)以使放大器1100b对误差，例如由于晶体管1105-1120之间的阈值电压失配而导致的误差较不敏感。出于简洁起见，将不相对于放大器1100b重复先前相对于放大器1100a描述的特征和操作。放大器1100b包含额外信号ISO和OC，以及额外晶体管1145-1160，其在感测操作的不同部分期间一起工作以隔离晶体管对1105/1110和1115/1120。晶体管1145具有耦合到ISO的栅极、耦合到BLB的源极以及耦合到节点SA_BLB的漏极，所述节点耦合在晶体管1110的漏极与晶体管1120的漏极之间。晶体管1150具有耦合到ISO的栅极、耦合到GMEM的源极以及耦合到节点SA_BLT的漏极，所述节点耦合在晶体管1105和1115的漏极之间。晶体管1155具有耦合到OC的栅极、耦合到BLB的源极和耦合到SA_BLT的漏极。晶体管1160具有耦合到OC的栅极、耦合到BLT的源极和耦合到SA_BLB的漏极。在一些实施例中，晶体管1145到1160可为n型晶体管。
在读取操作期间，可将信号BLEQ驱动到低逻辑电平(在将位线预充电到VEQ之后)，且还可将信号ISO驱动到低逻辑电平以使晶体管1145和1150不处于作用中。信号OC初始可保持在高电平下以保持晶体管1155和1160处于作用中。这可将位线BLT与SA_BLT分离(以及将BLB与SA_BLB分离)，同时保持BLT耦合到SA_BLB(且BLB耦合到SA_BLB)。当字线激活时，电压OC还可改变到低电平以使晶体管1155和1160不处于作用中。还可将信号BLEQ短暂地升高到作用电平以对节点SA_BLT和SA_BLB充电。
与放大器1100a相比，放大器1100b对电压阈值误差可更不敏感。然而，放大器1100b可比放大器1100a占据更多空间且占用更多电力(例如，部分由于所添加的信号OC和ISO以及所添加的晶体管1145到1160)。因此，放大器1100b可用于在读取存储器单元时预期位线上的较小电压变化的情境中，同时放大器1100a可用于期望来自存储器单元的电压变化更清晰但功率和空间减小的情境中。
图12为根据本公开的一些实施例的具有不同RHR跟踪电路的存储器的框图。存储器1202包含耦合到第一RHR跟踪电路1214的第一存储器区域1210和耦合到第二RHR跟踪电路1224的第二存储器区域1220。在一些实施例中，存储器1202可包含于图2的存储器202中。由于存储器1202可大体类似于图2的存储器202、图3的存储器302、图6的存储器602和/或图10的存储器1002，因此为简洁起见，将不再相对于图12重复相对于那些图描述的特征和组件。
第一RHR跟踪电路1214可跟踪对第一性能区域1210的存取。第二RHR跟踪电路1224可跟踪对第二性能区域1220的存取。RHR跟踪电路1214和1224中的每一个可监测对其相应存储器区域中的存储器单元的存取模式，且可确定行是否需要目标刷新和/或哪一行需要目标刷新。举例来说，RHR跟踪电路1214和1224可确定一行是否存取超过某一速率(或超过某一次数)，且可将所述行识别为潜在侵略者行，使得可刷新所述潜在侵略者行的受害者作为目标刷新操作的部分。在一些实施例中，RHR跟踪电路1214和1224可识别被存取最多次的行，且可将其识别为潜在侵略者行。
第一RHR跟踪电路1214和第二RHR跟踪电路1224可具有不同的性能特性，这转而可产生第一区域1210和第二区域1220中的不同性能特性。相比于第一RHR跟踪电路1214，第二RHR跟踪电路1224可存储并监测更多行存取以便定位侵害者行。举例来说，RHR跟踪电路可接收与存取操作相关联的行地址，且可节省所接收行地址中的一些或全部。RHR跟踪电路能够存储的行地址越多，RHR跟踪电路就可越准确地监测侵害者行，但RHR跟踪电路需要的空间和功率就可能越多。在一些实例实施例中，相比于第二RHR跟踪电路1224，第一RHR跟踪电路1214可存储更少的所接收地址。这可导致与第一性能区域1210中的信息相比，存储在第二性能区域1220中的信息对于行锤击现象收到更好的保护。
图13为根据本公开的实施例的侵略者检测器电路的框图。在一些实施例中，侵略者检测器电路1300可包含于图1的刷新控制电路116和/或图12的1214/1224中。侵略者检测器电路1300的特定实施例可以是内容可寻址存储器(CAM)和反侵略者检测器电路。侵略者检测器电路1300可包含一连串寄存器1350，每一寄存器可具有对应计数器1351。计数器1351可耦合到比较器1352，所述比较器可通过反加扰器1353耦合到指针1354。寄存器1350可耦合到地址锁存器1355，所述地址锁存器可存储和提供所识别的行锤击地址作为匹配地址HitXADD。
侵略者检测器电路1300可响应于取样信号Sample而对当前行地址XADD进行取样。取样信号Sample还可使侵略者检测器电路1300确定所取样地址(例如，存储在寄存器1350中的一个中的地址)是否为行锤击地址且将其存储在地址锁存器1355上，其中所述所取样地址可作为匹配地址HitXADD提供到刷新地址发生器。
每当提供取样信号Sample时，可将当前行地址XADD与寄存器1350相比较。如果当前地址XADD已存储于寄存器中的一个中，那么可递增与所述寄存器1350相关联的计数器1351。如果当前地址XADD尚未存储在寄存器1350中的一个中，则可将其添加到寄存器1350。如果存在开放寄存器(例如，没有锁存地址的寄存器)，那么可将所取样地址XADD存储在开放寄存器中。如果不存在开放寄存器，那么与具有最低值(如指针1354所指示)的计数器1351相关联的寄存器可将其锁存地址替换为所取样地址XADD。
Sample信号还可使比较器1352确定具有最大值和最小值的计数器1351。指针1354可指向与计数器1351中的最大计数值相关联的寄存器1350且可指向与计数器1351中最小计数值相关联的寄存器1350。当对新地址XADD进行取样且不存在用以将新地址存储于其中的开放寄存器1350时，最小指针可用于覆写寄存器1350。信号Sample可使由最大值指针指示的存储于寄存器1350中的地址存储于地址锁存器1355中。
存储于地址锁存器1355中的地址可提供为匹配地址HitXADD。当基于地址HitXADD执行目标刷新操作时(例如，当刷新与HitXADD相关联的受害者地址时)，可重置与刷新操作相关联的计数器1351。
在一些实施例中，可选的反加扰器1353可用于改变侵略者检测器电路1300的行为，使得提供除了与最大指针相关联的地址之外的其它地址作为匹配地址HitXADD。在实例操作中，每当需要提供地址作为地址HitXADD时，可激活反加扰器1353。当反加扰器1353处于作用中时，其可提供基于寄存器序列的地址作为地址HitXADD而非与最大指针相关联的地址。因此，例如，可以如下序列提供地址：最大指针；寄存器0；最大指针；寄存器2；最大指针；寄存器1；依此类推。在其它实例实施例中可使用地址的其它模式以及激活地址加扰器1353的其它模式(例如，每三次刷新一次等)。
在一些实施例中，第一存储器区域(例如，图12的1210)可利用第一数目的寄存器1350和计数器1351(例如，寄存器0到寄存器N1)耦合到侵略者检测器电路1300，而第二存储器区域(例如，图12的1220)可利用第二数目的寄存器1350和1351(例如，寄存器0到寄存器N2)耦合到侵略者检测器电路1300。第二数目N2可大于第一数目N1。以此方式，与具有较少寄存器和计数器(例如，N1)的侵略者检测器电路1300相比，具有增加数目的寄存器和计数器(例如，N2)的侵略者检测器电路1300可更可靠地跟踪行锤击事件。
在一些实施例中，第一存储器区域(例如，图12的1210)可包含取样信号，而第二存储器区域(例如，图12的1220)可省略取样信号。在其中省略取样信号的实施例中，寄存器1350可接收沿着地址总线提供的每一地址XADD。在一些实施例中，侵略者检测器电路中的一个可省略取样信号，且还与其它侵略者检测器电路具有不同数目的寄存器。举例来说，与第二区域(例如，图12的1220)相关联的侵略者检测器电路1300可省略取样信号且还比与第一区域(例如，图12的1210)相关联的侵略者检测器电路具有更多寄存器。在一些实施例中，与第二区域(例如，图12的1220)相关联的侵略者检测器电路可具有若干寄存器和计数器以跟踪所述区域中的所有字线，而与第一区域(例如，图12的1210)相关联的侵略者检测器电路可具有比所述区域中的字线的数目更少的寄存器/计数器。
在一些实施例中，存储器可包含具有不同性能特性的第一区域和第二区域，所述性能特性归因于例如图3-12中所论述的因数等因素的组合。本文中所描述的区分两个性能区域的实例方法中的任一个可组合在一起。
举例来说，存储器可包含第二区域，所述第二区域基于其与DQ衬垫的接近度而限定(例如，类似于图3-5)且还包含短于第二区域外的数字线的数字线(例如，类似于图6-8)。与第一区域相比，第二区域可具有减小的时延，这是因为数字线的减小的距离和减小的长度两者可提高沿着数字线读出数据的速度。因此，耦合到存储器的存储器控制器可将读取命令提供到第二区域，且与在将读取命令发布到第一区域时相比在较少时钟周期之后检索数据。
举例来说，存储器可包含具有第一长度的数字线的第一区域和具有第二长度的数字线的第二区域(例如，类似于图6-8)，且还可在第一区域中具有不同于第二区域的RHR检测逻辑(例如，类似于图11-12)。此组合可提供协同益处，因为第二区域可比第一区域包含更少字线(例如，由于数字线的减小的长度)。因此，有可能识别并跟踪对第二区域中的更多字线的存取。在一些实施例中，由于字线数目减少，第二区域中的RHR逻辑可能够跟踪对第二区域的每一字线的存取，而第一区域的RHR逻辑可能必须依赖于仅跟踪存取的一部分(例如，经由取样)。
举例来说，存储器可具有数字线为第一长度的第一区域和数字线为第二长度的第二区域(例如，类似于图6-9)，且可具有耦合到第一区域的数字线的第一类型的感测放大器和耦合到第二区域的数字线的第二类型的感测放大器(例如，类似于图10-11)。举例来说，第二区域的数字线可短于第一区域的数字线。这可使第二区域的数字线具有增加的信噪比裕度。因此，第二区域可使用感测放大器，所述感测放大器更容易受噪声影响，但其提供例如相比于第一区域的感测放大器汲取更少的电力和/或占据更少的空间的益处。举例来说，第一区域中的感测放大器可为VTC感测放大器(例如，类似于图11B的感测放大器)，而第二区域的感测放大器可为非VTC感测放大器(例如，类似于图11A的感测放大器)。
举例来说，存储器可具有数字线为第一长度的第一区域和数字线为第二长度的第二区域(例如，类似于图6-9)，且第一区域可由第一RHR跟踪电路监测，而第二区域可由第二RHR跟踪电路监测。由于第二区域可比第一区域包含更少字线，因此与第一区域相比，可能更容易跟踪对第二区域的存取。在一些实施例中，第二RHR跟踪电路可跟踪对第二区域的所有存取，而第一RHR跟踪电路可跟踪的存取不到全部(例如，通过取样)。
当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分离和/或在根据本发明系统、装置和方法的单独装置或装置部分中执行。
最后，上文的论述意图仅说明本发明系统且不应被理解为将所附权利要求书限制于任何特定实施例或实施例群组。因此，虽然已参考示例性实施例详细地描述了本发明系统，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下所属领域的技术人员可设计许多修改和替代性实施例。因此，说明书和附图应以说明性方式看待，且并不意图限制所附权利要求书的范围。

Claims (21)

1.一种设备，其包括：
存储器阵列，其包括第一物理地址空间中的第一多个存储器单元和第二物理地址空间中的第二多个存储器单元；
数据总线，其经由多个字线和一或多个解码器耦合到所述第一多个存储器单元和所述第二多个存储器单元；
具有第一长度的第一组数字线，所述第一组的所述数字线耦合到所述第一多个的所述存储器单元且耦合到所述字线中的一或多个；
具有短于所述第一长度的第二长度的第二组数字线，所述第二组的所述数字线耦合到所述第二多个的所述存储器单元；以及
耦合到所述数据总线的多个接口连接，每一连接能够耦合到焊盘，其中所述第一物理地址空间比所述第二物理地址空间更接近所述接口连接。
2.根据权利要求1所述的设备，其中所述第一时间为第一数目的时钟周期，且其中所述第二时间为第二数目的时钟周期。
3.根据权利要求1所述的设备，其中所述第一多个存储器单元在所述接口连接的第一距离内，且其中所述第二多个存储器单元在所述多个接口连接的不同于所述第一距离的第二距离内。
4.根据权利要求3所述的设备，其中所述第一距离和所述第二距离基于行的数目、列的数目或其组合。
5.根据权利要求1所述的设备，其中所述第一组数字线各自耦合到第一类型的感测放大器，并且所述第二组数字线各自耦合到不同于所述第一类型的第二类型的感测放大器。
6.根据权利要求5所述的设备，其中所述第一类型的感测放大器为电压阈值补偿(VTC)类型感测放大器，并且所述第二类型的感测放大器为非VTC类型感测放大器。
7.一种设备，其包括：
存储器阵列，其包含第一物理地址空间中的第一多个存储器单元和第二物理地址空间中的第二多个存储器单元；
一或多个解码器，其配置成响应于命令和地址信号而对所述存储器阵列执行一或多个存取操作；
具有第一长度的第一数字线，所述第一数字线耦合到所述第一物理地址空间的一或多个存储器单元；以及
具有短于所述第一长度的第二长度的第二数字线，所述第二数字线耦合到所述第二物理地址空间的一或多个存储器单元。
8.根据权利要求7所述的存储器组，其中所述第一数字线耦合到所述存储器阵列的第一数目的字线，且其中所述第二数字线耦合到所述存储器阵列的不同于所述第一数目的第二数目的字线。
9.根据权利要求7所述的存储器组，其中所述第一物理地址空间的所述存储器单元在数据衬垫的第一距离内，且其中所述第二物理地址空间的所述存储器单元在所述数据衬垫的不同于所述第一距离的第二距离内。
10.根据权利要求7所述的存储器组，其进一步包括：
第一感测放大器，其耦合到所述第一数字线；
第二感测放大器，其耦合到所述第二数字线，其中所述第一感测放大器配置成在第一时间沿着所述第一数字线接收信号，且其中所述第二感测放大器配置成在不同于所述第一时间的第二时间沿着所述第二数字线接收信号。
11.根据权利要求10所述的设备，其中所述第一感测放大器为电压阈值补偿(VTC)感测放大器，并且所述第二感测放大器为非VTC感测放大器。
12.一种方法，其包括：
接收读取命令和与所述读取命令相关联的地址，其中所述地址与存储器阵列中的第一物理地址空间或第二物理地址空间相关联；
至少部分地基于所述地址激活所述阵列的字线；
如果所述地址与所述第一物理地址空间相关联，那么在接收到所述读取命令之后在第一时间中经由已激活字线读取接口连接处的数据，或如果所述地址与所述第二物理地址空间相关联，那么在接收到所述读取命令之后在短于所述第一时间的第二时间中经由已激活字线读取接口连接处的数据。
13.根据权利要求12所述的方法，其中所述第一时间由第一数目的时钟周期表示，并且所述第二时间由小于所述第一数目的时钟周期的第二数目的时钟周期表示。
14.根据权利要求12所述的方法，其中在接收到所述读取命令和所述地址之后激活所述字线持续激活时间，其中所述第一物理地址空间包含第一长度的数字线，且所述第二物理地址空间包含短于所述第一长度的第二长度的数字线，且其中所述第一物理地址空间的字线的所述激活时间长于所述第二物理地址空间的字线的所述激活时间。
15.根据权利要求12所述的方法，其中在激活所述字线之后提供所述数据持续读取时间，其中所述第一物理地址空间在所述接口连接的第一距离内且所述第二物理地址空间在所述接口连接的短于所述第一距离的第二距离内，且其中所述第一物理地址空间的所述读取时间长于所述第二物理地址空间的所述读取时间。
16.根据权利要求12所述的方法，其进一步包括在所述地址与所述第一物理地址空间相关联时利用电压阈值补偿(VTC)感测放大器从所述已激活字线读取所述数据，并且在所述地址处于所述第二物理地址空间中时利用非VTC感测放大器从所述已激活字线读取所述数据。
17.一种设备，其包括：
存储器组，其包括第一多个字线和第二多个字线；
第一行锤击刷新(RHR)跟踪电路，其配置成监测与所述第一多个字线相关联的存取操作；以及
第二RHR跟踪电路，其配置成监测与所述第二多个字线相关联的存取操作。
18.根据权利要求17所述的设备，其中所述第一RHR跟踪电路配置成存储第一数目的字线，且其中所述第二RHR跟踪电路配置成存储不同于所述第一数目的字线的第二数目的字线。
19.根据权利要求17所述的设备，其中所述第二RHR跟踪电路配置成跟踪对所有所述第二多个字线的存取，且其中所述第一RHR跟踪电路配置成对对所述第一多个字线的存取进行取样。
20.根据权利要求17所述的设备，其中所述第一多个字线耦合到第一数字线，且其中所述第二多个字线耦合到第二数字线，且其中所述第一多个字线所包含的字线多于所述第二多个字线。
21.根据权利要求20所述的设备，其中所述第一数字线为第一长度，且其中所述第二数字线为短于所述第一长度的第二长度。
CN202180016441.9A 2020-02-27 2021-02-26 用于基于地址的存储器性能的设备和方法 Pending CN115428078A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202062982598P 2020-02-27 2020-02-27
US62/982,598 2020-02-27
PCT/US2021/019833 WO2021173943A1 (en) 2020-02-27 2021-02-26 Apparatuses and methods for address based memory performance

Publications (1)

Publication Number Publication Date
CN115428078A true CN115428078A (zh) 2022-12-02

Family

ID=77463961

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180016441.9A Pending CN115428078A (zh) 2020-02-27 2021-02-26 用于基于地址的存储器性能的设备和方法

Country Status (5)

Country Link
US (2) US12073872B2 (zh)
KR (1) KR20220143928A (zh)
CN (1) CN115428078A (zh)
DE (1) DE112021001279T5 (zh)
WO (1) WO2021173943A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220143928A (ko) 2020-02-27 2022-10-25 마이크론 테크놀로지, 인크. 어드레스 기반 메모리 성능을 위한 장치 및 방법
US11605421B2 (en) * 2020-07-17 2023-03-14 Micron Technology, Inc. Semiconductor device having driver circuits and sense amplifiers
US11545205B2 (en) 2020-08-20 2023-01-03 Micron Technology, Inc. Apparatuses, systems, and methods for ferroelectric memory cell operations
US11551746B2 (en) 2020-11-19 2023-01-10 Micron Technology, Inc. Apparatuses including memory regions having different access speeds and methods for using the same
KR102912399B1 (ko) 2021-02-23 2026-01-15 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US12112785B2 (en) 2022-04-29 2024-10-08 Micron Technology, Inc. Apparatuses, systems, and methods for configurable memory
EP4300499A1 (en) 2022-06-28 2024-01-03 Samsung Electronics Co., Ltd. Semiconductor memory device
US11948656B1 (en) * 2022-09-21 2024-04-02 Micron Technology, Inc. Counter management for memory systems

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546321B1 (ko) * 2003-03-15 2006-01-26 삼성전자주식회사 데이터 라인 상에 전압 감지 증폭기와 전류 감지 증폭기를갖는 멀티 뱅크 메모리 장치
KR100605603B1 (ko) 2004-03-30 2006-07-31 주식회사 하이닉스반도체 데이터라인의 스큐를 줄인 반도체 메모리 소자
KR100790446B1 (ko) 2006-06-30 2008-01-02 주식회사 하이닉스반도체 스택뱅크 구조를 갖는 반도체 메모리 장치
JP5018786B2 (ja) * 2006-12-15 2012-09-05 富士通セミコンダクター株式会社 コンパイルドメモリ、ａｓｉｃチップおよびコンパイルドメモリのレイアウト方法
US7826293B2 (en) * 2007-11-20 2010-11-02 Micron Technology, Inc. Devices and methods for a threshold voltage difference compensated sense amplifier
KR20100083626A (ko) 2009-01-14 2010-07-22 삼성전자주식회사 반도체 메모리 장치
JP5396169B2 (ja) 2009-06-22 2014-01-22 オリンパス株式会社 データアクセス制御装置
US8305834B2 (en) 2010-02-23 2012-11-06 Qimonda Ag Semiconductor memory with memory cell portions having different access speeds
KR101180405B1 (ko) 2010-09-03 2012-09-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 테스트 방법
US8645637B2 (en) 2010-11-16 2014-02-04 Micron Technology, Inc. Interruption of write memory operations to provide faster read access in a serial interface memory
JP2013182635A (ja) 2012-02-29 2013-09-12 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム並びに半導体装置の制御方法
US9747230B2 (en) * 2012-10-15 2017-08-29 Rambus Inc. Memory rank and ODT configuration in a memory system
US8792267B1 (en) 2013-01-23 2014-07-29 Lsi Corporation Memory having sense amplifier for output tracking by controlled feedback latch
US8885416B2 (en) 2013-01-30 2014-11-11 Sandisk Technologies Inc. Bit line current trip point modulation for reading nonvolatile storage elements
KR20160148344A (ko) 2015-06-16 2016-12-26 에스케이하이닉스 주식회사 입출력 회로 및 이를 포함하는 입출력 장치
JP2017182854A (ja) * 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US9805786B1 (en) 2017-01-06 2017-10-31 Micron Technology, Inc. Apparatuses and methods for a memory device with dual common data I/O lines
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10366743B1 (en) 2018-05-10 2019-07-30 Micron Technology, Inc. Memory with a reduced array data bus footprint
US11152050B2 (en) * 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10372330B1 (en) 2018-06-28 2019-08-06 Micron Technology, Inc. Apparatuses and methods for configurable memory array bank architectures
KR20220143928A (ko) 2020-02-27 2022-10-25 마이크론 테크놀로지, 인크. 어드레스 기반 메모리 성능을 위한 장치 및 방법
US11551746B2 (en) 2020-11-19 2023-01-10 Micron Technology, Inc. Apparatuses including memory regions having different access speeds and methods for using the same

Also Published As

Publication number Publication date
WO2021173943A1 (en) 2021-09-02
US20210272620A1 (en) 2021-09-02
US12073872B2 (en) 2024-08-27
DE112021001279T5 (de) 2022-12-15
KR20220143928A (ko) 2022-10-25
US20240395314A1 (en) 2024-11-28

Similar Documents

Publication Publication Date Title
US12073872B2 (en) Apparatuses and methods for address based memory performance
US11984148B2 (en) Apparatuses and methods for tracking victim rows
US11749331B2 (en) Refresh modes for performing various refresh operation types
KR101622922B1 (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR100211182B1 (ko) 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치
US12165687B2 (en) Apparatuses and methods for row hammer counter mat
CN113767437A (zh) 用于内容可寻址存储器单元的设备、系统及方法
EP1081714A1 (en) DRAM for storing data in pairs of cells
KR101783873B1 (ko) 데이터 감지를 위한 반도체 메모리 장치
CN116364142A (zh) 用于行锤击计数器垫的设备和方法
US8817562B2 (en) Devices and methods for controlling memory cell pre-charge operations
US11837276B2 (en) Apparatuses and methods for 1T and 2T memory cell architectures
US8824238B2 (en) Memory device with bi-directional tracking of timing constraints
US10229730B2 (en) Timing control circuit shared by a plurality of banks
CN116978424A (zh) 用于基于存取的目标刷新操作的设备及方法
KR20180049502A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US9076504B2 (en) Semiconductor memory device and refresh method thereof
CN114388024B (zh) 具有经改进命令/地址总线利用的存储器
Nam et al. X-ray: Discovering dram internal structure and error characteristics by issuing memory commands
KR101184517B1 (ko) 메모리 장치의 동적 리프레시를 개선하는 장치 및 방법
US6728122B2 (en) Semiconductor memory device capable of rewriting data signal
CN110998732B (zh) 输入缓冲器电路
JP5564829B2 (ja) 半導体記憶装置及びその制御方法
US20250103226A1 (en) Apparatuses and methods for refresh management entry timing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination