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JP2010272168A - 半導体装置 - Google Patents

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JP2010272168A JP2009123196A JP2009123196A JP2010272168A JP 2010272168 A JP2010272168 A JP 2010272168A JP 2009123196 A JP2009123196 A JP 2009123196A JP 2009123196 A JP2009123196 A JP 2009123196A JP 2010272168 A JP2010272168 A JP 2010272168A
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Abstract

【課題】ドライバ回路の電源ノイズによるセンスアンプ回路の誤動作を避け、高速なデータ読み出しが可能な半導体装置を提供する。
【解決手段】少なくとも２つのデータを並列にセンシングし第１の周波数で動作する複数のセンスアンプと、第１の周波数よりも高い第２の周波数で動作し並列にセンシングされたそれぞれのデータを順次シリアルに出力するマルチプレクサと、マルチプレクサの出力に接続されたラッチ回路とラッチ回路に接続され第２の周波数で動作する出力ドライバ回路とを含むドライバ回路と、を備える。また、センスアンプの電源の電圧と出力ドライバ回路の電源の電圧は同一電圧であり、且つ、センスアンプの電源と出力ドライバ回路の電源とが、異なる電源線に接続する。
【選択図】図７

Description

本発明は、半導体装置に関する。特に、メモリを備えた半導体装置等、複数のデータを並列にセンシングするセンスアンプと、センシングしたデータを順次出力するドライバ回路を備えた半導体装置に関する。
近年、低消費電力化の要求に伴い、半導体装置の電源電圧は低下してきている。例えば、ＤＤＲ２ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ２ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の仕様では外部電圧が１．８Ｖに設定されている。また、最近では、消費電力をさらに削減するため、内部降圧回路を用いて外部電圧よりも低い内部電圧が用いられている。その一方では、半導体装置に対するより高速なアクセスが要求されている。例えば、上記のＤＤＲ２ ＳＤＲＡＭ等同期式のＤＲＡＭでは、１Ｇｂｐｓを超える超高速メモリアクセスが必要になってきている。このように低く抑えられた内部電源電圧でより高速なアクセスを実現するためには、半導体装置内部の電源ノイズの抑制が重要になってくる。高速動作では半導体装置内部での電源ノイズが大きくなるためである。
特許文献１には、Ｘデコーダやセンスアンプ等で構成されるセンス系回路に基準電位Ｖｃｃ１を供給する電源ラインＬ１とリードアンプや出力バッファ等で構成される出力系回路に基準電位Ｖｃｃ２を供給する電源ラインＬ３を分離し、独立した電源で動作させるＤＲＡＭが記載されている。特許文献１では、Ｖｃｃ２とＶｃｃ１をダイオードで接続し、センス系回路での電力消費で電源ラインＬ１の電位Ｖｃｃ１が変動すると、電源ラインＬ１とＬ３とが導通し、電源ラインＬ１における電位変動が電源ラインＬ３に分散され、電源ラインＬ１における電位変動が抑えられると記載されている。
特開平９−２５１７７７号公報
以下の分析は本発明により与えられる。特許文献１では、リードアンプと出力バッファの電源系を共通にしているが、連続的にリードしたデータを出力する動作を行う場合、リードしたデータを出力するときの出力バッファの電源ノイズが次のリードデータのセンシング動作に影響を与え、高速なリード動作と高速なデータの転送動作の妨げになる場合がある。
特に、ＤＤＲ等のプリフェッチ動作後の第１のパラシリ（パラレルシリアル）変換動作において、プリフェッチした複数のデータビットを順次パラシリ変換し、後述する長距離（それは、複数のメモリセルアレイの一辺長を超える）の内部データバスへ出力（この出力動作の周波数は、プリフェッチ動作周波数よりも数倍高い）するのであるが、最後のデータビットをシリアル出力すると共に、メモリセルアレイ側は次のバーストデータのために再度異なるアドレス（メモリセル）からセンシングを行う２回目のプリフェッチ動作を行う。
ここで、記憶容量の増大に伴って、前記第１のパラシリ変換後のデータビットを出力する駆動に必要な消費電流とピーク電流のノイズが問題になってきている。 尚、前記データビットは、所謂半導体装置の外部データ端子（Ｉ／Ｏ端子）を駆動する半導体装置の最終の駆動回路であるデータ出力バッファへ送出される。前記データ出力バッファにも第２のパラシリ変換回路を備える。
ここで、前記第１のパラシリ変換動作は、同期式半導体装置においては、パイプライン動作の切れ目であり、外部同期信号に対応する内部の同期信号によって前記メモリセルアレイ側の２回目のプリフェッチ動作と前記内部データバスへの出力動作とが、並列に動作する。よって、ノイズの大きな前記内部データバスへの駆動動作が、２回目のプリフェッチ動作を行うセンスアンプのセンシング動作を誤動作させることとなる。前記ノイズ量は、前記内部データバスへの駆動動作の周波数が、前記センスアンプのセンシング動作の周波数よりも高ければ高いほど、増加する。また、前記のノイズ量は、メモリセルアレイの一辺長が長くなるほど増加する。
本発明の１つの側面による半導体装置は、少なくとも２つのデータを並列にセンシングし、第１の周波数で動作する複数のセンスアンプと、前記第１の周波数よりも高い第２の周波数で動作し、前記並列にセンシングされたそれぞれのデータを順次シリアルに出力するマルチプレクサと、前記マルチプレクサの出力に接続されたラッチ回路と、前記ラッチ回路に接続され、前記第２の周波数で動作する出力ドライバ回路と、を含むドライバ回路と、を備え、前記センスアンプの電源の電圧と前記出力ドライバ回路の電源の電圧は同一電圧であり、且つ、前記センスアンプの電源と前記出力ドライバ回路の電源とが、異なる電源線に接続する。
本発明の他の側面による半導体装置は、少なくとも２つのデータを並列にセンシングし、第１の周波数で動作する複数のセンスアンプと、前記第１の周波数よりも高い第２の周波数で動作し、前記並列にセンシングされた複数のデータを順次シリアルに出力するマルチプレクサと、前記マルチプレクサの出力に接続されたラッチ回路と、前記ラッチ回路のデータを前記第２の周波数でデータバスに出力する出力ドライバ回路と、を含み、前記センスアンプは、センスアンプの数を超える数のデータを時分割で順次センシングし、前記順次センシングしたデータを前記マルチプレクサにおいてパイプライン処理して前記出力ドライバ回路から前記データバスへ順次出力し、前記センスアンプと前記出力ドライバ回路は、同一の電源電圧で動作し、且つ、前記センスアンプの電源と前記出力ドライバ回路の電源とが、それぞれ異なる電源線に接続する。
本発明のさらに他の側面による半導体装置は、第１の周波数で動作し、第１のデータをそれぞれセンシングし、出力する複数の第１の回路と、前記第１の周波数よりも高い第２の周波数で動作し、前記センシングされた複数の第１のデータをそれぞれ並列に入力し、シリアルに第２のデータを出力する第２の回路と、前記第２の回路が出力する第２のデータをラッチし、増幅して出力する第３の回路と、を備え、前記第１の回路と前記第３の回路は、同一の電源電圧で動作し、且つ、前記第１回路に電源を供給する第１の電源と、前記第３の回路に電源を供給する第３の電源とが、異なる電源線に接続する。
本発明によれば、特許文献１のリードアンプに相当するセンスアンプ（第２センスアンプ）と出力ドライバ回路（第１データドライバ回路）との電源を分離しているので、出力ドライバの電源ノイズによりセンスアンプ（リードアンプ）は影響を受けにくいので、高速なデータ読み出しが実現できる。
本発明の一実施例による半導体装置全体のブロック図である。 一実施例によるメモリセルアレイと第１センスアンプ、第２センスアンプ周辺のブロック図である。 一実施例によるマルチプレクサドライバ回路のブロック図である。 一実施例による第２センスアンプとマルチプレクサドライバ回路の電源配線図である。 一実施例による動作タイミング図である。 一実施例によるドライバ回路による電源ノイズと第２センスアンプ回路の動作への影響を説明する図である。 本発明の別な実施例による半導体装置のブロック構成と電源の接続を説明するブロック図である。 別な実施例において、（ａ）外部Ｉ／Ｏ専用電源端子から与えられる電圧が内部電源以下の場合と、（ｂ）外部Ｉ／Ｏ専用電源端子から与えられる電圧が内部電源の電圧より高い場合における第２データ出力ドライバの内部構成と電源の接続を説明するブロック図である。
本発明の概要について、必要に応じて図面を参照して説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。また、本願の請求内容はこの概要に限られず、本願の請求項に記載の内容であることは言うまでもない。
本発明の一実施形態の半導体装置は、第１の周波数で動作するセンスアンプの電源と、第１の周波数よりも高い第２の周波数で動作し、複数のセンスアンプのパラレル出力をシリアル出力に変換するマルチプレクサを介して出力する出力ドライバ回路の電源とを、異なる電源線に接続したので、出力ドライバ回路が負荷を駆動するタイミングとセンスアンプがセンシングするタイミングが重なっても出力ドライバ回路の負荷駆動により生じる電源ノイズが、センスアンブのセンシングに与える影響を排除できる。よって、センスアンプによる高速で信頼性が高いセンシングと出力ドライバ回路による高い周波数で且つ大きな負荷駆動（メモリセルアレイの一辺の長さよりも長く、寄生容量が大きな信号線の駆動）が同時に平行して実行できる。なお、センスアンプによりセンシングされたデータはマルチプレクサとラッチ回路とを介して出力ドライバ回路に入力される。センスアンプと出力ドライバ回路は、同一の電源電圧で動作する。上記センスアンプは特許文献１では、リードアンプに相当するアンプである。
また、上記半導体装置は、複数のメモリセルとメモリセルをアクセスするアクセス回路でそれぞれ構成された複数のメモリセルアレイを含み、上記複数のセンスアンプは、複数のメモリセルのデータのうち、アクセス回路によりアクセスする少なくとも２つのデータをそれぞれ並列にセンシングするセンスアンプであって、アクセス回路の電源（メモリセルアレイ内の電源線）とセンスアンプの電源とが、接続される。寄生容量の大きなメモリセルアレイ内の電源線が、センスアンプの電源に接続されるので、高い周波数で動作する出力ドライバ回路によらず、電源の変動量が、より少なく安定したセンスアンプの電源を提供することが出来る。さらに、アクセス回路の電源についてメモリセルアレイ内をメッシュ状に配線し、その電源をセンスアンプに接続すれば、更に、センスアンプの電源を安定化することができる。尚、センスアンプは、複数のメモリセルアレイのそれぞれに対応して備えられる。
さらに、第２の周波数よりも高い第３の周波数で動作し、出力ドライバ回路の出力に接続されたパラレルシリアル変換回路を含む出力バッファ回路を備え、第２の周波数で動作する出力ドライバ回路の電源と第３の周波数で動作するパラレルシリアル変換回路の電源とが、異なる電源線に接続する。出力ドライバ回路とパラレルシリアル変換回路は、同一の電源電圧で動作する。よって、高い周波数で動作するパラレルシリアル変換回路の電源のノイズが、センスアンプの電源や出力バッファの電源へ与える影響を排除することが出来る。更に、パラレルシリアル変換回路と出力バッファ回路との距離が離れている（メモリセルアレイの一辺の長さよりも長く、寄生容量が大きな信号線の駆動）場合であっても高速で信頼性が高いにデータ転送を行うことができる。
上記構成により、メモリセルアレイ内に設けるメモリセルのアクセス回路とメモリセルアレイ外に設けるセンスアンプ（第１の周波数で動作する第２のセンスアンプ）との電源系を共通にして、アクセス回路が、メモリセルアレイのデータを第１の周波数もしくはそれ以下の周波数でセンシングし、メモリセルアレイ外にセンシングされたメモリセルのデータを出力する。第１の周波数で動作するメモリセルアレイ外に設けるセンスアンプが、メモリセルアレイの外にセンシングされたメモリセルのデータをセンシングし、第２の動作周波数で動作するマルチプレクサへ出力する。マルチプレクサと該出力を増幅して駆動出力する出力ドライバ回路とが、データを複数のメモリセルアレイの一辺長よりも長い内部データバス２８へ、第１の周波数よりも高い第２の周波数でデータを転送する。これにより、センスアンプ（第１の周波数で動作する第２のセンスアンプ）の電源は、出力ドライバ回路のデータ切替に伴い発生する電源ノイズを除外することが出来る。
上記構成により、メモリセルアレイ単位に配置され、最も低い第１動作周波数で動作し、アクセス回路と第２のセンスアンプの各々の電源とを共通に接続し、第１動作周波数よりも高い第２動作周波数で動作するマルチプレクサを含む出力ドライバ回路の電源とを異なる電源線に接続し、更に第２動作周波数よりも高い第３動作周波数で動作するパラレルシリアル変換回路（それは、複数のメモリセルアレイに共通に設けられ、複数の出力ドライバ回路の出力データを並列に入力しパラレルシリアル変換を行う）の電源とを、更に異なる電源線に接続する。これにより、動作周波数が最も高いパラレルシリアル変換回路の電源系に電源ノイズが生じても、それよりも動作周波数が低い出力ドライバ回路や第１、第２のセンスアンプには、電源ノイズの影響が直接及ばない。これらの回路は、すべて同期制御信号によって互いに関連して並列に動作していることに注意が必要である。以下、実施例について、図面を参照して詳しく説明する。
図１は、実施例１の半導体装置１全体のブロック図である。図１の半導体装置１は、ＤＤＲ２等の同期式のＤＲＡＭである。図１において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はメモリセルアレイの中から選択したメモリセルのデータをセンシングする第１センスアンプ、１３は第１センスアンプがセンシングした複数のデータのうちカラムアドレスに基づいて選択したデータをメモリセルアレイの外へ出力するカラムセレクタである。半導体記憶装置１には、Ｂａｎｋ０〜Ｂａｎｋ７の８つのメモリセルアレイ１０が設けられており、ロウデコーダ１１、第１センスアンプ１２、カラムセレクタ１３もメモリセルアレイ毎に設けられている。
また、第２センスアンプ３１、マルチプレクサ３２、第１データ出力ドライバ３３は、メモリセルアレイ１０毎にメモリセルアレイ１０の外に設けられる。第２センスアンプ３１は第１センスアンプ１２、カラムセレクタ１３、Ｉ／Ｏ線５２を介してメモリセルアレイ１０の外に読み出されたメモリセルのデータをセンシングする。マルチプレクサ３２は、第２センスアンプ３１がセンシングしたデータを順次第１データ出力ドライバ３３へ出力する。第１データ出力ドライバ３３はマルチプレクサ３２が選択したデータをデータバス２８へ出力する。第２データ出力ドライバ３６は、好ましくは外部Ｉ／Ｏ端子２２の近傍に配置され、各々対応するメモリセルアレイ１０の近傍に配置された第１データ出力ドライバ３３からデータバス２８を介して送られて来たデータをパラレルシリアル変換して、データストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期して外部Ｉ／Ｏ端子２２から出力する。外部Ｉ／Ｏ端子２２には、データ入力回路３７が接続され、外部Ｉ／Ｏ端子２２から入力されたライトデータは、データ入力回路３７を介してメモリセルアレイ１０に書き込まれる。
クロック生成器２０は、外部から与えられる正転クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥから内部動作クロックを生成する。コマンドデコーダ１４は、外部から与えられたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードして外部のメモリコントローラ等から半導体装置１に与えられたリード、ライト等のコマンドを解読する。コントロールロジック１５は、コマンドデコーダ１４が解読したコマンド、モードレジスタ１７の状態に基づいて、クロック生成器２０から与えられたクロックに同期して半導体装置１の各部へコマンドを実行するために必要な信号を出力する。モードレジスタ１７、カラムアドレスバッファ・バーストカウンタ１６、ロウアドレスバッファ１８には、それぞれ外部アドレス入力端子Ａ０〜Ａ１３、バンクアドレス入力端子ＢＡ０、ＢＡ１、ＢＡ２が内部アドレスバスを介して接続される。モードレジスタ１７は、モードレジスタ設定コマンドが与えられたとき、内部アドレスバスから与えられたデータをレジスタに設定する。ロウアドレスバッファ１８は、バンクアクティブＡＣＴコマンドが与えられたとき、ロウアドレスをラッチしロウデコーダ１１へ出力する。カラムアドレスバッファ・バーストカウンタ１６は、リードコマンド、ライトコマンドが与えられたとき、カラムアドレスをラッチし、デコードしてカラムセレクタ１３を選択する。また、バーストリード、バーストライトコマンドが与えられたときは、指定されたバースト長に基づいてカラムアドレスをカウントする。リフレッシュカウンタ回路１９は、リフレッシュアドレスのカウントアップを行う。また、ＤＬＬ２１は、外部クロック端子ＣＫ、／ＣＫから与えられた外部クロック信号に基づいて、外部クロック信号と位相の揃ったクロック信号を生成し、外部Ｉ／Ｏ端子２２からのデータ入出力のタイミングを制御する。
図２は、実施例１によるメモリセルアレイ１０と第１センスアンプ１２、第２センスアンプ３１周辺のブロック図である。１０−１は、図１に示したメモリセルアレイ１０の一部の領域である。また、図２では、第１センスアンプ１２、カラムセレクタ１３もメモリセルアレイ１０の一部領域１０−１に対応して設けられた一部の第１センスアンプ１２、カラムセレクタ１３のみを示している。
メモリセルアレイの一部領域１０−１から読み出されたメモリセルのデータは第１センスアンプ１２によりセンシングされる。図２では、１０−１の一部領域に対して８個の第１センスアンプ１２が設けられており、ロウアドレスが指定されるとロウアドレスを共有する８個のメモリセルからそれぞれ対応する第１センスアンプ１２にデータが読み出される。８個の第１センスアンプ１２に読み出されたデータのうち、カラムセレクタ１３により、４ビットのデータが選択されてＩ／Ｏ線５２にデータが読み出される。なお、Ｉ／Ｏ線５２は、４対の相補信号を同時に伝送する双方向のバスで、０〜３ビットの正転信号ＭＩＯＴ＜０：３＞と反転信号ＭＩＯＢ＜０：３＞の８本の信号線で構成されている。なお、カラムセレクタ１３は、ＮＭＯＳトラジスタで構成され、ゲートに与えられるカラムアドレス選択信号ＹＳ０、ＹＳ１により同時に第１センスアンプ１２まで読み出された８ビットのデータのうち、４ビットのデータが選択されてＩ／Ｏ線５２に出力される。
Ｉ／Ｏ線５２に出力された４ビットの相補信号ＭＩＯＴ＜０：３＞、ＭＩＯＢ＜０：３＞は第２センスアンプ３１によりセンシングされる。第２センスアンプ３１はメモリセルアレイ１０の外にメモリセルアレイ１０に対応して設けられ、対応するメモリセルアレイ１０に隣接配置される。この第２センスアンプ３１は、データアンプ又はリードアンプとも呼ばれる。第２センスアンプ３１は、Ｉ／Ｏ線５２のビット数に合わせて４個設けられている。
１個の第２センスアンプ３１は、ソースが第２センスアンプ用低電源配線ＶＳＳＡに接続され、ゲートに第２センスアンプ活性化信号ＤＲＡＥＴが接続されたＮＭＯＳトランジスタ４７、それぞれソースがＮＭＯＳトランジスタ４７のドレインに接続され、ゲートにＩ／Ｏ線５２の相補信号ＭＩＯＴとＭＩＯＢが接続されたＮＭＯＳトランジスタ４５と４６、ＮＭＯＳトランジスタ４５のドレインと第２センスアンプ用高電源配線ＶＰＥＲＩＡとの間に直列接続されたＮＭＯＳトランジスタ４３とＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４６のドレインと第２センスアンプ用高電源配線ＶＰＥＲＩＡとの間に直列接続されたＮＭＯＳトランジスタ４４とＰＭＯＳトランジスタ４２により構成される。また、ＮＭＯＳトランジスタ４３とＰＭＯＳトランジスタ４１のゲートはＮＭＯＳトランジスタ４４とＰＭＯＳトランジスタ４２のドレインに接続され、ＮＭＯＳトランジスタ４４とＰＭＯＳトランジスタ４２のゲートはＮＭＯＳトランジスタ４３とＰＭＯＳトランジスタ４１のドレインに接続されている。さらに、各第２センスアンプ３１のＮＭＯＳトランジスタ４４とＰＭＯＳトランジスタ４２のドレインは第２センスアンプ３１の出力信号であるＤＲＡＤＡＴとして外部に出力されている。
なお、図２では、説明を簡単にするために、メモリセルアレイ１０の一部の領域１０−１とそれに対する第１センスアンプ１２、カラムセレクタ１３のみを示したが、メモリセルアレイ１０は、メモリセルアレイの一部領域１０−１の左右に設けられたＩ／Ｏ線５２を挟んでさらに左右にもメモリセルアレイの一部領域１０−２と１０−３が設けられる。また、メモリセルアレイの一部領域１０−１から見て第２センスアンプ３１の設けられている反対側にもメモリセルアレイの一部領域１０−４、１０−５、１０−６が設けられている。なお、１０−１以外のメモリセルアレイの一部領域１０−２〜１０−６に対応する第１センスアンプ１２とカラムセレクタ１３は記載を省略しているが、各一部領域１０−２〜１０−６はそれぞれ、第１センスアンプ１２とカラムセレクタ１３を介してＩ／Ｏ線５２に接続されている。各カラムセレクタ１３には、それぞれ異なるカラム選択信号が接続されている。メモリセルアレイ１０全体は、メモリセルアレイの一部の領域と第１センスアンプ１２、カラムセレクタ１３がＩ／Ｏ線５２を挟んでマトリクス状に配置されており、メモリセルアレイの一部領域１０−１は、このマトリクス状に配置されたメモリセルアレイ１０の領域のうち、最も第２センスアンプ３１の近くに配置された端の領域である。この様に、第１センスアンプ１２、カラムセレクタ１３は、メモリセルアレイ１０の中に組み込まれて配置されており、第２センスアンプ３１は、メモリセルアレイ１０の外に配置されている。また、１組（図２では４ビット）の第２センスアンプ３１に対して、Ｉ／Ｏ線５２とカラムセレクタ１３を介して多数の第１センスアンプ１２が接続されることになる。
図３は、実施例１によるマルチプレクサドライバ回路３０のブロック図である。マルチプレクサドライバ回路３０は、マルチプレクサ３２と第１データ出力ドライバ３３とを含んで構成される。マルチプレクサ３２は、第２センスアンプ３１の出力する４ビットのデータ信号ＤＲＡＤＡＴ＜０：３＞を入力し、セレクタ切替制御信号ＤＲＤ０１、ＤＲＤ２３によって２ビットずつ選択し順次データを出力する。つまり、マルチプレクサ３２は、メモリセルアレイ１０側と半導体装置１の外部Ｉ／Ｏ端子２２側とを同期信号であるセレクタ切替制御信号でパラレルシリアル変換する第１のパイプラインの機能を備えている。後述するラッチ回路３４は、パイプライン制御に不可欠な回路である。ラッチ回路３４は、２ビットの並列入力データのうち、最後の２ビット目のデータを保持する間、セレクタ切替制御信号がマルチプレクサ３２内のトランスファーゲート（スイッチ）を非導通にし、第２センスアンプ３１が次のプリフェッチデータをメモリセルアレイ１０から読み出す。
第１データ出力ドライバ３３はマルチプレクサ３２から入力したデータを順次、第１データ出力ドライバ出力信号ＲＷＢＳＲ、ＲＷＢＳＦとして出力する。第１データ出力ドライバ３３には、マルチプレクサ３２から入力したデータを一時的に保持するラッチ回路３４が設けられている。このラッチ回路３４を設けたことにより、第１データ出力ドライバ３３の出力ドライバ回路３５がデータを出力する動作と並行に第２センスアンプ３１により次のセンシングしたデータをマルチプレクサ３２まで読み出すことができる。また、第１データ出力ドライバ３３の電源は第２センスアンプ３１の電源とは異なる出力ドライバ回路用高電源配線ＶＰＥＲＩＢ、出力ドライバ回路用低電源配線ＶＳＳＢから電源が供給されている。なお、第１データ出力ドライバ出力信号ＲＷＢＳＲ、ＲＷＢＳＦは、データバス２８の信号の一部として図１の第２データ出力ドライバ３６に接続される。
図４は、実施例１による第２センスアンプ３１とマルチプレクサドライバ回路３０の電源配線図である。半導体装置１には、複数のメモリセルアレイ１０が設けられ、第２センスアンプ３１は、それぞれメモリセルアレイ１０に対応して対応するメモリセルアレイ１０に隣接配置されている。また、マルチプレクサドライバ回路３０も第２センスアンプ３１と同様にメモリセルアレイ１０を単位に設けられ、対応する第２センスアンプ３１の近傍に設けられる。なお、メモリセルアレイ１０の近傍に対応する第２センスアンプ３１を配置し、第２センスアンプ３１の近傍に対応するマルチプレクサドライバ回路３０を配置するのは、データの高速な転送を実現するためである。したがって、図４に示すように、メモリセルアレイ１０に対応して第２センスアンプ３１とマルチプレクサドライバ回路３０が配置されることになる。ただし、マルチプレクサドライバ回路３０のスイッチングノイズが第２センスアンプ３１のセンシングに悪影響を与え、センシングが遅くなることや誤動作することを防ぐため、第２センスアンプ３１の電源配線及び電源系をマルチプレクサドライバ回路３０における出力ドライバ回路３５の電源配線及び電源系から分離している。すなわち、各第２センスアンプ３１の電源は、第２センスアンプ用高電源配線ＶＰＥＲＩＡと第２センスアンプ用低電源配線ＶＳＳＡから電源を供給し、各マルチプレクサドライバ回路３０の出力ドライバ回路３５には、出力ドライバ回路用高電源配線ＶＰＥＲＩＢと出力ドライバ回路用低電源配線ＶＳＳＢから電源を供給する。
図５は、実施例１による半導体装置１がバーストリード動作をする場合の動作タイミング図である。図５では、アディティブレイテンシ（Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）ＡＬ＝０、／ＣＡＳレイテンシＣＬ＝３、バースト長ＢＬ＝８とする。図５において、ｔ０サイクルの外部クロック信号ＣＬＫの立ち上がりに同期してリードコマンドが入力される。すると、ｔ０サイクルの終わりにカラム選択信号ＹＳが立ち上がり、指定されたカラムアドレスのカラムセレクタ１３が導通する。それによってｔ１サイクルでは、導通したカラムセレクタ１３から第１センスアンプ１２でセンスされたデータＭＩＯＴ／ＢがＩ／Ｏ線５２に出力される。ｔ１サイクルの後半では、第２センスアンプ活性化信号ＤＲＡＥＴが立ち上がり、Ｉ／Ｏ線５２の微弱なデータ信号ＭＩＯＴ／Ｂが第２センスアンプ３１で増幅され、第２センスアンプ３１は第２センスアンプ出力信号ＤＲＡＤＡＴ＜３：０＞として出力する。次に、ｔ２サイクルでは、セレクタ切替制御信号ＤＲＤ０１が立ち上がり、第２センスアンプ３１が出力する４ビットデータＤＲＡＤＡＴ＜３：０＞のうち、０ビット目と１ビット目のデータがマルチプレクサ３２により選択され、ラッチ回路３４にラッチされる。ラッチ回路３４にラッチされたデータは、出力ドライバ回路３５から第１データ出力ドライバ出力信号ＤＲＷＢＳＲ、ＤＲＷＢＳＦとして出力される。また、次のｔ３サイクルでは、セレクタ切替制御信号ＤＲＤ０１に代わってセレクタ切替制御信号ＤＲＤ２３が立ち上がり、第２センスアンプ３１が出力する４ビットデータＤＲＡＤＡＴ＜３：０＞のうち、２ビット目と３ビット目のデータがマルチプレクサ３２により選択され、ラッチ回路３４にラッチされる。ラッチ回路３４にラッチされたデータは、出力ドライバ回路３５から第１データ出力ドライバ出力信号ＤＲＷＢＳＲ、ＤＲＷＢＳＦとして出力される。
なお、バーストリードであるので、カラムアドレスバッファ・バーストカウンタ１６によりカラムアドレスが更新され、このｔ３サイクルでは、再びカラム選択信号ＹＳが立ち上がるが、カラムアドレスバッファ・バーストカウンタ１６により更新されたカラムアドレスによりｔ１サイクルで選択したカラムセレクタ１３とは異なるカラムセレクタ１３が導通し、ｔ１サイクルとは異なったカラムのデータＭＩＯＴ／ＢがＩ／Ｏ線５２に出力される。このデータＭＩＯＴ／Ｂは、ｔ３サイクルの後半に再び立ち上がる第２センスアンプ活性化信号ＤＲＡＥＴに基づいて第２センスアンプ３１により増幅される。すなわち、このｔ３サイクルでは、セレクタ切替制御信号ＤＲＤ２３に基づいた第１データ出力ドライバ３３によるデータバス２８の駆動と、第２センスアンプ活性化信号ＤＲＡＥＴに基づく第２センスアンプ３１による次のバーストデータのセンシングが同時に並行して行われている。
なお、ｔ１サイクルにＤＲＡＥＴ信号に基づいて第２センスアンプ３１によりセンシングした４ビットのデータは、マルチプレクサ３２と第２データ出力ドライバ３６によりシリアルデータに変換され、外部Ｉ／Ｏ端子（ＤＱ端子）２２より外部出力信号ＤＱとしてｔ３サイクルからｔ４サイクルにかけて出力される。また、次のバーストリードのデータであるｔ３サイクルでＤＲＡＥＴ信号に基づいて第２センスアンプ３１がセンシングした４ビットのデータも同様にシリアルデータに変換されてｔ５サイクルからｔ６サイクルにかけて外部Ｉ／Ｏ端子２２から外部出力信号ＤＱとして出力される。
図６は、実施例１によるドライバ回路による電源ノイズと第２センスアンプ３１の動作への影響を説明する図である。第１データ出力ドライバ３３の出力ドライブ回路３５がデータバス２８を駆動すると出力データによって、出力ドライバ回路用高電源配線ＶＰＥＲＩＢからデータバス２８にデータバスを駆動する電流が流れるか、又はデータバス２８から出力ドライバ回路用低電源配線ＶＳＳＢにデータバスを駆動する電流が流れる。この電流により、出力ドライバ回路用高電源配線ＶＰＥＲＩＢや出力ドライバ回路用低電源配線ＶＳＳＢに、電源ノイズが生じる。また、上述したように、ｔ３サイクルでは、出力ドライブ回路３５によるデータバス２８の駆動と、第２センスアンプ３１によるデータのセンシングが同時に並行して行われる。しかし、実施例１では、第２センスアンプ３１の電源は、第１データ出力ドライバ３３の出力ドライブ回路３５の電源から分離しているので、出力ドライバ回路用高電源配線ＶＰＥＲＩＢや低電源配線ＶＳＳＢの電源ノイズが第２センスアンプ３１のセンシング感度に直接影響を与えることはない。
図７は、実施例２による半導体装置１のブロック構成と電源の接続を説明するブロック図である。実施例２の半導体装置１は基本的な構成は実施例１の半導体装置１と同一であるので、実施例１と同一である部分は説明を省略する。
図７の回路の構成について説明する。図７において、複数のメモリセルアレイ１０が設けられ、各メモリセルアレイ１０に対応してメモリセルアレイ１０の外に少なくとも２つの第２センスアンプ３１が設けられる。このメモリセルアレイ単位に設けられる少なくとも２つの第２センスアンプ３１は、第２センスアンプ部７１を構成する。各第２センスアンプ３１の出力信号はマルチプレクサ３２の入力端子に接続され、マルチプレクサ３２の出力信号がさらに第１データ出力ドライバ３３の入力端子に接続される。第１データ出力ドライバ３３は、マルチプレクサ３２から入力したデータを保持するラッチ回路を含んでいる。上記マルチプレクサ３２と第１データ出力ドライバ３３はマルチプレクサドライバ部７２を構成する。第２センスアンプ部７１とマルチプレクサドライバ部７２はメモリセルアレイ１０毎に設けられ、メモリセルアレイ１０とそのメモリセルアレイ１０に対応する第２センスアンプ部７１とマルチプレクサドライバ部７２でそのメモリセルアレイ１０から読み出したデータを伝送する周辺回路まで含んだメモリセルアレイブロック７３を構成する。図７では、１つのメモリレルアレイブロック７３の内部構成のみを示すが、他のメモリセルアレイブロック７３の構成も同一である。
メモリセルアレイ１０の内部には、第１センスアンプ列５１が複数縞状に配置されている。第１センスアンプ列５１は、実施例１における第１センスアンプ１２とカラムセレクタ１３を一列に多数配列したものである。第１センスアンプ列５１には、Ｉ／Ｏ線５２が接続されており、第１センスアンプ列５１がセンスしたメモリセルのデータのうち、カラムアドレスにより選択されたデータが第１センスアンプ列５１からＩ／Ｏ線５２に出力される。Ｉ／Ｏ線５２は実施例１と同様に第２センスアンプ３１の入力端子に接続されている。なお、メモリセルアレイ１０の内部には、第１センスアンプ列５１が設けられていない領域に、メモリセルがアレイ上に配置されている。
第１データ出力ドライバ３３の出力信号はそれぞれデータバス２８を介して第２データ出力ドライバ３６に接続される。第２データ出力ドライバ３６は、複数の第１データ出力ドライバ３３からそれぞれのデータバス２８を介して送られてきたデータをさらにパラレルシリアル変換して外部Ｉ／Ｏ端子２２から出力する。また、外部Ｉ／Ｏ端子２２には、メモリセルに対してデータを書き込みするとき等に使用するデータ入力回路３７が設けられている。なお、第１データ出力ドライバ３３がメモリセルアレイ１０毎に設けられているのに対して、第２出力データドライバ３３は、外部Ｉ／Ｏ端子２２に対応して外部Ｉ／Ｏ端子２２の近傍に設けられる。したがって、第２データ出力ドライバ３６には、メモリセルアレイ１０の数と同数の第１データ出力ドライバ３３からのデータバス２８が接続される。尚、一つのメモリセルアレイ１０から複数のデータバス２８が出力される場合もある。つまり、第２データ出力ドライバ３６は、メモリセルアレイ１０側（第１データ出力ドライバ３３側）と半導体装置１の外部Ｉ／Ｏ端子２２側とを同期信号であるセレクタ切替制御信号でパラレルシリアル変換する第２のパイプラインの機能を備えている。後述するパラレルシリアル変換回路８１は、所謂ＦＩＦＯ（ファーストインファーストアウト）機能を備えている。ＦＩＦＯは、該入力部に複数のラッチ回路を備え、セレクタ切替制御信号により第２センスアンプ３１の動作周波数である第１周波数や、より高い周波数であって第１データ出力ドライバ３３の動作周波数である第２周波数より、さらに高い第３周波数でデータを外部Ｉ／Ｏ端子２２に出力する。
次に、図７における電源系の接続について説明する。図７において、５３、６０は外部電源端子である。図７では、外部電源端子５３、６０は２つの端子として記載しているが、５３、６０は共通の１つの端子としてもよい。第１内部電源回路５４は、外部電源端子５３から供給される電源に基づいて、第１電源線５５を介してメモリセルアレイ１０に電源を供給する。第１電源線５５は、メモリセルアレイ１０内にメッシュ状に配線されている。第１電源線５５は、例えば、メモリセルアレイ１０内に配置されるメモリセルのワード線を駆動する第１のデコーダ（ロウデコーダ１１）、メモリセルのデータをメモリセルアレイ１０外と接続されるＩ／Ｏ線５２へ入出力と通信する第２のデコーダ（カラムセレクタ１３）、第１センスアンプ列５１を駆動制御する第１センスアンプ制御回路等の論理回路へ電源を供給するための電源線である。第２のデコーダは、所謂コラムスイッチ回路、所謂階層データバス間のスイッチ回路等を含む。
なお、図７では、第１内部電源回路５４から１つのメモリセルアレイ１０にしか第１電源線５５が接続されていないが、第１電源線５５は、各メモリセルアレイ１０にも接続されている。また、第１内部電源回路５４をメモリセルアレイ１０毎に設け、メモリセルアレイ１０毎に設けた第１内部電源回路５４から各メモリセルアレイ１０に第１電源線５５を接続してもよい。各メモリセルアレイ１０毎の第１電源配線５５同士を接続しても良い。
第２内部電源回路５６は、外部電源端子５３から供給される電源に基づいて、第２電源線５７を介して各第２センスアンプ３１に電源を供給する。また、第２電源線５７は第１電源配線５５と内部で接続されている。第１電源線５５は各メモリセルアレイ１０内をメッシュ状に配線されているので寄生容量が大きい。第２電源線５７を第１電源線５５と接続することにより第２電源線５７の電圧変動を抑制することができる。また、第１電源線５５と第２電源線５７の電源を接続することにより第１センスアンプ列５１に設けられる第１センスアンプ１２と第２センスアンプ３１の電源系を等しくすることができる。したがって第１センスアンプ（ドライブ側）と第２センスアンプ（レシーブ側）の感度設計が同一にできる。第１センスアンプ列５１の第１センスアンプ１２と第２センスアンプ３１は、外部Ｉ／Ｏ端子２２のデータ出力周波数をメモリセルアレイ１０のアクセス周波数よりも数倍高めるＤＤＲ動作に必要な予め複数のデータを並列に読み出すデータのプリフェッチ機能を備える。
第３内部電源回路５８は、外部電源端子５３から供給される電源に基づいて、第３電源線５９を介して各第１データ出力ドライバ３３（ラッチ回路３４を含む）に電源を供給する。同一のメモリセルアレイブロック７３に属する第１データ出力ドライバ３３と第２センスアンプ３１であっても、第１データ出力ドライバ３３の電源は第３内部電源回路５８から電源が供給され、第２センスアンプ３１の電源は第２内部電源回路５６から電源が供給されている。第１データ出力ドライバ３３と第２センスアンプ３１は、同一の電源電圧で動作する。したがって、バーストリード等により、第２センスアンプ３１の動作周波数（第１周波数）よりも数倍の周波数（第２周波数）で動作する第１データ出力ドライバ３３によるデータの出力と、第２センスアンプ３１による次のデータのセンシングのタイミングが重複する場合であっても、第１データ出力ドライバ３３による電源ノイズによる影響を第２センスアンプ３１は受けず、高速なデータ転送と高速なセンシングが並行して実行できる。
第３内部電源回路５８は、第３電源線５９を介して各マルチプレクサ３２に電源を供給する。第１データ出力ドライバ３３とマルチプレクサ３２は、同一の電源電圧で動作し、同一の周波数で動作する。
また、第４内部電源回路６１は、外部電源端子６０から供給される電源に基づいて、第４電源線６２を介して第２データ出力ドライバ３６の入力部に内部電源を供給する。また、第４電源線６２は、第３電源線５９と分離されている。したがって、第１データ出力ドライバ３３と第２データ出力ドライバ３６の入力部（後述するパラレルシリアル変換回路８１）の電源系は異なる電源線となる。但し、第１データ出力ドライバ３３とパラレルシリアル変換回路８１は、同一の電源電圧で動作する。したがって、第２周波数で動作する第１データ出力ドライバ３３から第２周波数よりも数倍の周波数（第３周波数）で動作する第２データ出力ドライバ３６へデータバス２８を介して高速なデータ転送が可能である。第２データ出力ドライバ３６のノイズが第１データ出力ドライバ３３の特性に影響を与えないからである。特に、図７のようにメモリセルアレイ１０を多数設ける場合は、第２データ出力ドライバ３６から離れた位置に配置されるメモリセルアレイブロック７３から配線されるデータバス２８の長さは、メモリセルアレイ１０の一辺の長さより長くなる。第２センスアンプ３１と第１データ出力ドライバ３３が、対応するメモリセルアレイ１０の一辺に隣接配置されるからである。そのような場合であってもデータの出力系と入力系とで電源系（電源配線）が異なるので、安定した高速なデータ転送が可能である。また、第１データ出力ドライバ３３の出力回路と第２データ出力ドライバ３６の入力回路をＣＭＯＳで構成した場合、第４電源線６２と第３電源線５９とが、分離されている場合、各々の電圧変動が異なることによる貫通電流もしくはラッチアップが懸念されるが、この構成において、動作周波数が高い後段回路（第２データ出力ドライバ３６）よりも動作周波数が低い前段回路（第１データ出力ドライバ３３）の方が、電圧降下は少なく、問題は起きない。
第２データ出力ドライバ３６には、第４電源線６２から与えられる電源の他、外部Ｉ／Ｏ専用電源端子６３から外部機器とデータを入出力するために使用する電源が第５電源線６４を介して与えられる。第５電源線６４の電圧が第４電源線６２の電圧以下であるか、第４電源線６２の電圧を越えているかによって、第２データ出力ドライバ３６の内部の回路構成は変える必要がある。
図８に、第２データ出力ドライバ３６の内部の回路構成と電源の接続を説明するブロック図を示す。図８（ａ）は、第５電源線６４の電圧が第４電源線６２の電圧以下である場合の第２データ出力ドライバ３６のブロック図であり、図８（ｂ）は、第５電源線６４の電圧が第４電源線６２の電圧を越えている場合の第２データ出力ドライバ３６のブロック図である。図８（ａ）では、データバス２８の信号を受けるパラレルシリアル変換回路８１の出力信号は直接、外部出力ドライバ回路８２の入力端子に接続され、外部出力ドライバ回路８２の出力信号が外部Ｉ／Ｏ端子２２から出力される。パラレルシリアル変換回路８１の電源は第４電源線６２から供給され、外部出力ドライバ回路８２の電源は第５電源線６４から供給される。第５電源線６４の電圧が第４電源線６２の電圧以下であることから、パラレルシリアル変換回路８１の出力信号を受ける外部出力ドライバ回路８２内のＣＭＯＳ回路に貫通電流が流れることはない。よって、電圧レベルシフタは不要である。
図８（ｂ）では、パラレルシリアル変換回路８１の出力信号は、電圧レベルシフタ回路８３を介して外部出力ドライバ回路８２の入力端子に接続される。第５電源線６４の電圧が第４電源線６２の電圧よりも高いので、パラレルシリアル変換回路８１の出力信号を受ける外部出力ドライバ回路８２内のＣＭＯＳ回路に貫通電流が流れるのを防止するために電圧レベルシフタ回路８３が必要である。電圧レベルシフタ回路８３には、第６電源線６５から電源が供給される。第６電源線６５は第５電源線６４と接続し第５電源線６４から電圧を供給してもよいし、半導体装置１の内部に昇圧回路を設け、第１から第４の内部電源回路のいずれかの出力電圧を昇圧して第６電源線６５に電圧を供給してもよい。電圧レベルシフタ回路８３が半導体装置１で最高の周波数（第３周波数）で動作する外部出力ドライバ回路８２のノイズを直接受けない後者の方が、信頼性と高速性の観点から望ましい。第５電源線６４の電流供給能力が十二分な能力を備える場合、昇圧回路等が省略できる前者の方が望ましい。その他の構成は、図８（ａ）と同一である。
なお、実施例２において、第１乃至第４の内部電源回路から供給する電源は、ＰＭＯＳトランジスタのソースとなる高電圧電源のみに限られず、ＮＭＯＳトランジスタのソースとなる低電圧電源についても各内部電源回路から電源を供給することができる。特に、実施例１と同様に、第２センスアンプ３１と第１データ出力ドライバ３３の電源については、高電圧電源と低電圧電源を別系統から供給することにより、より高速な動作が実現できる。
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１：半導体装置
１０：メモリセルアレイ
１０−１〜１０−６：メモリセルアレイの一部領域
１１：ロウデコーダ
１２：第１センスアンプ
１３：カラムセレクタ
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：ＤＬＬ
２２：外部Ｉ／Ｏ端子
２８：データバス
３０：マルチプレクサドライバ回路
３１：第２センスアンプ（センスアンプ、リードアンプ）
３２：マルチプレクサ
３３：第１データ出力ドライバ（ドライバ回路）
３４：ラッチ回路
３５：出力ドライバ回路
３６：第２データ出力ドライバ（出力バッファ回路）
３７：データ入力回路
４１、４２：ＰＭＯＳトランジスタ
４３、４４、４５、４６、４７：ＮＭＯＳトランジスタ
５１：第１センスアンプ列
５２：Ｉ／Ｏ線
５３、６０：外部電源端子
５４：第１内部電源回路
５５：第１電源線
５６：第２内部電源回路
５７：第２電源線
５８：第３内部電源回路
５９：第３電源線
６１：第４内部電源回路
６２：第４電源線
６３：外部Ｉ／Ｏ専用電源端子
６４：第５電源線
６５：第６電源線
７１：第２センスアンプ部
７２：マルチプレクサドライバ部
７３：メモリセルアレイブロック
８１：パラレルシリアル変換回路
８２：外部出力ドライバ回路
８３：電圧レベルシフタ回路
ＤＲＤ０１、ＤＲＤ２３：セレクタ切替制御信号
ＤＲＡＤＡＴ：第２センスアンプ出力信号
ＤＲＡＥＴ：第２センスアンプ活性化信号
ＤＱ：外部出力信号
ＭＩＯＴ：正転Ｉ／Ｏ線
ＭＩＯＢ：反転Ｉ／Ｏ線
ＲＷＢＳＦ、ＲＷＢＳＲ：第１データ出力ドライバ出力信号
ＶＰＥＲＩＡ：第２センスアンプ用高電源配線
ＶＳＳＡ：第２センスアンプ用低電源配線
ＶＰＥＲＩＢ：出力ドライバ回路用高電源配線
ＶＳＳＢ：出力ドライバ回路用低電源配線
ＹＳ：カラム選択信号

Claims (20)

  1. 少なくとも２つのデータを並列にセンシングし、第１の周波数で動作する複数のセンスアンプと、
    前記第１の周波数よりも高い第２の周波数で動作し、前記並列にセンシングされたそれぞれのデータを順次シリアルに出力するマルチプレクサと、
    前記マルチプレクサの出力に接続されたラッチ回路と、前記ラッチ回路に接続され、前記第２の周波数で動作する出力ドライバ回路と、を含むドライバ回路と、
    を備え、
    前記センスアンプの電源の電圧と前記出力ドライバ回路の電源の電圧は同一電圧であり、且つ、前記センスアンプの電源と前記出力ドライバ回路の電源とが、異なる電源線に接続する、半導体装置。
  2. 前記センスアンプは、外部同期信号に対応した第１信号に従って前記データのセンシングを行い、
    前記マルチプレクサは、前記外部同期信号に対応した第２信号に従って前記データを順次シリアルに出力し、
    前記出力ドライバ回路の切替出力時、前記センスアンプのセンシングが実行される、請求項１記載の半導体装置。
  3. 前記ラッチ回路の電源は、前記出力ドライバ回路が接続する電源線に接続する請求項１又は２記載の半導体装置。
  4. 更に、複数のメモリセルと前記メモリセルをアクセスするアクセス回路でそれぞれ構成された複数のメモリセルアレイを含み、
    前記アクセス回路に電源を供給する前記メモリセルアレイ内に配設されたメモリセルアレイ内の電源線と、
    少なくとも一つの前記メモリセルアレイ内の電源線とメモリセルアレイ外に配置される前記センスアンプの電源とが、接続する、請求項１乃至３いずれか１項記載の半導体装置。
  5. 複数の前記アクセス回路は前記メモリセルアレイ内に分散して配置され、
    複数の前記メモリセルアレイ内の電源線は、前記分散配置されたアクセス回路に対応してメッシュ状に構成される、請求項４記載の半導体装置。
  6. 前記メモリセルアレイ内の電源の電圧を生成する外部電源端子に接続された第１内部電源回路と、
    前記センスアンプの電源の電圧を生成する前記外部電源端子に接続された第２内部電源回路と、を備える請求項４又は５記載の半導体装置。
  7. 前記センスアンプの電源の電圧を生成する外部電源端子に接続された第２内部電源回路と、
    前記出力ドライバ回路の電源の電圧を生成する前記外部電源端子に接続された第３内部電源回路と、を備える請求項１記載の半導体装置。
  8. 更に、前記第２の周波数よりも高い第３の周波数で動作し、複数の前記出力ドライバ回路の出力に接続され、前記複数の出力ドライバ回路の出力データをそれぞれデータバスを介して並列に入力し、順次シリアルに出力するパラレルシリアル変換回路を含む出力バッファ回路を備え、
    前記出力バッファ回路は、前記シリアルに出力するデータを前記半導体装置の外部端子に出力し、
    前記パラレルシリアル変換回路の電源の電圧と前記出力ドライバ回路の電源の電圧は同一電圧であり、且つ、前記パラレルシリアル変換回路の電源と前記出力ドライバ回路の電源とが、異なる電源線に接続される、請求項１記載の半導体装置。
  9. 前記パラレルシリアル変換回路の電源の電圧を生成する前記外部電源端子に接続された第４内部電源回路を備える、請求項８記載の半導体装置。
  10. 更に、複数のメモリセルと前記メモリセルをアクセスするアクセス回路で構成された複数のメモリセルアレイを含み、
    前記センスアンプ、前記マルチプレクサと前記出力ドライバ回路は、前記複数のメモリセルアレイ毎にそれぞれ対応して設けられる、請求項８記載の半導体装置。
  11. 前記センスアンプ、前記マルチプレクサと前記出力ドライバ回路は、対応する前記メモリセルアレイの一辺に隣接配置され、
    前記複数のメモリセルアレイは、前記一辺の延在方向と同一方向に隣接して配置され、
    前記メモリセルアレイ単位毎に配置される出力ドライバ回路と前記複数のメモリセルアレイに共通に設けられる前記パラレルシリアル変換回路との間を接続する前記データバスの長さは、少なくとも前記メモリセルアレイの一辺の長さよりも長い、請求項１０記載の半導体装置。
  12. 少なくとも２つのデータを並列にセンシングし、第１の周波数で動作する複数のセンスアンプと、
    前記第１の周波数よりも高い第２の周波数で動作し、前記並列にセンシングされた複数のデータを順次シリアルに出力するマルチプレクサと、
    前記マルチプレクサの出力に接続されたラッチ回路と、前記ラッチ回路のデータを前記第２の周波数でデータバスに出力する出力ドライバ回路と、を含み、
    前記センスアンプは、センスアンプの数を超える数のデータを時分割で順次センシングし、前記順次センシングしたデータを前記マルチプレクサにおいてパイプライン処理して前記出力ドライバ回路から前記データバスへ順次出力し、
    前記センスアンプと前記出力ドライバ回路は、同一の電源電圧で動作し、且つ、前記センスアンプの電源と前記出力ドライバ回路の電源とが、それぞれ異なる電源線に接続する、半導体装置。
  13. 前記センスアンプのセンシングの動作と前記マルチプレクサが順次出力する動作は、外部同期信号に基づいて行う、請求項１２記載の半導体装置。
  14. 更に、複数のメモリセルと前記メモリセルをアクセスするアクセス回路で構成されたメモリセルアレイを含み、
    前記センスアンプは前記メモリセルアレイの外に配置された外部センスアンプであって、
    前記メモリセルアレイは内部に前記外部センスアンプ以外の内部センスアンプを備え、
    前記外部センスアンプは前記内部センスアンプによってセンシングされたデータをさらに増幅するセンスアンプであって、
    前記アクセス回路に供給するメモリセルアレイ内の電源と、前記外部センスアンプの電源とが、接続される請求項１２又は１３記載の半導体装置。
  15. 前記メモリセルアレイ内の電源の電圧を生成する外部電源端子に接続された第１内部電源回路と、
    前記外部センスアンプの電源の電圧を生成する前記外部電源端子に接続された第２内部電源回路と、
    前記出力ドライバ回路の電源の電圧を生成する前記外部電源端子に接続された第３内部電源回路と、を備える請求項１４記載の半導体装置。
  16. 第１の周波数で動作し、第１のデータをそれぞれセンシングし、出力する複数の第１の回路と、
    前記第１の周波数よりも高い第２の周波数で動作し、前記センシングされた複数の第１のデータをそれぞれ並列に入力し、シリアルに第２のデータを出力する第２の回路と、
    前記第２の回路が出力する第２のデータをラッチし、増幅して出力する第３の回路と、を備え、
    前記第１の回路と前記第３の回路は、同一の電源電圧で動作し、且つ、前記第１回路に電源を供給する第１の電源と、前記第３の回路に電源を供給する第３の電源とが、異なる電源線に接続する、半導体装置。
  17. 更に、前記第２の周波数よりも高い第３の周波数で動作し、複数の前記増幅して出力された第２のデータを並列に入力し、シリアルに第３のデータを出力する第４の回路と、を備え、
    前記第３の回路と前記第４の回路は、同一の電源電圧で動作し、且つ、前記第３の電源と、前記第４の回路に電源を供給する第４の電源とが、異なる電源線に接続する、請求項１６記載の半導体装置。
  18. 更に、複数の前記第１のデータにそれぞれ対応するメモリセル、前記メモリセルをアクセスするアクセス回路と、前記アクセス回路に電源を供給する電源線と、を含む複数のメモリセルアレイと、を備え、
    複数の前記アクセス回路は前記メモリセルアレイ内に分散して配置され、
    複数の前記メモリセルアレイ内の電源線は、前記分散配置されたアクセス回路に対応してメッシュ状に構成され、
    少なくとも一つの前記メモリセルアレイ内の前記アクセス回路に電源を供給する電源線と、前記第１回路に電源を供給する第１の電源が接続する電源線とが、接続する、請求項１６記載の半導体装置。
  19. 前記複数のメモリセルアレイのそれぞれに対応して、前記第１の回路、第２の回路、第３の回路が設けられ、
    前記第４の回路は、前記複数のメモリセルアレイに対して共通に設けられ、
    更に、前記第４の回路と前記複数の第３の回路の出力とをそれぞれ接続する複数の内部データ線を備え、
    少なくとも一つの前記内部データ線の長さは、前記メモリセルアレイの長さよりも長い、請求項１８記載の半導体装置。
  20. 前記第１の電源と前記第３の電源のそれぞれの電圧を生成する外部電源端子に接続された第１と第３の内部電源回路を備える、請求項１６記載の半導体装置。
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