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TWI429051B - 具有對稱擊穿電壓的暫態電壓抑制器及其製備方法 - Google Patents

具有對稱擊穿電壓的暫態電壓抑制器及其製備方法 Download PDF

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TWI429051B
TWI429051B TW099113694A TW99113694A TWI429051B TW I429051 B TWI429051 B TW I429051B TW 099113694 A TW099113694 A TW 099113694A TW 99113694 A TW99113694 A TW 99113694A TW I429051 B TWI429051 B TW I429051B
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tvs
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管靈鵬
馬督兒 博多
安荷 叭剌
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萬國半導體股份有限公司
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Description

具有對稱擊穿電壓的暫態電壓抑制器及其製備方法
本發明涉及一種暫態電壓抑制器(TVS)的結構和製作方法，尤其是一種具有對稱擊穿電壓和低工藝敏感度的垂直暫態電壓抑制器(TVS)的結構和製作方法。
電壓和電流瞬變是引起電子系統中的積體電路損壞的主要原因。瞬變是從各種內部和外部的源極到系統產生的。例如，瞬變的共源極包括電源、交流電路波動、雷電過電壓以及靜電放電(ESD)的正常轉換。
暫態電壓抑制器(TVS)一般用於保護積體電路不受瞬變或過電壓帶來的損害。暫態電壓抑制器(TVS)是單向裝置或雙向裝置。由於電子設備的加工元件對電壓極性為正或負的瞬變電壓都很敏感，因此越來越多的電子設備需要雙向暫態電壓抑制器(TVS)的保護。例如，雙向暫態電壓抑制器(TVS)可用於保護可擕式手持設備、鍵盤、筆記本電腦、數碼相機、可擕式全球定位系統(GPS)以及MP3播放器等的高速資料線。第1圖表示用於保護信號線的雙向暫態電壓抑制器(TVS)的示意圖。
實現雙向暫態電壓抑制器(TVS)有多種方法。多數情況是 採用垂直結構，來限制暫態電壓抑制器(TVS)裝置的模具尺寸。此外，低電壓情況下通常採用基於暫態電壓抑制器(TVS)的擊穿二極體。更確切地說，基於擊穿二極體的低電壓雙向暫態電壓抑制器(TVS)，是利用帶有發射極-基極和集電極-基極擊穿電壓的NPN或PNP結構實現的，還要優化NPN或PNP層的摻雜濃度，以便穿通擊穿。
例如，穿通二極體暫態電壓抑制器(TVS)經常具有輕摻雜淺基極的雙極結型電晶體(BJT)的特徵，使得即使是電壓低於雪崩擊穿電壓時，也能發生輕摻雜基極區的穿通。基於穿通二極體的暫態電壓抑制器(TVS)通常是由多摻雜層的堆積結構形成，例如含有n+-p+-p--n+的四層結構，以及p-層作為輕摻雜層。
傳統的基於穿通二極體的暫態電壓抑制器(TVS)存在許多不足。首先，由於製作過程的局限，暫態電壓抑制器(TVS)裝置的擊穿電壓一般並不對稱。也就是說，暫態電壓抑制器(TVS)裝置的發射極-基極和集電極-基極的擊穿電壓並不一致。其次，擊穿電壓經常發生很大的裝置間的變動。最具代表性的就是，暫態電壓抑制器(TVS)堆積層是通過外延生長每個層、或通過後面的層離子注入到初始外延層中形成的。擊穿電壓是一個外延層厚度、外延層的摻雜以及基極區摻雜的函數。外延層存在固有的摻雜濃度變化。而且，外延層的厚度，尤其是相對較薄的外延層，在整個晶片上以及從晶片到晶片上，也有變化。因此，通過外延厚度的變化以及摻雜濃度的變化，才能觀察到擊穿電壓的變化。此外，如果外延層過薄，來自於重摻雜襯底的過摻雜，會對外延層甚至基極區的摻雜濃度產生不利的影響。
第2(a)至2(c)圖表示在製作暫態電壓抑制器(TVS)裝置中使用的多種傳統的摻雜結構。傳統的垂直暫態電壓抑制器(TVS)裝置是由具有濃度梯度(第2(a)和2(b)圖)或摻雜濃度中的一個階梯(第2(c)圖)的基極區形成的。基極區中不對稱的摻雜結構通常是由於在薄外延層中，形成基極區的摻雜能量很低造成的。不均勻的摻雜結構會產生不對稱的擊穿電壓，以及擊穿電壓對製作工藝變化的敏感度。
依據本發明的一個實施例，一種垂直暫態電壓抑制器(TVS)裝置包括一個第一導電類型的重摻雜半導體襯底、一個形成在襯底上有第一厚度的第一導電類型的外延層、以及一個植入在外延層中位於外延層的一個中間區域的第二導電類型的基極區。基極區和外延層在基極區的兩側，提供基本對稱的垂直摻雜結構，使得這兩個方向上的擊穿電壓對稱。
依據本發明的另一方面，一種製備暫態電壓抑制器(TVS)的方法包括製備一個第一導電類型的重摻雜半導體襯底，形成一個在襯底上有第一厚度的第一導電類型的外延層、以及在外延層中形成一個位於外延層的一個中間區域的第二導電類型的基極區。基極區和外延層在基極區的兩側，提供基本對稱的垂直摻雜結構。
在一個實施例中，基極區是通過在外延層中的高能量植入形成的。在另一個實施例中，所形成的基極區作為掩埋層，位於外延層的中間。在另一個實施例中，外延層的摻雜濃度極低，並在外延層中的基極區的上方和底部分別植入一個第一導電類型的緩衝層。
閱讀以下詳細說明及參考附圖後，將更好地理解本發明。
100、200、300、400、500、600、700、900、1000‧‧‧暫態電壓抑制器 (TVS)裝置
102‧‧‧N+襯底
104、204‧‧‧N-外延層
106、206‧‧‧溝道
108‧‧‧氧化層
110‧‧‧多晶矽層
112、212‧‧‧P-基極區
114‧‧‧重摻雜N+接觸區
116、216、416、516‧‧‧介質層
118、218、418、518‧‧‧陽極電極
120、220‧‧‧陰極電極
180、182‧‧‧線
202‧‧‧N+襯底
205‧‧‧緩衝層
208、210、408、410、508、510‧‧‧溝道隔離結構
214‧‧‧N+接觸層
305A、305B‧‧‧N-摻雜區
402、502‧‧‧P+襯底
404‧‧‧P-外延層
412、512‧‧‧N-基極
414、514‧‧‧重摻雜區
420、520‧‧‧陰極金屬層
605A、605B‧‧‧P-緩衝層
712、812‧‧‧P-基極區
750‧‧‧P-型植入
850‧‧‧P-基極部分
905A、905B、1005A、1005B‧‧‧N-緩衝層
TVS‧‧‧暫態電壓抑制器
第1圖表示一種用於保護信號線的雙向暫態電壓抑制器(TVS)。
第2(a)至2(c)圖表示在製作暫態電壓抑制器(TVS)裝置中使用的多種傳統的摻雜結構。
第3圖表示依據本發明的一個實施例，一種使用NPN結構形成的垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第4(a)和4(b)圖表示依據本發明的兩個不同實施例，在暫態電壓抑制器(TVS)裝置100中可以獲得的兩種垂直摻雜結構。
第5圖表示對於具有不對稱摻雜結構的傳統的暫態電壓抑制器(TVS)，以及對於本發明所述的具有對稱摻雜結構和厚外延層的暫態電壓抑制器(TVS)裝置，擊穿電壓與外延層厚度的變化關係。
第6圖表示依據本發明的一個實施例，使用兩個高能離子注入過程形成基極區時，一種暫態電壓抑制器(TVS)裝置的摻雜結構的縱剖圖。
第7(a)至7(d)圖表示依據本發明的一個實施例，如第3圖所示的暫態電壓抑制器(TVS)裝置的製備過程。
第8圖表示依據本發明的一個第一可選實施例，一種使用NPN結構形成的垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第9圖表示依據本發明的一個第二可選實施例，一種使用NPN結構形成的垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第10(a)至10(d)圖表示依據本發明的一個實施例，製備如第9圖所 示的暫態電壓抑制器(TVS)裝置的製作過程。
第11圖表示依據本發明的一個實施例，使用NPN結構製備垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第12圖表示依據本發明的一個第一可選實施例，使用PNP結構製備垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第13圖表示依據本發明的一個第二可選實施例，使用PNP結構製備垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第14圖表示依據本發明的一個第三可選實施例，使用NPN結構製備垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第15圖表示依據本發明的一個第四可選實施例，使用NPN結構製備垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第16圖表示依據本發明的一個第五可選實施例，使用NPN結構製備垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
第17圖表示依據本發明的一個第三可選實施例，使用PNP結構製備垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。
依據本發明的原理，基於穿通二極體或雪崩模式暫態電壓抑制器(TVS)裝置利用高能量基極植入，在厚外延層中形成一個基極區，實現對稱的NPN或PNP結構。這種高能量植入確保暫態電壓抑制器(TVS)裝置具有對稱基極摻雜結構，使暫態電壓抑制器(TVS)裝置的擊穿電壓對稱。之所以使用厚外延層，是為了當基極區在反偏壓下完全耗盡時，耗盡層不會到達外延層的邊緣，而是仍然處於外延層內。在這種情況下，外延層厚 度的變化將不會影響暫態電壓抑制器(TVS)裝置的擊穿電壓。在一個可選實施例中，在外延層中間，用掩埋層技術形成基極區，以獲得同一種對稱摻雜結構。
依據本發明的另一方面，使用摻雜濃度很低的外延層，並通過在外延層中的緩衝層植入以及承載基極區，來修正外延層的摻雜等級。緩衝層能夠隔離暫態電壓抑制器(TVS)裝置對於外延層中固有的摻雜變化的敏感性。形成的垂直暫態電壓抑制器(TVS)的擊穿電壓將不再容易受對外延層的厚度和摻雜濃度的影響。在另一個實施例中，緩衝層植入到外延層中的基極區的頂部和底部，使得緩衝層和基極區控制擊穿電壓。由於緩衝層和基極區時通過植入形成的，那麼這將進一步解決外延層中的摻雜變化帶來的各種問題。
在本說明中，雪崩模式暫態電壓抑制裝置以及基於一個穿通二極體的暫態電壓抑制裝置都被稱為暫態電壓抑制器(TVS)。優化雪崩模式暫態電壓抑制器(TVS)的摻雜等級，便於基極區中的雪崩擊穿，基極區中的雪崩電流同雙極增益一起被放大，可以改善對集電極-至-發射極電壓的箝位元。另一方面，基於一個穿通二極體的暫態電壓抑制器(TVS)的特點是作為一個雙極結型電晶體，具有一個淺且輕摻雜的基極，優化基極的摻雜等級，便於穿通擊穿。尤其當電壓低於穿通擊穿電壓時，就會發生輕摻雜基極區的穿通。
雪崩模式和基於穿通二極體的暫態電壓抑制器(TVS)裝置在低壓應用中，對於抑制5伏或5伏以下的低壓範圍內的峰值電壓格外有效。
無論是基於雪崩的垂直暫態電壓抑制器(TVS)，還是基於 穿通的暫態電壓抑制器(TVS)，它們的擊穿電壓都是基極區摻雜等級和厚度相對于周圍集電極和發射區摻雜等級和厚度的函數。在基於穿通二極體的暫態電壓抑制器(TVS)中，選取合適的輕摻雜基極區的厚度和摻雜等級，使基極區在穿通電壓下完全耗盡。更確切地說，只要輕摻雜的基極區很淺，大部分耗盡層就會延伸到輕摻雜的基極區中，當耗盡層到達基極區的另一側時，實現穿通。因此，穿通二極體起到了短路的作用。如果裝置的穿通電壓低於其雪崩電壓，那麼裝置將通過穿通擊穿。如果裝置的雪崩電壓低於其穿通電壓，那麼裝置將通過雪崩擊穿。
第3圖表示依據本發明的一個實施例，使用NPN結構製備垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。參照第3圖，在重摻雜的N+襯底102上形成一個垂直暫態電壓抑制器(TVS)裝置100。在N+襯底102上形成一個輕摻雜的N-外延層104。通過高能離子注入到N-外延層104中，形成輕摻雜的P-基極區112。由此形成的P-基極區112位於N-外延層104的中間區域中。
按照本發明所製備的N-外延層104要比傳統的垂直暫態電壓抑制器(TVS)裝置中所使用的外延層厚一些。尤其是，N-外延層104的厚度要比P-基極區112厚許多。在這種情況下，受外延製備過程中固有的局限，N-外延層厚度的變化將不會影響暫態電壓抑制器(TVS)裝置100的擊穿電壓。
P-基極區112形成後，在N-外延層104的表面上製備一個重摻雜N+接觸區114，形成歐姆接觸。使用介質層116覆蓋在半導體結構上，起到保護作用。在介質層116中形成一個開口，以便形成一個陽極電極118， 與N+接觸層114形成電接觸。並在襯底的底面上，形成一個陰極電極120，以便與N+襯底102形成電接觸。典型的陽極電極118和陰極電極120是由金屬層等導電材料組成的。
在本例中，暫態電壓抑制器(TVS)裝置100通過溝道隔離，在襯底上形成相同暫態電壓抑制器(TVS)裝置的一個陣列，或者同其他裝置一起形成暫態電壓抑制器(TVS)裝置，以達到積體電路所需的保護電路的目的。在本實施例中，製備一個延伸到襯底的溝道，隔離暫態電壓抑制器(TVS)裝置100，此溝道與氧化層108在一條直線上，並用一個多晶矽層110填充此溝道。
通過使用一個厚的輕摻雜N-型外延層104以及高能基極植入，形成基極區112，暫態電壓抑制器(TVS)裝置100在N-/P-/N-區實現了一種對稱摻雜結構。第4(a)和4(b)圖表示依據本發明的兩個不同實施例，在暫態電壓抑制器(TVS)裝置100中可以獲得的兩種垂直摻雜結構。參照第4(a)和4(b)圖，由圖可知，暫態電壓抑制器(TVS)裝置100的摻雜結構從N+接觸層114一直向下到N+襯底102。在輕摻雜(n-)的外延層的中間形成一個對稱p-型摻雜。正是由於這種對稱結構，使得暫態電壓抑制器(TVS)裝置100在第一結J1和第二結J2處的擊穿電壓相同。因此，暫態電壓抑制器(TVS)裝置100就具備了擊穿電壓對稱的特點。
此外，暫態電壓抑制器(TVS)裝置100的基極電荷只能通過基極區植入以及外延層的摻雜等級來控制。因此，實現了良好的基極電荷控制。在第4(a)圖中，形成p-基極區，使其摻雜濃度小於或基本等於n-外延層。第4(a)圖中的摻雜結構具有很輕的基極摻雜，因此，對於穿通 擊穿，暫態電壓抑制器(TVS)裝置100就會很容易被耗盡和優化。在第4(b)圖中，形成p-基極區，使其摻雜濃度大於n-外延層。第4(b)圖中的摻雜結構具有更高的基極摻雜，因此，對於雪崩擊穿，暫態電壓抑制器(TVS)裝置就會很容易被優化。通過優化基極區摻雜等級和厚度，為暫態電壓抑制器(TVS)裝置選擇所需的擊穿電壓(雪崩或穿通)。
暫態電壓抑制器(TVS)裝置100可以有兩種工作方式。在低壓環境下，由於通過厚外延層中的高能基極區植入，很好地控制基極區電荷，可以獲得準確的擊穿電壓。這時，擊穿電壓由集電極-發射極(BVceo)的擊穿電壓決定。在高壓應用裝置中，在結J1和J2處的雪崩擊穿電壓趨於支配地位，由於這兩個結的擊穿電壓相同，因此對於正、負電壓極性，暫態電壓抑制器(TVS)裝置100的工作方式是對稱的。
暫態電壓抑制器(TVS)裝置100的一個主要特徵在於，其擊穿電壓僅取決於外延層的摻雜等級以及對基極摻雜的控制。因為無論外延層的厚度如何變化，形成的外延層的厚度都達不到使耗盡區接觸到襯底，所以暫態電壓抑制器(TVS)裝置100的擊穿電壓對於外延層厚度的變化並不敏感。第5圖表示一個帶有非對稱摻雜結構的傳統暫態電壓抑制器(TVS)，以及本發明所示帶有對稱摻雜結構和厚外延層的暫態電壓抑制器(TVS)裝置，其擊穿電壓與外延層厚度變化的關係。參照第5圖，對於帶有非對稱摻雜結構的傳統暫態電壓抑制器(TVS)(線180)而言，擊穿電壓是外延層厚度的函數。因此，製備過程的局限所引起的外延層厚度的任何變化，都將導致擊穿電壓變化。但是，對於本發明所述的具有一個對稱摻雜結構以及一個足夠厚的外延層的暫態電壓抑制器(TVS)裝置(線182)， 擊穿電壓對外延層厚度的變化將變得不敏感。因此，本發明所述的暫態電壓抑制器(TVS)裝置功能更加強大，並且不易受製備過程變化的影響。
在上述實施例中，所述的P-基極區112是通過高能離子注入技術形成的。在一個實施例中，所用的植入能量在1000keV的數量級上。高能植入到厚外延層中的好處在於，獲得對稱的摻雜結構。此外，在一個實施例中，使用的是一個獨立高能離子注入過程。在另一個實施例中，通過兩個或多個離子注入過程形成P-基極區。使用多個植入過程可以提高摻雜結構的對稱性。因此，在一個實施例中，如第6圖所示，使用至少兩個高能植入過程，獲得所需的對稱摻雜結構。第6圖中的點線表示通過第一離子注入過程形成基極區的摻雜結構的縱剖圖。通過第一離子注入過程，這個基極區可能會稍微變形。第6圖中的實線所表示的摻雜結構，可以通過額外的植入過程增強基極摻雜結構的對稱性。這些額外的植入物是n型還是p型，取決於要增強摻雜以及擊穿對稱性的需要。
第7(a)至7(d)圖表示依據本發明的一個實施例，如第3圖所示的暫態電壓抑制器(TVS)裝置的製備過程。參照第7(a)圖，製備過程的第一步是將N+襯底102作為起始材料。通過外延過程生長N-型外延層104。對N-型外延層104進行輕摻雜，厚度約為5-6μm。依據本發明，這種N-型外延層104的厚度比傳統的垂直暫態電壓抑制器(TVS)裝置中的外延層厚度大。
在一個積體電路上，當暫態電壓抑制器(TVS)裝置100與其他裝置一起製備時，必須將暫態電壓抑制器(TVS)裝置隔離。第7(b)圖就表示一種用於隔離在N+襯底102以及N-外延層104上形成的暫態電 壓抑制器(TVS)裝置100的溝道隔離結構。如第7(b)圖所示的溝道隔離結構僅用於解釋說明，在其他實施例中，可以使用其他的隔離結構。隔離結構的具體類型並不是決定本發明實施的關鍵因素。本發明的暫態電壓抑制器(TVS)裝置可使用目前已知或未知的各種類型的隔離結構製成。參照第7(b)圖，在N-外延層104中形成溝道106，一部分溝道106延伸到N+襯底102中。在溝道106定義的區域中製備暫態電壓抑制器(TVS)裝置。溝道106與氧化層108在一條直線上，然後用一個多晶矽層110填充此溝道。對多晶矽層110進行背部刻蝕，使它的一部分凹向N-外延層104的上表面。
參照第7(c)圖，通過離子注入過程形成P-基極區112。這種P-基極注入為高能注入，是將P-型植入物置於N-外延層104的中間。在一個實施例中，為了形成基於一個穿通二極體的暫態電壓抑制器(TVS)裝置，將硼作為P-型摻雜物，使用P-基極植入，植入能量為1000keV，劑量為3x1013個原子/cm2。在另一個實施例中，使用9x1013個原子/cm2的植入劑量，製備雪崩擊穿暫態電壓抑制器(TVS)裝置。依據本發明的一個可選實施例，通過第二P-基極植入，增強摻雜結構的對稱性。可以在第一P-基極植入過程進行之前或之後，實施第二P-基極植入。還可以使用能量、劑量等相同或不同的處理參數，進行第二P-基極植入。
參照第7(d)圖，在P-基極形成之後，通過離子注入過程在N-外延層104上方形成N+接觸層114。N+接觸層114為重摻雜，僅位於N-外延層104上方，以便與N-外延層形成歐姆接觸。在一個實施例中，N+接觸植入的植入能量為80keV、劑量為4x1015個原子/cm2，將砷作為N-型摻雜物。然後，如第3圖所示，在整個半導體結構上，形成一個介質層116，並在介 質層中形成一個開口，以便形成一個陽極電極118，與N+接觸層114形成電接觸。在N+襯底102的底部形成陰極電極120。
按這種方法製備的暫態電壓抑制器(TVS)裝置100與傳統的暫態電壓抑制器(TVS)裝置相比，具有許多優勢。首先，通過使用厚外延層以及高能基極注入，所形成的基極區位於外延層的中間。尤其是厚外延層可以確保基極區不會形成在外延層的邊緣或外延層之外。外延層厚度的常見變化也不會對摻雜結構或擊穿電壓等屬性產生不良的影響。確保對稱摻雜結構不因工藝的變化而發生改變。其次，通過高能注入形成P-基極區，實現了一種精准的、更加對稱的摻雜結構。而且通過第二次注入，還可以增強摻雜結構的對稱性。最後，暫態電壓抑制器(TVS)裝置的擊穿電壓僅僅取決於基極區的摻雜等級，以及外延層的摻雜等級，這樣就可以很好地控制擊穿電壓。
可選實施例
在另一個實施例中，使用摻雜濃度很低的外延層，並通過在外延層中形成的承載基極區的緩衝層來修正外延層的摻雜等級。第8圖表示依據本發明的一個第一可選實施例，一種使用NPN結構形成的垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。參照第8圖，暫態電壓抑制器(TVS)裝置200具有與第3圖所示的暫態電壓抑制器(TVS)裝置100相似的基本結構，並給出類似的參考資料。但是，暫態電壓抑制器(TVS)裝置200是使用一個摻雜濃度很低的N-型外延層(N--外延層)204製成的。通過離子注入，在N-外延層204中形成一個輕摻雜的N-型緩衝層205。暫態電壓抑制器(TVS)裝置200的P-基極區212位於N-緩衝層205的中間。因此，形成的N -緩衝層205的摻雜等級占主要地位，N-外延層204的背景摻雜變得微不足道。按照如第3圖所示的暫態電壓抑制器(TVS)裝置100，製備暫態電壓抑制器(TVS)裝置200的剩餘結構。在N-外延層204的上表面上形成一個N+接觸層214。通過介質層216中的開口，形成一個與N+接觸層214電接觸的陽極電極218，以及一個與N+襯底202電接觸的陰極電極。可以使用多晶矽填充的溝道隔離結構208、210，將暫態電壓抑制器(TVS)裝置200與積體電路上形成的其他裝置隔離起來。由於N-外延層204位於N-緩衝層205和N+襯底之間，暫態電壓抑制器(TVS)裝置200的垂直摻雜結構從N+接觸層214到N+襯底202，並不完全對稱。然而，在P-基極212附近，也就是從N-緩衝層205的頂部，穿過P-基極212，到N-緩衝層205的底部，這個垂直摻雜結構仍然是十分對稱的。更重要的是，選取合適的N-緩衝層205以及P-基極212的摻雜濃度，使暫態電壓抑制器(TVS)裝置200的擊穿電壓仍然對稱。
暫態電壓抑制器(TVS)裝置200的另一個優勢在於，N-緩衝層解決了暫態電壓抑制器(TVS)裝置對於外延層中固有的摻雜變化的敏感性。外延生長的層在摻雜濃度和厚度方面存在很多變化，與之相反，精確控制植入就可以在摻雜濃度和厚度方面具有極小的變化。垂直暫態電壓抑制器(TVS)裝置200的擊穿電壓對於外延層厚度和摻雜濃度的變化都不敏感。因此，暫態電壓抑制器(TVS)裝置200比傳統的暫態電壓抑制器(TVS)裝置功能更加強大。
第9圖表示依據本發明的一個第二可選實施例，一種使用NPN結構製備的垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。第9圖中 的暫態電壓抑制器(TVS)裝置300表示製備N-緩衝層的另一種方法。為了簡化討論過程，第9圖使用與第8圖類似的參考資料。參照第9圖，暫態電壓抑制器(TVS)裝置300將一個摻雜濃度很低的外延層204以及一個N-緩衝層作為兩個獨立的摻雜區305A和305B，以便限定P-基極區212的範圍。N-緩衝層305A和305B比N-外延層204的摻雜濃度大。N-摻雜區305A和305B與溝道隔離有一定的距離，並不延伸到P-基極區212的全寬度。因此，這種半導體功能主要體現在頂部N-緩衝層305A和P-基極區212之間的結、以及P-基極區212和底部N-緩衝層305B之間的結。
與第8圖所示的暫態電壓抑制器(TVS)裝置200類似，暫態電壓抑制器(TVS)裝置300對N-外延層204的摻雜等級與厚度並不敏感。而且，暫態電壓抑制器(TVS)裝置300的擊穿電壓僅僅是N-緩衝層305A、305B以及P-基極區212的厚度和摻雜等級的函數，這些量都可以很好地控制。此外，我們知道，電晶體的擊穿電壓通常在溝道隔離結構(210、208)附近區域中失真。暫態電壓抑制器(TVS)裝置300的另一個優勢在於，N-緩衝層305A和305B遠離溝道隔離，迫使擊穿發生在基極區的側面中間遠離溝道隔離結構，因此，擊穿電壓均勻可控。
第10(a)至10(d)圖表示依據本發明的一個實施例，形成第9圖所示的暫態電壓抑制器(TVS)裝置的製備過程。參照第10(a)圖，製備過程的第一步是將N+襯底202作為起始材料。通過外延過程生長輕摻雜的N-型外延層204。N-型外延層104的厚度約為5-6μm。依據本發明，這種N-型外延層104的厚度比傳統的垂直暫態電壓抑制器(TVS)裝置中的外延層厚度大。第10(b)圖表示在暫態電壓抑制器(TVS)裝置300中製 備一個溝道隔離結構。在N-外延層204中形成溝道206，一部分溝道206延伸到N+襯底202中。溝道206與氧化層208在一條直線上，然後用一個多晶矽層210填充此溝道。對多晶矽層210進行背部刻蝕，使它的一部分凹向N-外延層204的上表面。
這時，可以通過離子注入過程形成N-緩衝層205，然後通過第7(c)和7(d)圖所示的處理過程，完成整個第8圖所示的暫態電壓抑制器(TVS)裝置200的製備。P-基極區212勢必形成在植入的N-緩衝層205的中間位置。
參照第10(c)圖，通過離子注入過程形成P-基極區212，製備如第9圖所示的暫態電壓抑制器(TVS)裝置300。這種P-基極注入為高能注入，是將P-型植入物置於N-外延層204的中間。在一個實施例中，將硼作為P-型摻雜物，使用P-基極植入，植入能量為1000keV，劑量為5x1013個原子/cm2。在某些實施例中，通過進行第二次P-基極植入，增強摻雜結構的對稱性。在P-基極植入後，進行兩次N-型離子注入，形成N-緩衝層305A和305B。這兩次N-型植入要使用不同的植入能量，以便將N-型區放置於P-基極區212的頂部結和底部結處。在一個實施例中，N-基極植入的植入能量對於底部緩衝層305B為2500keV，對於頂部緩衝層305A為600keV，劑量為7x1013個原子/cm2，使用磷作為N-型摻雜物。植入後，在1100℃下進行熱處理，使植入區退火，形成如第10(c)圖所示的擴散區。
參照第10(d)圖，在P-基極以及N-緩衝層形成之後，通過離子注入過程在N-外延層204上方形成N+接觸層214。N+接觸層214為重摻雜，僅位於N-外延層204上方，以便與N-外延層形成歐姆接觸。在一個實 施例中，N+接觸植入的植入能量為80keV、劑量為4x1015個原子/cm2，將砷作為N-型摻雜物。然後，如第9圖所示，在整個半導體結構上，形成一個介質層216，並在介質層中形成一個開口，以便形成一個陽極電極218，與N+接觸層214形成電接觸。在N+襯底202的底部形成陰極電極220。
PNP電晶體
在上述實施例中，所形成的是對稱的NPN暫態電壓抑制器(TVS)裝置。本發明所述的暫態電壓抑制器(TVS)裝置還可以通過如第11、12和13圖所示的一種對稱PNP結構形成。在一個實施例中，製備對稱的PNP暫態電壓抑制器(TVS)裝置時，除了使用極性相反的材料和摻雜物之外，其他處理過程如上所述。也就是說，對於NPN結構而言，使用如上所述的高能注入，製備N-基極412和512。溝道隔離結構408、410、508、510隔離了暫態電壓抑制器(TVS)裝置400、500、600。介質層416、516使得陽極金屬418、518接觸重摻雜區414、514。陰極金屬層420、520接觸重摻雜P+襯底402、502。依據本發明的另一方面，PNP暫態電壓抑制器(TVS)裝置的N-基極區412、512是作為N-型掩埋層形成的，而不使用離子注入形成的。
例如，在如第11圖所示的暫態電壓抑制器(TVS)裝置400中使用掩埋層時，中間過程會形成一個P-外延層404，然後通過N-型植入，將N-基極區植入到中間過程形成的P-外延層中。最後，形成P-外延層404的剩餘部分。接下來的熱處理過程，會在P-外延層中間，形成一個N-型掩埋層，作為N-基極區412(第11圖)。對第12和13圖所示的暫態電壓抑制器(TVS)裝置500和600，進行相同的掩埋層處理過程。在這種情況下， 中間過程形成一個輕摻雜的P-外延層504，通過N-型植入，植入N-基極區512。然後形成P-外延層504的剩餘部分。暫態電壓抑制器(TVS)裝置500含有一個在輕摻雜的P外延層504中植入的P-緩衝層505。暫態電壓抑制器(TVS)裝置600含有兩個距離溝道隔離結構很遠的P-緩衝層605A和605B，限定N-基極區512的範圍。
在如上所述的NPN型暫態電壓抑制器(TVS)裝置中，也可以使用掩埋層製備過程，形成P-基極區112、212。從根本上說，通過一個和多個高能離子注入，或者通過掩埋層製備過程，在本發明的NPN和PNP暫態電壓抑制器(TVS)裝置中形成基極區。
依據本發明的可選實施例，為了減小在隔離結構的邊緣附近的電場失真，要在溝道隔離邊緣，擴大P-基極區，以便阻止在矽外延層和溝道隔離之間的介面處的低擊穿電壓。第14圖表示依據本發明的一個第三可選實施例，一種使用NPN結構製備的垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。參照第14圖，暫態電壓抑制器(TVS)裝置700的基本結構與第3圖所示的暫態電壓抑制器(TVS)裝置100類似，並且給出了相似的參考資料。在暫態電壓抑制器(TVS)裝置700中，在溝道隔離結構108、110的邊緣，P-基極區712同額外的P-型植入750一起形成，以便形成擴大的P-基極部分。在本實施例中，擴大的P-基極部分750僅位於P-基極區712的底面。在第15圖所示的一個可選實施例中，在P-基極區812的頂面和底面上，P-基極區812同擴大的P-基極部分850一起形成。
如第9圖所示，在暫態電壓抑制器(TVS)裝置300中，限定P-基極區212範圍的N-摻雜區305A和305B具有相同的厚度“d”。在其他 實施例中，如第16圖所示，形成這兩個摻雜區是為了使底部摻雜區到達襯底。第16圖表示依據本發明的一個第五實施例，一種使用NPN結構的垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。參照第16圖，暫態電壓抑制器(TVS)裝置900的基本結構如第9圖所示的暫態電壓抑制器(TVS)裝置300類似，並且給出了相似的參考資料。在暫態電壓抑制器(TVS)裝置900中，形成底部N-緩衝區905B，以使它到達N+襯底202。頂部N-緩衝層905A在很大程度上與第9圖所示的頂部N-緩衝層305A相同。這個實施例的優勢在於，可以完全忽略外延層204及其固有的摻雜變化。
如第17圖所示，PNP型暫態電壓抑制器(TVS)裝置可以使用相同的結構。第17圖表示依據本發明的一個第三實施例，一種使用PNP結構的垂直暫態電壓抑制器(TVS)裝置的橫截面視圖。參照第17圖，暫態電壓抑制器(TVS)裝置1000的基本結構與第13圖所示的暫態電壓抑制器(TVS)裝置600類似，並且給出了相似的參考資料。在暫態電壓抑制器(TVS)裝置1000中，形成底部N-緩衝層1005B，以使它到達P+襯底502。頂部N-緩衝層1005A在很大程度上與第13圖所示的頂部N-緩衝層605A相同。
上述詳細說明僅用於對本發明的特殊實施例進行解釋說明，並不作為局限。在本發明的範圍內，具有多種修正和變化。本發明的範圍由所附的如申請專利範圍限定。
100‧‧‧暫態電壓抑制器(TVS)裝置
102‧‧‧N+襯底
104‧‧‧N-外延層
108‧‧‧氧化層
110‧‧‧多晶矽層
112‧‧‧P-基極區
114‧‧‧重摻雜N+接觸區
116‧‧‧介質層
118‧‧‧陽極電極
120‧‧‧陰極電極

Claims (28)

  1. 一種垂直暫態電壓抑制器(TVS)裝置包括：一個第一導電類型的重摻雜的半導體襯底；一個形成在襯底上的第一導電類型的外延層，此外延層包括一個摻雜濃度極低的外延層且具有第一厚度；一個植入在外延層中的第二導電類型的基極區，此基極區位於外延層的一個中間區域；一個位於基極區和外延層之間的底部結處的第一導電類型的底部摻雜區；以及一個位於底部結對面的基極區和外延層之間的頂部結處的第一導電類型的頂部摻雜區，其底部和頂部摻雜區為輕摻雜，但摻雜濃度比外延層更高，每個底部和頂部摻雜區的一部分位於基極區中，另一部分位於外延層中，其中基極區以及外延層在基極區的兩邊提供一個基本對稱的垂直摻雜結構。
  2. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，選取合適的基極區以及外延層的摻雜濃度，使得基極區通過穿通擊穿。
  3. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，選取合適的基極區以及外延層的摻雜濃度，使得基極區通過雪崩擊穿。
  4. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，還包括：在外延層和部分半導體襯底中形成的一個或多個溝道隔離結構，所述溝道隔離結構圍繞在一部分基極區以及一部分外延層周圍，以便隔離暫態電壓抑制器(TVS)裝置。
  5. 如申請專利範圍第4項所述的垂直暫態電壓抑制器(TVS)裝置，其中基極區包括在溝道隔離結構附近的基極區邊緣處的擴大部分。
  6. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，其中所述第一導電類型包括N-型電導率，所述第二導電類型包括P-型電導率。
  7. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，其中所述第一導電類型包括P-型電導率，所述第二導電類型包括N-型電導率。
  8. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，其中所述基極區的第二厚度遠小於第一厚度。
  9. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，其中外延層的第一厚度至少是5μm。
  10. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，其中外延層包括一個摻雜濃度極低的外延層，所述暫態電壓抑制器(TVS)裝置還包括：在外延層中形成的第一導電類型的第二摻雜區，此第二摻雜區輕摻雜，但比外延層摻雜濃度更高，基極區形成在第二摻雜區的中間區域。
  11. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，還包括：在外延層和部分半導體襯底中形成的一個或多個溝道隔離結構，所述溝道隔離結構圍繞在一部分基極區以及一部分外延層周圍，以便隔離暫態電壓抑制器(TVS)裝置，其中頂部和底部摻雜區距一個或多個溝道隔離結構有一定的距離。
  12. 如申請專利範圍第1項所述的垂直暫態電壓抑制器(TVS)裝置，其中底部摻雜區到達襯底。
  13. 一種製備垂直暫態電壓抑制器(TVS)裝置的方法，包括：提供一個第一導電類型的半導體襯底，對此襯底重摻雜；在襯底上形成一個第一導電類型的外延層包括形成一個摻雜濃度很低的第一導電類型的外延層，此外延層具有第一厚度；在外延層中形成一個第二導電類型的基極區，此基極區位於外延層的一個中間區域；在基極區和外延層之間的底部結處，通過第一次離子注入，形成第一導電類型的底部摻雜區；以及在底部結對面的基極區和外延層之間的頂部結處，通過第二次離子注入，形成第一導電類型的頂部摻雜區，其中底部和頂部摻雜區為輕摻雜，但摻雜濃度比外延層更高，每個底部和頂部摻雜區的一部分位於基極區中，另一部分位於外延層中，其中基極區以及外延層在基極區的兩邊提供一個基本對稱的垂直摻雜結構。
  14. 如申請專利範圍第13項所述的方法，形成一個基極區是由通過高能離子注入形成一個基極區組成的。
  15. 如申請專利範圍第14項所述的方法，通過高能離子注入形成一個基極區的方法包括植入能量約為1000keV的高能離子注入形成基極區。
  16. 如申請專利範圍第13項所述的方法，形成一個第二導電類型的基極區，其包括： 進行第二導電類型的第一高能離子注入；以及進行額外的高能離子注入，以增強摻雜結構的對稱性。
  17. 如申請專利範圍第13項所述的方法，形成一個基極區包括通過一個掩埋層結構，形成基極區。
  18. 如申請專利範圍第13項所述的方法，形成一個外延層以及形成一個基極區包括選取合適的摻雜濃度形成外延層和基極區，使得基極區通過穿通擊穿。
  19. 如申請專利範圍第13項所述的方法，形成一個外延層以及形成一個基極區，選取合適的摻雜濃度形成外延層和基極區，使得基極區通過雪崩擊穿。
  20. 如申請專利範圍第13項所述的方法，還包括：在外延層和部分半導體襯底中形成的一個或多個隔離結構，所述溝道隔離結延伸至襯底，以便隔離暫態電壓抑制器(TVS)裝置。
  21. 如申請專利範圍第20項所述的方法，形成基極區還包括在溝道隔離結構附近的基極區邊緣處形成擴大部分。
  22. 如申請專利範圍第13項所述的方法，其中第一導電類型包括N-型電導率，第二導電類型包括P-型電導率。
  23. 如申請專利範圍第13項所述的方法，其中第一導電類型包括P-型電導率，第二導電類型包括N-型電導率。
  24. 如申請專利範圍第13項所述的方法，其中外延層的第一厚度至少為5μm。
  25. 如申請專利範圍第13項所述的方法，形成一個第一導電類型的外延層包 括形成一個摻雜濃度很低的第一導電類型的外延層，此方法還包括：在外延層中形成第一導電類型的第二摻雜區，此第二摻雜區輕摻雜，但比外延層摻雜濃度更高，基極區形成在第二摻雜區的一個中間區域。
  26. 如申請專利範圍第13項所述的方法，通過第一次離子注入，形成第一摻雜區包括通過第一次離子注入，植入能量約為2500keV的離子形成一個底部摻雜區，通過第二次離子注入，植入能量約為600keV的離子，形成一個頂部摻雜區。
  27. 如申請專利範圍第13項所述的方法，還包括：在外延層和部分半導體襯底中形成一個或多個溝道隔離結構，所述溝道隔離結構圍繞在一部分基極區以及一部分外延層周圍，以便隔離暫態電壓抑制器(TVS)裝置，其中頂部和底部摻雜區距一個或多個溝道隔離結構有一定的距離。
  28. 如申請專利範圍第13項所述的方法，底部摻雜區到達襯底。
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