CN108565259A - 半导体器件及其制造方法 - Google Patents
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Abstract
公开了一种半导体器件，包括：具有第一掺杂类型的SOI衬底；位于所述SOI衬底第一区域中的第一二极管；其中，所述第一二极管由所述SOI衬底的第一区域，位于所述SOI衬底的第一区域中的第一本征多晶半导体区和位于所述第一本征多晶半导体区中具有第二掺杂类型的第一掺杂区组成。由于所述本征多晶半导体区的引进，减小了二极管的寄生电容，进而减小了整个器件的总电容。
Description
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及半导体器件及其制造方法。
背景技术
诸如手机和可穿戴电子产品的移动终端获得广泛的应用。移动终端中的电子电路工作于例如5V的低工作电压，以减小功耗和延长移动终端的使用时间。随着工作电压的减小，电子电路可以承受的最大电压也减小。需要采用低击穿电压的瞬态电压抑制器(缩写为TVS)保护电子电路。
对于高速率传输线路的保护，瞬态电压抑制器必须具有高响应速度，才能提供所需的保护。瞬态电压抑制器的响应速度主要受到自身电容的影响。为了提高响应速度，优选地将瞬态电压抑制器的电容设置为小于0.8pF。进一步地，瞬态电压抑制器还应当具有高静电放电(缩写为ESD)能力。
目前端口的保护既有单向保护又有双向保护，通常单向和双向TVS设计的等效图如图1所示。图1(a)为双向TVS器件，图1(b)为单向TVS器件，为了降低器件的总电容，通常会选择一个较低电容的普通二极管与稳压二极管串联连接。图2所示为具有超低电容和超低漏电流的单芯片双向对称设计TVS器件，包括衬底201，N-epi外延层202，隔离沟槽，超深的隔离沟槽将器件分隔成两个结构相同的TVS器件区，每个器件区在N-epi外延层202上方有N+掺杂区204，在N+掺杂区204内和外延层202上方分别有一个P+掺杂区206和P+掺杂区205，分别构成P+/N-epi结的第一、第二普通二极管D1-1，D1-2，P+/N+结第一、第二齐纳二极管Dz1，Dz2，两个结构相同的TVS器件区构成完全对称的双向击穿电压。但是，由于在N-外延202/P+衬底201之间也会寄生一个二极管D2，由于CDZ>>CD1-1或CD1-2，则从I/O端口至GND端的总电容Ctotal≈2CD1-1+CD2/2。但D2的面积远大于D1-1，所以CD2>CD1-1，因此二极管D2的存在会引入大的寄生电容，造成总电容的增大。
发明内容
有鉴于此，本发明提供一种半导体器件，通过引入本征多晶半导体区从而降低器件的寄生电容。
根据本发明第一方面，提出一种半导体器件，包括：具有第一掺杂类型的SOI衬底；位于所述SOI衬底第一区域中的第一二极管；其中，所述第一二极管由所述SOI衬底的第一区域，位于所述SOI衬底的第一区域中的第一本征多晶半导体区和位于所述第一本征多晶半导体区中具有第二掺杂类型的第一掺杂区组成。
优选地，还包括位于所述第一区域中且与所述第一二极管串联的第一箝位结构。
优选地，还包括位于所述SOI衬底的第二区域中的第二二极管。
优选地，还包括位于所述第二区域中且与所述第二二极管串联的的第二箝位结构。
优选地，所述第一箝位结构由第一掺杂类型的第一多晶半导体区和位于所述第一多晶半导体区上方的第二掺杂类型的第二多晶半导体区形成。
优选地，所述第二二极管由所述SOI衬底的第二区域，位于所述SOI衬底的第二区域中的第二本征多晶半导体区和位于所述第二本征多晶半导体区中具有第二掺杂类型的第二掺杂区组成。
优选地，所述第二箝位结构由第一掺杂类型的第三多晶半导体区和位于所述第三多晶半导体区上方的第二掺杂类型的第四多晶半导体区形成。
优选地，还包括位于所述第一二极管和所述第一箝位结构之间的第一掺杂类型的第三掺杂区。
优选地，还包括位于所述第二二极管和所述第二箝位结构之间的第一掺杂类型的第四掺杂区。
优选地，所述第一箝位结构与第二二极管连接至I/O端口。
优选地，所述第一二极管连接至地端口，且所述第二箝位结构或所述第四掺杂区连接至所述地端口。
优选地，还包括：
位于所述SOI衬底中的隔离结构，所述隔离结构用于限定所述第一区域和第二区域。
根据本发明第二方面，提出一种制造半导体器件的方法，包括：在SOI衬底的第一区域中形成第一本征多晶半导体区，在所述第一本征多晶半导体区中形成第二掺杂类型的第一掺杂区，使得所述第一本征多晶半导体区和第一掺杂区构成第一二极管。
优选地，还包括：在所述第一区域中形成与所述第一二极管串联的第一箝位结构。
优选地，还包括：在所述SOI衬底的第二区域中形成第二二极管。
优选地，还包括：在所述第二区域中形成与所述第二二极管串联的第二箝位器件。
优选地，还包括：形成隔离结构，以限定所述第一区域和第二区域。
本发明提出的半导体器件通过引入一个包括本征多晶半导体区的二极管，减小了其寄生电容，进而减小整个器件的总寄生电容；另一方面，本发明采用了SOI衬底和深隔离沟槽，避免了衬底和器件边缘产生的寄生电流通路，进而减小了器件的漏电流；进一步地，因为本发明的器件制作在一个单独的芯片上，以及最后完成掺杂区的注入后采用快速热退火处理，减小了器件的制造成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)和1(b)分别示出根据现有技术的瞬态电压抑制器的电容等效电路图；
图2示出根据现有技术的单芯片对称瞬态电压抑制器的等效电路图；
图3示出根据本发明的第一实施例的半导体器件的结构示意图；
图4示出制造本发明的第一实施例的半导体器件的方法的各个步骤的半导体结构的示意性截面图。
图5示出根据本发明的第二实施例的半导体器件的结构示意图；
图6示出根据本发明的第三实施例的半导体器件的结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明提供了一种半导体器件，所述半导体器件由具有第一掺杂类型的SOI衬底，位于所述SOI衬底第一区域中的第一二极管，位于所述第一区域中且与所述第一二极管串联的第一箝位结构，位于所述SOI衬底的第二区域中的第二二极管和位于所述第二区域中且与所述第二二极管串联的的第二箝位结构组成。
图3为根据本发明第一实施例的半导体器件的结构示意图，如图3所示，在本实施例中，以衬底为p型掺杂为例，所述半导体器件300形成于p型SOI衬底301中，所述半导体器件300还包括位于所述SOI衬底中的隔离沟槽，所述隔离沟槽分为第一隔离结构308和第二隔离结构302，所述第一隔离结构308将所述SOI衬底限定为两个区域，分别为第一区域3011和第二区域3012，所述第二隔离结构302将所述半导体器件与其他器件结构隔离开，以减小器件的寄生电流。在所述第一区域中形成第一二极管和第一箝位结构，所述第一二极管和所述第一箝位结构串联，所述第一二极管由所述SOI衬底的第一区域3011，位于所述SOI衬底的第一区域3011中的第一本征多晶半导体区303和位于所述第一本征多晶半导体区303中具有第二掺杂类型的第一掺杂区307组成；所述第一箝位结构由所述SOI衬底的第一区域3011中具有第一掺杂类型的第一多晶半导体区304和位于所述第一多晶半导体区304上方的第二掺杂类型的第二多晶半导体区306形成。在所述第二区域中形成第二二极管和第二箝位结构，所述第二二极管和所述第二箝位结构串联，所述第二二极管由所述SOI衬底的第二区域3012，位于所述SOI衬底的第二区域3012中的第二本征多晶半导体区313和位于所述第二本征多晶半导体区313中具有第二掺杂类型的第二掺杂区317组成；所述第二箝位结构由所述SOI衬底的第二区域3012中具有第一掺杂类型的第三多晶半导体区314和位于所述第三多晶半导体区314上方的第二掺杂类型的第四多晶半导体区316形成。所述半导体器件还包括位于所述第一二极管和第一箝位结构之间的第一掺杂类型的第三掺杂区305和位于所述第二二极管和第二箝位结构之间的第一掺杂类型的第四掺杂区315。
在本实施例中，所述的半导体器件为瞬态电压抑制器，当然，所述半导体器件也可以为任何包括低电容二极管的器件。
其中，所述第一箝位结构与所述第二二极管连接至I/O端口，所述第一二极管连接至地端口，且所述第二箝位结构或所述第四掺杂区315连接至所述地端口。具体地，第一种实现方式：所述第一箝位结构的第二多晶半导体区306与所述第二二极管的第二掺杂区317通过金属互连，所述第一二极管的第一掺杂区307与所述第二箝位结构的第四多晶半导体区316或与第四掺杂区315通过金属互连。第二种实现方式：所述第一箝位结构的第二多晶半导体区306与所述第二二极管的第二掺杂区317通过电极在外部电路进行连接，所述第一二极管的第一掺杂区307与所述第二箝位结构的第四多晶半导体区316或与所述第四掺杂区315也可以通过电极在外部电路进行选择连接。当选择所述第一二极管的第一掺杂区307与所述第二箝位结构的第四多晶半导体区316连接时，所述瞬态电压抑制器为双向瞬态电压抑制器，当选择所述第一二极管的第一掺杂区307与所述第四掺杂区315连接时，所述瞬态电压抑制器为单向瞬态电压抑制器。
在一个实施例中，所述第二区域中可以包括所述第四掺杂区315和所述第二二极管，此时，所述瞬态电压抑制器为单向瞬态电压抑制器。
在本实施例中，所述第三掺杂区305和所述第四掺杂区315为多晶半导体，当然，其也可以是在SOI衬底中注入形成的注入区。
在本实施例中，所述隔离沟槽例如用氧化物填充。所述隔离沟槽自所述SOI衬底上表面至衬底中的深度为6-20μm，优选12μm。所述SOI衬底的电阻率大于100Ω·cm，优选大于1000Ω·cm。选择SOI衬底可以防止寄生电流通道通过衬底，因此由于所述SOI衬底和隔离沟槽的存在，所述半导体器件获得了超低的漏电流。
本发明提出的半导体器件，从I/O端至GND端，所述箝位结构与所述第一二极管串联连接，由于所述箝位结构的寄生电容远远大于所述第一二极管的寄生电容，因此所述低电容半导体器件的总电容由所述第一二极管的电容决定，而在本实施例中，因为本征多晶半导体的引入，所述第一二极管为PIN二极管，其寄生电容被大大降低，因此也显著的降低了器件的总寄生电容。另外，由于SOI衬底的选择，与现有技术相比，也避免了衬底产生的寄生电容。另外，因为本发明的箝位结构与二极管结构都制造在一个单芯片中，没有额外的工艺形成二极管，因此减小了设计成本。
将本实施例中所有的第一掺杂类型p型替换成n型，所有的第二掺杂类型n型替换成p型，所述半导体器件仍有相同的特性。
图4a-4h为根据本发明实施例一制造半导体器件的方法的各个阶段的截面图。制造所述半导体器件的方法包括：在SOI衬底的第一区域中形成第一本征多晶半导体区，在所述第一本征多晶半导体区中形成第二掺杂类型的第一掺杂区，使得所述第一本征多晶半导体区和第一掺杂区构成第一二极管；在所述第一区域中形成与所述第一二极管串联的第一箝位结构；在所述SOI衬底的第二区域中形成第二二极管；在所述第二区域中形成与所述第二二极管串联的第二箝位器件。
具体地，在SOI衬底中形成隔离沟槽，用于将SOI衬底分成两个区域；分别为第一区域3011和第二区域3012。
如图4a和4b所示，选择SOI衬底，所述SOI衬底电阻率大于100Ω·cm，优选大于1000Ω·cm。在所述SOI衬底中形成隔离沟槽，所述隔离沟槽例如用氧化物填充，所述隔离沟槽分为第一隔离结构308和第二隔离结构302，所述第一隔离结构308，用于将所述SOI衬底隔离成两个区域，分别为第一区域3011和第二区域3012。所述第二隔离结构302用来隔离所述半导体器件和其他器件。所述隔离沟槽从所述SOI衬底的上表面延伸至所述SOI衬底中，所述隔离沟槽的深度为6-20μm，优选12μm。
如图4c所示，在所述SOI衬底的每个区域中刻蚀沟槽，分别为第一沟槽309，第二沟槽310，第三沟槽311，第四沟槽319，第五沟槽320以及第六沟槽321，所述隔离沟槽比所述第一至第六沟槽的深度深。
刻蚀沟槽可以采用氧化物作为硬掩膜，可以通过控制刻蚀时间进而控制沟槽的深度，在形成沟槽之后，可以通过选择性的刻蚀剂，相对于SOI衬底去除硬掩膜。
随后，在所述SOI衬底中形成箝位结构和二极管结构。具体地，在图4d-4g中，首先在所述第一沟槽309和所述第四沟槽319中淀积本征多晶半导体，将所述第一沟槽309完全填满，在本实施例中，所述本征多晶半导体为本征多晶硅，在所述第一沟槽309和所述第四沟槽319分别形成第一本征多晶半导体区303和第三本征多晶半导体区313，然后在所述第二沟槽310，所述第五沟槽320，所述第三沟槽311和所述第六沟槽321中淀积p型多晶半导体，在所述第二沟槽310和所述第五沟槽320中分别形成第一多晶半导体区304和第三多晶半导体区314，淀积一定的深度后，在所述第二沟槽310和所述第五沟槽320中剩余的部分继续淀积n型多晶半导体，直至所述第二沟槽310和所述第五沟槽320被完全填满，分别形成第二多晶半导体区306和第四多晶半导体区316，继续在所述第三沟槽311和所述第六沟槽321的剩余部分淀积P型多晶半导体，直至所述第三沟槽311和所述第六沟槽321也被完全填满，第二次淀积的p型多晶半导体和第一次淀积的p型多晶半导体共形，分别形成第三掺杂区305和第四掺杂区315。
最后，如图4h所示，在所述第一沟槽309中第一本征多晶半导体区303和所述第四沟槽319中第三本征多晶半导体区313中注入N型第一掺杂区307和第二掺杂区317，采用离子注入工艺形成所述第一掺杂区307和所述第二掺杂区317，掺杂杂质例如为砷或磷，注入能量为100keV，掺杂浓度为5e15cm-3。
其中，所述第一二极管由所述SOI衬底的第一区域3011，位于所述SOI衬底的第一区域3011中的第一本征多晶半导体区303和位于所述第一本征多晶半导体区303中具有第二掺杂类型的第一掺杂区307组成，所述第一箝位结构由第一掺杂类型的第一多晶半导体区304和位于所述第一多晶半导体区304上方的第二掺杂类型的第二多晶半导体区306形成。所述第二二极管由所述SOI衬底的第二区域3012，位于所述SOI衬底的第二区域3012中的第二本征多晶半导体区313和位于所述第二本征多晶半导体区313中具有第二掺杂类型的第二掺杂区317组成。所述第二箝位结构由第一掺杂类型的第三多晶半导体区314和位于所述第三多晶半导体区314上方的第二掺杂类型的第四多晶半导体316区形成。
进行快速热退火处理，用于激活所述第一掺杂区307和多晶半导体区，在SOI衬底上表面形成层间氧化层，金属层，钝化层以及减薄所述SOI衬底的背面。所述SOI衬底的背面和下表面相对应。所述退火温度为1050℃，退火时间为20s。因为采用快速退火处理，减小了退火时间，也减小了工艺成本。
图5为根据本发明第二实施例的半导体器件的结构示意图。与本发明第一实施例不同的是，所述箝位结构为具有第一掺杂类型的第二掺杂区504以及位于所述第二掺杂区504中的具有第二掺杂类型的第三掺杂区505组成。在本实施例中，所述第三掺杂区505，所述第二掺杂区504，SOI衬底501，本征多晶半导体区503和第一掺杂区506构成了具有回滞电压的N+/P+/P-sub/本征层/N+三极管穿通结构，由于此结构的电压有回滞现象，因此此结构相比于实施例一具有更高的保护能力和更低的箝位电压。
图6为根据本发明第三实施例的半导体器件的结构示意图。与本发明第一实施例不同的是，所述箝位结构由位于所述SOI衬底中具有第一掺杂类型的第四掺杂区607，位于所述第四掺杂区中具有第二掺杂类型的第五掺杂区606以及位于第五掺杂区中具有第一掺杂类型的第六掺杂区605组成。在本实施例中，所述第六掺杂区605，所述第五掺杂区606，所述第四掺杂区607，SOI衬底601，本征多晶半导体区603和第一掺杂区604构成了具有回滞电压的P+/N+/P+/P-sub/本征层/N+晶闸管结构，所述晶闸管结构在击穿后电流-电压曲线会出现负阻现象，即电压会有回滞现象，所述晶闸管结构相比于实施例二中的结构进一步具有更高的保护能力和更低的箝位电压。
本发明提出的半导体器件包括一具有第一掺杂类型的SOI衬底，位于所述SOI衬底第一区域中的第一二极管；其中，所述第一二极管由所述SOI衬底的第一区域，位于所述SOI衬底的第一区域中的第一本征多晶半导体区和位于所述第一本征多晶半导体区中具有第二掺杂类型的第一掺杂区组成。本发明通过引入一个包括本征多晶半导体区的二极管，减小了其寄生电容，进而减小整个器件的总寄生电容；另一方面，本发明采用了SOI衬底和隔离沟槽，避免了衬底和器件边缘产生的寄生电流通路，进而减小了器件的漏电流；进一步地，由于所述半导体器件制作在一个单独的芯片上，以及最后完成掺杂区的注入后采用快速热退火处理，都减小了器件的制造成本。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (17)
1.一种半导体器件，其特征在于，包括：
具有第一掺杂类型的SOI衬底；
位于所述SOI衬底第一区域中的第一二极管；
其中，所述第一二极管由所述SOI衬底的第一区域，位于所述SOI衬底的第一区域中的第一本征多晶半导体区和位于所述第一本征多晶半导体区中具有第二掺杂类型的第一掺杂区组成。
2.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述第一区域中且与所述第一二极管串联的第一箝位结构。
3.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述SOI衬底的第二区域中的第二二极管。
4.根据权利要求3所述的半导体器件，其特征在于，还包括位于所述第二区域中且与所述第二二极管串联的的第二箝位结构。
5.根据权利要求2所述的半导体器件，其特征在于，所述第一箝位结构由第一掺杂类型的第一多晶半导体区和位于所述第一多晶半导体区上方的第二掺杂类型的第二多晶半导体区形成。
6.根据权利要求3所述的半导体器件，其特征在于，所述第二二极管由所述SOI衬底的第二区域，位于所述SOI衬底的第二区域中的第二本征多晶半导体区和位于所述第二本征多晶半导体区中具有第二掺杂类型的第二掺杂区组成。
7.根据权利要求4所述的半导体器件，其特征在于，所述第二箝位结构由第一掺杂类型的第三多晶半导体区和位于所述第三多晶半导体区上方的第二掺杂类型的第四多晶半导体区形成。
8.根据权利要求2所述的半导体器件，其特征在于，还包括位于所述第一二极管和所述第一箝位结构之间的第一掺杂类型的第三掺杂区。
9.根据权利要求4所述的半导体器件，其特征在于，还包括位于所述第二二极管和所述第二箝位结构之间的第一掺杂类型的第四掺杂区。
10.根据权利要求4所述的半导体器件，其特征在于，所述第一箝位结构与第二二极管连接至I/O端口。
11.根据权利要求10所述的半导体器件，其特征在于，所述第一二极管连接至地端口，且所述第二箝位结构或所述第四掺杂区连接至所述地端口。
12.根据权利要求3所述的半导体器件，其特征在于，还包括：
位于所述SOI衬底中的隔离结构，所述隔离结构用于限定所述第一区域和第二区域。
13.一种制造半导体器件的方法，其特征在于，包括：
在SOI衬底的第一区域中形成第一本征多晶半导体区，
在所述第一本征多晶半导体区中形成第二掺杂类型的第一掺杂区，使得所述第一本征多晶半导体区和第一掺杂区构成第一二极管。
14.根据权利要求13所述的方法，其特征在于，还包括：
在所述第一区域中形成与所述第一二极管串联的第一箝位结构。
15.根据权利要求13所述的方法，其特征在于，还包括：
在所述SOI衬底的第二区域中形成第二二极管。
16.根据权利要求15所述的方法，其特征在于，还包括：在所述第二区域中形成与所述第二二极管串联的第二箝位器件。
17.根据权利要求14所述的方法，其特征在于，还包括：形成隔离结构，以限定所述第一区域和第二区域。
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Cited By (2)
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|---|---|---|---|---|
| CN114582859A (zh) * | 2022-05-05 | 2022-06-03 | 微龛(广州)半导体有限公司 | 用于薄膜晶体管的esd防护器件结构及制备方法 |
| CN115497932A (zh) * | 2022-07-01 | 2022-12-20 | 杭州士兰集成电路有限公司 | 一种双向tvs器件及其制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103474346A (zh) * | 2012-06-08 | 2013-12-25 | 上海华虹Nec电子有限公司 | 瞬变电压抑制二极管pn结的实现方法 |
| CN103579366A (zh) * | 2012-08-03 | 2014-02-12 | 上海华虹Nec电子有限公司 | Tvs器件及制造方法 |
| US20150115317A1 (en) * | 2012-03-19 | 2015-04-30 | Analog Devices, Inc. | Protection devices for precision mixed-signal electronic circuits and methods of forming the same |
| CN105489612A (zh) * | 2015-12-07 | 2016-04-13 | 上海长园维安微电子有限公司 | 基于soi基底的低漏电低电容tvs阵列及其制备方法 |
| CN106098792A (zh) * | 2016-08-27 | 2016-11-09 | 上海长园维安微电子有限公司 | 双向电压完全对称带有超深沟槽超低漏电的tvs器件及制法 |
| CN106129058A (zh) * | 2016-08-27 | 2016-11-16 | 上海长园维安微电子有限公司 | 沟槽引出集成型低压双向瞬时电压抑制器及其制造方法 |
| CN106449633A (zh) * | 2016-09-23 | 2017-02-22 | 矽力杰半导体技术(杭州)有限公司 | 瞬态电压抑制器及其制造方法 |
-
2018
- 2018-04-08 CN CN201810304765.2A patent/CN108565259B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150115317A1 (en) * | 2012-03-19 | 2015-04-30 | Analog Devices, Inc. | Protection devices for precision mixed-signal electronic circuits and methods of forming the same |
| CN103474346A (zh) * | 2012-06-08 | 2013-12-25 | 上海华虹Nec电子有限公司 | 瞬变电压抑制二极管pn结的实现方法 |
| CN103579366A (zh) * | 2012-08-03 | 2014-02-12 | 上海华虹Nec电子有限公司 | Tvs器件及制造方法 |
| CN105489612A (zh) * | 2015-12-07 | 2016-04-13 | 上海长园维安微电子有限公司 | 基于soi基底的低漏电低电容tvs阵列及其制备方法 |
| CN106098792A (zh) * | 2016-08-27 | 2016-11-09 | 上海长园维安微电子有限公司 | 双向电压完全对称带有超深沟槽超低漏电的tvs器件及制法 |
| CN106129058A (zh) * | 2016-08-27 | 2016-11-16 | 上海长园维安微电子有限公司 | 沟槽引出集成型低压双向瞬时电压抑制器及其制造方法 |
| CN106449633A (zh) * | 2016-09-23 | 2017-02-22 | 矽力杰半导体技术(杭州)有限公司 | 瞬态电压抑制器及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114582859A (zh) * | 2022-05-05 | 2022-06-03 | 微龛(广州)半导体有限公司 | 用于薄膜晶体管的esd防护器件结构及制备方法 |
| CN114582859B (zh) * | 2022-05-05 | 2022-07-05 | 微龛(广州)半导体有限公司 | 用于薄膜晶体管的esd防护器件结构及制备方法 |
| CN115497932A (zh) * | 2022-07-01 | 2022-12-20 | 杭州士兰集成电路有限公司 | 一种双向tvs器件及其制备方法 |
| CN115497932B (zh) * | 2022-07-01 | 2025-02-21 | 杭州士兰集成电路有限公司 | 一种双向tvs器件及其制备方法 |
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