TWI423401B

TWI423401B - 在上側及下側具有暴露基底表面之半導體推疊封裝組件

Info

Publication number: TWI423401B
Application number: TW095111573A
Authority: TW
Inventors: 卡納佐斯馬可仕; 賢伊鄺; 韓表忠; 拉馬克利希納肯翰派帝; 周森貴
Original assignee: 史達特司奇帕克有限公司
Priority date: 2005-03-31
Filing date: 2006-03-31
Publication date: 2014-01-11
Also published as: US20060220209A1; WO2006105514A2; KR101172527B1; TW200707669A; WO2006105514A3; US7372141B2; KR20080069512A; JP2008535273A

Description

在上側及下側具有暴露基底表面之半導體推疊封裝組件

本發明係關於半導體封裝。

可攜式電子產品，例如行動電話、行動計算及各種消費產品均需要在有限覆蓋範圍(footprint)內具有更高半導體功能及性能且在最低成本下具有最小厚度及重量。除了其它產品以外，在呼叫器、行動電話、以及個人電腦中的安裝空間可能很有限，或是成本很高，而且大封裝覆蓋範圍(x－y尺寸)亦不受歡迎。這已使得業界提高對個別半導體晶片的整合作用，並且於「z軸」上進行整合，也就是，藉由堆疊晶片或堆疊晶粒封裝以形成一堆疊封裝組件(堆疊式多封裝模組)。

堆疊封裝組件係運用在於具有最小覆蓋範圍與厚度的組件中需要提供高度功能整合的應用中。可攜式通信裝置，如蜂巢式電話，便係此等應用的範例，尤其是電信裝置，舉例來說，其包含捕捉與顯示或播放影像、聲頻或視訊的能力。

希望被整合的功能範例包含用於下面的裝置：用於各種處理的裝置，其包含數位信號(DSP)、ASIC、圖形(GPU)；各種記憶體，其包含快閃記憶體(NAND)、快閃記憶體(NOR)、SRAM、DRAM、MRAM；影像與視訊捕捉裝置，其包含具有記憶體的光學感測器；具有處理器與記憶體的微電機系統(MEMS)。

從製造性、設計彈性及成本的角度而言，一堆疊封裝組件中各封裝之間的z互連(z－interconnect)為關鍵的技術。堆疊封裝組件係利用電線焊接、或焊球、或覆晶互連於z方向中來堆疊與電氣互連複數個晶片與複數個封裝，以整合該等晶片與封裝。

堆疊封裝具有眾多優點。尤其是，可使用用於該晶片類型及組態之最有效第一層互連技術(如電線焊接或覆晶)將每個晶粒或一個以上晶粒封裝至該堆疊的個別封裝之中，以最大化性能並最小化成本。

吾人希望能夠在堆疊該等封裝以前先電測試該等堆疊部件(晶粒或封裝)，以便踢除效能不符的部件。如此可最大化最終堆疊封裝組件的產量。為於實務上達成此優點，該等封裝必須被配置可利用已建立的測試架構來進行測試。一般來說，測試封裝晶粒優於測試個別晶粒，因為測試個別晶粒可能會破壞該晶粒上的互連觸點。

通常，一產品(舉例來說，尤其是蜂巢式電話之類的可攜式通信裝置產品)的製造商會決定該組件必須配合的空間大小。也就是，廠商會需要一具有指定功能的組件具有落在特殊規格內的整體覆蓋範圍(長度與寬度)與厚度。於此等限制下，設計者必須能夠在成本限制內，於厚度與覆蓋範圍等限制下選擇符合功能需求的複數封裝與一堆疊設計與製程。

據此，本案希望選擇一種多重封裝堆疊結構與堆疊製程，以提供設計彈性予功能設計者。尤其是，舉例來說，該設計者應該具彈性，而不必重新設計該結構或該製程便可達成下面目的：從各家任何可用的廠商中選擇封裝或晶片，以便最小化部件成本；改變該組件內的晶片或封裝種類，但卻不必重新認可經改變的組件；以及於表面安裝組裝階段上的最終產品級處完成組件堆疊製程，以便在最短的實際上市時間中推出市場所需要的產品組態。

符合快速變化市場的需求可能難度很高。舉例來說，設計一消費性裝置(如蜂巢式電話)的一般時間長度(timeframe)通常長於市場變遷的時間長度。業界可能會觀察到，一消費性裝置可能會需要一特殊功能(舉例來說，蜂巢式電話中的網路瀏覽功能)，而設計者可能會將該項功能建置在該等組件之中；然後於短時間內便可發現，市場的需求並不同於所觀察到的需求，並且可能會希望移除該項功能，或是讓其成為市場中的一種選項。據此，吾人便希望於「行進中(on the fly)」來配置該裝置，也就是，可於一裝置中添增或移除功能，但卻不必重新設計整個組件。

吾人還希望能夠利用業界中用來組裝產品(如行動通信裝置(舉例來說，蜂巢式電話)與電腦)的表面安裝組裝方法在該組件中將現成的封裝晶片(舉例來說，記憶體(Flash、SRAM、DRAM))堆疊在其它封裝上。尤其是，用於一產品的記憶體類型可能會因功能不同而不同，舉例來說，倘若於一蜂巢式電話中希望有影像捕捉功能的話，便可能會需要一快速記憶體(DRAM)。

堆疊封裝組件中所運用的封裝以及製程必須被配置成能夠利用一用於一選定結構的選定製程來對該等封裝進行實體堆疊並且能夠形成其間的電互連。

堆疊式多重封裝組件通常有兩種，也就是，所謂的「封裝上封裝」(Package－on－Package(PoP))組件以及所謂的「封裝中封裝」(Package－in－Package(PiP))組件。

舉例來說，於2003年10月8日所提申的共同待審美國專利申請案第10/681,572號中便顯示2堆疊PoP多重封裝模組的範例。於其中一範例中，第一封裝(稱為「底部」封裝)雷同於一標準BGA，其具有一晶粒附著且電連接至一BGA基底的晶粒黏著側(「上」側)，並且會經過腔穴鑄模處理，以便提供一模套(mold cap)，用以覆蓋該晶粒與電連接線，但是卻會留下暴露的基底的晶粒黏著側的容限區域(marginal area)。和該晶粒黏著側反向的底部封裝基底側(「下」側，其可稱為「著地(land)側」)則配備複數個焊球，用於讓該模組與下方電路(舉例來說，主機板)進行第二層互連。一第二封裝(稱為「頂部」封裝)則會被堆疊在該底部封裝之上並且同樣雷同於一標準BGA，不過位在該頂部封裝之著地側上的焊球則係被配置在該頂部封裝基底的周圍處，俾使它們座落在該底部封裝之晶粒黏著側的暴露容限區域處的互連部位上。當該等配置在周圍的焊球互相接觸然後回流至位在該底部封裝周圍處的互連部位上時，它們便會發揮z互連作用，但卻不會干擾該底部BGA的模套。該頂部封裝晶粒與電連接線亦會被囊封。

該PoP模組中所運用的z互連類型必須將該等頂部與底部封裝基底設計成具有用於該等z互連焊球的匹配觸點。若其中一個封裝和其中基底具有不同觸點配置(不同尺寸或不同設計)的另一個封裝交換的話，則必須重新配置該另一封裝的基底。如此便會提高多重封裝模組的製造成本。於PoP組態中，該等頂部封裝與底部封裝之間的距離必須至少等於該底部封裝的囊封高度，該高度可能係0.25 mm甚至更高，其通常係介於0.5 mm與1.5 mm間的範圍中，端視晶粒數以及晶粒至基底連接究竟係採用覆晶法或採用電線焊接法。舉例來說，對底部封裝中的單電線焊接晶粒而言，一300 um的模套通常能夠容納一75 um厚的晶粒。因此，該等z互連焊球必須具有非常大的直徑，俾始當它們在回流時能夠良好接觸該底部BGA的黏接觸點，但卻不會於該頂部封裝基底的著地側與該底部封裝模套的上表面之間相互接觸；也就是，焊球的直徑必須大於囊封高度某一數額，允許在回流期間發生焊球崩垮(solder ball collapse)並且可耐受焊球與基底間的不共面。崩垮焊球高度與底部模套高度間的標準設計差(額外間隙)約為25 um。對一厚度約300 um的模套來說，必須運用大於300 um的z互連焊球。焊球直徑越大，便表示焊球間距越大(舉例來說，300 um焊球的間距通常約為65 um)。因而便會限制可被置入底部封裝基底之周圍中可用空間內的焊球數。另外，焊球的周圍配置會強迫底部BGA明顯大於標準BGA之模套。而且，焊球的周圍配置亦會增加總體封裝尺寸(尺寸會依據焊球列數量及焊球間距而增加)。標準BGA中的主體尺寸可能大於模套約2至3 mm。再者，PoP組態中的頂部封裝必須具有和底部封裝相當的尺寸，儘管其可能含有一具有較少互連線的小型晶片。增加封裝覆蓋範圍以提供更大區域供焊球黏著使用(舉例來說，額外的焊球列)可能會超過特殊應用的尺寸限制，因而會需要較長的電線焊接跨距(wire bond span)及較大的基底面積，兩者均會提高該些部件的成本。增加封裝間的互連線數，該頂部封裝基底便可能需要至少兩層金屬層(而且經常係兩層以上)，方能有助於在該等基底電連接線之間進行繞線(routing)。於部份應用中，於PoP組態中將兩個晶粒堆疊在該底部封裝中可能不切實際，因為會使得底部模套變厚，從而惡化上述問題。

舉例來說，於2003年8月2日所提申的共同待審美國專利申請案第10/632,549號以及於2003年10月8日所提申的共同待審美國專利申請案第10/681,572號中便揭示2堆疊PiP模組的範例，其在該等頂部與底部封裝基底的朝上側之間利用電線焊接進行z互連。於該PiP組態中，頂部封裝可能和底部封裝具有相同配向，也就是，兩個封裝基底的晶粒黏著側面向相同方向；或者，頂部封裝可能和底部封裝反向，也就是，個別封裝基底的晶粒黏著側彼此相向。第二層互連焊球係設置在該底部封裝基底的著地側上，用以連接該模組與下方電路(舉例來說，主機板)。於頂部封裝反向的組態中，該等z互連電線焊接線會將該頂部基底著地側處的電線焊接部位連接至配置在該底部封裝基底之晶粒黏著側周圍處的電線焊接部位。當頂部封裝與底部封裝具有相同配向時，該等z互連電線焊接線會將配置在該頂部封裝之晶粒黏著側周圍處的電線焊接部位連接至配置在該底部封裝基底之晶粒黏著側周圍處的電線焊接部位。於兩種組態中，頂部封裝均必須小於底部封裝(在具有z互連的每個容限上至少要窄及/或短0.5 mm)，方能適應於電線焊接製程。

該PoP模組或PiP模組係藉由包覆成型法(overmolding)來完成，以便完整覆蓋該頂部封裝以及該等封裝間的電線焊接互連線。一旦該模組包覆成型之後，便無法作進一步整合。也就是，設計者於產品組裝階段(也就是，於表面安裝組裝階段)沒有任何彈性可重新配置該組件；而且原來的設備製造商亦無法混合搭配來自各家供應商的各種封裝以降低成本。

本發明係關於具有第一與第二堆疊封裝的堆疊封裝組件。每個封裝均具有至少一晶粒附著且電連接至該封裝基底的晶粒黏著側。每個基底中相反於該晶粒黏著側的一側可稱為該基底的「著地」側。其中一個封裝會反向於另一封裝；也就是，該等封裝基底的晶粒黏著側會彼此相向，而該等基底的「著地」側則彼此背向。該等封裝的z互連會利用電線焊接來連接該等第一與第二封裝基底。

一般來說，根據本發明，該組件於囊封之後會暴露(該組件的其中一側處)該第二封裝基底以及(該組件的相反側處)該第一封裝基底的一部份，以便可進行第二層互連並且與額外的部件進行互連。

根據本發明其中一項觀點，第一封裝係一經過基材鑄模且切割單體化之後的晶片級封裝(chip scale package(CSP))，而第二封裝則係一可能經過腔穴鑄模之後的著地格柵封裝(LGA)。該等堆疊封裝之間的z互連係藉由介於該CSP之著地側上一容限區域中的電線焊接部位以及該LGA之晶粒黏著側上位於一容限區域周圍處的電線焊接部位之間的電線焊接來進行。於部份具體實施例中，於該LGA基底上的晶粒之上沒有任何分離鑄模。於部份具體實施例中，則會對該LGA封裝進行鑄模，且於此等具體實施例中，該LGA封裝模套會覆蓋該等晶粒與電連接線，但卻會留下該基底之晶粒黏著側的容限區域，未經過鑄模處理。該LGA基底大於(也就是，比較寬或比較長，甚至比較寬且比較長)該CSP封裝基底，以便容納該等電線焊接的跨距。該組件囊封會覆蓋該LGA基底的晶粒黏著側的容限區域，並且包圍該等z互連電線焊接與電線迴路、該CSP的邊緣、以及該CSP之著地側上的容限區域。據此，該LGA基底的著地側以及位在該容限區域內該CSP基底的著地側的區域均會暴露。

於部份具體實施例中，該CSP係一堆疊晶粒CSP；於部份具體實施例中，該LGA係一堆疊晶粒LGA。於部份具體實施例，該CSP中的晶粒會藉由電線焊接和該CSP基底互連；或者，該CSP中的晶粒會藉由覆晶互連和該CSP基底互連。於部份具體實施例，該LGA中的晶粒會藉由電線焊接互連和該LGA基底互連；或者，該LGA中的晶粒會藉由覆晶互連和該LGA基底互連。

於本發明的其中一一般觀點中，該組件的CSP側係第二層互連側，也就是，該組件與下方電路(舉例來說，主機板)所進行的第二層互連係透過該CSP基底著地側上暴露區域上著地處的焊球(或是其它電連接構件)來進行。因此，該LGA基底的暴露著地側便可用來和可堆疊在該組件上的額外部件進行互連。於進一步觀點中，本發明的特徵為一堆疊封裝組件，其兼具一暴露在該組件其中一側處的LGA封裝基底以及一暴露在該組件反向側處的CSP封裝基底的一部份，而且含有形成在該CSP封裝基底之暴露部份處的第二層互連線以及與該暴露LGA封裝基底處之一或多個額外部件相連的互連線。於部份具體實施例中，該額外部件包含下面一或多者：一球格柵陣列(BGA)封裝，其可能係一堆疊晶粒BGA；或是一額外的LGA，其可能係一堆疊晶粒LGA；或是一方形扁平封裝(QFP)，其可能係一堆疊晶粒方形扁平封裝(SD QFP)；或是一方形扁平無導線式(QFN)封裝或導線框架晶片級封裝(LFCSP)，其可能係一堆疊晶粒方形扁平無導線式(SD QFN)；或是一電線焊接晶粒(或一電線焊接晶粒堆疊)，其可能會經過包覆成型處理；或是一覆晶晶粒；或是一光學感測器封裝；或是一微電機感測器(MEMS)封裝；以及可能額外包含一或多個被動裝置的額外部件。於部份具體實施例中，會於該LGA封裝的暴露著地側上安裝一熱擴散器。

於本發明的另一一般觀點中，該組件的LGA側係第二層互連側，也就是，該組件與下方電路(舉例來說，主機板)所進行的第二層互連係透過該LGA基底著地側上暴露區域上著地處的焊球(或是其它電連接構件)來進行。因此，該CSP基底的暴露著地側便可用來和可堆疊在該組件上的額外部件進行互連。於進一步觀點中，本發明的特徵為一堆疊封裝組件，其兼具一暴露在該組件其中一側處的LGA封裝基底以及一暴露在該組件反向側處的CSP封裝基底的一部份，而且含有形成在該LGA封裝基底之暴露部份處的第二層互連線以及與該暴露CSP封裝基底處之一或多個額外部件相連的互連線。於部份具體實施例中，該額外部件包含下面一或多者：一球格柵陣列(BGA)封裝，其可能係一堆疊晶粒BGA；或是一額外的LGA，其可能係一堆疊晶粒LGA；或是一方形扁平封裝(QFP)，其可能係一堆疊晶粒方形扁平封裝(SD QFP)；或是一方形扁平無導線式(QFN)封裝或導線框架晶片級封裝(LFCSP)，其可能係一堆疊晶粒方形扁平封裝(SD QFN)；或是一電線焊接晶粒(或一電線焊接晶粒堆疊)，其可能會經過包覆成型處理；或是一覆晶晶粒；或是一光學感測器封裝；或是一微電機感測器(MEMS)封裝；以及可能額外包含一或多個被動裝置的額外部件。於部份具體實施例中，會於該LGA封裝的暴露著地側上安裝一熱擴散器。

根據本發明另一項觀點，一種用於製造一堆疊封裝組件的方法包含下面步驟：提供一經腔穴鑄模的LGA封裝，較佳的係，其測試結果為「良好」(通常係在一腔穴鑄模LGA封裝陣列或一條腔穴鑄模LGA封裝中)；於該等「良好」LGA封裝的模套的表面上塗敷一黏著劑；提供一單體的CSP，較佳的係，其測試結果為「良好」；將該「良好」CSP反向且將該經反向的CSP置放於該LGA套模上的黏著劑之上；固化該黏著劑；實施電漿清潔；進行電線焊接，用以於該LGA的晶粒黏著側及該CSP的著地側之間形成z互連；實施電漿清潔；實施鑄模操作，用以包圍該LGA的晶粒黏著側、該等z互連電線焊接與電線迴路、該CSP的邊緣、以及該CSP之著地側上的容限區域，暴露該LGA基底的著地側以及位在一容限區域內該CSP基底的著地側的一區域；將第二層互連焊球黏著至該CSP基底之暴露區域上的部位；以及(當該LGA封裝設置成條狀或陣列時)進行切割單體化，以便完成一單元組件。

於部份具體實施例中，該方法進一步包含附著且電連接該LGA基底之暴露著地側處的一額外部件。於製造該堆疊封裝組件的進一步步驟中可將一額外部件或複數部件安裝在該組件上，或者可於最終產品組裝階段處於該組件上安裝一額外部件或複數部件。

根據本發明另一項觀點，一種用於製造一堆疊封裝組件的方法包含下面步驟：提供一經腔穴鑄模的LGA封裝，較佳的係，其測試結果為「良好」(通常係在一腔穴鑄模LGA封裝陣列或一條腔穴鑄模LGA封裝中)；於該等「良好」LGA封裝的模套的表面上塗敷一黏著劑；提供一單體的CSP，較佳的係，其測試結果為「良好」；將該「良好」CSP反向且將該經反向的CSP置放於該LGA套模上的黏著劑之上；固化該黏著劑；實施電漿清潔；進行電線焊接，用以於該LGA的晶粒黏著側及該CSP的著地側之間形成z互連；實施電漿清潔；實施鑄模操作，用以包圍該LGA的晶粒黏著側、該等z互連電線焊接與電線迴路、該CSP的邊緣、以及該CSP之著地側上的容限區域，暴露該LGA基底的著地側以及位在一容限區域內該CSP基底的著地側的一區域；將第二層互連焊球黏著至該LGA基底之暴露著地側上的部位；以及(當該LGA封裝設置成條狀或陣列時)進行切割單體化，以便完成一單元組件。

於部份具體實施例中，該方法進一步包含附著且電連接該CSP基底之暴露區域處的一額外部件。於製造該堆疊封裝組件的進一步步驟中可將一額外部件或複數部件安裝在該組件上，或者可於最終產品組裝階段處於該組件上安裝一額外部件或複數部件。

根據本發明另一項觀點，一種用於製造一堆疊封裝組件的方法包含下面步驟：提供一LGA基底；安裝且電連接該LGA基底(通常係位於由該等LGA基底所組成的陣列或條狀中)之一晶粒黏著側上的一晶粒；於該LGA基底上的該晶粒上塗敷一黏著劑；提供一單體的CSP，較佳的係，其測試結果為「良好」；將該「良好」CSP反向且將該經反向的CSP置放於該LGA基底上之該晶粒上的黏著劑之上；固化該黏著劑；實施電漿清潔；進行電線焊接，用以於該LGA基底的晶粒黏著側及該CSP的著地側之間形成z互連；實施電漿清潔；實施鑄模操作，用以包圍該LGA的晶粒黏著側、該等z互連電線焊接與電線迴路、該CSP的邊緣、以及該CSP之著地側上的容限區域，暴露該LGA基底的著地側以及位在一容限區域內該CSP基底的著地側的一區域；將第二層互連焊球黏著至該LGA基底之暴露著地側上的部位；以及(當該LGA封裝設置成條狀或陣列時)進行切割單體化，以便完成一單元組件。於該LGA基底上該晶粒以覆晶方式被安裝在該LGA基底上而該主動側面向該LGA基底的晶粒黏著側且該晶粒的背側背向該LGA基底的具體實施例中，便可將該黏著劑直接塗敷在該晶粒的背側上。在該LGA基底上該晶粒於安裝後該晶粒的主動側背向該LGA基底且利用電線焊接來電連接該晶粒與該LGA基底的具體實施例中，該方法則包含：於該晶粒主動側上的黏著劑上安裝一間隔物，並且於該間隔物上塗敷一額外的黏著劑，使得該反向的CSP可置放在該間隔物上的該額外黏著劑上；該間隔物可於該晶粒及該CSP之間提供平衡作用，使得該CSP不會影響該等電線迴路。

於根據本發明的堆疊封裝組件中，該組件堆疊中的第二封裝可能包含任何各種的LGA封裝；該組件可能包含電線焊接封裝及/或覆晶封裝；該組件可能包含一藉由於該組件之中或之上的一或多個熱擴散器來達成的熱強化特點；該組件可能包含一或多個BGA及/或LGA，其在該封裝堆疊中或每一側中具有一個以上的晶粒；該組件可能包含供該等封裝中一或多者使用的電磁屏障；以及該組件可能包含任何基底(層疊基底或堆積基底或撓性基底或陶瓷基底)，只要能夠製造該等z互連觸點用以於該等封裝的周圍區域上進行焊接即可。

本發明對製造低外形及小覆蓋範圍之堆疊封裝模組來說，可提供極好的製造能力、很高的設計靈活性且成本非常低。

該等CSP與LGA均為業界的標準封裝，其成本最低且實用性最廣。如此便非常靈活地選擇需要堆疊的封裝，從而可靈活地選擇能夠整合至該組件中的功能。

標準的單電線焊接晶粒CSP的厚度為0.8 mm，而LGA厚度為0.36 mm。根據本發明，可利用一黏著劑將一反向的LGA堆疊在一CSP的頂部上，完成之後的厚度範圍介於10至50微米之間。相較於PoP，此結構所提供的堆疊封裝組件具有相同或更低的外形。依據本發明之組件的覆蓋範圍係取決於該堆疊的最大晶片尺寸。LGA的標準最小覆蓋範圍為1.7 mm，小於該晶粒尺寸。電線焊接z互連通常需要底部CSP比頂部LGA小約0.5 mm至1.0 mm，以便容納電線而不會短路至基底金屬邊緣。倘若選定的底部CSP封裝明顯小於頂部LGA封裝的話，那麼電線焊接便能夠適應至少達8 mm甚至更高的尺寸差。因此，對一已選定的CSP來說，如此做法便可選擇一具有明顯大於該CSP的覆蓋範圍的頂部LGA。這便賦予設計者極大的靈活性。

依據本發明之堆疊封裝組件可用於構建電腦、電信設備、消費與工業電子裝置。

現在藉由參考圖式進一步詳細地說明本發明，該等圖式說明本發明之替代具體實施例。該等圖式為概略圖，其顯示本發明之特點及其與其它特點及結構的關係，而且並未按比例繪製。為清楚說明起見，在說明本發明具體實施例的圖式中，對應其他圖式中元件的元件並未全部特別重新標記，不過其在所有圖式中均可迅速識別。

本文中所用到之相對方位的詞語(如「水平」、「垂直」、「之上」、「上方」、「下方」、「以上」、「以下」、「頂部」、「底部」、「上」、「下」、以及類似詞語)均可參照附圖中所示之圖案的相對方位。應該明白的係，本發明的各種組件可於使用中或處理期間固定在任何方位中。

本文以引用的方式併入上文或下文所述之專利案與專利申請案。

現在參考圖1，圖中於1處顯示一根據本發明一項觀點的堆疊封裝組件具體實施例的概略剖面圖，其包含堆疊式第一封裝(圖1中的「底部」)及第二(圖1中的「頂部」)封裝，其中第二封裝為反向，且該等堆疊式封裝會藉由電線焊接互連。於圖1所示的具體實施例中，第一封裝100係一習知的晶片級封裝(CSP)。據此，於本具體實施例中，第一封裝100包含一晶粒114，該晶粒被黏著在具有至少一金屬層(可稱為「中介層(interposer)」)的第一封裝基底112之上。可使用任何各種基底類型，舉例來說，其包含：具有2至6個金屬層的疊板，或具有4至8個金屬層之堆積基底，或具有1至2個金屬層之撓性聚醯亞胺膠帶，或陶瓷多層基底。舉例來說，圖1所示之第一封裝基底112具有兩個金屬層121、123，每個金屬層被會圖案化以提供適當的電路，並藉由通道122來連接。該晶粒於習用上會使用圖1中113處所示的黏著劑(通常係晶粒黏著環氧樹脂)被黏著至該基底的一表面，且在圖1之組態中，該晶粒所黏著的基底側(「晶粒黏著」側)可稱之為「上」側，而位在該側上的金屬層則可稱之為「上」金屬層，不過，該晶粒黏著側在使用上並不需要具有任何特殊方位。

於圖1之第一CSP封裝中，該晶粒會被電線焊接至該基底的上金屬層上的電線焊接部位，以建立電連接。晶粒114及電線焊接116會藉由基材鑄模與切割單體化方法使用一鑄模化合物117來進行囊封，該鑄模化合物可提供保護避免受到環境及機械應力的破壞，以有助於處理操作，並且提供第二封裝可堆疊於其上的第一封裝上表面129在基底112之下側金屬層123上會提供複數個焊接觸點119，用以對該組件與一主機板(圖中未顯示)的下方電路進行第二層互連。焊料遮罩115、127會在金屬層121、123上被圖案化，暴暴露用於電連接之焊接部位處的下方金屬，舉例來說，用於焊接電線焊接116及焊球318的電線焊接部位及焊接觸點。

在圖1所示的具體實施例中，第二封裝10係一經過腔穴鑄模與擊穿單體化後的著地格柵陣列(LGA)封裝。特定言之，此範例中，第二封裝10包括含一晶粒14，該晶粒被黏著在具有至少一金屬層的第二封裝基底12之上。各種基底類型均可使用；舉例來說，圖1中所示的第二封裝基底12具有兩個金屬層21、23，每個金屬層被會圖案化以提供適當的電路，並藉由通道22來連接。該晶粒於習用上會使用圖1中13處所示的黏著劑(通常係晶粒黏著環氧樹脂)被黏著至該基底的一晶粒黏著表面。根據本發明，第二封裝的方向和第一封裝相反，也就是，第二封裝的配向會使得該第二封裝基底的晶粒黏著側面向該第一封裝基底的晶粒黏著側，而該第二封裝基底的著地側則會背向該第一封裝基底的著地側。因為該組件中的第二(圖1中的「上」)(LGA)封裝被反向，通常稱為上下顛倒，一般稱為該LGA基底的上表面或上側，所以本文中稱第二(LGA)封裝的晶粒黏著側係該反向LGA面向下方的側；而該LGA基底的反側(或著地側)，一般稱為下表面或下側，所以於本文中稱為面向上方的表面。

於圖1的組態中，舉例來說，晶粒所黏著的第二封裝基底之表面(晶粒黏著側)係朝向第一封裝，因此，該晶粒所附著的第二封裝的「上」表面於本文中被稱為第二封裝基底「面朝下方」的表面，同樣應該瞭解的係，該組件於使用中並不需要具有任何特殊方位。即，一旦第二封裝已依據本發明在該組件中被反向之後，那麼為達說明的目的，具有「上」金屬層21的第二封裝基底的表面便被稱為「面朝下方」，而具有「下」金屬層23的第二封裝基底的表面則被稱為「面朝上方」。

在圖1具體實施例的第二(LGA)封裝10中，該晶粒被電線焊接到該LGA封裝基底之上金屬層21上的電線焊接部位處，以建立電連接。晶粒14及電線焊接16會使用一用於形成一模套17的鑄模化合物來進行囊封，該模套可提供保護避免受到環境及機械應力的破壞，以有助於處理操作，而該模套具有一上表面19。第二封裝10會被反向(使得表面19「面朝下方」)並且堆疊於第一封裝100之上且利用黏著劑13附著至該處。焊料遮罩15、27會在金屬層21、23上被圖案化，暴暴露用於電連接之焊接部位處的下方金屬，舉例來說，用於焊接電線焊接16的電線焊接部位。

堆疊式反向第二封裝10及第一封裝100間的z互連係藉由電線焊接118來進行，其會連接第二封裝基底之面朝下方金屬層(「上」金屬層21)上的線路與第一封裝基底之下金屬層123上的線路。於其中一端處，每個電線焊接118均會被電連接到第二封裝基底12之上金屬層21上之觸點的面朝下方的表面；在另一端處，每個電線焊接則係被連接到該第一封裝基底112之下金屬層123上之觸點的下表面。該等電線焊接可藉由本技術中所熟知的任何電線焊接技術來形成，例如美國專利5,226,582中所述者，本文以引用的方式將其併入。舉例來說，圖1所示的封裝至封裝的z互連電線焊接的形成方式係藉由在該反向第二基底之下金屬層上的一觸點之上表面上形成一焊珠(bead)或焊凸塊(bump)，然後將該電線拉曳至該第一基底之下金屬層上的一觸點且熔接於其上。應明白，電線焊接可於反方向中來完成，即藉由在該第一基底之下金屬層上的一觸點之下表面上形成一焊珠或焊凸塊，然後將該電線拉曳至該第二基底之上金屬層上的一觸點且熔接於其上。應該明白的係，該封裝至封裝z互連之電線焊接策略的選擇將取決於該等堆疊基底之容限的幾何配置與其上之焊接表面的幾何配置。另，還應該明白的係，於習知的電線焊接設備中，電線焊接毛細管係向下抵觸到朝上配置的焊接觸點，因此，根據本發明，該組件至少會因該電線焊接程序而被反向。

如上所提及，於如圖1的具體實施例中，該第二(LGA)封裝會經過腔穴鑄模處理，以便提供一模套，用以在該第二封裝基底之晶粒黏著側的周圍處留下一區域，其上會暴暴露該等電線焊接118的焊接觸點，(稍後)該第二(LGA)封裝便會進行擊穿單體化或切割單體化。

另一方面，該第一封裝會經過基材鑄模與切割單體化(用以提供該鑄模的垂直壁，如圖1所示)，俾使該鑄模會覆蓋該第一封裝基底的晶粒黏著側。第一封裝基底之晶粒黏著側處上金屬層中的焊接觸點會藉由電線焊接被連接至該晶粒，而該上金屬層會經由連接至該基底之晶粒黏著側的通道被連接至該第一封裝基底的著地側處的下金屬層，且該底部封裝基底的著地側處的下金屬層會被圖案化以提供配置在周圍處的焊接觸點，用以連接該等z互連電線118。

依據本發明之結構可在CSP及LGA組裝至該多重封裝模組前先進行預先測試，以便在裝配前踢除不符的封裝，從而確保高最終模組測試產量。

在圖1的堆疊封裝具體實施例中，該等個別封裝基底上的該等z互連觸點係配置在靠近該等封裝基底之容限處的上金屬層之上。該等z互連觸點之位置及順序通常會配置成當堆疊該等封裝時，頂部封裝基底上的該等z互連觸點大約係疊置該底部封裝上的對應z互連觸點之上。習用上，該第二封裝10的基底覆蓋範圍會大於第一封裝100的覆蓋範圍，以允許該等電線焊接會有間隙存在，而不會造成電短路到該等基底之金屬層的邊緣。

一旦形成該等z互連電線焊接以連接該等堆疊的第一與第二封裝之後，便會形成一組件囊體107，用以包圍且保護該等z互連電線焊接且為該已完成的模組提供機械剛性。該組件囊體107會覆蓋該LGA基底之晶粒黏著側的容限區域，並且包圍該等z互連電線焊接與電線迴路以及該第一(CSP)封裝的垂直壁與邊緣，並且覆蓋該第一(CSP)封裝基底之著地側的容限區域，其含有與該等電線焊接相連的電線迴路與電線焊接觸點。其會讓該第一封裝基底的著地側的一區域暴露，以供進行第二層互連。換言之，會在該第一封裝側上的組件囊體中形成一腔穴，暴露(不囊封)該第二封裝基底之著地側中的一板內區域(inboard area)。參考圖3，焊球318會回流到位於該囊體之該腔穴內該基底之下金屬層上的焊接觸點119之上，以便互連到下方的電路，例如一最終產品(如電腦)的主機板(未示於圖中)。如下文的進一步詳細說明，可於該第二封裝基底之著地側上安裝且電連接額外的封裝或晶粒。

如圖1與3之範例所示，模組本身可藉由切割而單體化；或者該模組亦可單獨鑄模而不必進行切割單體化。

應該明白的係，第一封裝或第二封裝或兩者均可採用覆晶法將該晶粒互連至該等個別的封裝基底，而非採用電線焊接法。

第一封裝或第二封裝或兩者可能係一堆疊晶粒封裝。舉例來說，圖2所示的係一堆疊封裝組件2，大體上均和圖1相同，不過，於圖2的範例中，該等第一封裝與第二封裝為堆疊晶粒封裝，每一者均具有兩個經由電線焊接的晶粒。現在參考圖2，第一封裝120係一習知的雙晶粒堆疊晶粒CSP。於封裝120中，一第一晶粒114會利用一黏著劑被黏著至基底112的晶粒黏著側(圖中面朝上方)，而一第二晶粒144則會利用一黏著劑被黏著至該第一晶粒114的晶粒黏著側(面朝上方)。第一晶粒114與第二晶粒144會分別藉由電線焊接116、146被電連接至上金屬層121中的焊接部位。晶粒114、144與電線焊接116、146會藉由基材鑄模與切割單體化方法，使用一鑄模化合物217來進行囊封，該鑄模化合物可提供保護避免受到環境及機械應力的破壞，以有助於處理操作，並且提供第二封裝可堆疊於其上的第一封裝上表面229。於圖2的範例中，第二封裝110係一經過腔穴鑄模處理和擊穿單體化之後的雙晶粒堆疊晶粒LGA。於封裝110中，一第一晶粒14會利用一黏著劑被黏著至基底12的晶粒黏著側(圖中面朝下方)，而一第二晶粒44則會利用一黏著劑被黏著至該第一晶粒14之側(面朝下方)。第一晶粒14與第二晶粒44會分別藉由電線焊接16、46被電連接至金屬層21中的焊接部位。晶粒14、44與電線焊接16、46會藉由腔穴鑄模，使用一鑄模化合物17來進行囊封，該鑄模化合物可提供保護避免受到環境及機械應力的破壞，以有助於處理操作，並且提供一模套上表面219。於該堆疊封裝組件2中，該等第一封裝120與第二封裝110彼此反向，而且其中一者會利用它們個別鑄模或模套的匹配上表面之間的黏著劑103而附著在另一者之上。必須形成該等z互連電線焊接218。一旦形成該等z互連電線焊接以連接該等堆疊的第一與第二封裝之後，便會形成一組件囊體207，用以包圍且保護該等z互連電線焊接且為該已完成的模組提供機械剛性。該組件囊體207會覆蓋該LGA基底之晶粒黏著側的容限區域，並且包圍該等z互連電線焊接與電線迴路以及該底部封裝的垂直壁與邊緣，並且覆蓋該底部封裝基底之著地側的容限區域，其含有與該等電線焊接相連的電線迴路與電線焊接觸點。其會讓該第一(CSP)封裝基底的著地側的一區域暴露，以供進行第二層互連。焊球會回流到該暴露的第一封裝基底之下金屬層上的焊接觸點119之上，以便互連到下方的電路，例如一最終產品(如電腦)的主機板(未示於圖中)。

於一替代具體實施例中，該第二封裝基底的外露側可用於進行第二層互連。舉例來說，圖4所示的具體實施例於金屬層23上的觸點419之上安裝第二層互連焊球418，用以將該組件連接至下方電路(如主機板)。於此等具體實施例中，第一封裝基底的暴露部份可用來堆疊額外的部件，如封裝、晶粒、或被動裝置。於此等具體實施例中，該第二封裝基底的著地側上有較大的區域可供第二層互連使用，且該晶粒黏著側上有較大的區域可供被動裝置29使用；相反地，該第一封裝基底的暴露部份的面積則非常有限，小於該第二封裝基底，因而會限制能夠製造於該第一封裝側處的互連線的數量。再者，組件鑄模107中覆蓋該第一封裝基底之著地側的容限區域的部份還必須夠厚，以便容納該等電線焊接118的迴路高度(加上公差)。一般而言，該等電線迴路處之鑄模的厚度範圍係介於約50 um至約200 um之間。其中會使用反向電線焊接，因此，該電線迴路的一端會被固定至該第一封裝之著地側上的該等觸點之上，電線迴路的高度實際上可能小至約35 um，因此，此等具體實施例中該容限區域上的鑄模厚度便可小至約100 um。若使用正向電線焊接時則需要較大的鑄模高度，因為位於一焊球(或焊凸塊)之上的電線迴路高度如往常約100 um，係使用目前可用的電線焊接技術來形成約1 mil厚的電線。

其實際上會提高該第一封裝基底之暴露區域附近的低矮壁，且可能會限制可被堆疊在該第一封裝基底之著地側上的裝置的尺寸與組態。舉例來說，於圖3所示的具體實施例3中，係在該第一封裝基底之著地側的暴露區域處進行第二層互連，其允許在該組件上堆疊更大的額外部件，如圖7B與8B所示。

舉例來說，於圖4所示的具體實施例4中則係在該第二封裝基底之著地側處進行第二層互連，如圖16與17所示。如下文的進一步詳細說明，可於該囊體中的腔穴內該第一封裝基底之著地側上安裝且電連接一或多個額外的部件。

圖5A與5B分別為圖1中112處所示之合宜第一封裝基底的著地側與晶粒黏著側的平面圖。參考圖5A，該著地側的大部份表面會被該焊料遮罩覆蓋，該焊料遮罩會使得下方已圖案化金屬層變得較模糊，除了該焊料遮罩中的開口所暴露的金屬層上的部位以外。該焊料遮罩中的開口會暴露該基底之著地側處的已圖案化金屬層中的複數個部位，其包含以陣列方式排列在該基底表面之中心區域中的焊球觸點(舉例來說，符號53)以及排列在該基底之邊緣52附近的容限區域中的焊接指狀物(舉例來說，符號56)。被該焊料遮罩覆蓋而變模糊者為該金屬層中的線路(舉例來說，符號523)，其會個別連接該等焊球觸點53以及該等焊接指狀物56，及/或將焊球觸點53連接至通道(舉例來說，符號522)，該等通道會電連接該基底之著地側處的已圖案化金屬層中的線路與該基底之晶粒黏著側處的已圖案化金屬層中的線路。

如上述，該組件囊體會覆蓋該等焊接觸點56以及該等觸點56處所形成的電線迴路；該囊體於該基底的著地側處會被限制在一容限區域中，如圖5A中的虛線58所示，所以，在形成該組件鑄模之後，被該容限囊體所圍住的(也就是，位於虛線58內)第一封裝基底的著地側的該區域便會暴露。據此，該等焊球觸點53便可用來將該組件z互連至下方電路(舉例來說，如圖3所示)，或是於其它具體實施例中可用於黏著額外的裝置(舉例來說，如圖4所示)。此外，該等焊球觸點53還可當作測試探針部位，用於進行組裝前來測試該封裝，或是在必要時用於在安裝該等第二層互連焊球或額外裝置前來測試該封裝組件。該被囊封的容限區域的寬度(圖5A中的MW)係取決於下面總合：該等焊接指狀物的長度、該線路至該焊接指狀物的長度、以及該切割道(saw street)的寬度。此外，在該容限內邊緣處的基底表面上可能會出現模料溢滿(mold flash)(圖5A中的虛線58處)。倘若該基底係一條基底或一基底陣列中的其中一者時，那麼在進行該第一封裝的切割單體化期間，該邊緣處的特定基底材料便會掉進該切割寬度中。一般而言，該焊接指狀物長度約250 um，該指狀物線路長度約50 um，而鑄模樹脂溢流的允許值則約為500 um。切割通常會佔去約50 um。

實際上，該等焊球觸點53的數量與配置會相依於標稱的焊球直徑，因為當崩垮後，焊球不可以相互接觸，或是靠得太近。另外，實際上，該等焊球觸點53的尺寸與鄰近度會受限於製造該等線路以及(尤其是)該等焊料遮罩開口之解析度的限制。於一典型範例中，該等焊球觸點通常為圓形，直徑約280 um，並且係排列在一方形或矩形陣列中，中心至中心距離約500 um。(相鄰焊料遮罩開口的最近邊緣之間的距離通常不小於約該中心至中心距離的0.20倍。)

圖5B所示的係第一封裝基底的晶粒黏著側，其上黏著著晶粒。晶粒114係被附著在該基底的晶粒黏著側之上，主動側朝上。於此範例中，該晶粒具有四個邊緣，界定出一方形。有複數條電線焊接觸點51成列地排列在該晶粒之四個邊緣附近。如同該基底的著地側之上，該晶粒黏著側的大部份表面會被一焊料遮罩覆蓋，除了該焊料遮罩中的開口所暴露的金屬層上的部位以外，其特別包含焊接指狀物列(本範例中為沿著該晶粒每個邊緣的一列)(舉例來說，符號54)。電線116會連接該等晶粒觸點51與該等焊接指狀物54。被該焊料遮罩覆蓋而變模糊者為該金屬層中的線路(舉例來說，符號521)，其會將焊接指狀物54連接至通道(舉例來說，符號522)，該等通道會電連接該基底之晶粒黏著側處已圖案化金屬層中的線路與著地側處已圖案化金屬層中的線路。據此，該第一封裝晶粒便會藉由該等電線被連接至該第一封裝基底之晶粒黏著側上該金屬層中的線路，並且透過通道被連接至該著地側上該金屬層中的線路與z互連電線焊接指狀物。該等z互連電線會將該第一封裝基底之著地側上的該等焊接指狀物連接至該第二封裝基底之晶粒黏著側上的焊接指狀物。

圖6A與6B分別為圖1中12處所示之合宜第二封裝基底的著地側與晶粒黏著側的平面圖。參考圖6A，該著地側的大部份表面會被該焊料遮罩覆蓋，該焊料遮罩會使得下方已圖案化金屬層變得較模糊，除了該焊料遮罩中的開口所暴露的金屬層上的部位以外。該焊料遮罩中的開口會暴露該基底之著地側處的已圖案化金屬層中的複數個部位，其包含以陣列方式排列在該基底表面之中心區域中的焊球觸點(舉例來說，符號63)。被該焊料遮罩覆蓋而變模糊者為該金屬層中的線路(舉例來說，符號623)，其會將該等焊球觸點63連接至通道(舉例來說，符號622)，該等通道會電連接該基底之著地側處已圖案化金屬層中的線路與該基底之晶粒黏著側處已圖案化金屬層中的線路。

如上述，在進行組件囊封之後，該第二封裝基底的著地側會完全暴露。因此，圖6A中所示的第二封裝基底實質上係該組件的表面。因此，該等焊球觸點63可用來進行z層互連，用以將該組件連接至下方的電路(舉例來說，如圖4所示)，或是更佳的係可用於黏著額外的裝置(舉例來說，如圖3所示)。此外，該等焊球觸點63還可當作測試探針部位，用於進行組裝前來測試該封裝，或是在必要時用於在安裝該等第二層互連焊球前來測試該封裝組件。

視情況，在部份具體實施例中較佳的係，可運用該第二封裝基底之面朝上方之著地側上的該等焊球黏著觸點來幫助使用習知的測試插座進行LGA測試。此類LGA測試可在將頂部LGA封裝黏著至底部封裝前先施行，以確保僅有測試結果為「良好」的頂部LGA會被堆疊於底部CSP封裝(其同樣可被測試且確定為「良好」者)上。或者，LGA測試亦可在該LGA被反向且黏著成一頂部封裝之後才施行，不過必須在總體模組鑄模形成之前施行，或者在進行z互連電線焊接之前施行。依據本發明架構在任何各種製造階段中所進行的測試可顯著減少對不符規格的部件作進一步處理的可能性。

圖6B所示的係第二封裝基底的晶粒黏著側，其上黏著著晶粒。晶粒14係被附著在該基底的晶粒黏著側之上，主動側朝上。於此範例中，該晶粒具有四個邊緣，界定出一矩形。有複數條電線焊接觸點(舉例來說，符號61)成列地排列在該晶粒之四個邊緣附近。如同該基底的著地側之上，該晶粒黏著側的大部份表面會被一焊料遮罩覆蓋，除了該焊料遮罩中的開口所暴露的金屬層上的部位以外，其特別包含晶粒互連焊接指狀物列(本範例中為沿著該晶粒每個邊緣的一列)(舉例來說，符號64)以及排列在該基底之邊緣62附近的容限區域中的z互連焊接指狀物(舉例來說，符號66)。電線16會連接該等晶粒觸點61與該等晶粒互連焊接指狀物64。被該焊料遮罩覆蓋而變模糊者為該金屬層中的線路(舉例來說，符號621)，其會將焊接指狀物64連接至通道(舉例來說，符號622)，該等通道會電連接該基底之晶粒黏著側處已圖案化金屬層中的線路與著地側處已圖案化金屬層中的線路，並且將晶粒互連焊接指狀物64連接至z互連焊接指狀物66。

該等第二封裝z互連觸點(焊接指狀物)66係藉由圖案化該第二封裝基底12之晶粒黏著側上容限處的金屬層的複數個區域而形成的。該容限會延伸超出CSP封裝基底112之邊緣52所界定的堆疊CSP封裝的覆蓋範圍。該容限的寬度可能小於約1 mm，而且為提供該電線焊接足夠的間隙，該容限的寬度較佳的係可大於約0.2 mm。一般來說，於部份具體實施例中，該容限約為0.5 mm。

如上述，該第二封裝模套會覆蓋該晶粒、該等晶粒互連電線、以及該等晶粒互連焊接指狀物，留下該基底周圍附近的由虛線68所指示之容限區域未被封裝鑄模覆蓋，其包含該等z互連焊接指狀物。據此，該第二封裝晶粒便會藉由該等電線被連接至該第一封裝基底之晶粒黏著側上該金屬層中的線路，並且透過通道被連接至該著地側上該金屬層中的線路與z互連電線焊接指狀物。該等z互連電線會將該第二封裝基底之晶粒黏著側上的該等焊接指狀物連接至該第一封裝基底之著地側上的焊接指狀物。同樣地，必要時，可透過該等線路、電線、以及通道將兩種晶粒連接至該等基底之著地側上的該等觸點，其中該組件會連接至一下方基底(第二層互連)且連接至堆疊在該組件上的額外裝置。

如該等圖中所示，第二封裝基底的覆蓋範圍必須大於第一封裝基底，以便容納該等封裝基底之間的z互連。於圖中所示的範例中，z互連係被排列在該等封裝的所有四個邊緣中，因此，第二封裝會比第一封裝更寬且更長。可以瞭解的係，於根據本發明的部份組件中，可在少於所有四個邊緣上的焊接指狀物間進行z互連，舉例來說，可僅於其中一個邊緣上進行，或是沿著兩個相反邊緣來進行。於此等具體實施例中(除非第二基底中較大的晶粒需要較大的覆蓋範圍)，第二封裝僅需於其中一個方向中必須大於(比較長或比較寬)該第一封裝。

該等第一與第二封裝可能具有任何各種功能。舉例來說，CSP封裝可能係DSP、ASIC、GPU；而LGA封裝可能係記憶體，如Flash、DRAM、SRAM。

依據本發明此項觀點之覆晶底部封裝內的處理器晶片可能係ASIC、GPU或CPU，通常為ASIC；而頂部封裝可能係處理器晶片或記憶體封裝或ASIC封裝。若頂部封裝係記憶體封裝，其便可為堆疊式晶粒記憶體封裝。一屏蔽式覆晶晶粒上置底部封裝(shielded flip chip die－up bottom package)可特別適用於較高速應用中，尤其係用於RF頻率處理，如移動式通信應用中。

於根據本發明的其它組態中，一額外封裝係在一可用的(暴露的)基底表面上被附著至該組件。

於部份具體實施例中，該額外封裝係被附著至該第二封裝基底的暴露著地側上的該組件上。於此等具體實施例中，在圖1或2中所示的組件均能提供一實用平台，其上可堆疊具有額外功能的部件，如圖7A至13中所示。因為第二封裝基底完全暴露，所以，其能夠容納任何各種部件(晶粒或封裝)組態與尺寸，而要讓該組件相容於該等部件的必要條件係暴露的第二封裝基底上的線路必須經過適當繞接以接受該額外部件。

舉例來說，如圖7A與7B所示，可將一球格柵陣列(BGA)封裝安裝在如上面參考圖3所述者建構而成的組件上。於圖7A中，一具有複數個互連焊球718的BGA封裝710係對齊且安裝在一第二封裝10基底的著地側上，而該等焊球則會回流到金屬層23中的焊球觸點上，用以形成模組70。此處，BGA覆蓋範圍小於該組件的覆蓋範圍；於圖7B中所示的模組72中，BGA 720的覆蓋範圍大於該組件的覆蓋範圍，而該焊球陣列具有較多的互連焊球728，因此其會佔用該第二封裝10基底上較多的焊球觸點。另外，於圖7B所示的範例中，該BGA係一堆疊晶粒封裝，而圖7A中的BGA則係單一晶粒封裝。

再舉例來說，如圖8A與8B所示，可將一額外的著地格柵陣列(LGA)封裝安裝在如上面參考圖3所述者建構而成的組件上。於圖8A中，一具有複數個著地互連線818的LGA封裝810係對齊且安裝在一第二封裝10基底的著地側上，而該等著地互連線則會回流到金屬層23中的觸點上，用以形成模組80。此處，LGA覆蓋範圍小於該組件的覆蓋範圍；於圖8B中所示的模組82中，LGA 820的覆蓋範圍大於該組件的覆蓋範圍，而該陣列具有較多的著地互連線808，因此其會佔用該第二封裝10基底上較多的觸點。另外，於圖8B所示的範例中，該LGA係一堆疊晶粒封裝，而圖8A中的LGA則係單一晶粒封裝。

舉例來說，如圖7A與8A所示於該堆疊封裝組件上安裝一較大型額外封裝的組態可能於該等第一封裝10與第二封裝100中包含複數個處理器，且包含一記憶體封裝作為額外的封裝720或820。該組件中CSP 100的覆蓋範圍與LGA 10的覆蓋範圍主要係取決於個別封裝中該晶粒的尺寸，而其通常和該晶粒的功能有關。舉例來說，ASIC可能非常小，且不同的處理器可能具有大不相同的尺寸。另一方面，記憶體晶粒可能非常大。舉例來說，一數位信號處理器(DSP)封裝的覆蓋範圍通常介於12x12 mm至16x16 mm之間。另一方面，一記憶體封裝的覆蓋範圍通常介於8x10 mm至18x18 mm之間。據此，倘若圖3中的組件於該組件的第一封裝10或第二封裝100中包含一DSP的話，其會為組件3建立一16x16 mm的覆蓋範圍，那麼製造商便可根據客戶的規格選用較小型的LGA記憶體封裝(舉例來說，圖8A中的810，其會產生模組80)，或選用較大型的LGA記憶體封裝(舉例來說，圖8B中的820，其會產生模組82)。因此，對圖7A、7B、8A、8B中的具體實施例來說，製造商可依據功能(記憶體容量與速度、記憶體類型)且依據各家供應商的成本來混合搭配具有選定記憶體BGA或LGA的各種組件平台。

於該組件上可安裝其它額外的部件或裝置，僅需要第二封裝基底的著地側經過適當繞接以接受源自該部件的電互連線即可。圖9所示的係一具有一堆疊晶粒方形扁平封裝900的模組90，圖中有複數個被動裝置96被安裝在構造通常如圖3中所示的堆疊封裝組件上。圖10所示的係一具有一堆疊晶粒方形扁平無導線式導線框架晶片級封裝1000的模組100，圖中有複數個被動裝置106被安裝在構造通常如圖3中所示的堆疊封裝組件上。圖11所示的係一具有一電線焊接晶粒1100的模組110，圖中有複數個被動裝置1106被安裝在構造通常如圖3中所示的堆疊封裝組件上；該等晶粒與電線會被一所謂的「黏糊頂部(glop top)」囊體覆蓋，該囊體係藉由注射一囊楓樹之而形成的。圖12所示的係一具有一覆晶安裝晶粒1200的模組120，圖中有複數個被動裝置1206被安裝在構造通常如圖3中所示的堆疊封裝組件上；圖中有一底部填充物來保護該等覆晶互連線。圖13所示的係一具有一光學感測器封裝1300的模組130，其可能係一影像成形裝置，圖中有複數個被動裝置1306被安裝在構造通常如圖3中所示的堆疊封裝組件上；光會如箭頭1320所示般地穿過一透明蓋部或透鏡1302，抵達該電線焊接光感測器晶粒的主動側。

圖14所示的係一包含一堆疊封裝組件(大體上如圖3所示)的組件140，其在第二封裝基底的著地側上安裝一熱擴散器1400。

於其它具體實施例中，該額外封裝可於該組件囊體中附著至該腔穴中的第一封裝基底之著地側的暴露區域上的組件。於該些具體實施例中，圖1或2的組件在第二封裝基底的著地側上具有第二層互連(如圖4所示)，其能夠提供一實用平台，其上可堆疊具有額外功能的部件，如圖16至24中所示。於運用圖4之平台的具體實施例中，第一封裝基底上的線路必須經過適當繞接以接受該額外部件。

舉例來說，如圖16所示，可將一球格柵陣列(BGA)封裝安裝在如上面參考圖4所述者建構而成的組件上。於圖16中，一具有複數個互連焊球718的BGA封裝710會對齊且安裝在第一封裝100基底之著地側的暴露區域上，而該等焊球會回流到金屬層123中的焊球觸點之上，形成模組160。舉例來說，如圖17所示，可以覆晶的方式將一額外晶粒安裝且電連接在如上面參考圖4所述者建構而成的組件上。於圖17中，一覆晶1200會對齊且安裝在第一封裝100基底之著地側的暴露區域上的腔穴中，且被連接至觸點123，用以形成模組170。另舉例來說，如圖18所示，可將額外的被動裝置安裝且電連接在如上面參考圖4所述者建構而成的組件上。於圖18中，有複數個被動裝置182被安裝在第一封裝100基底之著地側的暴露區域上，且被連接至觸點123，用以形成模組170。另舉例來說，如圖19所示，可將一堆疊晶粒方形扁平封裝安裝且電連接在如上面參考圖4所述者建構而成的組件上。於圖19中，堆疊晶粒方形扁平封裝900被安裝在第一封裝100基底之著地側的暴露區域上，且被連接至觸點123，用以形成模組180。另舉例來說，如圖20所示，可藉由電線焊接將一額外晶粒安裝且電連接在如上面參考圖4所述者建構而成的組件上。於圖20中，一晶粒1100被安裝在第一封裝100基底之著地側的暴露區域上的腔穴中，主動側朝上，且藉由電線焊接被連接至觸點123，用以形成模組200。另舉例來說，如圖21所示，一堆疊晶粒方形扁平無導線導線框架晶片級封裝1000被安裝在如圖4所建構而成的堆疊封裝組件上。於圖21中，堆疊晶粒方形扁平無導線導線框架CSP 1000被安裝在第一封裝100基底之著地側的暴露區域上的腔穴中，且被連接至觸點123，用以形成模組210。另舉例來說，如圖22所示，一光學感測器封裝1300(其可能係一影像成形裝置)被安裝在如圖4所建構而成的堆疊封裝組件上。於圖22中，光學感測器封裝1300被安裝在第一封裝100基底之著地側的暴露區域上的腔穴中，且被連接至觸點123，用以形成模組220。光會如箭頭1320所示般地穿過一透明蓋部或透鏡1302，抵達該電線焊接光感測器晶粒的主動側。另舉例來說，如圖23所示，一光學感測器晶粒(其可能係一影像成形裝置)會被安裝在如圖4所建構而成的堆疊封裝組件上。於圖23中，該晶粒會藉由電線焊接被連接至觸點123，用以形成模組230。一透明蓋部或透鏡1402會受到安裝在該組件囊體107上之框架1404的支撐。光會如箭頭1420所示般地穿過該透明蓋部或透鏡1402，抵達該電線焊接光感測器晶粒的主動側。

如圖24中之240所示，該腔穴組件囊體247會經過配置且大小設計成用以容納安裝在圖23所示之堆疊封裝組件上且電連接至此的光學感測器晶粒的厚度，一透明蓋部或透鏡2402會受到安裝在該組件囊體247中之凹口內的一周圍密封膠2404的支撐。

圖25中以範例顯示另一替代具體實施例的平台250。此具體實施例雷同於圖4所示的具體實施例。如上解釋般，於如圖4的具體實施例中，晶粒14與電線焊接16會被一構成一模套17的鑄模化合物囊封。相反地，於圖25所示的平台中，則沒有任何模套。在圖25之範例中的晶粒14會被電線焊接16至第二封裝基底12。於晶粒14的主動側處會社至一間隔物252，而第一封裝100則會被反向且安裝在該間隔物之上。該間隔物可於該晶粒的主動側及該晶粒14上之第一封裝鑄模的(面朝下方的)上表面之間提供間隙，使得該第一封裝不會影響該等電線迴路16。該間隔物可利用一黏著劑(圖中未顯示)被附著至該晶粒上，而該第一封裝可利用一黏著劑(圖中未顯示)被附著至該間隔物。如參考圖16所述者，通常會形成一組件囊體257。

於如圖25所示的平台中，可能會有一或多個額外部件被安裝且電連接至如上面參考圖16至24所述的第一封裝基底的著地側的暴露區域上。舉例來說，圖26中所示的係在260之一BGA封裝710，其係安裝且電連接至該第一封裝基底(相較於圖16)。

於該組件上可安裝其它額外的部件或裝置，僅需要第二封裝基底的著地側經過適當繞接以接受源自該部件的電互連線即可。圖9所示的係一具有一堆疊晶粒方形扁平封裝900的模組90，圖中有複數個被動裝置96被安裝在構造通常如圖3中所示的堆疊封裝組件上。圖10所示的係一具有一堆疊晶粒方形扁平無導線式導線框架晶片級封裝1000的模組100，圖中有複數個被動裝置106被安裝在構造通常如圖3中所示的堆疊封裝組件上。圖11所示的係一具有一電線焊接晶粒1100的模組110，圖中有複數個被動裝置1106被安裝在構造通常如圖3中所示的堆疊封裝組件上；該等晶粒與電線會被一所謂的「黏糊頂部(glop top)」囊體覆蓋，該囊體係藉由注射一囊楓樹之而形成的。圖12所示的係一具有一覆晶安裝晶粒1200的模組120，圖中有複數個被動裝置1206被安裝在構造通常如圖3中所示的堆疊封裝組件上；圖中有一底部填充物來保護該等覆晶互連線。圖13所示的係一具有一光學感測器封裝1300的模組130，其可能係一影像成形裝置，圖中有複數個被動裝置1306被安裝在構造通常如圖3中所示的堆疊封裝組件上；光會如箭頭1320所示般地穿過一透明蓋部或透鏡，抵達該電線焊接光感測器晶粒的主動側。

應該明白的係，在所有各項觀點中，本發明的特點為一組件，其具有一第一(CSP)封裝及一堆疊在該CSP封裝上的一反向第二(LGA)封裝，且於該等堆疊封裝之間具有電線焊接z互連，其中該組件被囊封之後會暴露該第二(LGA)封裝的著地側且暴露該第一(CSP)封裝之著地側的一部份。

再者，該組件會構成一平台，用於結合任何各種額外部件。據此，於各種組態中，係在其中一封裝(較佳的係第一封裝)之著地側處進行該組件的第二層互連，並且於另一封裝(較佳的係第二封裝)之著地側上堆疊一或多個額外的部件。該等額外部件可由製造商於產品組裝階段中來選擇，並且可選自現成的部件。

本發明的堆疊封裝組件可用於任何多種應用，例如電腦、可攜式通信裝置、消費產品。

依據本發明之堆疊封裝組件可用於構建電腦、電信裝置、消費性裝置與工業電子裝置。本發明可以極高的最終測試產量，於一薄小且最小覆蓋範圍封裝中組裝一個以上的半導體。該等單獨封裝的構造使其在組裝至該組件前可先進行測試，確保只有可接受的良好封裝部件會用於組裝中，從而確保高組裝產量。

本發明提供設計靈活性，尤其係在選擇具有選定功能的部件方面，且可使用標準封裝，減低定製設計的需求且降低成本。

在製造用於本發明中的CSP封裝及LGA封裝的製程程序早已於業界中針對電線焊接與覆晶類型的封裝被妥善建立。

根據本發明各項觀點的各種組態均具有雷同的組件製程。一般來說，該製程包含下面步驟：提供一腔穴鑄模LGA封裝基底，其包含一LGA封裝基底及附著至該LGA封裝基底的至少一晶粒；於該LGA封裝的模套的表面上塗敷一黏著劑；提供一經過基材鑄模與切割單體化的CSP封裝，其包含一CSP封裝基底與至少一晶粒；以該LGA封裝為基準將該CSP封裝反向；將該經反向的CSP置放在該LGA模套表面上的黏著劑之上；固化該黏著劑；以及於該CSP基底與該LGA基底間形成z互連。

有利的係，該等封裝可在組裝之前進行測試，並且可丟棄不符效能或可靠度規定的封裝，所以僅有測試結果為「良好」的第一封裝及第二封裝會用於該組裝模組中。業界已經妥善建立LGA與CSP的測試方式，且通常係藉由讓端子近接焊球觸點來完成。LGA可用下面兩種方式中任一者來作測試，即近接該基底之LGA的下表面上的LGA觸點，與BGA中該等內焊球的觸點雷同；或者藉由近接該基底上表面上的z互連觸點。完成之後的組件可以與測試BGA相同的方式來進行測試。

圖15為用於組裝圖3所示之堆疊封裝組件的製程流程圖。於步驟1502中會提供一條未單體化的著地格柵陣列封裝。該等著地格柵陣列封裝上的晶粒與電線焊接結構會受到一鑄模的保護。在該條封裝中的LGA封裝較佳的係會在其進行該製程中的後續步驟之前先進行效能及可靠度的測試(如圖中的^＊所示者)。僅有確認為「良好」的封裝會接受後續處理。在步驟1504中，將黏著劑分配在「良好」LGA封裝上該鑄模的上表面之上。於步驟1506中，會提供單體化的晶片級封裝。該等經過單體化的CSP封裝係由一鑄模來保護，且較佳的係會經過測試(^＊ )且確認為「良好」。在步驟1508中會進行挑選及放置作業，用以將「良好」的CSP封裝反向且放置在該等「良好」LGA封裝上的鑄模之上的黏著劑上。在步驟1510中，該黏著劑會被固化。於步驟1512中，會實施電漿清潔作業，於步驟1514的準備中，會在該堆疊的LGA與CSP的該等著地側上的電線焊接部位之間形成電線焊接z互連。於步驟1516中，可實施一額外的電漿清潔，隨後便於步驟1518中形成該堆疊封裝組件鑄模。該鑄模設備係被配置成用以讓鑄模化合物囊封該等z互連電線迴路，並且防止鑄模化合物流入該CSP的著地側的內部區域中。於步驟1520中，該等第二層互連焊球會被附著至該CSP的著地側的暴露內部區域。於步驟1522中，該等已完成的組件會經過測試(^＊ )且藉由切割單體化從該條狀封裝中進行單體化，並且加以封裝作進一步使用。

圖27為用於組裝圖4所示之堆疊封裝組件的製程流程圖。於步驟2702中會提供一條未單體化的著地格柵陣列封裝。該等著地格柵陣列封裝上的晶粒與電線焊接結構會受到一鑄模的保護。在該條封裝中的LGA封裝較佳的係會在其進行該製程中的後續步驟之前先進行效能及可靠度的測試(如圖中的^＊所示者)。僅有確認為「良好」的封裝會接受後續處理。在步驟2704中，黏著劑會被分配在「良好」LGA封裝上該鑄模的上表面之上。於步驟2706中，會提供單體化的晶片級封裝。該等經過單體化的CSP封裝係由一鑄模來保護，且較佳的係會經過測試(^＊ )且確認為「良好」。在步驟2708中，會進行挑選及放置作業，用以將「良好」的CSP封裝反向且放置在該等「良好」LGA封裝上的鑄模之上的黏著劑上。在步驟2710中，該黏著劑會被固化。於步驟2712中，會實施電漿清潔作業，於步驟2714的準備中，會在該堆疊的LGA與CSP的該等著地側上的電線焊接部位之間形成電線焊接z互連。於步驟2716中，可實施一額外的電漿清潔，隨後便於步驟2718中形成該堆疊封裝組件鑄模。該鑄模設備係被配置成用以讓鑄模化合物囊封該等z互連電線迴路，並且防止鑄模化合物流入該CSP的著地側的內部區域中。於步驟2720中，該等第二層互連焊球會被附著至該LGA的暴露著地側。於步驟2722中，該等已完成的組件會經過測試(^＊ )且藉由切割單體化從該條狀封裝中進行單體化，並且加以封裝作進一步使用。

圖28為用於組裝圖25所示之堆疊封裝組件的製程流程圖。於步驟2802中會提供一條未單體化的著地格柵陣列基底，其上安裝且電連接晶粒。該等著地格柵陣列封裝上的晶粒與電線焊接結構會受到一鑄模的保護。在該條封裝中的LGA封裝較佳的係會在其進行該製程中的後續步驟之前先進行效能及可靠度的測試(如圖中的^＊所示者)。僅有確認為「良好」的封裝會接受後續處理。在步驟2804中，黏著劑會被分配在「良好」LGA封裝上該鑄模的上表面之上。於步驟2806中，會提供單體化的晶片級封裝。該等經過單體化的CSP封裝係由一鑄模來保護，且較佳的係會經過測試(^＊ )且確認為「良好」。在步驟2808中，會進行挑選及放置作業，用以將「良好」的CSP封裝反向且放置在該等「良好」LGA封裝上的鑄模之上的黏著劑上。在步驟2810中，該黏著劑會被固化。於步驟2812中，會實施電漿清潔作業，於步驟2814的準備中，會在該堆疊的LGA與CSP的該等著地側上的電線焊接部位之間形成電線焊接z互連。於步驟2816中，可實施一額外的電漿清潔，隨後便於步驟2818中形成該堆疊封裝組件鑄模。該鑄模設備係被配置成用以讓鑄模化合物囊封該等z互連電線迴路，並且防止鑄模化合物流入該CSP的著地側的內部區域中。於步驟2820中，該等第二層互連焊球會被附著至該LGA的暴露著地側。於步驟2822中，該等已完成的組件會經過測試(^＊ )且藉由切割單體化從該條狀封裝中進行單體化，並且加以封裝作進一步使用。

應該明白的係，根據本文所述的方法，實質上可利用習知的技術來施行本發明之製程中的各項步驟，只要如本文所述般地簡單修飾習知的製造設備工具即可。只要利用本文的說明即可達成變更習知技術且修飾習知製造設備的目的，而不必作任何不適宜的實驗。

其它具體實施例則涵蓋在下列申請專利範圍內。

1．．．堆疊封裝組件

2．．．堆疊封裝組件

3．．．堆疊封裝組件

4．．．堆疊封裝組件

10．．．封裝

12．．．封裝基底

13．．．黏著劑

14．．．晶粒

15．．．焊料遮罩

16．．．電線焊接

17．．．鑄模化合物

19．．．模套17的上表面

21．．．金屬層

22．．．通道

23．．．金屬層

27．．．焊料遮罩

29．．．被動裝置

44．．．晶粒

46．．．電線焊接

51．．．晶粒電線焊球觸點

52．．．基底邊緣

53．．．焊球觸點

54．．．焊接指狀物

56．．．焊接指狀物

58．．．指示容限之內部邊緣之虛線

61．．．晶粒電線焊接觸點

62．．．基底邊緣

63．．．焊球觸點

64．．．焊接指狀物

66．．．焊接指狀物

68．．．指示容限區域之虛線

70．．．模組

72．．．模組

80．．．模組

82．．．模組

90．．．模組

96．．．被動裝置

100．．．封裝

102．．．模組

103．．．黏著劑

106．．．被動裝置

107．．．囊體

110．．．封裝

112．．．封裝基底

113．．．黏著劑

114．．．晶粒

115．．．焊料遮罩

116．．．電線焊接

117．．．鑄模化合物

118．．．電線焊接

119．．．焊接觸點

120．．．封裝

121．．．金屬層

122．．．通道

123．．．金屬層

127．．．焊料遮罩

129．．．封裝的上表面

130．．．模組

140．．．組件

144．．．晶粒

146．．．電線焊接

160．．．模組

170．．．模組

180．．．模組

182．．．被動裝置

190．．．模組

200．．．模組

207．．．囊體

210．．．模組

217．．．鑄模化合物

218．．．z互連電線焊接

219．．．模套上表面

220．．．模組

229．．．封裝的上表面

230．．．模組

240．．．組件

247．．．囊體

250．．．平台

252．．．間隔物

257．．．囊體

260．．．模組

318．．．焊球

418．．．焊球

419．．．觸點

521．．．線路

522．．．通道

523．．．線路

621．．．線路

622．．．通道

623．．．線路

710．．．BGA封裝

718．．．焊球

720．．．BGA

728．．．互連焊球

810．．．LGA封裝

818．．．互連線

820．．．LGA

828．．．互連線

900．．．堆疊晶粒方形扁平封裝

1000．．．堆疊晶粒方形扁平無導線式導線框架晶片級封裝

1100．．．晶粒

1106．．．被動裝置

1200．．．晶粒

1206．．．被動裝置

1300．．．光學感測器封裝

1302．．．透明蓋部或透鏡

1306．．．被動裝置

1320．．．顯示光通過之箭頭

1400．．．熱擴散器

1402．．．透明蓋部或透鏡

1404．．．框架

1420．．．顯示光通過之箭頭

2402．．．透明蓋部或透鏡

2404．．．周圍密封膠

圖1為根據本發明一項觀點之堆疊封裝組件之一具體實施例的剖面圖。

圖2為根據本發明另一項觀點之堆疊封裝組件之一具體實施例的剖面圖。

圖3為根據本發明另一項觀點之堆疊封裝組件之一具體實施例的剖面圖。

圖4為根據本發明另一項觀點之堆疊封裝組件之一具體實施例的剖面圖。

圖5A為根據本發明一具體實施例之一CSP基底的著地側的平面圖，其配置適用於圖3中所示之本發明具體實施例中。

圖5B為根據本發明一具體實施例之一CSP基底的晶粒黏著側(其上黏著著晶粒)的平面圖，其配置適用於圖3中所示之本發明具體實施例中。

圖6A為根據本發明一具體實施例之一LGA基底的著地側的平面圖，其配置適用於圖3中所示之本發明具體實施例中。

圖6B為根據本發明一具體實施例之一LGA基底的晶粒黏著側(其上黏著著晶粒)的平面圖，其配置適用於圖3中所示之本發明具體實施例中。

圖7A與7B為根據本發明各具體實施例的一堆疊封裝組件的剖面圖，每一圖各包含一堆疊在根據圖3所示之本發明具體實施例的組件上的BGA。

圖8A與8B為根據本發明各具體實施例的一堆疊封裝組件的剖面圖，每一圖各包含一堆疊在根據圖3所示之本發明具體實施例的組件上的LGA。

圖9為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖3所示之本發明具體實施例的組件上的SD QFP。

圖10為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖3所示之本發明具體實施例的組件上的SD QFN/LFCSP。

圖11為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖3所示之本發明具體實施例的組件上的電線焊接晶粒。

圖12為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖3所示之本發明具體實施例的組件上的覆晶晶粒。

圖13為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖3所示之本發明具體實施例的組件上的光學感測器封裝。

圖14為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖3所示之本發明具體實施例的組件上的熱擴散器。

圖15為用於製造根據圖3所示之本發明具體實施例的堆疊封裝組件之製成的各步驟。

圖16為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖4所示之本發明具體實施例的組件上的BGA。

圖17為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一安裝在根據圖4所示之本發明具體實施例的組件上的覆晶晶粒。

圖18為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含安裝在根據圖4所示之本發明具體實施例的組件上的複數個被動裝置。

圖19為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖4所示之本發明具體實施例的組件上的SD QFP。

圖20為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖4所示之本發明具體實施例的組件上的電線焊接晶粒。

圖21為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖4所示之本發明具體實施例的組件上的SD QFN/LFCSP。

圖22為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖4所示之本發明具體實施例的組件上的光學感測器封裝。

圖23為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一安裝在根據圖4所示之本發明具體實施例的組件上的光學感測器封裝。

圖24為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一安裝在根據圖4所示之本發明具體實施例的組件上的光學感測器晶粒。

圖25為根據本發明另一項觀點之堆疊封裝組件之一具體實施例的剖面圖。

圖26為根據本發明一具體實施例的一堆疊封裝組件的剖面圖，其包含一堆疊在根據圖23所示之本發明具體實施例的組件上的BGA。

圖27為用於製造根據圖25所示之本發明具體實施例的堆疊封裝組件之製成的各步驟。

圖28為用於製造根據圖4所示之本發明具體實施例的堆疊封裝組件之製成的各步驟。