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JP2000208698A - 半導体装置 - Google Patents

半導体装置

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Publication number
JP2000208698A
JP2000208698A JP11009763A JP976399A JP2000208698A JP 2000208698 A JP2000208698 A JP 2000208698A JP 11009763 A JP11009763 A JP 11009763A JP 976399 A JP976399 A JP 976399A JP 2000208698 A JP2000208698 A JP 2000208698A
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JP
Japan
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silicon chip
wiring layer
thin silicon
interposer
packages
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Application number
JP11009763A
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Inventor
Junichi Asada
順一 浅田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to KR1020000002003A priority patent/KR100615019B1/ko
Priority to US09/484,032 priority patent/US6239496B1/en
Publication of JP2000208698A publication Critical patent/JP2000208698A/ja
Priority to US09/828,131 priority patent/US6413798B2/en
Priority to KR10-2003-0020119A priority patent/KR100507300B1/ko
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    • H10W72/30—
    • H10W74/012—
    • H10W74/111—
    • H10W74/15—
    • H10W90/00—
    • H10P72/7416—
    • H10W46/601—
    • H10W70/60—
    • H10W72/073—
    • H10W72/856—
    • H10W72/90—
    • H10W72/9415—
    • H10W90/722—
    • H10W90/724—
    • H10W90/734—

Landscapes

  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 パッケージの積層状態での強度を高くし、曲
げ方向の荷重に対してパッケージ割れの発生を防ぐこと
ができる半導体装置を提供する。 【解決手段】 配線層が形成されたインターポーザの前
記配線層と薄型シリコンチップの電極部とを異方性導電
膜を用いて電気的及び機械的に接続し、前記インターポ
ーザの前記配線層を前記薄型シリコンチップの外側へ導
出した半導体パッケージが実装基板上に複数個積層され
た構造を有する半導体装置であって、前記各半導体パッ
ケージは、前記薄型シリコンチップ表面を表裏反対にし
て積層し、所定の電極を導電体でそれぞれ電気的に接続
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄型の半導体パッ
ケージを積層した半導体装置に関する。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば図１３に示すようなものがあった。
【０００３】図１３は、従来の半導体パッケージを積層
した半導体装置の断面構造図である。
【０００４】この半導体装置は、高さ制約があるスペー
スに、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａ
ｇｅ）で２段に積層した構造になっている。
【０００５】各段の半導体パッケージ（ＴＣＰ）の構造
を説明すると、図中の符号１０１は、絶縁性基材として
のポリイミド樹脂フィルムであり、その片面にはＣｕ配
線層１０２が形成されている。Ｃｕ配線層１０２の一端
部はインナーリード１０３に接合され、このインナーリ
ード１０３がシリコンチップ１０４の電極端子に接合さ
れている。さらに、絶縁性基材１０１とシリコンチップ
１０４とが絶縁性接着剤（図示省略）によって接着さ
れ、前記インナーリード１０３を含むシリコンチップ１
０４の上部周辺がエポキシ等の封止樹脂層１０５で封止
されている。
【０００６】このような従来構造の半導体パッケージ
は、シリコンチップ１０４の厚さが２００［μｍ］程度
でパッケージ厚が５００［μｍ］程度以上になる。この
ため、パッケージの曲げ強度も比較的強く、曲げによる
パッケージ割れの可能性がほとんどない。
【０００７】しかし、実装面からの高さが厚くなるた
め、携帯機器などの小型化、軽量化等に伴う近年のパッ
ケージの薄型化の要求に、十分満足できるものになって
いなかった。
【０００８】そこで、近年では半導体パッケージの厚み
を一層薄くすることが試られている。例えば、本願出願
人は、特願平１０−６３１３５で、厚さが絶縁性基材よ
りも薄い薄型シリコンチップを使用し、この薄型シリコ
ンチップが絶縁性基材のデバイスホールに完全に埋め込
まれた形状の半導体装置を提案している。この半導体装
置の概略断面構造図を図１４に示す。
【０００９】この半導体装置は、デバイスホール２０４
を有するポリイミド樹脂フィルム等の絶縁性基材２０１
を備え、その片面にはＣｕ配線層２０２が形成されてい
る。Ｃｕ配線層２０２の一端はインナーリード２０３と
して構成され、このインナーリード２０３が薄型シリコ
ンチップ２０５の電極端子に接合されている。この薄型
シリコンチップ２０５の厚さは、前記絶縁性基材２０１
の厚さよりも薄い例えば３０［μｍ］〜１２０［μｍ］
程度の極薄であり、前記デバイスホール２０４内におい
てインナーリード２０３を含む薄型シリコンチップ２０
５がエポキシ等の樹脂２０６で封止されて埋め込まれて
いる。
【００１０】このような薄いシリコンチップを搭載して
半導体パッケージを構成した場合では、パッケージ全体
の厚みを２００［μｍ］以下と極めて薄くすることがで
きる。
【００１１】
【発明が解決しようとする課題】しかしながら、図１４
に示した半導体装置の構造を適用してパッケージ全体の
厚みを２００［μｍ］以下と極めて薄く構成した場合に
は、パッケージ自体の強度が弱いため、図１３に示すよ
うな従来型の積層構造では実装状態でも曲げ方向に荷重
が加わったときに、パッケージ割れが発生するという問
題があった。
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、パッケージの
積層状態での強度を高くし、曲げ方向の荷重に対してパ
ッケージ割れの発生を防ぐことができる半導体装置を提
供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明の特徴は、配線層が形成された
インターポーザの厚さより薄い薄型シリコンチップを、
該薄型シリコンチップより大きい穴を有した前記インタ
ーボ一ザの前記穴に配置して、前記薄型シリコンチップ
の電極と前記インターポーザの配線層とを電気的に接続
した後封止した半導体パッケージが実装基板上に複数個
積層された構造を有する半導体装置であって、前記半導
体パッケージの所定の電極を、それぞれ上下段の半導体
パッケージ間で導電体にて接続したことにある。
【００１４】請求項２に係る発明の特徴は、請求項１記
載の発明において、前記薄型シリコンチップの電極と前
記インターポーザの配線層とは、ＴＡＢ接続法またはワ
イヤボンディング法によって接続したことにある。
【００１５】請求項３に係る発明の特徴は、配線層が形
成されたインターポーザの前記配線層と薄型シリコンチ
ップの電極部とを異方性導電膜を用いて電気的及び機械
的に接続し、前記インターポーザの前記配線層を前記薄
型シリコンチップの外側へ導出した半導体パッケージが
実装基板上に複数個積層された構造を有する半導体装置
であって、前記半導体パッケージの所定の電極を、それ
ぞれ上下段の半導体パッケージ間で導電体にて接続した
ことにある。
【００１６】請求項４に係る発明の特徴は、請求項１乃
至請求項３記載の発明において、前記各半導体パッケー
ジは、前記薄型シリコンチップ表面を表裏反対にして積
層し、所定の電極をそれぞれ電気的に接続したことにあ
る。
【００１７】請求項５に係る発明の特徴は、請求項１乃
至請求項３記載の発明において、前記各半導体パッケー
ジは、位置を平面方向にずらして積層し、所定の電極を
それぞれ電気的に接続したことにある。
【００１８】請求項６に係る発明の特徴は、請求項１乃
至請求項５記載の発明において、前記半導体パッケージ
は、電気的に接続しない電極に対応した前記配線層を、
積層前にパッケージの状態で切断したことにある。
【００１９】請求項７に係る発明の特徴は、請求項１乃
至請求項６記載の発明において、前記薄型シリコンチッ
プの厚さは３０μｍから１２０μｍの範囲内とし、前記
半導体パッケージの厚さは、前記薄型シリコンチップの
厚さの４倍以内としたことにある。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００２１】図１は、本発明の第１実施形態に係る半導
体装置の断面構造図であり、図２は、図１の半導体装置
にスタック搭載された半導体パッケージの単体の断面構
造図である。
【００２２】まず図２において、この半導体パッケージ
は、中央部にデバイスホール１１ａを有する厚さ例えば
７５［μｍ］の絶縁性樹脂フィルム（例えばポリイミド
樹脂フィルム）１１を備えている。この絶縁性樹脂フィ
ルム１１の片面に、厚さ例えば１８［μｍ］のＣｕ配線
層１２が、接着剤１１ｂで接着された銅箔のフォトエッ
チング処理等により形成されている。
【００２３】また、このＣｕ配線層１２の端部がデバイ
スホール１１ａに突出し、インナーリード１２ａ群を構
成している。さらに、インナーリード１２ａの先端部に
は、電極端子との接続を容易にするために、Ａｕ（金）
等のメッキ（図示を省略）が施されている。
【００２４】そして、このような構成のインターポーザ
（例えばＴＡＢテープ）の前記ディバイスホール１１ａ
内には、絶縁性樹脂フィルム１１の厚さよりも薄い（従
って、インターポーザの厚さよりも薄い）シリコンチッ
プ１３が収納されている。すなわち、各辺がデバイスホ
ール１１ａの対応する辺より小さく、厚さ例えば５０
［μｍ］のシリコンチップ１３が、フェースアップに配
置されてデバイスホール１１ａ内に埋め込まれており、
このシリコンチップ１３の各電極端子とインナーリード
１２ａとが、加熱・加圧により接合（ＩＬＢ）されてい
る。
【００２５】インターポーザは、ＴＡＢテープのほかに
フレキシブル基板やリジットの基板（例えばＦＲ−４）
を使用しても良い。また、インターポーザとチップの接
続はバンプ付きのビームリード、またはワイヤボンディ
ングを用いても良い。
【００２６】このようにデバイスホール１１ａ内に埋め
込まれたシリコンチップ１３の電極端子形成面、及び電
極端子とインナーリード１２ａとの接合部の外側には、
封止樹脂層１４が形成されている。また、Ｃｕ配線層１
２には接続用ランド１５が接続されている。
【００２７】かかる構造の薄型パッケージは、パッケー
ジ総厚が例えば２００［μｍ］と非常に薄く、この薄型
パッケージをチップ面に垂直な方向に積層する場合にお
いて、本実施形態では、図１に示すように積層する上下
段のパッケージを背中合わせにして（つまりパッケージ
を表面と裏面を反対にして）積層する。
【００２８】具体的には、同機能のパッケージを表面と
裏面を反対にして積層し、且つ同電位のピンを平面上で
は同じ位置に導出するために、各段のシリコンチップ１
３及びインターポーザが、共にミラー対象（図３参照）
のものを用意する。なお、シリコンチップ及び配線のい
づれかのみで対応することも可能である。
【００２９】そして、実装基板１６上に、図１に示すよ
うに積層する上下段のパッケージを背中合わせにして積
み重ねて位置合わせする。すると、各段の接続用ランド
１５のホールが実装基板１６表面上の実装配線層１７ま
で貫通した状態となる。この状態で、当該貫通ホールに
導電性接着剤１５ａを埋め込み硬化させて、各段パッケ
ージの接続用ランド１５と実装基板１６の実装配線層１
７とを電気的に接続すれば、図１に示すような構造の半
導体装置が完成する。
【００３０】また、パッケージを積層する目的の１つと
して、例えばメモリの容量を増すことが挙げられる。こ
の場合、すべてのピンが同電位では同一の動作となり意
味がないので、一部のピンに電源電圧を加えるか否かで
薄型シリコンチップ１３のアドレスを選択し、積層した
各薄型シリコンチップ１３が独立して動作するように構
成する。
【００３１】これを実現するため、電源電圧の印加を選
択する（印加するかしないか）ピンには予め配線をして
おき、図５のＣＴに示すように印加しないピンのインタ
ーポーザ上の配線層１２を積層直前に打ち抜いて断線さ
せるようにする。その結果、本実施形態のようにパッケ
ージを４段に積層した場合では、電源電圧の印加を選択
するピンを２本設定しておき、これに対応する配線層１
２の断線処理において、断線した場合を“０”、断線し
ない場合を“１”とすれば、各段のパッケージにそれぞ
れ“０，０”、“０，１”“１，０”、“１，１”のア
ドレスデータを設定することができる。
【００３２】また、積層直前に、配線層１２を打ち抜い
て断線させるため、パッケージの製造段階では１種類の
パッケージとして取り扱うことができる。
【００３３】本実施形態は、上述したような薄型パッケ
ージの積層構造を採るので次のような利点がある。
【００３４】（１）例えば、インターポーザの平面を表
す図４に示すラインＬ付近のように、絶縁性樹脂フィル
ム１１をベースとするインターポーザ上で配線が横切っ
ていない部分が有ると、パッケージにおいて曲げやねじ
りに対して弱い部分が発生することがある。また、チッ
プのヒューズ部分が集中する場合でも同様にパッケージ
において強度が弱い部分が発生することがある。厚さが
等倍で薄くなった場合、単純計算では曲げ強度は厚さの
２乗に反比例するので、従来の例えば５００［μｍ］の
パッケージに比べて２００［μｍ］のパッケージ厚のも
のは、強度は１／６．２５である。本実施形態では、表
面と裏面を反対にして薄型パッケージを積層したので、
例えばパッケージの長手方向を横切る線上（図４のＬ）
のように薄型パッケージとして弱い部分を同一投影面上
に重ねることなく積層することができる。その結果、積
層した状態での強度が増し、曲げやねじりに対して弱い
部分を補強することができる。
【００３５】（２）本実施形態の半導体装置では、５０
［μｍ］程度の薄型シリコンチップを搭載した２００
［μｍ］以下の薄型パッケージを積層したので、著しく
集積度が向上し、例えばディジタルカメラのメディアカ
ードに適用すれば、小型であってもメモリ容量の大きい
メディアカードを実現することができる。なお、この利
点を好適に実現するには、薄型シリコンチップ１３の厚
さは３０μｍから１２０μｍの範囲内であればよく、半
導体パッケージの厚さは、薄型シリコンチップの厚さの
４倍以内に設定すればよい。
【００３６】（３）本実施形態の半導体パッケージで
は、インターポーザよりも薄いシリコンチップ１３を使
用したので、チップエッジにインナーリード１２ａが接
触して発生するリークによる不良を防ぐことができる。
【００３７】次に、図１に示した薄型シリコンチップ１
３の製造方法について説明する。
【００３８】この薄型シリコンチップ１３の製造方法
は、半導体素子が形成されたウェーハのダイシングライ
ンに沿って、上記半導体素子の形成面側から完成時のシ
リコンチップの厚さよりも深い溝を形成する溝形成工程
と、上記ウェーハにおける半導体素子の形成面上に保持
用のシートを貼り付けるシート貼り付け工程と、上記ウ
ェーハの裏面を上記完成時のシリコンチップの厚さまで
研削及び研磨する研削・研磨工程と、ウェーハを個々の
シリコンチップに分離するシリコンチップ分離工程とか
ら成る。以下、この薄型シリコンチップ１３の製造方法
を図６（ａ），（ｂ），（ｃ）と図７（ｄ）を参照して
具体的に説明する。
【００３９】まず、溝形成工程では、図６（ａ）に示す
ように、半導体素子が形成されたウェーハ２１をパター
ン形成面２１’側を上にして、ダイシング装置の作業テ
ーブル２３に吸着固定する。そして、ダイシング用ブレ
ード２４を回転させて、完成時のシリコンチップの厚さ
（例えば５０［μｍ］よりも少なくとも５［μｍ］程度
深い溝２２を形成する。
【００４０】次のシート貼り付け工程では、図６（ｂ）
に示すように、フラットリング２５を表面保護テープ２
６に貼り付けて、この表面保護テープ２６の皺などを除
去した状態で、溝２２を形成したウェーハ２１のパター
ン形成面２１’を表面保護テープ２６の接着剤側に貼り
付け固定する。
【００４１】続く研削・研磨工程では、例えばインフィ
ード研削法を用いてウェーハ２１の裏面を削る。すなわ
ち、図６（ｃ）に示すように、フラットリング２５と表
面保護テープ２６とで保持されたウェーハ２１を、研削
装置の作業テーブル２７に吸着固定する。そして、作業
テーブル２１と砥石２８を回転させて、砥石２８を押し
当てながらウェーハ２１の裏面を研削する。上記ウェー
ハ２１の裏面を溝２２に達するまで研削すると、ウェー
ハ２１は個々のシリコンチップに分割される。この研削
及び研磨量は、完成時のシリコンチップの厚さ（例えば
５０［μｍ］）を考慮して設定される。
【００４２】そして、シリコンチップ分離工程では、図
７（ｄ）に示すように、分割された個々のシリコンチッ
プ１３が接着固定されているフラットリング２５をダイ
ボンディング装置に設置し、ピックアップニードル等の
ツール３０を用いて表面保護テープ２６越しにパターン
形成面２２下方に圧力をかける。すると、シリコンチッ
プ１３が表面保護テープ２６から剥離される。かように
して、例えば５０［μｍ］の厚みの薄型シリコンチップ
１３が完成し、この薄型シリコンチップ１３は、上記図
２に示した本実施形態の半導体パッケージに使用される
ことになる。
【００４３】次に、図８（ａ），（ｂ），（ｃ）を参照
して、上記図２に示した薄型パッケージの製造方法につ
いて説明する。
【００４４】まず、図８（ａ）に示すように、中央部に
デバイスホール１１ａを有する厚さ７５［μｍ］の絶縁
性樹脂フィルム（例えばポリイミド樹脂フィルム）１１
の片面に、厚さ１８［μｍ］のＣｕ配線層１２が銅箔の
フォトエッチング等によって形成されたインターポーザ
を用意する。ここで、インナーリード１２ａを構成する
Ｃｕ配線層１２の端部は、デバイスホール１１ａ側に突
出した形状を成し、さらに、インナーリード１２ａの先
端部は、電極端子との接続を容易にするために、Ａｕメ
ッキを施しておく。なお、絶縁性樹脂フィルム１１の厚
みは例えば７５［μｍ］、Ｃｕ配線層１２の厚みは例え
ば１８［μｍ］とする。
【００４５】次に、図８（ｂ）に示すように、上記のイ
ンターポーザをテーブルに乗せ、デバイスホール１１ａ
内にフェースアップで上記の薄型シリコンチップ１３を
載置する。これによって、シリコンチップ１３の裏面と
インターポーサの裏面が位置が一致する。そして、この
シリコンチップ１３の各電極端子とインナーリード１２
ａとを、ボンディンツール４０を使用してシングルポイ
ントボンディング法により接合する。
【００４６】続く工程では、かようにデバイスホール１
１ａ内に載置されたシリコンチップ１３の電極端子形成
面、及び電極端子とインナーリード１２ａとの接合部の
外側周辺部分を樹脂封止する。
【００４７】そのために、まず、スクリーン印刷法を用
いて封止樹脂１４を塗布する。具体的には、図８（ｃ）
に示すように、前工程でシリコンチップ１３が搭載され
たインターポーザ上に、前記樹脂封止部分に対応した形
状にパターンニングされたメタルマスク（ステンシルス
クリーン）５０をセットする。そして、この状態で、上
部から液状の封止樹脂１４を塗布した後、メタルマスク
５０面全体に対してスキージ５１を移動することによ
り、メタルマスク５０を通して封止樹脂１４をこすり出
す。その結果、封止樹脂１４は、メタルマスク５０を通
過してインターポーザの前記所望の場所に転写される。
【００４８】次いで、液状の封止樹脂１４を硬化させる
ため、加熱処理（キュア）を行う。このときのキュア条
件としては、例えば１００℃の雰囲気中で１時間、その
後再び１６０℃の雰囲気中で２時間とする。これによっ
て、液状の封止樹脂１４が硬化し、厚さ例えば５０［μ
ｍ］のシリコンチップ１３が、フェースアップで配置さ
れてデバイスホール１１ａ内に埋め込まれた状態とな
る。
【００４９】この段階では、連続テープのインターポー
ザ上にパッケージが連続して形成された状態にあるの
で、これを個々のパッケージに切り落とせば、図２の構
造の薄型パッケージが完成する。
【００５０】本実施形態では、樹脂封止にスクリーン印
刷法を用いたが、例えばポッティング法や、ラミネート
法であっても良い。
【００５１】［第２実施形態］図９は、本発明の第２実
施形態に係る半導体装置の断面構造図であり、図１０
は、図９の半導体装置にスタック搭載された半導体パッ
ケージの単体の断面構造図である。
【００５２】まず図１０において、この半導体パッケー
ジは、Ｃｕ配線層６１を有するインターポーザ６０と薄
型シリコンチップ１３（第１実施形態で使用したものと
同じ）の電極部を、異方性導電膜６２を用いて電気的及
び機械的に接続した構造になっている。具体的には、イ
ンターポーザとして、Ｃｕ配線６１が片面に配された絶
縁性樹脂フィルム（例えばポリイミド樹脂フィルム）６
０を備えている。Ｃｕ配線６１の厚さは例えば１８［μ
ｍ］、絶縁性樹脂フィルム６０の厚さは例えば７５［μ
ｍ］となっている。
【００５３】このような構成のインターポーザ（例えば
ＴＡＢテープ）６０の中央部には、厚みが例えば５０
［μｍ］の薄型シリコンチップ１３が搭載されている。
すなわち、インターポーザ６０のＣｕ配線６１と薄型シ
リコンチップ１３のＡｕ（金）バンプ１３ａとがＡＣＦ
樹脂等の異方性導電膜６２によってフリップチップ構造
で接続されている。そして、インターポーザ６０のＣｕ
配線層６１は、薄型シリコンチップ１３の外側へ導出さ
れて、接続用ランド６１ａが形成されている。
【００５４】かかる構造の半導体パッケージは、次のよ
うにして製造する。
【００５５】次に、図１１（ａ），（ｂ），（ｃ），
（ｄ）を参照して、上記図１０に示した薄型パッケージ
の製造方法について説明する。
【００５６】まず図１１（ａ）に示すように、インター
ポーザとして、厚みが例えば７５［μｍ］程度のテープ
状の絶縁性樹脂フィルム（例えばポリイミド樹脂フィル
ム）６０を使用し、その表面上に厚み１８［μｍ］のＣ
ｕ配線６１を例えばフォトエッチング法を用いてパター
ンニングする。
【００５７】次の工程では、図１１（ｂ）に示すよう
に、前工程のＣｕ配線６１のパターンニングにおいて形
成されたチップ搭載用の開口部６０’に、接続用樹脂で
あるＡＣＦ樹脂（あるいはＡＣＰ樹脂でもよい）６２を
ポッティング法などにより塗布する。
【００５８】続く工程では、図１１（ｃ）に示すよう
に、インターポーザ６０側のＣｕ配線層６１と薄型シリ
コンチップ１３側のＡｕバンプ１３ａとの位置合わせを
行い、熱圧着して薄型シリコンチップ１３をインターポ
ーザ６０上に搭載する。
【００５９】この段階では、連続テープ状のインターポ
ーザ６０上にパッケージが連続して形成された状態にあ
るので、図１１（ｄ）に示すように個々のパッケージに
切り落とせば、図１０に示す示した本実施形態の薄型パ
ッケージが完成する。
【００６０】そして、かかる構造の半導体パッケージを
フェースダウンで積層して図９に示す半導体装置を実現
する。
【００６１】本実施形態の積層構造は、パッケージとし
て強度が弱い部分を補うために、上下段のパッケージを
ずらして積層する。すなわち、上下間の所定の同電位の
ピン（例えばＣｕ配線層６１にＡｕメッキを施したパッ
ド）は、ずらした状態でそれぞれ上下に接続する。この
ピン間の接続は、薄型シリコンチップ１３の外側へ導出
されたＣｕ配線層６１の接続用ランド６１ａに、例えば
半田などの導電体６３を設けて行う。
【００６２】本実施形態のような積層構造では、上記第
１実施形態の積層構造のようにミラー対象の２種のパッ
ケージを準備する必要がなくなる。
【００６３】［第３実施形態］図１２（ａ），（ｂ）
は、本発明の第３実施形態に係る半導体装置の構造を示
す図であり、同図（ａ）はその積層断面図、同図（ｂ）
は側面図である。
【００６４】本実施形態の半導体装置にスタック搭載す
る半導体パッケージは、上記第２実施形態と同様に、Ｃ
ｕ配線層６１を有するインターポーザ６０と薄型シリコ
ンチップ１３の電極部とが異方性導電膜６２を用いてフ
リップチップ構造で接続されている。さらに、インター
ポーザ６０のＣｕ配線層６１がシリコンチップ１３の外
側へ導出されて、アウターリード６１ｂを構成してい
る。
【００６５】本実施形態の積層構造も、パッケージとし
て強度が弱い部分を補うために、上下段のパッケージを
ずらして積層する。その結果、図１２（ｂ）に示すよう
に、上下段のパッケージからそれぞれ導出されたアウタ
ーリード６１ｂが、実装基板６４上にそれぞれずれて実
装される。
【００６６】本実施形態のような積層構造でも、上記第
１実施形態の積層構造のようにミラー対象の２種のパッ
ケージを準備する必要がなくなる。
【００６７】なお、本発明は図示の実施形態に限定され
ず種々の変形が可能である。その変形例として、例えば
次のようなものがある。
【００６８】（１）第２実施形態の構造の半導体パッケ
ージ（図１０）を用いて第１実施形態の積層構造、つま
り薄型パッケージ表面を表裏反対にして積層し、所定の
電極をそれぞれ電気的に接続した構造を実現することも
可能である。
【００６９】（２）第１実施形態の構造の半導体パッケ
ージ（図２）を用いて第２実施形態の積層構造、つまり
パッケージの位置を平面方向にずらして積層し、所定の
電極をそれぞれ電気的に接続した構造を実現することも
可能である。
【００７０】なお、これらの変形例、及び上記第２と第
３実施形態において、上記第１実施形態と同様に（図５
参照）電気的に接続しない予定の電極に対応したＣｕ配
線層を、積層前にパッケージの状態で切断することによ
り、チップ選択を行う。
【００７１】
【発明の効果】以上詳細に説明したように、請求項１、
請求項２、請求項３及び請求項７記載に係る発明である
半導体装置によれば、薄型の半導体パッケージを実装基
板上に複数個積層し、その所定の電極をそれぞれ上下段
の半導体パッケージ間で導電体にて接続したので、薄型
の半導体パッケージの多段積層を好適に行うことがで
き、著しく集積度が向上する。本発明を例えばディジタ
ルカメラのメディアカードに適用すれば、小型であって
もメモリ容量の大きいメディアカードが実現できる。
【００７２】請求項４に係る発明によれば、請求項１乃
至請求項３記載の発明において、各半導体パッケージ
は、薄型シリコンチップ表面を表裏反対にして積層し、
所定の電極をそれぞれ電気的に接続したので、薄型の半
導体パッケージとして弱い部分を同一投影面上に重ねる
ことなく積層することができる。これにより、積層した
状態での強度が増し、曲げ方向の荷重に対してパッケー
ジの弱い部分の補強を行うことが可能になり、パッケー
ジ割れを防止することができる。
【００７３】請求項５に係る発明によれば、請求項１乃
至請求項３記載の発明において、各半導体パッケージ
は、位置を平面方向にずらして積層し、所定の電極をそ
れぞれ電気的に接続したので、上記請求項４に係る発明
と同等の効果を奏するほか、上記請求項４に係る発明に
比べて、準備するパッケージの種類を少なくすること可
能である。
【００７４】請求項６に係る発明によれば、請求項１乃
至請求項５記載の発明において、半導体パッケージは、
電気的に接続しない電極に対応した配線層を、積層前に
パッケージの状態で切断するようにしたので、積層した
半導体パッケージのチップ選択の配線を行うことが可能
になり、積層した薄型シリコンチップを独立して動作す
ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の断面
構造図である。
【図２】図１の半導体装置にスタック搭載された半導体
パッケージの単体の断面構造図である。
【図３】第１実施形態の半導体パッケージの積層状態を
説明するための図である。
【図４】第１実施形態の半導体パッケージにおける曲げ
荷重に弱い部分を示す図である。
【図５】第１実施形態の半導体パッケージにおいてシリ
コンチップのアドレスを選択するための構造を示す図で
ある。
【図６】薄型シリコンチップの製造方法を示す工程図で
ある。
【図７】図６の続きの工程図である。
【図８】第１実施形態の薄型パッケージの製造方法を示
す工程図である。
【図９】本発明の第２実施形態に係る半導体装置の断面
構造図である。
【図１０】図９の半導体装置にスタック搭載された半導
体パッケージの単体の断面構造図である。
【図１１】第２実施形態の薄型パッケージの製造方法を
示す工程図である。
【図１２】本発明の第３実施形態に係る半導体装置の構
造を示す図である。
【図１３】従来の半導体パッケージを積層した半導体装
置の断面構造図である。
【図１４】特願平１０−６３１３５に開示された半導体
装置の概略断面構成図である。
【符号の説明】
１１ 絶縁性樹脂フィルム １１ａ デバイスホール １１ｂ 接着剤 １２ Ｃｕ配線層 １２ａ インナーリード １３ シリコンチップ １４ 封止樹脂層 １５ 接続用ランド

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 配線層が形成されたインターポーザの厚
    さより薄い薄型シリコンチップを、該薄型シリコンチッ
    プより大きい穴を有した前記インターボ一ザの前記穴に
    配置して、前記薄型シリコンチップの電極と前記インタ
    ーポーザの配線層とを電気的に接続した後封止した半導
    体パッケージが実装基板上に複数個積層された構造を有
    する半導体装置であって、前記半導体パッケージの所定
    の電極を、それぞれ上下段の半導体パッケージ間で導電
    対にて接続したことを特徴とする半導体装置。
  2. 【請求項２】 前記薄型シリコンチップの電極と前記イ
    ンターポーザの配線層とは、ＴＡＢ接続法またはワイヤ
    ボンディング法によって接続したことを特徴とする請求
    項１記載の半導体装置。
  3. 【請求項３】 配線層が形成されたインターポーザの前
    記配線層と薄型シリコンチップの電極部とを異方性導電
    膜を用いて電気的及び機械的に接続し、前記インターポ
    ーザの前記配線層を前記薄型シリコンチップの外側へ導
    出した半導体パッケージが実装基板上に複数個積層され
    た構造を有する半導体装置であって、前記半導体パッケ
    ージの所定の電極を、それぞれ上下段の半導体パッケー
    ジ間で導電体にて接続したことを特徴とする半導体装
    置。
  4. 【請求項４】 前記各半導体パッケージは、前記薄型シ
    リコンチップ表面を表裏反対にして積層し、所定の電極
    をそれぞれ電気的に接続したことを特徴とする請求項１
    乃至請求項３記載の半導体装置。
  5. 【請求項５】 前記各半導体パッケージは、位置を平面
    方向にずらして積層し、所定の電極をそれぞれ電気的に
    接続したことを特徴とする請求項１乃至請求項３記載の
    半導体装置。
  6. 【請求項６】 前記半導体パッケージは、電気的に接続
    しない電極に対応した前記配線層を、積層前にパッケー
    ジの状態で切断したことを特徴とする請求項１乃至請求
    項５記載の半導体装置。
  7. 【請求項７】 前記薄型シリコンチップの厚さは３０μ
    ｍから１２０μｍの範囲内とし、前記半導体パッケージ
    の厚さは、前記薄型シリコンチップの厚さの４倍以内と
    したことを特徴とする請求項１乃至請求項６記載の半導
    体装置。
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