TWI499041B - 非揮發性記憶體及其製造方法 - Google Patents

Description

非揮發性記憶體及其製造方法

本發明是有關於一種非揮發性記憶體及其製造方法，且特別是有關於具有矽/氧化矽/氮化矽/氧化矽/矽(SONOS)結構的一種非揮發性記憶體及其製造方法。

非揮發性記憶體(non-volatile memory)具有可進行多次資料之存入、讀取或抹除等動作，且存入之資料在斷電後也不會消失之優點。傳統的非揮發性記憶體主要是以多晶矽材料作為電荷儲存層。

由於氮化矽具有捕捉電子的特性，因此在現行技術中，大多是採用氮化矽作為電荷陷入層(charge trapping layer)，以取代多晶矽浮置閘極。在氮化矽電荷陷入層上下通常各有一層氧化矽，以分別作為電荷穿隧層與電荷阻擋層，而形成氧化矽/氮化矽/氧化矽(oxide－nitride－oxide，簡稱ONO)複合層。此種非揮發性記憶體元件通稱為矽/氧化矽/氮化矽/氧化矽/矽(SONOS)記憶體元件。

依氮化矽電荷陷入層的配置位置不同，SONOS記憶體元件包括平面型(planar type)結構以及側壁型(sidewall type)結構。平面型SONOS記憶體元件的氮化矽電荷陷入層夾置在兩氧化矽層之間，而兩氧化矽層的上方及下方設置有兩矽層，其分別為多晶矽閘極(控制閘極)與矽基底。然而，平面型SONOS記憶體元件是以ONO結構取代閘極氧化層，因此會與現行邏輯製程不相容，且會造成製程複雜度的提高，進而影響邏輯元件效能。

另外，側壁型SONOS記憶體元件的氮化矽電荷陷入層則是設置在閘極的側壁，或者是設置在閘極的側壁及部分矽基底上。因此，在操作側壁型SONOS記憶體元件時，要將電子打入氮化矽電荷陷入層中，易遭遇電子漂移的問題，且會影響元件的操作速度和電荷儲存能力。

本發明的目的就是在提供一種非揮發性記憶體及其製造方法，其可避免遭遇電子漂移的問題，且不會影響元件效能，特別是可與現行邏輯製程相容，而不會造成製程的複雜化。

本發明提出一種非揮發性記憶體，其包括：基底、閘極介電層、閘極導電層、氮化物層、第一氧化物層以及第二氧化物層。其中，閘極介電層配置於基底上，且閘極介電層兩端的側邊具有凹槽。閘極導電層配置於閘極介電層上，且其底部寬度大於閘極介電層的寬度，而閘極導電層、基底與閘極介電層之間構成對稱的開口。氮化物層位於閘極導電層側壁，且延伸配置於開口中。第一氧化物層位於閘極導電層的側壁與底部，且配置在閘極導電層、氮化物層與閘極介電層之間‧第二氧化物層位於基底上，且配置在閘極介電層、氮化物層與基底之間。

在本發明的較佳實施例中，上述之非揮發性記憶體，更包括二淡摻雜區、間隙壁以及源極/汲極區。其中，二淡摻雜區對稱性地配置於鄰接氮化物層兩側的基底中。間隙壁配置閘極導電層側壁的氮化物層上，且位於基底上。源極/汲極區配置於間隙壁兩側之基底中。

在本發明的較佳實施例中，上述之非揮發性記憶體，更包括二淡摻雜區、間隙壁以及源極/汲極區。其中，二淡摻雜區分別配置於鄰接氮化物層一側的基底中，以及位於氮化物層下方且延伸配置於鄰接氮化物層另一側的基底中。間隙壁配置閘極導電層側壁的氮化物層上，且位於基底上。源極/汲極區配置於間隙壁兩側之基底中。

在本發明的較佳實施例中，上述之閘極導電層的材質例如是多晶矽或摻雜多晶矽。

在本發明的較佳實施例中，上述之閘極介電層的厚度為150至180埃()之間。

在本發明的較佳實施例中，上述之開口的水平深度為100至500埃()之間。

在本發明的較佳實施例中，上述之第一氧化物層與第二氧化物層的厚度相同，其厚度為60至70埃()之間。

在本發明的較佳實施例中，上述之配置於開口中之部分氮化物層的厚度為30至40埃()之間。

本發明另提出一種非揮發性記憶體的製造方法。首先，在基底形成閘極結構，此閘極結構包括閘極介電層與閘極導電層。然後，移除部分閘極介電層，於極導電層、基底與閘極介電層之間構成對稱的開口，且於閘極介電層兩端的側邊形成凹槽。之後，於閘極導電層側壁與底部形成第一氧化物層，以及於基底表面形成第二氧化物層。隨後，形成氮化物材料層，以覆蓋閘極結構、第一氧化物層、第二氧化物層與基底，且填入開口中。繼之，進行一蝕刻製程，移除部分氮化物材料層，以於閘極導電層側壁形成氮化物層，且氮化物層延伸形成於開口中。

在本發明的較佳實施例中，上述之移除部分閘極介電層的方法例如是進行濕式蝕刻製程或乾式蝕刻製程。

在本發明的較佳實施例中，上述之第一氧化物層與第二氧化物層的形成方法包例如是進行氧化製程。

在本發明的較佳實施例中，上述之氮化物材料層的形成方法例如是低壓氣相沈積法。

在本發明的較佳實施例中，上述之在形成氮化物層之後，還可在氮化物層下方的基底中形成二淡摻雜區。然後，在閘極結構側壁形成間隙壁，以覆蓋氮化物層。接著，在間隙壁兩側之基底中形成源極/汲極區。在一實施例中，二淡摻雜區對稱性地形成於鄰接氮化物層兩側的基底中。在另一實施例中，二淡摻雜區分別形成於鄰接氮化物層一側的基底中，以及形成於氮化物層下方且延伸至鄰接氮化物層另一側的基底中。

在本發明的較佳實施例中，上述之閘極導電層的材質例如是多晶矽或摻雜多晶矽。

在本發明的較佳實施例中，上述之閘極介電層的厚度為150至180埃()之間。

在本發明的較佳實施例中，上述之開口的水平深度為100至500埃()之間。

在本發明的較佳實施例中，上述之第一氧化物層與第二氧化物層的厚度相同，其厚度為60至70埃()之間。

在本發明的較佳實施例中，上述之形成於開口中之部分氮化物層的厚度為30至40埃()之間。

由於，本發明不是以ONO結構取代閘極介電層，因此可與現行邏輯製程相容，且不會影響邏輯元件效能。另外，在本發明之非揮發性記憶體中，部分的氮化物層(電荷陷入層)形成於閘極導電層與基底之間，如此一來可避免遭遇電子漂移的問題，且不會影響元件的操作速度和電荷儲存能力，並可在低操作電壓下達到較高的程式化/抹除效能。此外，本發明之方法不會增加光罩的數目而造成製程的複雜化。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖1為本發明之一實施例之非揮發性記憶體的剖面示意圖。

請參照圖1，非揮發性記憶體100包含基底101、閘極介電層102、閘極導電層104、第一氧化物層106、氮化物層110以及第二氧化物層108。其中，基底101例如是矽基底。閘極介電層102是配置於基底101上，且閘極介電層102兩端的側邊具有凹槽103。閘極介電層102例如是氧化物層，其材質例如是氧化矽，而閘極介電層102的厚度例如是150至180埃()之間。

閘極導電層104是配置在閘極介電層102上，且閘極導電層104的底部寬度大於閘極介電層102的底部寬度。而且，閘極導電層104、基底101與閘極介電層102之間構成對稱的開口105。開口105的水平深度例如是200埃()，較佳的是例如是100至500埃()之間。閘極導電層104的材質例如是多晶矽或摻雜多晶矽，其作為控制閘極之用。

另外，非揮發性記憶體100的氮化物層110是作為記憶體元件之電荷陷入(charge trapping)層，以儲存電荷。氮化物層110是位於閘極導電層104側壁，且延伸配置於開口105中。氮化物層110的材質例如是氮化矽，其延伸配置的部分氮化物層110的厚度例如是30至40埃()之間。

第一氧化物層106配置在閘極導電層104、氮化物層110與閘極介電層102之間，且位於閘極導電層104的側壁與底部。第一氧化物層106的材質例如是氧化矽，其厚度例如是60至70埃()之間。另外，第二氧化物層108則是配置在基底101、閘極介電層104與氮化物層110之間，且位於基底101上。第二氧化物層108的材質例如是氧化矽，其厚度例如是60至70埃()之間。

承上述，非揮發性記憶體100的第二氧化物層108與第一氧化物層106分別作為電荷穿隧層與電荷阻擋層，其與氮化物層110係構成ONO結構。閘極導電層104、上述之ONO結構與基底101則稱為SONOS記憶體。

特別要說明的是，相較於習知平面型(planar type)的SONOS記憶體是以ONO結構取代閘極介電層，本發明之ONO結構不會影響閘極介電層的製作，因此可相對性地降低製程的複雜度。

另一方面，在本發明之非揮發性記憶體中，閘極導電層104與基底101之間配置有部分的氮化物層110。因此，相較於習知側壁型(sidewall type)的SONOS記憶體，本發明之結構可避免遭遇電子漂移的問題，且不會影響元件的操作速度和電荷儲存能力。

此外，請參照圖2，其為本發明之另一實施例之非揮發性記憶體的剖面示意圖。

本實施例之非揮發性記憶體100還包含二淡摻雜區112、114、間隙壁117以及源極/汲極區120。其中，淡摻雜區114是配置於鄰接氮化物層110一側的基底101中。淡摻雜區112是位於氮化物層110下方之基底101中，且延伸配置於鄰接氮化物層110另一側的基底101中。

間隙壁117是配置於閘極導電層104側壁的氮化物層110上，且位於基底101上。間隙壁117例如是由氧化矽層116與氮化矽層118所組成之複合層。源極/汲極區120則是分別配置於間隙壁117兩側之基底101中。

本實施例之非揮發性記憶體100的淡摻雜區112與淡摻雜區114構成不對稱的淡摻雜區，其結構得以儲存單位元資料。

另外，請參照圖3，其為本發明之又一實施例之非揮發性記憶體的剖面示意圖。本實施例之非揮發性記憶體100a與圖2之非揮發性記憶體100不同之處在於，非揮發性記憶體100a的淡摻雜區112a與淡摻雜區114a為對稱性地配置於鄰接氮化物層110兩側的基底101中，而其結構得以儲存雙位元資料。

接著，說明本發明之非揮發性記憶體的製造方法。圖4A至圖4H為本發明之一實施例之非揮發性記憶體的製造方法的流程剖面圖。

首先，請參照圖4A，提供基底400。此基底400例如是矽基底。然後，在基底400上形成閘極介電材料層402。閘極介電材料層402例如是氧化物層，其材質例如是氧化矽，而閘極介電材料層402的形成方法例如是熱氧化法。閘極介電材料層402的厚度例如是150至180埃()之間。

之後，請繼續參照圖4A，在閘極介電材料層402上形成閘極導電材料層404。閘極導電材料層404的材質例如是多晶矽或摻雜多晶矽。閘極導電材料層404的形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之，或者也可以採用臨場植入摻質的方式以化學氣相沈積法形成之。

接著，請參照圖4B，圖案化閘極導電材料層404與閘極介電材料層402，以形成閘極結構406。閘極結構406包含閘極導電層405與閘極介電層403。其中，閘極導電層405係作為控制閘極。上述之圖案化的方法例如是，先於閘極導電材料層404上形成圖案化光阻層(未繪示)。接著，以圖案化光阻層為罩幕進行蝕刻製程，移除部分閘極導電材料層404與閘極介電材料層402，以形成由閘極導電層405與閘極介電層403組成之閘極結構406。而後，移除圖案化光阻層。

繼之，請參照圖4C，移除部分的閘極介電層403，以於閘極介電層403兩端的側邊形成凹槽408。而且，移除部分的閘極介電層403之後，還會在閘極導電層405、基底400與閘極介電層403之間構成對稱的開口410。開口410的水平深度例如是200埃()，較佳的是例如是100至500埃()之間。上述之移除部分的閘極介電層403之方法例如是進行濕式蝕刻製程或乾式蝕刻製程。

然後，請參照圖4D，於閘極導電層405側壁與底部形成第一氧化物層412，以及於基底400表面形成第二氧化物層414。上述之第一氧化物層412與第二氧化物層414的形成方法例如是，進行一氧化製程411，以同時在閘極導電層405與基底400表面形成第一氧化物層412與第二氧化物層414。氧化製程411例如是熱氧化法，其製程溫度例如是小於800℃。第一氧化物層412與第二氧化物層414的材質例如是氧化矽，其厚度例如是60至70埃()之間。

隨後，請參照圖4E，形成一層氮化物材料層416，以覆蓋閘極結構406、第一氧化物層412、第二氧化物層414與基底400。而且，氮化物材料層416亦填入開口410中。氮化物材料層416的形成方法例如是低壓氣相沈積法，其材質例如是氮化矽。

接著，請參照圖4F，進行一蝕刻製程，移除部分氮化物材料層416，以形成氮化物層418。特別是，氮化物層418是形成於閘極導電層405側壁，且氮化物層418會延伸配置於開口410中。上述之延伸配置的部分氮化物層110的厚度例如是30至40埃()之間。

之後，請參照圖4G，進行一摻雜製程，以於基底400中形成二淡摻雜區420、422。其中，淡摻雜區420是形成於鄰接氮化物層418一側的基底400中，而淡摻雜區422形成於氮化物層418下方且延伸配置於鄰接氮化物層418另一側的基底400中。淡摻雜區422的形成方法例如是，在進行摻雜製程後，利用斜角度植入(tilt-angle implant)，以使淡摻雜區部份延伸至氮化物層418下方的通道中。

另外，上述之二淡摻雜區亦可例如是對稱性地配置於鄰接氮化物層418兩側的基底400中(未繪示)。

繼之，請參照圖4H，在淡摻雜區420、42形成之後，更可繼續進行製作間隙壁427、源極/汲極區428的製程。其中，間隙壁427例如是由氧化矽層424與氮化矽層426所組成之複合層。間隙壁427與源極/汲極區428的形成方法，則為在此技術領域中具有通常知識者所周知，於此不再贅述。

由上述可知，本發明之方法不是以ONO結構取代閘極介電層，因此可與現行邏輯製程相容，且不會影響邏輯元件效能。

而且，在本發明之方法中，是藉由蝕刻閘極介電層，使得部分氮化物層可形成於閘極導電層與基底之間，且利用氧化製程在氮化物層上方及下方同時形成氧化物層，以構成ONO結構。因此，本發明之方法不會增加光罩的數目而造成製程的複雜化，且不會有易遭遇電子漂移的問題。

接著，進一步說明，本發明之非揮發性記憶體的製造方法與現行邏輯製程之整合製程。

圖5A至圖5E為本發明之另一實施例之現行邏輯製程的流程剖面圖。

首先，請參照圖5A，在基底500之邏輯元件區502與記憶體區504上依序形成閘極介電材料層506與閘極導電材料層508。

然後，請參照圖5B，在基底500之邏輯元件區502的閘極導電材料層508上形成覆蓋層(未繪示)。然後，圖案化記憶體區504之閘極導電材料層508與閘極介電材料層506，以形成閘極導電層508a與閘極介電層506a。

繼之，請參照圖5C，在圖案化記憶體區504的閘極導電材料層508與閘極介電材料層506之後，可繼續進行製作閘極介電層506b、第一氧化物層510、第二氧化物層512、氮化物層514以及淡摻雜區516、518的製程。上述之閘極介電層506b、第一氧化物層510、第二氧化物層512、氮化物層514以及二淡摻雜區516的形成方法，則與本發明之一實施例的非揮發性記憶體的製造方法相同，於此不再贅述。

當然，上述於非揮發性記憶體的製程形成之後，更可繼續進行後續之一般的邏輯製程。接著，移除邏輯元件區502的覆蓋層(未繪示)。然後，在記憶體區504形成另一覆蓋層(未繪示)。隨後，圖案化邏輯元件區502的閘極導電材料層508與閘極介電材料層506，以形成閘極導電層508b與閘極介電層506c(如圖5D所示)。

之後，請參照圖5E，移除記憶體區504的覆蓋層(未繪示)。繼之，在邏輯元件區502與記憶體區504上同時進行間隙壁516、源極/汲極區518的製作。

接下來，以圖2之結構為例，來說明本發明之非揮發性記憶體的操作方法。

請再次參照圖2，非揮發性記憶體100的操作方法是，在進行程式化(program)操作時，於源極/汲極區114施加例如是+3～+5伏特左右偏壓；源極/汲極區112施加例如是0伏特偏壓；閘極導電層104施加例如是+6伏特偏壓；基底101施加例如是0伏特或-1～-2伏特左右偏壓。如此一來，即可利用通道熱電子注入(Channel Hot Electron Injection)將電子注入源極/汲極區113側之氮化物層(電荷陷入層)110中。

在進行抹除(erase)操作時，可於源極/汲極區114施加例如是+3～+5伏特左右偏壓；源極/汲極區112施加例如是0伏特偏壓；閘極導電層104施加例如是-6伏特偏壓；基底101施加例如是0伏特偏壓，以利用FN穿隧效應或價帶-導帶間熱電洞注入(band to band hot hole injection)將原本所儲存之資料抹除。

另外，在進行讀取(read)操作時，可於源極/汲極區114施加例如是0伏特偏壓；源極/汲極區112施加例如是1.5伏特偏壓；閘極導電層104施加正偏壓；基底101施加例如是0伏特偏壓，以讀取儲存於非揮發性記憶體100中的資訊。

由於，在本發明之非揮發性記憶體的結構中，部分的氮化物層(電荷陷入層)形成於閘極導電層與基底之間。因此，相較於習知的非揮發性記憶體，在ONO結構上能夠產生較強的垂直電場，其可在低操作電壓下達到較高的程式化/抹除效能。

綜上所述，本發明之非揮發性記憶體及其製造方法至少具有以下優點：

1.本發明可與現行邏輯製程相容，且可相對性地降低製程的複雜度，而不會影響邏輯元件效能。

2.本發明能夠避免遭遇電子漂移的問題，且不會影響元件的操作速度和電荷儲存能力。

3.本發明之方法不會增加光罩的數目，而造成製程的複雜化。

4.本發明之非揮發性記憶體能夠在低操作電壓下達到較高的程式化/抹除效能。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．非揮發性記憶體

101、400、500．．．基底

102、403、506a、506b、506c．．．閘極介電層

103、408．．．凹槽

104、405、508a、508b．．．閘極導電層

105、410．．．開口

106、412、510．．．第一氧化物層

108、414、512．．．第二氧化物層

110、118、418、514．．．氮化物層

112、114、112a、114a、420、422、516．．．淡摻雜區

116．．．氧化矽層

117、516．．．間隙壁

120、428、518．．．源極/汲極區

402、506．．．閘極介電材料層

404、508．．．閘極導電材料層

406．．．閘極結構

411．．．氧化製程

416．．．氮化物材料層

502．．．邏輯元件區

504．．．記憶體區

圖1為本發明之一實施例之非揮發性記憶體的剖面示意圖。

圖2為本發明之另一實施例之非揮發性記憶體的剖面示意圖。

圖3為本發明之又一實施例之非揮發性記憶體的剖面示意圖。

圖4A至圖4H為本發明之一實施例之非揮發性記憶體的製造方法的流程剖面圖。

圖5A至圖5E為本發明之另一實施例之現行邏輯製程的流程剖面圖。

100．．．非揮發性記憶體

101．．．基底

102．．．閘極介電層

103．．．凹槽

104．．．閘極導電層

105．．．開口

106．．．第一氧化物層

108．．．第二氧化物層

110、118．．．氮化物層

112、114．．．淡摻雜區

116．．．氧化矽層

117．．．間隙壁

120．．．源極/汲極區

Claims (20)

1. 一種非揮發性記憶體，包括：一基底；一閘極介電層，配置於該基底上，該閘極介電層兩端的側邊具有一凹槽；一閘極導電層，配置於該閘極介電層上，且其底部寬度大於該閘極介電層的寬度，而該閘極導電層、該基底與該閘極介電層之間構成對稱的一開口；一氮化物層，其具一垂直部，位於該閘極導電層側壁，以及一水平部，延伸配置於該開口中；一第一氧化物層，位於該閘極導電層的側壁與底部，且配置在該閘極導電層、該氮化物層與該閘極介電層之間；以及一第二氧化物層，位於該基底上，且配置在該閘極介電層、該氮化物層與該基底之間。
2. 如申請專利範圍第1項所述之非揮發性記憶體，更包括：二淡摻雜區，對稱性地配置於鄰接該氮化物層兩側的該基底中；一間隙壁，配置該閘極導電層側壁的該氮化物層上，且位於該基底上；以及一源極/汲極區，配置於該間隙壁兩側之該基底中。
3. 如申請專利範圍第1項所述之非揮發性記憶體，更包括：二淡摻雜區，分別配置於鄰接該氮化物層一側的該基底中，以及位於該氮化物層下方且延伸配置於鄰接該氮化物層另一側的該基底中；一間隙壁，配置該閘極導電層側壁的該氮化物層上，且位於該基底上；以及一源極/汲極區，配置於該間隙壁兩側之該基底中。
4. 如申請專利範圍第1項所述之非揮發性記憶體，其中該閘極導電層的材質包括多晶矽或摻雜多晶矽。
5. 如申請專利範圍第1項所述之非揮發性記憶體，其中該閘極介電層的厚度為150至180埃(Å)之間。
6. 如申請專利範圍第1項所述之非揮發性記憶體，其中該開口的水平深度為100至500埃(Å)之間。
7. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一氧化物層與該第二氧化物層的厚度相同，其厚度為60至70埃(Å)之間。
8. 如申請專利範圍第1項所述之非揮發性記憶體，其中配置於該開口中之部分該氮化物層的厚度為30至40埃(Å)之間。
9. 一種非揮發性記憶體的製造方法，包括：在一基底形成一閘極結構，該閘極結構包括一閘極介電層與一閘極導電層；移除部分該閘極介電層，於該閘極導電層、該基底與該閘極介電層之間構成對稱的一開口，且於該閘極介電層兩端的側邊形成一凹槽；於該閘極導電層側壁與底部形成一第一氧化物層，以及於該基底表面形成一第二氧化物層；形成一氮化物材料層，以覆蓋該閘極結構、該第一氧化物層、該第二氧化物層與該基底，且填入該開口中；以及進行一蝕刻製程，移除部分該氮化物材料層，以於該閘極導電層側壁形成一氮化物層，且該氮化物層具一垂直部，位於該閘極導電層側壁，以及一水平部，延伸形成於該開口中。
10. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中移除部分該閘極介電層的方法包括進行濕式蝕刻製程或乾式蝕刻製程。
11. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該第一氧化物層與該第二氧化物層的形成方法包括進行一氧化製程。
12. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該氮化物材料層的形成方法包括低壓氣相沈積法。
13. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中在形成該氮化物層之後，更包括：在該氮化物層下方的該基底中形成二淡摻雜區；在該閘極結構側壁形成一間隙壁，以覆蓋該氮化物層；以及在該間隙壁兩側之該基底中形成一源極/汲極區。
14. 如申請專利範圍第13項所述之非揮發性記憶體的製造方法，其中該二淡摻雜區，對稱性地形成於鄰接該氮化物層兩側的該基底中。
15. 如申請專利範圍第13項所述之非揮發性記憶體的製造方法，其中該二淡摻雜區，分別形成於鄰接該氮化物層一側的該基底中，以及形成於該氮化物層下方且延伸至鄰接該氮化物層另一側的該基底中。
16. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該閘極導電層的材質包括多晶矽或摻雜多晶矽。
17. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該閘極介電層的厚度為150至180埃()之間。
18. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該開口的水平深度為100至500埃()之間。
19. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該第一氧化物層與該第二氧化物層的厚度相同，其厚度為60至70埃()之間。
20. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中形成於該開口中之部分該氮化物層的厚度為30至40埃()之間。