TWI574385B - 非揮發性記憶體結構及其製作方法 - Google Patents

Description

非揮發性記憶體結構及其製作方法

本發明有關於一種非揮發性記憶體結構及其製作方法，尤指一種具有矽-氧化物-氮化物-氧化物-半導體(silicon-oxide-nitride-oxide-semiconductor，以下簡稱為SONOS)結構之非揮發性記憶體結構及其製作方法。

半導體記憶體係為電腦或電子產品中用於儲存資料或數據的半導體元件，其可概分為揮發性記憶體(volatile)與非揮發性記憶體，其中非揮發性記憶體由於具有不因電源供應中斷而造成儲存資料遺失的特性，而被廣泛地使用。

作為非揮發性記體的其中一種，SONOS記憶體結構主要係具有一氮化物層，夾設於兩層氧化物層之間，此一氮化物層係作為電子或電動的電荷捕捉層(charge trap layer)，而設置此一電荷捕捉層上下的兩層氧化物層則分別作為一電荷穿遂層(charge tunnel layer)與電荷阻擋層(charge block layer)。此一作為資訊儲存主要元件的氧化物-氮化物-氧化物(oxide-nitride-oxide，以下簡稱為ONO)結構係設置於半導體基板上，且其上更設置一浮動(floating)矽閘極，是以被稱作為一SONOS記憶體。

然而，隨著電腦微處理器的功能越來越強大，對大容量且低成本的記憶體的需求也越來越高。為了滿足此一趨勢以及半導體科技對高積集度持續的挑戰，記憶體結構愈趨微縮，而記憶體結構的製程愈趨複雜。除製程上的挑戰之外，業者更面對各膜層元件在製作過程中容易受到製程影響而使得記憶體元件良率與電性表現降低的問題。舉例來說，SONOS記憶體中作為電荷捕捉層的氮化物層係為SONOS記憶體終至關重要的結構元件，因此，如何在製程中持續地保護氮化物層，係為半導體業者一直努力的目標。

因此，本發明之一目的係在於提供一可避免氮化物層在半導體製程中受到影響之非揮發性記憶體結構及其製作方法。

根據本發明所提供之申請專利範圍，係提供一種非揮發性記憶體結構之製作方法。該製作方法首先提供一基底，該基底包含一記憶體區域與一邏輯區域，且該基底上依序形成有一介電層與一導電層。接下來，遮蓋該邏輯區域並蝕刻該記憶體區域內之該導電層與該介電層，以於該記憶體區域內形成至少一第一閘極。在形成該第一閘極之後，於該第一閘極接近側壁之底部形成一ONO結構。而在形成該ONO結構之後，係於該基底上形成一氧化物結構，且該氧化物結構覆蓋該ONO結構。而在形成該氧化物結構之後，遮蓋該記憶體區域並蝕刻該邏輯區域內該導電層與該介電層，以於該邏輯區域內形成一第二閘極。在形成該第二閘極之後，於該第一閘極之側壁形成一第一側壁子並同時於該第二閘極之側壁形成一第二側壁子。

根據本發明所提供之申請專利範圍，另提供一種非揮發性記憶體結構。該非揮發性記憶體結構包含有一具有一記憶體區域與一邏輯區域之基底、設置於該記憶體區域內的一第一閘極、一設置於該邏輯區域內的第二閘極、一設置於該第一閘極之底部的ONO結構、一設置於該第一閘極之側壁的氧化物結構、以及一第一側壁子與一第二側壁子，該第一側壁子設置於該第一閘極之側壁，而該第二側壁子設置於該第二閘極之側壁。

根據本發明所提供之非揮發性記憶體結構及其製作方法，係可與現有的邏輯製程整合，更重要的是，藉由形成於第一閘極側壁上的氧化物結構，本發明所提供之非揮發性記憶體結構之製作方法係可有效地保護ONO結構中的任何膜層，尤其是氮化物膜層。使得氮化物膜層在後續製程中不受到損害，進而確保其電荷捕捉功能。因此，本發明所提供之非揮發性記憶體結構更可確保具有良好的電性表現。

100‧‧‧基底

102‧‧‧記憶體區域

104‧‧‧邏輯區域

106‧‧‧介電層

108‧‧‧導電層

120‧‧‧第一閘極

122‧‧‧凹槽

124a、124b‧‧‧第一氧化物層

126‧‧‧第一氮化物層

128‧‧‧ONO結構

132‧‧‧氧化物結構

134‧‧‧第一輕摻雜汲極

140‧‧‧第二閘極

142‧‧‧墊氧化層

144‧‧‧第二輕摻雜汲極

146‧‧‧第三氧化物層

148‧‧‧第二氮化物層

150‧‧‧第一側壁子

152‧‧‧第二側壁子

154‧‧‧第一源極/汲極

156‧‧‧第二源極/汲極

160‧‧‧記憶體元件

162‧‧‧邏輯元件

第1圖至第9圖係為本發明所提供之非揮發性記憶體結構之製作方法之一較佳實施例之示意圖。

第10圖至第11圖係為本較佳實施例之一變化型之示意圖。

請參閱第1圖至第9圖，第1圖至第9圖係為本發明所提供之非揮發性記憶體結構之製作方法之一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如 一矽基底。基底包含一記憶體區域102與一邏輯區域104，而其表面上則依序形成有一介電層106與一導電層108。在本較佳實施例中，介電層106係一藉由熱氧化製程或沉積製程等方法形成之氧化矽層，而導電層係一多晶矽層，但不限於此。此外，基底100內係可先形成半導體元件所需的p型井區或n型井區等(圖皆未示)。

請繼續參閱第1圖。隨後，於基底100表面形成一遮罩層110與一光阻層112。值得注意的是，遮罩層110與光阻層112係完全覆蓋邏輯區域104；但在記憶體區域102內的光阻層112係被圖案化，以用來定義一閘極結構所欲形成之位置。而在形成遮罩層110與圖案化光阻層112之後，隨即進行一蝕刻製程，在邏輯區域102被遮蓋而保護的同時，蝕刻圖案化的光阻層112所暴露出來的遮罩層110、導電層108與介電層106，以於記憶體區域102內形成至少一第一閘極120。如第1圖所示，第一閘極120至少包含導電層108與介電層106。

請參閱第2圖。在移除記憶體區域102內的光阻層112與遮罩層110之後，蝕刻第一閘極120底部的介電層106，以於介電層106內形成一凹槽(cavity)122。而在形成凹槽122之後，於基底100上形成一第一氧化物層124a/124b。值得注意的是，由於本較佳實施例中導電層108與基底100皆包含矽材料，因此第一氧化物層124a/124b較佳係利用一熱氧化製程形成，也因此第一氧化物層124a/124b係形成於任何暴露出來的矽材料表面上。如第2圖所示，第一閘極120之導電層108的頂部、側壁與部分底部係形成第一氧化物層124a，而基底100之部分表面則 形成第一氧化物層124b。

請參閱第3圖與第4圖。在形成第一氧化物層124a/124b之後，係於基底100上形成一第一氮化物層126。值得注意的是，第一氮化物層126係填滿凹槽122，如第3圖所示。而在形成第一氮化物層126之後，係進行一回蝕刻製程，以移除閘極頂部以及基底100表面的部分第一氮化物層126與第一氧化物層124a/124b，而於第一閘極120靠近側壁之底部形成一填滿凹槽122的ONO結構128。如第4圖所示，ONO結構128包含了形成於第一閘極120之導電層108底部的第一氧化物層124a以及形成於第一閘極120下方之基底100表面的第一氧化物層124b，以及夾設於此兩方第一氧化物層124a/124b之間的第一氮化物層126。另外值得注意的是，本實施例中，回蝕刻製程之後第一氮化物層126係具有一L形狀，且部分第一氮化物層126仍然如第4圖所示覆蓋第一閘極120之側壁。由於ONO結構128係設置於半導體基底100上，且由一作為控制閘極(control gate)的導電層108覆蓋，故至此係完成SONOS記憶體結構之製作。

請參閱第5圖與第6圖。在形成ONO結構128之後，係於基底100上形成一第二氧化物層130，例如但不限於一四乙氧基矽烷(tetra-ethyl-ortho-silicate，TEOS)層。在本較佳實施例中，第二氧化物層130之一厚度係介於100-1000埃(angstrom)，但不限於此。隨後，進行另一回蝕刻製程，移除部分第二氧化物層130，而於第一閘極120之側壁，形成一覆蓋第一氮化物層126與ONO結構128之氧化物結構132，並完全移除邏輯區域104上的第二氧化物層130。值得注意的是，此一利用回蝕刻製程而 形成之氧化物結構132之厚度係介於50-600埃。請參閱第6圖。在形成氧化物結構132之後，係可進行一離子佈植製程，以於第一閘極120兩側之基底100內分別形成一第一輕摻雜汲極(lightly-doped drain，LDD)134。如前所述，在形成第一LDD 134等步驟時，邏輯區域104仍然由遮罩層110所覆蓋保護。

請參閱第7圖。在形成第一LDD 134之後，係於記憶體區域102內形成一遮罩層136，同時圖案化邏輯區域104內的導電層108與介電層106，以於邏輯區域104內形成至少一第二閘極140。且在形成第二閘極140之後，基板100上仍可存有介電層106，且剩餘介電層106之厚度可介於0~100埃。而在形成第二閘極140之後，於基底100上形成一墊氧化層142。而在形成墊氧化層142之後，係進行一離子佈植製程，而於第二閘極140兩側之基底100內分別形成一第二LDD 144。

請參閱第8圖。在形成第二LDD 144之後，係移除記憶體區域102內之遮罩層136。值得注意的是，在前述步驟中，第1圖至第6圖及其相關說明係揭示了本較佳實施例中記憶體區域102內各構成元件的製作步驟，第7圖及其相關說明係揭示了本較佳實施例中邏輯區域104內各構成元件的製作步驟。而在完成第二LDD 144以及移除遮罩層136之後，從此開始係可同步進行記憶體區域102與邏輯區域104內各構成元件的製作步驟。如第8圖所示，接下來，係於基底100上依序形成一第三氧化物層146與一第二氮化物層148。

請參閱第9圖。在形成第三氧化物層146與第二氮化 物層148之後，係進行一回蝕刻製程，用以移除部分第二氮化物層148與部分第三氧化物層146，以於第一閘極120與第二閘極140之側壁上分別形成一第一側壁子150與一第二側壁子152。如第9圖所示，在記憶體區域102內，第一側壁子150可包含第二氮化物層148與第三氧化物層146；在邏輯區域104內，第二側壁子152則可包含第二氮化物層148、第三氧化物層146與墊氧化層142。另外，如第9圖所示，氧化物結構132係夾設於ONO結構128與第三氧化物層146之間。

請繼續參閱第9圖。在完成第一側壁子150與第二側壁子152之製作後，係分別於第一閘極120兩側之基底100內分別形成一第一源極/汲極154，以及於第二閘極140兩側之基底100內分別形成一第二源極/汲極156。至此，係完成記憶體區域102內一記憶體元件160與邏輯區域104內一邏輯元件162之製作。

根據本較佳實施例所提供之非揮發性記憶體結構及其製作方法，係可與現有的邏輯製程整合，更重要的是，藉由形成於第一閘極120側壁上的氧化物結構132保護ONO結構128，尤其是提供ONO結構128的第一氮化物層126足夠的保護，避免第一氮化物層126在後續製程中受到損害而影響其電荷捕捉功能。

另外請參閱第10圖至第11圖，第10圖至第11圖係為本較佳實施例之一變化型之示意圖。熟習該項技藝之人士應知，在形成第一LDD 134之後，即開始面對後續製程中第一LDD 134因為受熱而影響其輪廓，並向第一閘極120中央擴散等問題。因此本變化型中，更可藉由調整第一閘極120之寬度與第二氧化物層130或氧化物結構132之厚度，以最佳化第一LDD 134相對於ONO結構128形成之位置。可同時參閱比較第6圖與第10圖，根據本變化型，在維持相同通道長度(channel length)L及不需要改變現有邏輯製程的前提下，係可降低第一閘極120之寬度，並增加氧化物結構132之厚度，最佳化第一LDD 134相對於ONO結構128的位置，以獲得最佳電荷補捉效率。因此可避免在後續製程中過度擴散的第一LDD 134輪廓影響到SONOS記憶體結構之電性表現。

請參閱第11圖。而在完成邏輯區域104內的第二閘極140、墊氧化層142以及第二LDD 144等元件之製作，以及於基底100上依序形成第三氧化物層146與第二氮化物層148之後，係可進行如前所述之回蝕刻製程。值得注意的是，由於本變化型中氧化物結構132厚度較大，因此提供了一個較為平坦的表面，是以後續形成於其上的第三氧化物層146與第二氮化物層148亦獲得一較為平坦的輪廓。更重要的是，具有此平坦輪廓的第二氮化物層148在回蝕刻製程中會更容易被蝕刻，甚至如第11圖所整個被移除。因此在本變化型中，記憶體區域102內的第一側壁子150可能只包含剩餘的第三氧化物層146；而邏輯區域104內的第二側壁子152則包含第二氮化物層148、第三氧化物層146與墊氧化層142。另外值得注意的是，雖然本變化型中第一側壁子150僅包含第三氧化物層146，然而在後續進行第一源極/汲極的製作時，第一側壁子150與氧化物結構132之厚度仍然可定義出第一源極/汲極(圖未示)形成之位置。換句話說，即使厚度 較厚的氧化物結構132導致第一側壁子150不再包含第二氮化物層148，本變化型仍然可在不影響製程結果的情況下，成功地於預定位置中製作第一源極/汲極。

根據本變化型，係可更藉由降低第一閘極120的寬度與增加氧化物結構132的厚度，在維持相同通道長度L及不需改變現有邏輯製程的前提下，避免第一LDD 134在後續製程中的擴散輪廓影響到SONOS記憶體結構之電性表現。此外，氧化物結構132厚度的增加雖然可能導致記憶體區域102內的第一側壁子150僅包含第三氧化物層146，然而由於氧化物結構132的厚度足夠，因此仍然可在後續製程中有效地保護ONO結構128與第一氮化物層126。此外如前所述，即使本變化型中厚度較厚的氧化物結構132導致第一側壁子150不再包含第二氮化物層148，本變化型仍然可於預定位置中製作第一源極/汲極。

綜上所述，根據本發明所提供之非揮發性記憶體結構及其製作方法，係可在完全不影響邏輯區域製程的前提下，成功地與現有的邏輯製程整合。更重要的是，藉由形成於第一閘極側壁上的氧化物結構，本發明所提供之非揮發性記憶體結構之製作方法係可有效地保護ONO結構中的任何膜層，尤其是氮化物膜層。使得氮化物膜層在後續製程中不受到損害，進而確保其電荷捕捉功能。因此，本發明所提供之非揮發性記憶體結構更可確保具有良好的電性表現。此外本發明亦可藉由調整閘極結構的寬度與增加氧化物結構的厚度，在相同通道長度的前提下調整LDD與ONO結構距離的最佳化，避免LDD在後續製程中的擴散輪廓影響到SONOS記憶體結構之電性表現。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧基底

102‧‧‧記憶體區域

104‧‧‧邏輯區域

106‧‧‧介電層

108‧‧‧導電層

120‧‧‧第一閘極

122‧‧‧凹槽

124a、124b‧‧‧第一氧化物層

126‧‧‧第一氮化物層

128‧‧‧ONO結構

132‧‧‧氧化物結構

134‧‧‧第一輕摻雜汲極

140‧‧‧第二閘極

142‧‧‧墊氧化層

144‧‧‧第二輕摻雜汲極

146‧‧‧第三氧化物層

148‧‧‧第二氮化物層

150‧‧‧第一側壁子

152‧‧‧第二側壁子

154‧‧‧第一源極/汲極

156‧‧‧第二源極/汲極

160‧‧‧記憶體元件

162‧‧‧邏輯元件

Claims (18)

1. 一種非揮發性記憶體結構之製作方法，包含有：提供一基底，該基底包含一記憶體區域與一邏輯區域，且該基底上依序形成有一介電層與一導電層；遮蓋該邏輯區域並蝕刻該記憶體區域內之該導電層與該介電層，以於該記憶體區域內形成至少一第一閘極；於該第一閘極靠近側壁之底部形成一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)結構；於該基底上形成一氧化物結構，覆蓋該ONO結構；於形成該氧化物結構之後，遮蓋該記憶體區域並蝕刻該邏輯區域內該導電層與該介電層，以於該邏輯區域內形成至少一第二閘極；以及於該第一閘極之側壁形成一第一側壁子並同時於該第二閘極之側壁形成一第二側壁子。
2. 如申請專利範圍第1項所述之非揮發性記憶體結構之製作方法，其中形成該ONO結構之步驟更包含：於該第一閘極底部之該介電層內形成一凹槽；於該基底上形成一第一氧化物層，覆蓋該第一閘極底部與部分該基底；於該基底上形成一第一氮化物層，填滿該凹槽；以及移除部分該第一氮化物層，以形成該ONO結構。
3. 如申請專利範圍第1項所述之非揮發性記憶體結構之製作方法，其中形成該氧化物結構之步驟更包含： 於該基底上形成一第二氧化物層；以及移除部分該第二氧化物層，以形成該氧化物結構，且該氧化物結構覆蓋該ONO結構。
4. 如申請專利範圍第3項所述之非揮發性記憶體結構之製作方法，其中該第二氧化物層之一厚度係介於100-1000埃(angstrom)。
5. 如申請專利範圍第3項所述之非揮發性記憶體結構之製作方法，其中該氧化物結構之一厚度係介於50-600埃。
6. 如申請專利範圍第1項所述之非揮發性記憶體結構之製作方法，更包含於該第一閘極兩側之該基底內分別形成一第一輕摻雜汲極(lightly-doped drain，LDD)之步驟，進行於在該邏輯區域內形成該第二閘極之前。
7. 如申請專利範圍第1項所述之非揮發性記憶體結構之製作方法，其中形成該第一側壁子與該第二側壁子之步驟更包含：於該基底上依序形成一第三氧化物層與一第二氮化物層；以及移除部分該第二氮化物層與部分該第三氧化物層以形成該第一側壁子與該第二側壁子。
8. 如申請專利範圍第1項所述之非揮發性記憶體結構之製作方法，更包含於該第二閘極兩側之該基底內分別形成一第二LDD之步驟，進行於形成該第一側壁子與該第二側壁子之前。
9. 如申請專利範圍第1項所述之非揮發性記憶體結構之製作方法，更包含於該第一閘極兩側之該基底內分別形成一第一源極/汲極 之步驟，以及於該第二閘極兩側之該基底內分別形成一第二源極/汲極之步驟。
10. 一種非揮發性記憶體結構，包含有：一基底，該基底包含一記憶體區域與一邏輯區域；一第一閘極與一第二閘極，該第一閘極設置於該記憶體區域內而該第二閘極設置於該邏輯區域內；一ONO結構，設置於該第一閘極之底部；一氧化物結構，設置於該第一閘極之側壁；一第一LDD，設置於該第一閘及兩側之該基底內，且該氧化物結構與該第一LDD不重疊；以及一第一側壁子與一第二側壁子，該第一側壁子設置於該第一閘極之側壁，而該第二側壁子設置於該第二閘極之側壁。
11. 如申請專利範圍第10項所述之非揮發性記憶體結構，其中該第一閘極與該第二閘極分包含一導電層與一介電層。
12. 如申請專利範圍第11項所述之非揮發性記憶體結構，其中該ONO結構更包含：一第一氧化物層，設置於該導電層底部與該第一閘極下方之該基底表面；以及一第一氮化物層，夾設於該等第一氧化物層之間，且部分該第一氮化物層係覆蓋該第一閘極之側壁。
13. 如申請專利範圍第10項所述之非揮發性記憶體結構，其中該氧化物結構之一厚度係介於50-600埃。
14. 如申請專利範圍第10項所述之非揮發性記憶體結構，其中其該第一側壁子與該第二側壁子分別包含至少一第二氧化物層。
15. 如申請專利範圍第14項所述之非揮發性記憶體結構，其中該氧化物結構係夾設於該ONO結構與該第二氧化物層之間。
16. 如申請專利範圍第14項所述之非揮發性記憶體結構，其中該第二側壁子更包含一第二氮化物層，形成於該第二氧化物層上。
17. 如申請專利範圍第10項所述之非揮發性記憶體結構，更包含一第二LDD，設置於該第二閘極兩側之該基底內。
18. 如申請專利範圍第10項所述之非揮發性記憶體結構，更包含一第一源極/汲極與一第二源極/汲極，該第一源極/汲極設置於該第一閘極兩側之該基底內，而該第二源極/汲極設置於該第二閘極兩側之該基底內。