TWI445165B - 非揮發性記憶體及其製造方法與記憶胞的操作方法 - Google Patents

Description

非揮發性記憶體及其製造方法與記憶胞的操作方法

本發明是有關於一種非揮發性記憶體(non-volatile memory)及其製造方法與記憶胞的操作方法，且特別是有關於一種可以避免第二位元效應(second bit effect)的非揮發性記憶體及其製造方法與記憶胞的操作方法。

非揮發性記憶體由於具有存入之資料在斷電後也不會消失之優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。特別是，快閃記憶體(flash memory)由於具有可多次進行資料之存入、讀取、抹除等操作，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

電荷捕捉快閃記憶體(charge-traped flash memory)為目前常見的一種快閃記憶體。在電荷捕捉快閃記憶體中，利用由氧化物層-氮化物層-氧化物層所構成的電荷捕捉結構(即熟知的ONO層)可儲存二位元的資料。一般來說，二位元的資料可分別儲存於電荷捕捉結構中的氮化物層的左側(即左位元)或右側(即右位元)

然而，在電荷捕捉快閃記憶體中存在著第二位元效應，即當對左位元進行讀取操作時，會受到右位元的影響，或當對右位元進行讀取操作時，會受到左位元的影響。此外，隨著記憶體尺寸逐漸縮小，第二位元效應更為顯著，因而影響了記憶體的操作裕度(operation window)與元件效能。

本發明的實施例提供一種非揮發性記憶體，其可以避免在操作時產生第二位元效應。

本發明的實施例另提供一種非揮發性記憶體的製作方法，其可製造具有較大操作裕度的非揮發性記憶體。

本發明的實施例又提供一種記憶胞的操作方法，其可以有效地提高元件效能。

本發明的實施例提出一種非揮發性記憶體，其包括基底、多個條狀的第一摻雜區、多個條狀的第二摻雜區、電荷捕捉結構、多個條狀的第一閘極、多個條狀的第二閘極以及閘間絕緣層。第一摻雜區配置於基底中，並沿第一方向延伸。第二摻雜區配置於基底中，並沿第一方向延伸，且第二摻雜區與第一摻雜區交替排列。電荷捕捉結構配置於基底上。第一閘極配置於電荷捕捉結構上，並沿第一方向延伸，且每一個第一閘極位於這些第一摻雜區的其中一者上。第二閘極配置於電荷捕捉結構上，並沿第二方向延伸，且位於第二摻雜區上，其中第二方向與第一方向交錯。閘間絕緣層配置於第一閘極與第二閘極之間。相鄰的第一摻雜區與第二摻雜區以及位於相鄰的第一摻雜區與第二摻雜區之間的第一閘極、第二閘極與電荷捕捉結構定義出記憶胞。

依照本發明實施例所述之非揮發性記憶體，上述之第一閘極的寬度例如大於第一摻雜區的寬度。

依照本發明實施例所述之非揮發性記憶體，上述之基底中例如具有多個溝渠，每一個第一摻雜區位於這些溝渠的其中一者下方，每一個第一閘極位於這些溝渠的其中一者的底部，且在第二方向上，這些第二閘極填入這些溝渠。

依照本發明實施例所述之非揮發性記憶體，上述之電荷捕捉結構例如是由底氧化物層、電荷捕捉層與頂氧化物層所構成的複合結構。

依照本發明實施例所述之非揮發性記憶體，上述之電荷捕捉層的材料例如為氮化物或高介電常數材料。

依照本發明實施例所述之非揮發性記憶體，上述之高介電常數材料例如為HfO₂ 、TiO₂ 、ZrO₂ 、Ta₂ O₅ 或A1₂ O₃ 。

本發明的實施例另提出一種非揮發性記憶體的製造方法，此方法是先提供基底。然後，於基底上形成電荷捕捉結構。接著，於電荷捕捉結構上形成多個條狀的第一絕緣層，且這些第一絕緣層沿第一方向延伸。而後，於每一個第一絕緣層的側壁上形成導體間隙壁，且導體間隙壁沿第一方向延伸。繼之，以這些第一絕緣層與這些導體間隙壁為罩幕，進行離子植入製程，以於基底中形成多個條狀的摻雜區，且這些摻雜區沿第一方向延伸。隨後，於電荷捕捉結構上形成第一導體層，此第一導體層覆蓋導體間隙壁且暴露出第一絕緣層。接下來，於第一導體層上與第一絕緣層上形成第二絕緣層，此第二絕緣層在第一方向上暴露出部分第一導體層。然後，於第二絕緣層與第一導體層上形成第二導體層。之後，將第二導體層與第二絕緣層所暴露出的第一導體層圖案化，以在第二方向上形成多個條狀的第三導體層，其中第二方向與第一方向交錯。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之每一個第一絕緣層與導體間隙壁具有一個總寬度，每一個第一絕緣層的寬度例如大於此總寬度的四分之一且小於此總寬度的二分之一。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之第一導體層的形成方法例如是先於電荷捕捉結構上形成導體材料層，並覆蓋第一絕緣層與導體間隙壁。之後，進行平坦化製程，移除部分導體材料層，直到暴露出第一絕緣層。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之第二絕緣層的形成方法例如是先於第一導體層與第一絕緣層上形成絕緣材料層。之後，進行圖案化製程，在第一方向上移除部分絕緣材料層。

本發明的實施例再提出一種非揮發性記憶體的製造方法，此方法是先提供基底。然後，於基底中形成多個溝渠，且這些溝渠沿第一方向延伸。接著，於基底上形成電荷捕捉結構。而後，於這些溝渠之間以及這些溝渠底部的基底中形成多個摻雜區，且這些摻雜區沿第一方向延伸。繼之，於這些溝渠底部形成第一導體層，且第一導體層沿第一方向延伸。隨後，於第一導體層上形成絕緣層。之後，在第二方向上，於電荷捕捉結構上形成多個條狀的第二導體層，且這些第二導體層填入這些溝渠，其中第二方向與第一方向交錯。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之第一導體層的形成方法例如是先於電荷捕捉結構上形成導體材料層，並填滿這些溝渠。之後，進行蝕刻製程，移除部分導體材料層，且保留位於溝渠底部的部分導體材料層。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之絕緣層的形成方法例如是先於電荷捕捉結構上形成絕緣材料層，並填滿這些溝渠。之後，進行蝕刻製程，移除部分絕緣材料層，且保留位於第一導體層上的部分導體材料層。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之第二導體層的形成方法例如是先於電荷捕捉結構上形成導體材料層，並填滿這些溝渠。之後，進行圖案化製程，在第二方向上移除部分導體材料層。

本發明的實施例又提出一種記憶胞的操作方法，此方法是提供如上所述的記憶胞，當進行程式化操作時，於第一閘極施加第一電壓；於第二閘極施加第二電壓；於第一摻雜區施加第三電壓；於第二摻雜區施加第四電壓；於基底施加第五電壓。

依照本發明實施例所述之記憶胞的操作方法，當程式化操作例如由通道熱電子(channel hot electrons，CHE)注入執行時，第一電壓與第二電壓實質上相同，其中第一電壓介於9伏特至13伏特之間；第二電壓介於9伏特至13伏特之間；第三電壓與該第四電壓其中之一為0伏特，且第三電壓與該第四電壓其中另一介於3.5伏特至5.5伏特之間；第五電壓為0伏特。

依照本發明實施例所述之記憶胞的操作方法，當程式化操作例如由增強型通道熱電子注入執行時，第一電壓與第二電壓其中之一介於9伏特至13伏特之間，且第一電壓與第二電壓其中另一介於1.5伏特至3伏特之間；第三電壓與第四電壓其中之一為0伏特，且第三電壓與第四電壓其中另一介於3.5伏特至5.5伏特之間；第五電壓為0伏特。

依照本發明實施例所述之記憶胞的操作方法，在進行程式化操作之後，還可以進行抹除操作，且當進行抹除操作時，於第一閘極施加第六電壓；於第二閘極施加第七電壓；於第一摻雜區施加第八電壓；於第二摻雜區施加第九電壓；於基底施加第十電壓。

依照本發明實施例所述之記憶胞的操作方法，當抹除操作例如由能帶對能帶熱電洞(band-to-band hot hole，BBHH)執行時，第六電壓與第七電壓其中之一為0伏特、浮置(floating)或介於-11伏特至-15伏特之間，且第六電壓與第七電壓其中另一介於-11伏特至-15伏特之間；第八電壓與第九電壓其中之一為0伏特或浮置，且第八電壓與第九電壓其中另一介於4伏特至5伏特之間；第十電壓為0伏特。

依照本發明實施例所述之記憶胞的操作方法，在進行程式化操作之後，還可以進行讀取操作，且當進行讀取操作時，於第一閘極施加第十一電壓；於第二閘極施加第十二電壓；於第一摻雜區施加第十三電壓；於第二摻雜區施加第十四電壓；於基底施加一第十五電壓。

依照本發明實施例所述之記憶胞的操作方法，上述之第十一電壓與第十二電壓其中之一介於5伏特至9.5伏特之間，且第十一電壓與第十二電壓其中另一介於0伏特至6伏特之間；第十三電壓與第十四電壓其中之一介於0.7伏特至1.6伏特之間，且第十三電壓與第十四電壓其中另一為0伏特；第十五電壓為0伏特。

本發明的實施例又提出一種非揮發性記憶體的製造方法，其是先提供基底。然後，於基底中形成多個條狀的第一摻雜區與多個條狀的第二摻雜區。第一摻雜區與第二摻雜區沿第一方向延伸，且第一摻雜區與第二摻雜區交替排列。接著，於基底上形成電荷捕捉結構。而後，於電荷捕捉結構上形成多個條狀的第一閘極。第一閘極沿第一方向延伸，且每一個第一閘極位於這些第一摻雜區的其中一者上。繼之，於電荷捕捉結構上形成多個條狀的第二閘極。第二閘極沿第二方向延伸，且位於第二摻雜區上，其中第二方向與第一方向交錯。之後，於第一閘極與第二閘極之間形成閘間絕緣層。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之第一閘極、第二閘極與閘間絕緣層的形成方法例如是先於電荷捕捉結構上形成多個條狀的第一絕緣層，且這些第一絕緣層沿第一方向延伸。然後，於每一個第一絕緣層的側壁上形成導體間隙壁，且這些導體間隙壁沿第一方向延伸。接著，於電荷捕捉結構上形成第一導體層，此第一導體層覆蓋導體間隙壁且暴露出第一絕緣層。而後，於第一導體層上與第一絕緣層上形成第二絕緣層，此第二絕緣層在第一方向上暴露出部分第一導體層，隨後，於第二絕緣層與第一導體層上形成第二導體層。之後，將第二導體層與第二絕緣層所暴露出的第一導體層圖案化，以在第二方向上形成多個條狀的第三導體層，其中第三導體層以及位於其下方的第一導體層構成第二閘極。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之第一摻雜區與第二摻雜區的形成方法例如是以第一絕緣層與導體間隙壁為罩幕，進行離子植入製程。

基於上述，本發明實施例的非揮發性記憶體具有交錯配置的多條第一閘極與多條第二閘極，使得每一個記憶胞具有二個閘極，因此在進行程式化操作時，可藉由對二個閘極施加適當的電壓來進行通道熱電子注入或增強型通道熱電子注入以增加程式化效率，進而提高元件效能。此外，在進行讀取操作時，可藉由對位於非讀取側的閘極施加高電壓來抑制第二位元效應，以增加操作裕度。另外，進行讀取操作時，由於已對位於非讀取側的閘極施加高電壓來抑制第二位元效應，因此不需對位於非讀取側的閘極下方的摻雜區施加高電壓來抑制第二位元效應，因而可以減輕讀取干擾(read disturb)的問題。

需要瞭解的是，上述一般的說明以及下述詳細的說明為示範性的，其並非用以限定本發明。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

第一實施例

圖1A為依照本發明一實施例所繪示的非揮發性記憶體之上視示意圖。圖1B為沿圖1A中的I-I’剖面所繪示的記憶胞之剖面示意圖。請同時參照圖1A與圖1B，非揮發性記憶體10包括基底100、多個條狀的第一摻雜區102、多個條狀的第二摻雜區104、電荷捕捉結構106、多個條狀的第一閘極108、多個條狀的第二閘極110以及閘間絕緣層112。基底100例如為矽基底或絕緣層上有矽(silicon on insulator，SOI)基底。第一摻雜區102與第二摻雜區104配置於基底100中，並沿第一方向Y延伸。第一摻雜區102與第二摻雜區104交替排列。第一摻雜區102與第二摻雜區104分別作為源極與汲極。或者，第一摻雜區102與第二摻雜區104也可以分別作為汲極與源極。電荷捕捉結構106配置於基底100上。電荷捕捉結構106例如是由底氧化物層、電荷捕捉層與頂氧化物層所構成的複合結構，其中底氧化物層作為穿隧介電層，頂氧化物層作為電荷阻擋層。電荷捕捉層的材料例如為氮化物或高介電常數材料(例如HfO₂ 、TiO₂ 、ZrO₂ 、Ta₂ O₅ 或Al₂ O₃ )。底氧化物層的厚度例如介於40至50之間。電荷捕捉層的厚度例如介於60至100之間。頂氧化物層的厚度例如介於70至110之間。

第一閘極108配置於電荷捕捉結構106上，並沿第一方向Y延伸，且每一個第一閘極108位於一個第一摻雜區102上。第一閘極108的寬度例如大於第一摻雜區102的寬度。第二閘極110配置於電荷捕捉結構106上，並沿第二方向X延伸，且位於第二摻雜區104上。第一方向Y與第二方向X交錯。在本實施例中，第一方向Y與第二方向X垂直。第一閘極108與第二閘極110的材料例如為多晶矽。閘間絕緣層112配置於第一閘極108與第二閘極110之間。閘間絕緣層112例如是由位於第一閘極108頂面上的閘間絕緣層112a與位於第一閘極108側壁上的閘間絕緣層112b所構成。

在本實施例中，相鄰的第一摻雜區102與第二摻雜區104以及位於相鄰的第一摻雜區102與第二摻雜區104之間的第一閘極108、第二閘極110與電荷捕捉結構106定義出記憶胞10a，即圖1A中方塊B所圍繞的區域。在記憶胞10a中，部分的第一閘極108位於第一掺雜區102上方，且部分的第二閘極110位於第二掺雜區104上方。此外，第二閘極110除了位於電荷捕捉結構106上之外，還覆蓋第一閘極108的頂部。第一閘極108與第二閘極110藉由閘間絕緣層112a與閘間絕緣層112b而彼此分離。

以下將由圖1A中的I-I’剖面說明非揮發性記憶體10的製造方法。

圖2A至圖2D為沿圖1A中的I-I’剖面所繪示的非揮發性記憶體之製造流程剖面圖。在圖2A至圖2D中，與圖1A、圖1B相同的元件將以相同的標號表示，於此不另行說明。首先，請參照圖2A，提供基底100。然後，於基底100上形成電荷捕捉結構106。接著，於電荷捕捉結構106上形成條狀的第一絕緣層200。第一絕緣層200沿圖1A中的第一方向Y延伸。第一絕緣層200即為圖1B中的閘間絕緣層112a。第一絕緣層200的形成方法例如是先於電荷捕捉結構106上形成一層絕緣材料層，然後再進行圖案化製程。

然後，請參照圖2B，於第一絕緣層200的側壁上形成導體間隙壁202。導體間隙壁202沿圖1A中的第一方向Y延伸。導體間隙壁202的材料例如為多晶矽。在本實施例中，第一絕緣層200與其側壁上的導體間隙壁202具有總寬度W1，而第一絕緣層200的寬度W2大於總寬度W1的四分之一且小於總寬度W1的二分之一。之後，以第一絕緣層200與導體間隙壁202為罩幕，進行離子植入製程，以於基底100中形成條狀的第一摻雜區102與條狀的第二摻雜區104。第一摻雜區102與第二摻雜區104沿圖1A中的第一方向Y延伸。

接著，請參照圖2C，於電荷捕捉結構106上形成第一導體層204。第一導體層204覆蓋導體間隙壁202且暴露出第一絕緣層200。第一導體層204的材料例如為多晶矽。第一導體層204的形成方法例如是先於電荷捕捉結構106上形成導體材料層，並覆蓋第一絕緣層200與導體間隙壁202。之後，進行平坦化製程，移除部分導體材料層，直到暴露出第一絕緣層200。

之後，請參照圖2D，於第一導體層204上與第一絕緣層200上形成第二絕緣層206。第二絕緣層206在圖1A中的第一方向Y上暴露出部分第一導體層204。第二絕緣層206即為圖1B中的閘間絕緣層112b。第二絕緣層206的形成方法例如是先於第一導體層204與第一絕緣層200上形成絕緣材料層。之後，進行圖案化製程，在第一方向Y上移除部分絕緣材料層。然後，於第二絕緣層206與第一導體層204上形成第二導體層208。第二導體層208的材料例如為多晶矽。之後，將第二導體層208以及被第二絕緣層206所暴露出的第一導體層204圖案化，以在圖1A中的第二方向X上形成條狀的第三導體層(由經圖案化的第二導體層208及其下方的第一導體層204構成)，且相鄰的兩條第三導體層之間暴露出電荷捕捉結構106。

在本實施例中，被第一絕緣層200與第二絕緣層206覆蓋的導體間隙壁202與第一導體層204(即圖2D中位於第一絕緣層200右側的導體間隙壁202與第一導體層204)構成圖1A與圖1B中的第一閘極108。此外，經圖案化的第二導體層208及其下方的第一導體層204(即圖2D中位於第一絕緣層200左側的第一導體層204與第二導體層208)構成圖1A與圖1B中的第二閘極110。

第二實施例

圖3A為依照本發明另一實施例所繪示的非揮發性記憶體之上視示意圖。圖3B為沿圖3A中的II-II’剖面所繪示的記憶胞之剖面示意圖。請同時參照圖3A與圖3B，非揮發性記憶體30包括基底300、多個條狀的第一摻雜區302、多個條狀的第二摻雜區304、電荷捕捉結構306、多個條狀的第一閘極308、多個條狀的第二閘極310以及閘間絕緣層312。基底300例如為矽基底或絕緣層上有矽基底。基底300中具有多個沿第一方向Y延伸的溝渠301。第一摻雜區302與第二摻雜區304配置於基底300中，並沿第一方向Y延伸。每一個第一摻雜區302位於一個溝渠301的下方。第二摻雜區304與溝渠301交替排列。第一摻雜區302與第二摻雜區304分別作為源極與汲極。或者，第一摻雜區302與第二摻雜區304也可以分別作為汲極與源極。電荷捕捉結構306共形地(conformally)配置於基底300上。電荷捕捉結構306與第一實施例中的電荷捕捉結構106相同，於此不另行說明。

每一個第一閘極308位於一個溝渠301的底部，且配置於電荷捕捉結構306上，並沿第一方向Y延伸。第二閘極310配置於電荷捕捉結構306上，並沿第二方向X延伸，且位於第二摻雜區304上。第一方向Y與第二方向X交錯。在本實施例中，第一方向Y與第二方向X垂直。此外，在第二方向X上，第二閘極310填入溝渠301。第一閘極308與第二閘極310的材料例如為多晶矽。閘間絕緣層312配置於溝渠301中，且位於第一閘極308與第二閘極310之間，用以隔離第一閘極308與第二閘極310。

在本實施例中，相鄰的第一摻雜區302與第二摻雜區304以及位於相鄰的第一摻雜區302與第二摻雜區304之間的第一閘極308、第二閘極310與電荷捕捉結構306定義出記憶胞30a，即圖3B中虛線所圍繞的區域。

以下將由圖3A中的II-II’剖面說明非揮發性記憶體30的製造方法。

圖4A至圖4C為沿圖3A中的II-II’剖面所繪示的非揮發性記憶體之製造流程剖面圖。在圖4A至圖4D中，與圖3A、圖3B相同的元件將以相同的標號表示，於此不另行說明。首先，請參照圖4A，提供基底300。然後，於基底300中形成多個沿第一方向Y延伸的溝渠301。接著，於基底300上共形地形成電荷捕捉結構306。

然後，請參照圖4B，進行離子植入製程，以於溝渠301底部的基底300中形成沿第一方向Y延伸的第一摻雜區302，以及於溝渠301之間的基底300中形成沿第一方向Y延伸的第二摻雜區304。接著，於溝渠301底部形成沿第一方向Y延伸的第一導體層400。第一導體層400的形成方法例如是先於電荷捕捉結構306上形成導體材料層，並填滿溝渠301。然後，進行蝕刻製程，移除溝渠301之外的導體材料層以及溝渠301中的部分導體材料層，保留位於溝渠301底部的導體材料層。第一導體層400即為圖3A與圖3B中的第一閘極308。而後，於第一導體層400上形成絕緣層402。絕緣層402的形成方法例如是先於電荷捕捉結構306上形成絕緣材料層，並填滿溝渠301。然後，進行蝕刻製程，移除溝渠301之外的絕緣材料層以及溝渠301中的部分絕緣材料層，保留位於第一導體層400上的絕緣材料層。絕緣層402即為圖3A與圖3B中的閘間絕緣層312。

之後，請參照圖4C，在第二方向X上，於電荷捕捉結構306上形成多個條狀的第二導體層404，且第二導體層404填入溝渠301。第二導體層404的形成方法例如是先於電荷捕捉結構306上形成導體材料層，並填滿溝渠301。然後，進行圖案化製程，在第二方向X上，移除溝渠301之外以及溝渠301中的部分導體材料層，以形成條狀的第二導體層404。第二導體層404即為圖3A與圖3B中的第二閘極310。

以下將以圖1B中的記憶胞10a為例來說明本發明實施例的記憶胞的操作方法。

圖5A為依照本發明一實施例所繪示的記憶胞之程式化操作示意圖。請參照圖5A，當對記憶胞10a進行程式化操作時，於第一閘極108施加電壓V₁ ；於第二閘極110施加電壓V₂ ；於第一摻雜區102施加電壓V₃ ；於第二摻雜區104施加電壓V₄ ；於基底100施加電壓V₅ 。

詳細地說，欲使用通道熱電子注入來對記憶胞10a的右位元R執行程式化操作(即將電子存入第一閘極108下方的電荷捕捉結構106中)時，電壓V₁ 、V₂ 為實質上相同的相對高電壓，且例如介於9伏特至13伏特之間，以使第一掺雜區102與第二摻雜區104之間的通道為相對強地開啟(strongly turn-on)；電壓V₃ 例如介於3.5伏特至5.5伏特之間；電壓V₄ 例如為0伏特；電壓V₅ 例如為0伏特。因此，電子可以被橫向電場(lateral electric field)加速，以注入第一閘極108下方的電荷捕捉結構106中。同樣地，欲使用通道熱電子注入來對記憶胞10a的左位元L執行程式化操作(即將電子存入第二閘極110下方的電荷捕捉結構106中)時，電壓V₁ 、V₂ 為實質上相同的相對高電壓，且例如介於9伏特至13伏特之間，以使第一掺雜區102與第二摻雜區104之間的通道為相對強地開啟；電壓V₃ 例如為0伏特；電壓V₄ 例如介於3.5伏特至5.5伏特之間；電壓V₅ 例如為0伏特。因此，電子可以被橫向電場加速，以注入第二閘極110下方的電荷捕捉結構106中。

此外，欲使用增強型通道熱電子注入來對記憶胞10a的右位元R執行程式化操作時，電壓V₁ 例如介於9伏特至13伏特之間，以使第一閘極108下方的通道為相對強地開啟；電壓V₂ 例如介於1.5伏特至3伏特之間，以使第二閘極110下方的通道為相對弱地開啟(weakly turn-on)；電壓V₃ 例如介於3.5伏特至5.5伏特之間；電壓V₄ 例如為0伏特；電壓V₅ 例如為0伏特。藉由對第一閘極108施加相對高的電壓可以得到較高的垂直電場(vertical electric field)，且藉由對第二閘極110施加相對低的電壓可以得到較高的橫向電場，因此可以使程式化操作更有效率。同樣地，欲使用增強型通道熱電子注入來對記憶胞10a的左位元L執行程式化操作時，電壓V₁ 例如介於1.5伏特至3伏特之間，以使第一閘極108下方的通道為相對弱地開啟；電壓V₂ 例如介於9伏特至13伏特之間，以使第二閘極110下方的通道為相對強地開啟；電壓V₃ 例如為0伏特；電壓V₄ 例如介於3.5伏特至5.5伏特之間；電壓V₅ 例如為0伏特。藉由對第一閘極108施加相對低的電壓可以得到較高的橫向電場，且藉由對第二閘極110施加相對高的電壓可以得到較高的垂直電場，因此可以使程式化操作更有效率。

在進行上述的程式化操作之後，還可以進一步地對記憶胞10a中所儲存的資料進行抹除操作。

圖5B為依照本發明一實施例所繪示的記憶胞之抹除操作示意圖。請參照圖5B，當對已程式化的記憶胞10a進行抹除操作時，於第一閘極108施加電壓V₆ ；於第二閘極110施加電壓V₇ ；於第一摻雜區102施加電壓V₈ ；於第二摻雜區104施加電壓V₉ ；於基底100施加電壓V₁₀ 。

詳細地說，欲使用能帶對能帶熱電洞來對已程式化的記憶胞10a的右位元R進行抹除操作時，電壓V₆ 例如介於-11伏特至-15伏特之間；電壓V₇ 例如為0伏特、浮置或介於-11伏特至-15伏特之間；電壓V₈ 例如介於4伏特至5伏特之間；電壓V₉ 例如為0伏特或浮置；電壓V₁₀ 例如為0伏特。因此，電洞被注入第一閘極108下方的電荷捕捉結構106中而與電子結合，以將記憶胞10a的右位元R中所儲存的資料抹除。同樣地，欲使用能帶對能帶熱電洞來對已程式化的記憶胞10a的左位元L進行抹除操作時，電壓V₆ 例如為0伏特、浮置或介於-11伏特至-15伏特之間；電壓V₇ 例如介於-11伏特至-15伏特之間；電壓V₈ 例如為0伏特或浮置；電壓V₉ 例如介於4伏特至5伏特之間；電壓V₁₀ 例如為0伏特。因此，電洞被注入第二閘極110下方的電荷捕捉結構106中而與電子結合，以將記憶胞10a的左位元L中所儲存的資料抹除。

在進行上述的程式化操作之後，也可以進一步地對記憶胞10a中所儲存的資料進行讀取操作。

圖5C為依照本發明一實施例所繪示的記憶胞之讀取操作示意圖。請參照圖5C，當對已程式化的記憶胞10a進行讀取操作時，於第一閘極108施加電壓V₁₁ ；於第二閘極110施加電壓V₁₂ ；於第一摻雜區102施加電壓V₁₃ ；於第二摻雜區104施加電壓V₁₄ ；於基底100施加電壓V₁₅ 。

當對記憶胞10a的右位元R進行讀取操作時，電壓V₁₁ 例如介於0伏特至6伏特之間；電壓V₁₂ 例如介於5伏特至9.5伏特之間；電壓V₁₃ 例如為0伏特；電壓V₁₄ 例如介於0.7伏特至1.6伏特之間；電壓V₁₅ 例如為0伏特。由於在讀取儲存於右位元R中的資料時，左位元L處的第二閘極110被施加了相對高的電壓，因此抑制了第二位元效應，進而增加了操作裕度。此外，在對記憶胞10a的右位元R進行讀取操作時，由於已對位於非讀取側的第二閘極110施加高電壓來抑制第二位元效應，因此不需如同先前技術一般對第二摻雜區104施加高電壓來抑制第二位元效應，因而可以減輕讀取干擾的問題。同樣地，當對記憶胞10a的左位元L進行讀取操作時，電壓V₁₁ 例如介於5伏特至9.5伏特之間；電壓V₁₂ 例如介於0伏特至6伏特之間；電壓V₁₃ 例如介於0.7伏特至1.6伏特之間；電壓V₁₄ 例如為0伏特；電壓V₁₅ 例如為0伏特。由於在讀取儲存於左位元L中的資料時，右位元R處的第一閘極108被施加了相對高的電壓，因此抑制了第二位元效應，進而增加了操作裕度。此外，在對記憶胞10a的左位元L進行讀取操作時，由於已對位於非讀取側的第一閘極108施加高電壓來抑制第二位元效應，因此不需如同先前技術一般對第一摻雜區102施加高電壓來抑制第二位元效應，因而可以減輕讀取干擾的問題。

特別一提的是，上述對記憶胞10a的操作方法同樣可以應用於操作記憶胞30a。本領域技術人員依據上述對記憶胞10a的程式化、抹除、讀取操作應可達成對記憶胞30a的程式化、抹除、讀取操作，因此本說明書於此不另行說明。

綜上所述，本發明實施例的非揮發性記憶體具有交錯配置的多條第一閘極與多條第二閘極，使得每一個記憶胞具有二個閘極，因此在進行程式化操作時，可藉由對記憶胞的第一閘極與第二閘極施加適當的電壓來進行通道熱電子注入或增強型通道熱電子注入，以增加程式化效率，進而提高元件效能。

此外，在對記憶胞進行讀取操作時，可藉由對位於非讀取側的閘極施加高電壓來抑制第二位元效應，以增加操作裕度。

另外，在對記憶胞進行讀取操作時，由於已對位於非讀取側的閘極施加高電壓來抑制第二位元效應，因此不需如同先前技術一般對位於非讀取側的閘極下方的摻雜區施加高電壓來抑制第二位元效應，使得讀取干擾可以被有效地減輕。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、30．．．非揮發性記憶體

10a、30a．．．記憶胞

100、300．．．基底

102、302．．．第一摻雜區

104、304．．．第二摻雜區

106、306．．．電荷捕捉結構

108、308．．．第一閘極

110、310．．．第二閘極

112、112a、112b、312．．．閘間絕緣層

200．．．第一絕緣層

202．．．導體間隙壁

204、400．．．第一導體層

206．．．第二絕緣層

208、404．．．第二導體層

301．．．溝渠

402．．．絕緣層

B．．．方塊

L．．．左位元

R．．．右位元

V₁ ～V₁₅ ．．．電壓

W1．．．總寬度

W2．．．寬度

X．．．第二方向

Y．．．第一方向

圖1A為依照本發明一實施例所繪示的非揮發性記憶體之上視示意圖。

圖1B為沿圖1A中的I-I’剖面所繪示的記憶胞之剖面示意圖。

圖2A至圖2D為沿圖1A中的I-I’剖面所繪示的非揮發性記憶體之製造流程剖面圖。

圖3A為依照本發明另一實施例所繪示的非揮發性記憶體之上視示意圖。

圖3B為沿圖3A中的II-II’剖面所繪示的記憶胞之剖面示意圖。

圖4A至圖4C為沿圖3A中的II-II’剖面所繪示的非揮發性記憶體之製造流程剖面圖。

圖5A為依照本發明一實施例所繪示的記憶胞之程式化操作示意圖。

圖5B為依照本發明一實施例所繪示的記憶胞之抹除操作示意圖。

圖5C為依照本發明一實施例所繪示的記憶胞之讀取操作示意圖。

10a．．．記憶胞

100．．．基底

102．．．第一摻雜區

104．．．第二摻雜區

106．．．電荷捕捉結構

108．．．第一閘極

110．．．第二閘極

112、112a、112b．．．閘間絕緣層

Claims (27)

1. 一種非揮發性記憶體，包括：一基底；多個條狀的第一摻雜區，配置於該基底中並沿一第一方向延伸；多個條狀的第二摻雜區，配置於該基底中並沿該第一方向延伸，且該些第二摻雜區與該些第一摻雜區交替排列；一電荷捕捉結構，配置於該基底上；多個條狀的第一閘極，配置於該電荷捕捉結構上並沿該第一方向延伸，且每一第一閘極位於該些第一摻雜區的其中一者上；多個條狀的第二閘極，配置於該電荷捕捉結構上並沿一第二方向延伸，且位於該些第二摻雜區上，其中該第二方向與該第一方向交錯；以及一閘間絕緣層，配置於該些第一閘極與該些第二閘極之間；其中相鄰的該第一摻雜區與該第二摻雜區以及位於相鄰的該第一摻雜區與該第二摻雜區之間的該第一閘極、該第二閘極與該電荷捕捉結構定義出一記憶胞。
2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該些第一閘極的寬度大於該些第一摻雜區的寬度。
3. 如申請專利範圍第1項所述之非揮發性記憶體，其中該基底中具有多個溝渠，每一第一摻雜區位於該些溝渠的其中一者下方，每一第一閘極位於該些溝渠的其中一者的底部，且在該第二方向上，該些第二閘極填入該些溝渠。
4. 如申請專利範圍第1項所述之非揮發性記憶體，其中該電荷捕捉結構包括由一底氧化物層、一電荷捕捉層與一頂氧化物層所構成的複合結構。
5. 如申請專利範圍第4項所述之非揮發性記憶體，其中該電荷捕捉層的材料包括氮化物或一高介電常數材料。
6. 如申請專利範圍第5項所述之非揮發性記憶體，其中該高介電常數材料包括HfO₂ 、TiO₂ 、ZrO₂ 、Ta₂ O₅ 或Al₂ O₃ 。
7. 一種非揮發性記憶體的製造方法，包括：提供一基底；於該基底上形成一電荷捕捉結構；於該電荷捕捉結構上形成多個條狀的第一絕緣層，且該些第一絕緣層沿一第一方向延伸；於每一第一絕緣層的側壁上形成一導體間隙壁，且該些導體間隙壁沿該第一方向延伸；以該些第一絕緣層與該些導體間隙壁為罩幕，進行離子植入製程，以於該基底中形成多個條狀的摻雜區，且該些摻雜區沿該第一方向延伸；於該電荷捕捉結構上形成一第一導體層，該第一導體層覆蓋該些導體間隙壁且暴露出該些第一絕緣層；於該第一導體層上與該些第一絕緣層上形成一第二絕緣層，該第二絕緣層在該第一方向上暴露出部分該第一導體層；於該第二絕緣層與該第一導體層上形成一第二導體層；以及將該第二導體層與該第二絕緣層所暴露出的該第一導體層圖案化，以在一第二方向上形成多個條狀的第三導體層，其中該第二方向與該第一方向交錯。
8. 如申請專利範圍第7項所述之非揮發性記憶體的製造方法，其中每一第一絕緣層與其側壁上的導體間隙壁具有一總寬度，每第一絕緣層的寬度大於該總寬度的四分之一且小於該總寬度的二分之一。
9. 如申請專利範圍第7項所述之非揮發性記憶體的製造方法，其中該第一導體層的形成方法包括：於該電荷捕捉結構上形成一導體材料層，並覆蓋該些第一絕緣層與該些導體間隙壁；以及進行平坦化製程，移除部分該導體材料層，直到暴露出該些第一絕緣層。
10. 如申請專利範圍第7項所述之非揮發性記憶體的製造方法，其中該第二絕緣層的形成方法包括：於該第一導體層與該些第一絕緣層上形成一絕緣材料層；以及進行圖案化製程，在該第一方向上移除部分該絕緣材料層。
11. 一種非揮發性記憶體的製造方法，包括：提供一基底；於該基底中形成多個溝渠，且該些溝渠沿一第一方向延伸；於該基底上形成一電荷捕捉結構；於該些溝渠之間以及該些溝渠底部的該基底中形成多個摻雜區，且該些摻雜區沿該第一方向延伸；於該些溝渠底部形成一第一導體層，且該第一導體層沿該第一方向延伸；於該第一導體層上形成一絕緣層；以及在一第二方向上，於該電荷捕捉結構上形成多個條狀的第二導體層，且該些第二導體層填入該些溝渠，其中該第二方向與該第一方向交錯。
12. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，其中該第一導體層的形成方法包括：於該電荷捕捉結構上形成一導體材料層，並填滿該些溝渠；以及進行蝕刻製程，移除部分該導體材料層，且保留位於該些溝渠底部的部分該導體材料層。
13. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，其中該絕緣層的形成方法包括：於該電荷捕捉結構上形成一絕緣材料層，並填滿該些溝渠；以及進行蝕刻製程，移除部分該絕緣材料層，且保留位於該第一導體層上的部分該絕緣材料層。
14. 如申請專利範圍第11項所述之非揮發性記憶體的製造方法，其中該些第二導體層的形成方法包括：於該電荷捕捉結構上形成一導體材料層，並填滿該些溝渠；以及進行圖案化製程，在該第二方向上移除部分該導體材料層。
15. 一種記憶胞的操作方法，包括：提供一記憶胞，該記憶胞如申請專利範圍第1項或第3項所述，當進行一程式化操作時，於該第一閘極施加一第一電壓；於該第二閘極施加一第二電壓；於該第一摻雜區施加一第三電壓；於該第二摻雜區施加一第四電壓；於該基底施加一第五電壓。
16. 如申請專利範圍第15項所述之記憶胞的操作方法，其中當該程式化操作由通道熱電子注入執行時，該第一電壓與該第二電壓實質上相同，其中該第一電壓介於9伏特至13伏特之間；該第二電壓介於9伏特至13伏特之間；該第三電壓與該第四電壓其中之一為0伏特，且該第三電壓與該第四電壓其中另一介於3.5伏特至5.5伏特之間；該第五電壓為0伏特。
17. 如申請專利範圍第15項所述之記憶胞的操作方法，其中當該程式化操作由增強型通道熱電子注入執行時，該第一電壓與該第二電壓其中之一介於9伏特至13伏特之間，且該第一電壓與該第二電壓其中另一介於1.5伏特至3伏特之間；該第三電壓與該第四電壓其中之一為0伏特，且該第三電壓與該第四電壓其中另一介於3.5伏特至5.5伏特之間；該第五電壓為0伏特。
18. 如申請專利範圍第15項所述之記憶胞的操作方法，其中在進行該程式化操作之後，更包括進行一抹除操作，且當進行該抹除操作時，於該第一閘極施加一第六電壓；於該第二閘極施加一第七電壓；於該第一摻雜區施加一第八電壓；於該第二摻雜區施加一第九電壓；於該基底施加一第十電壓。
19. 如申請專利範圍第18項所述之記憶胞的操作方法，其中當該抹除操作由能帶對能帶熱電洞執行時，該第六電壓與該第七電壓其中之一為0伏特、浮置或介於-11伏特至-15伏特之間，且該第六電壓與該第七電壓其中另一介於-11伏特至-15伏特之間；該第八電壓與該第九電壓其中之一為0伏特或浮置，且該第八電壓與該第九電壓其中另一介於4伏特至5伏特之間；該第十電壓為0伏特。
20. 如申請專利範圍第15項所述之記憶胞的操作方法，其中在進行該程式化操作之後，更包括進行一讀取操作，且當進行該讀取操作時，於該第一閘極施加一第十一電壓；於該第二閘極施加一第十二電壓；於該第一摻雜區施加一第十三電壓；於該第二摻雜區施加一第十四電壓；於該基底施加一第十五電壓。
21. 如申請專利範圍第20項所述之記憶胞的操作方法，其中該第十一電壓與該第十二電壓其中之一介於5伏特至9.5伏特之間，且該第十一電壓與該第十二電壓其中另一介於0伏特至6伏特之間；該第十三電壓與該第十四電壓其中之一介於0.7伏特至1.6伏特之間，且該第十三電壓與該第十四電壓其中另一為0伏特；該第十五電壓為0伏特。
22. 一種非揮發性記憶體的製造方法，包括：提供一基底；於該基底中形成多個條狀的第一摻雜區與多個條狀的第二摻雜區，該些第一摻雜區與該些第二摻雜區沿一第一方向延伸，且該些第一摻雜區與該些第二摻雜區交替排列；於該基底上形成一電荷捕捉結構；於該電荷捕捉結構上形成多個條狀的第一閘極，該些第一閘極沿該第一方向延伸，且每一第一閘極位於該些第一摻雜區的其中一者上；於該電荷捕捉結構上形成多個條狀的第二閘極，該些第二閘極沿一第二方向延伸，且位於該些第二摻雜區上，其中該第二方向與該第一方向交錯；以及於該些第一閘極與該些第二閘極之間形成一閘間絕緣層。
23. 如申請專利範圍第22項所述之非揮發性記憶體的製造方法，其中該些第一閘極、該些第二閘極與該閘間絕緣層的形成方法包括：於該電荷捕捉結構上形成多個條狀的第一絕緣層，且該些第一絕緣層沿該第一方向延伸；於每一第一絕緣層的側壁上形成一導體間隙壁，且該些導體間隙壁沿該第一方向延伸；於該電荷捕捉結構上形成一第一導體層，該第一導體層覆蓋該些導體間隙壁且暴露出該些第一絕緣層；於該第一導體層上與該些第一絕緣層上形成一第二絕緣層，該第二絕緣層在該第一方向上暴露出部分該第一導體層；於該第二絕緣層與該第一導體層上形成一第二導體層；以及將該第二導體層與該第二絕緣層所暴露出的該第一導體層圖案化，以在該第二方向上形成多個條狀的第三導體層，其中該些第三導體層以及位於其下方的該第一導體層構成該些第二閘極。
24. 如申請專利範圍第23項所述之非揮發性記憶體的製造方法，其中每一第一絕緣層與其側壁上的導體間隙壁具有一總寬度，每第一絕緣層的寬度大於該總寬度的四分之一且小於該總寬度的二分之一。
25. 如申請專利範圍第23項所述之非揮發性記憶體的製造方法，其中該第一導體層的形成方法包括：於該電荷捕捉結構上形成一導體材料層，並覆蓋該些第一絕緣層與該些導體間隙壁；以及進行平坦化製程，移除部分該導體材料層，直到暴露出該些第一絕緣層。
26. 如申請專利範圍第23項所述之非揮發性記憶體的製造方法，其中該第二絕緣層的形成方法包括：於該第一導體層與該些第一絕緣層上形成一絕緣材料層；以及進行圖案化製程，在該第一方向上移除部分該絕緣材料層。
27. 如申請專利範圍第23項所述之非揮發性記憶體的製造方法，其中該些第一摻雜區與該些第二摻雜區的形成方法包括以該些第一絕緣層與該些導體間隙壁為罩幕，進行離子植入製程。