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TWI891461B - 非揮發性記憶體元件 - Google Patents

非揮發性記憶體元件

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TWI891461B
TWI891461B TW113128229A TW113128229A TWI891461B TW I891461 B TWI891461 B TW I891461B TW 113128229 A TW113128229 A TW 113128229A TW 113128229 A TW113128229 A TW 113128229A TW I891461 B TWI891461 B TW I891461B
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Taiwan
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gate
volatile memory
memory device
erase
floating gate
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TW113128229A
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TW202519005A (zh
Inventor
范德慈
黃義欣
鄭宗文
鄭育明
蔡振明
Original Assignee
物聯記憶體科技股份有限公司
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Publication date
Application filed by 物聯記憶體科技股份有限公司 filed Critical 物聯記憶體科技股份有限公司
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Abstract

非揮發性記憶體元件包含至少一個記憶體單元，記憶體單元包含襯底、選擇閘極、控制閘極、抹除閘極和浮置閘極。選擇閘極設置在襯底上。控制閘極設置在襯底上，並且側向分離於選擇閘極。抹除閘極設置在襯底上，並且側向分離於控制閘極，並且抹除閘極包含一個凹角。浮置閘極覆蓋在控制閘極和抹除閘極上。浮置閘極包含一個凸角，面向抹除閘極的凹角，並且浮置閘極的頂點低於選擇閘極的頂面。

Description

非揮發性記憶體元件
本揭露係關於一種半導體元件，更具體地，本揭露係關於一種非揮發性記憶體元件。
由於非揮發性記憶體(non-volatile memory)可例如重複地進行諸如儲存、寫入和抹除資料等操作，也因儲存的資料在非揮發性記憶體關閉後不會遺失，因此非揮發性記憶體被廣泛應用於個人電腦和電子設備中。
非揮發性記憶體常見之結構係具有一堆疊閘極結構，其包括依序設置於襯底上之穿隧氧化層，浮置閘極、耦合介電層、和控制閘極。當在此類快閃記憶體元件上執行編程或抹除操作時，會分別對源極區、汲極區、和控制閘極施加適當之電壓，使得電子被注入到浮置閘極中，或將電子由浮置閘極中拉出。
在非揮發性記憶體之編程和抹除操作中，浮置閘極和控制閘極間較大之閘極耦合比(gate-coupling ratio，GCR)通常意指該操作需要較低之操作電壓，而其導致快閃記憶體之操作速率和效率皆顯著提升。然而，在編程和抹除操作過程中，電子需經由設置於浮置閘極下之穿隧氧化層，以被注入浮置閘極或自浮置閘極中拉出，而這通常造成穿隧氧化層之結構損傷，因而減低了記憶體元件之可靠性。
為了提昇記憶體元件的可靠性，可採用抹除閘極(erase gate)，並將抹除閘極整合至記憶體元件中。藉由施加正電壓至抹除閘極，抹除閘極便能夠將電子從浮置閘極中拉出。因此，由於浮置閘極中的電子是流經設置在浮置閘極上的穿隧氧化層而被拉出，而並非流經設置在浮置閘極下的穿隧氧化層而被拉出，所以進一步提高了記憶體元件的可靠性。
上述記憶體元件通常會和邏輯元件，例如具有平面閘極結構的電晶體，一起整合並製作於同一晶圓上。記憶體元件通常會高於邏輯元件，因為記憶體元件包括堆疊閘極結構，堆疊閘極結構包含選擇閘極和抹除閘極。
在中段製程(middle-end-of-line，MEOL)結構的製造過程中，毯覆式層間介電(blanket ILD)層會被形成，以同時覆蓋邏輯元件和記憶體元件。通常，對層間介電(ILD)層施行平坦化製程之後，由於記憶體元件中存在堆疊閘極結構，因此記憶體元件上方的ILD層會比邏輯元件上方的ILD層薄。
為了進一步微小化形成於ILD層內的所有接觸插塞的線寬，需要減少覆蓋邏輯元件和記憶體元件的ILD層的厚度。然而，如果記憶體元件上方的ILD層變得太薄，可能導致記憶體元件和位於其上的內連線之間的非所欲的電氣耦合，因而對記憶體元件的電性效能產生不良影響。
因此，存在著對於記憶體元件的結構設計進一步改良的需求。
本揭露提供一種高度縮減的非揮發性記憶體元件，其適合整合至邏輯元件中。
根據本揭露的一些實施例，非揮發性記憶體元件包含至少一個記憶體單元。記憶體單元包含襯底、選擇閘極、控制閘極、抹除閘極和浮置閘極。選擇閘極設置於襯底上。控制閘極設置於襯底上並與側向分離於選擇閘極。抹 除閘極設置於襯底上並側向分離於控制閘極，且抹除閘極包含一個凹角。浮置閘極被控制閘極和抹除閘極所覆蓋，且浮置閘極包含一個凸角。浮置閘極的凸角面向抹除閘極的凹角。浮置閘極凸角的頂點低於選擇閘極的頂面。
100:非揮發性記憶體元件
100_1、100_2、100_3、100_4:非揮發性記憶體元件
102:隔離結構
103:主動區
110:第一記憶體單元區
112:第二記憶體單元區
114:第三記憶體單元區
116:第四記憶體單元區
200:襯底
202:選擇閘極介電層
204:選擇閘極
204a、224a、236a、238_2a、240a、245a:頂面
208:絕緣層
220:浮置閘極介電層
222:源極區
224:浮置閘極
224_1:基體部
224_2:突出部
226_1、226_2、226_3:凸角
228_1、228_2、228_3:頂點
234:抹除閘極介電層
236:抹除閘極
236_1:基體部
236_1b、236_2b:底面
236_2:突出部
238:耦合介電層
238_1:第一部分
238_2:第二部分
239、250:凹角
240:控制閘極
243:連續選擇閘極層
244:汲極區
245:選擇閘極層
248:蝕刻遮罩
252:自對準蝕刻遮罩
254:浮置閘極
256:自對準蝕刻遮罩
258:犧牲層
260:容納區域
300:堆疊結構
701、702、703、704、705、706、707、708、709、710、711、801、802、803、804、805、806、807、808、809、810:步驟
R1、R2、R3、R4:區域
下列圖式之目的在於使本揭露能更容易地被理解，這些圖式會被併入並構成說明書的一部分。圖式繪示了本揭露的實施例，且連同實施方式的段落以闡述發明之作用原理。
第1圖是根據本發明的一些實施例的非揮發性記憶體元件的俯視示意圖。
第2圖是根據本揭露的一些實施例的非揮發性記憶體元件對應於第1圖中的剖線A-A'的截面示意圖。
第3圖是第2圖中區域的放大剖面圖。
第4圖是根據本揭露另一實施例的非揮發性記憶體元件的剖面示意圖及其放大剖面圖。
第5圖是根據本揭露另一實施例的非揮發性記憶體元件的剖面示意圖及其放大剖面圖。
第6圖是根據本揭露另一實施例的非揮發性記憶體元件的剖面示意圖及其放大剖面圖。
第7圖至第12圖是根據本揭露的一些實施例的非揮發性記憶體元件製造過程中的不同階段的剖面圖。
第13圖至第17圖是根據本揭露的一些其他實施例的非揮發性記憶體元件製造過程中的不同階段的剖面圖。
本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與布置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其它特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與注記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。
另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體元件在使用中以及操作時的可能擺向。隨著半導體元件的擺向的不同(旋轉90度或其它方位)，用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。
雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理係由申請專利範圍所界定，因而亦可被應用至其它的實施例。此外，為了不致使本揭露之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。
第1圖是根據本揭露的一些實施例的非揮發性記憶體元件的俯視示意圖。參照第1圖，非揮發性記憶體元件100可以是包含至少一個記憶體單元的NOR快閃記憶體元件，例如位於第一、第二、第三和第四記憶體單元區域110、112、114和116中的四個記憶體單元。第一記憶體單元區域110和第二記憶體單元區域112中的結構彼此呈現鏡像，而第三記憶體單元區域114和第四記憶體單元區 域116中的結構彼此呈現鏡像。根據本發明的一種實施例，非揮發性記憶體元件100包含多於四個的記憶體單元，這些記憶體單元可以以多行多列的陣列形式排列。
參照第1圖，非揮發性記憶體元件100包含襯底200和隔離結構102。襯底200可以為半導體襯底，如矽襯底或絕緣體上矽(silicon-on-insulator，SOI)襯底，但不限於此。絕緣結構102可以為絕緣材料，並用於定義出記憶體單元的主動區103。
每個記憶體單元都包含源極區222和汲極區244，位於由隔離結構102定義出的主動區103中。源極區222和汲極區244可以是相同導電類型的摻雜區，例如n型或p型。源極區222和汲極區244的導電類型不同於襯底200的導電類型，或者不同於用於容納源極區222和汲極區244的摻雜井(未示出)的導電類型。源極區222可以位於主動區103的一端，而汲極區244可以位於主動區103的另一端。根據本發明的一些實施例，源極區222是沿Y方向延伸的連續區域，並由同一行中的記憶體單元共享。
每個記憶體單元可以進一步包含一個選擇閘極204，選擇閘極204設置在襯底200上且鄰近汲極區域244。選擇閘極204可以在Y方向延伸，並由位於同一行中的記憶體單元共享。選擇閘極204可以由導電材料製成，例如多晶矽或金屬。選擇閘極204可以作為字元線，其被配置用於開啟/關閉位於同一行中的相應記憶體單元的通道區域。
在選擇閘極204的側壁上可設置一個可選的介電間隙壁(圖中未示出)，以將選擇閘極204與其他導電元件隔離。介電間隙壁可以是單層、雙層或多層間隙壁，設置在選擇閘極204的每個側壁上，但不限於此。
每個記憶體單元還包含浮置閘極224，浮置閘極224設置在襯底200上且鄰近源極區域222。因此，浮置閘極224設置在選擇閘極204的一側，而汲極區 域244設置在選擇閘極204的另一側。浮置閘極224由導電材料製成，例如多晶矽或其他半導體。浮置閘極224彼此側向分離，以防止電流直接在浮置閘極224之間傳輸。由於浮置閘極224彼此側向分離，因此各浮置閘極224可以獨立編程或抹除，從而決定每個記憶體單元的狀態，例如狀態「1」或狀態「0」。如以下剖面圖(例如第2圖和第3圖)所示，每個浮置閘極224都是具有基體部和突出部的結構。浮置閘極224的詳細結構在對應於第2圖和第3圖的說明中描述。
浮置閘極介電層220設置於浮置閘極224和選擇閘極204之間。浮置閘極介電層220也於浮置閘極224下方延伸。浮置閘極介電層220的材質可為例如氧化矽或其他材質。
在編程操作過程中，於浮置閘極介電層220下方生成的熱電子可允許被注入並累積在浮置閘極224中。
每個記憶體單元也包含一個設置在襯底200上並沿Y方向延伸的控制閘極240。控制閘極240設置在相對的選擇閘極204之間的間隙中。控制閘極240可以由位於同一列中的一對記憶體單元共用。例如，控制閘極240可以由分別容納在第一記憶體單元區域110和第二記憶體單元區域112中的記憶體單元共用。由於浮置閘極224包含基體部(未示出)和突出部(未示出)，僅浮置閘極224的基體部被控制閘極240覆蓋，而浮置閘極224的突出部則側向分離於控制閘極240。在俯視圖中，控制閘極240可覆蓋連續源極區域222。控制閘極240由諸如多晶矽、金屬或其他導電半導體等導電材料製成，但不限於此。
控制閘極240的目的是使熱載子(例如電子)從通道注入浮置閘極224。例如，當對控制閘極240施加適當的正電壓時，在浮置閘極224下方的載子通道中傳輸的熱載子(例如電子)可以被注入並累積在對應的浮置閘極224中。
非揮發性記憶體元件100進一步包含設置在襯底200上的抹除閘極(未示出)。抹除閘極位於容納區域260中，並沿著與源極區222相同的方向(即Y方向) 延伸。抹除閘極側向分離於控制閘極240。根據不同的設計要求，抹除閘極可以覆蓋或側向分離於選擇閘極204。換句話說，抹除閘極的寬度可以等於或小於容納區域260的寬度。例如，當抹除閘極的寬度與容納區域260的寬度相同時，抹除閘極可以覆蓋選擇閘極204和浮置閘極224的部分。相較之下，當抹除閘極比容納區域260窄時，抹除閘極可以側向分離於選擇閘極204，但仍覆蓋浮置閘極224的一部分。
在非揮發性記憶體100的抹除操作中，抹除閘極受到偏壓，因而允許儲存於浮置閘極224的電子主要經由浮置閘極224的尖端(也被稱為凸角)被拉出。
第2圖為根據本揭露的一些實施例的非揮發性記憶體元件對應於第1圖中的剖線A-A'的截面示意圖。參照第2圖，在第一記憶體單元區110或第二記憶體單元區112中，非揮發性記憶體元件100_1的選擇閘極204、抹除閘極236、和控制閘極240皆設置於襯底200上。抹除閘極236的頂面236a實質齊平於控制閘極240的頂面240a，並甚至實質齊平於選擇閘極204的頂面204a。
浮置閘極224可以為L形，包含基體部和向上突出部分(也被稱為突出部)。突出部的頂面224a低於選擇閘極204的頂面204a。
抹除閘極介電層234不僅設置於抹除閘極236和浮置閘極224之間，還設置於抹除閘極236和選擇閘極204之間。抹除閘極介電層234可由介電層製成，其允許原本儲存於浮置閘極224的電子藉由佛勒-諾德翰(Fowler-Nordheim，FN)穿隧機制而穿透其中。
耦合介電層238設置在控制閘極240下方。耦合介電層238包含設置在控制閘極240和抹除閘極236之間的第一部分238_1和設置在控制閘極240和抹除閘極236之間的第二部分238_2。耦合介電層238可以是包含氧化矽或氮氧化矽的單一介電層，或是包含氧化矽/氮化矽/氧化矽的複合介電層，或例如多種金屬氧化物的任意高介電常數層，但不限於此。在本揭露中，高介電常數層是由k值大 於4的材料製成的，例如HfO、HfSiO、HfAlO或HfTaO。
根據第2圖的一個實施例，由於頂面204a、236a、240a彼此實質齊平，相較於抹除閘極堆疊於選擇閘極的其它非揮發性記憶體元件，非揮發性記憶體元件100_1可具有更低的高度。
第3圖是根據本揭露一些實施例的對應第2圖中R1區域的放大剖面圖。參照第3圖，浮置閘極224包含基體部224_1和設置於基體部224_1上的突出部224_2。基體部224_1可自控制閘極240下方延伸至抹除閘極236下方。突出部224_2位於選擇閘極204和控制閘極240之間，並因此側向分離於控制閘極240。突出部224_2包含凸角226_2(也被稱為凸上角)面對抹除閘極236，並且浮置閘極224的凸角226_2的頂點228_2可以低於選擇閘極204的頂面204a。
抹除閘極236包含位在其下半部的凹角239，凹角239面對浮置閘極224的凸角226_2。在一些實施例中，浮置閘極224的凸角226_2可指向抹除閘極236的凹角239。
抹除閘極236進一步包含基體部236_1和設置在基體部236_1下方的突出部236_2(又被稱為向下突出部)。因此，突出部236_2的底面236_2b低於基體部236_1的底面236_1b。
基體部236_1覆蓋浮置閘極224和選擇閘極204兩者的部分，從浮置閘極224的頂面之上延伸，並延伸超過浮置閘極224的凸角226_2。突出部236_2側向分離於浮置閘極224，而選擇閘極204的一部分位於突出部236_2和襯底200之間。為了有效地經由凸角226_2從浮置閘極224中移除儲存的電子，抹除閘極236的突出部236_2的底面236_2b可以被修改為低於凸角226_2的頂點228_2，這會導致凸角226_2的頂點228_2被抹除閘極236部分包裹。
針對位於抹除閘極236和控制閘極240之間的耦合介電層238的第二部分238_2，第二部分238_2的頂面238_2a可以齊平於抹除閘極236的頂面236a，或甚 至齊平於控制閘極240的頂面240a和選擇閘極204的頂面204a。
第4圖是根據本揭露另一實施例的非揮發性記憶體元件的剖面示意圖及其放大剖面圖。第4圖中所示的結構類似於第2圖和第3圖所示的結構；然而，主要差異在於第4圖中所示的抹除閘極236側向分離於選擇閘極204，而不是與其重疊。在第4圖中所示的非揮發性記憶體元件100_2中，特別是在區域R2的放大剖面圖中，浮置閘極224的突出部224_2的凸角226_2仍然面向抹除閘極236的凹角239。然而，抹除閘極236的基體部236_1和突出部236_2側向分離於選擇閘極204。此外，抹除閘極236的突出部236_2位於浮置閘極224的突出部224_2和控制閘極240之間，且突出部236_2覆蓋選擇閘極204的基體部224_1。
第5圖是根據本揭露另一實施例的非揮發性記憶體元件的剖面示意圖及其放大剖面圖。第5圖中所示的非揮發性記憶體元件100_3的結構類似於第2圖和第3圖中所示的結構；然而，主要差異在於浮置閘極224的突出部224_2設置在浮置閘極224的基體部224_1的側壁上，而不是在頂面上。因此，突出部224_2可以從基體部224_1的側壁向選擇閘極204延伸。突出部224_2的厚度小於基體部224_1的厚度，因此突出部224_2的頂面低於基體部224_1的頂面。此外，基體部224_1包含面向抹除閘極236的一個凸角226_1(也稱為凸上角)，並且浮置閘極224的凸角226_1的頂點228_1可以低於選擇閘極204的頂面204a。
為了有效率地經由凸角226_1移除儲存於浮置閘極224中的電子，抹除閘極236的突出部236_2的底面236_2b可被修改成低於凸角226_1的頂點228_1。此修改造成凸角226_1的頂點228_1被抹除閘極236部分包裹。
第6圖是根據本揭露另一實施例的非揮發性記憶體元件的剖面示意圖及其放大剖面圖。第6圖所示之結構類似於第2圖和第3圖所示的結構；然而，主要差異在於抹除閘極236缺少凹角，且並未延伸超過下方浮置閘極224的側壁。非揮發性記憶體元件100_4的抹除效率被預期低於具有凸角226_1、226_2的前述 多個實施例。但第6圖的記憶體單元更容易被製造。
此外，浮置閘極224包含凸角226_3(也被稱為凸上角)，且凸角226_3的頂點228_3可低於選擇閘極204的頂面204a。
第7圖至第12圖是根據本揭露的一些實施例的非揮發性記憶體元件的製造過程中的不同階段的剖面圖。第7圖至第12圖所示的結構對應第1圖的A-A’剖線。
參照第7圖，在步驟701中，在此製造階段形成的結構至少包含了襯底200和堆疊結構300。堆疊結構300包含依序堆疊的選擇閘極介電層202、連續選擇閘極層243、絶緣層208、和蝕刻遮罩248。
襯底200可為具有適當導電類型的半導體襯底，例如p型或n型。襯底200的組成可包含矽、鍺、氮化鎵或其他適當的半導體材料，但不限於此。
連續選擇閘極層243由導電材質製成。在後續的製造過程中，連續選擇閘極層243可被圖案化或經加工而形成一或多個選擇閘極。當選擇閘極受到適當的偏壓時，選擇閘極被配置為開啟或關閉在選擇閘極層下的襯底200中的載子通道(又被稱為通道區)。
絶緣層208和蝕刻遮罩層248可以絶緣材質製成，例如氧化矽、氮化矽、或氮氧化矽，但不限於此。由於連續選擇閘極層243對蝕刻遮罩248的蝕刻選擇性大於2，且較佳大於5，因此蝕刻遮罩248可被用於在蝕刻製程中定義出連續選擇閘極層243的高台區(mesa)。
隨後，在連續選擇閘極層243和蝕刻遮罩層248上均勻沉積一介電層(未示出)。然後，對介電層進行非等向性蝕刻，形成自對準蝕刻遮罩層252，如步驟702所示。
在步驟702中，使用蝕刻遮罩層248和自對準蝕刻遮罩層252作為蝕刻遮罩，對連續選擇閘極層243進行另一種非等向性蝕刻。在蝕刻製程中，連續選 擇閘極層243可以被分割，從而形成至少兩個彼此側向分離的選擇閘極層245(或兩個堆疊結構300)。
在形成選擇閘極層245的過程中，由於存在自對準蝕刻遮罩252，因此每個選擇閘極層245可以包含一個被自對準蝕刻遮罩252覆蓋的凹角250。在俯視圖中，自對準蝕刻遮罩252和選擇閘極層245都可以沿著Y方向延伸。
參考第8圖，在步驟703中，在襯底200和選擇閘極層245上形成浮置閘極介電層220和保形浮置閘極層254。浮置閘極介電層220的材料例如是氧化矽，或者其他允許熱電子穿透的層。浮置閘極介電層220的形成方法例如是熱氧化或沉積方法，但不限於此。保形浮置閘極層254的材料例如是摻雜多晶矽、多晶矽化物或其他適當的導電材料。當導電層的材料為摻雜多晶矽時，其形成方法包括例如在通過化學氣相沉積法形成非摻雜多晶矽層後，進行離子佈植步驟；或者採用具有原位摻質佈植方法的化學氣相沉積法。
然後，進行光微影和蝕刻製程以蝕刻保形浮置閘極層254。結果，保形浮置閘極層254可以被圖案化，以形成在俯視圖中彼此分離的多個導電條。每個導電條可以沿著X方向延伸，並且至少位在第一記憶體單元區域110和第二記憶體單元區域112中。
在步驟704中，在形成包含多個條狀圖案的浮置閘極層254之後，在浮置閘極層254的垂直表面上形成兩個自對準蝕刻遮罩256。自對準蝕刻遮罩256可以由介電材料製成，例如氧化矽、氮化矽或氮氧化矽，但不限於這些材料。自對準蝕刻遮罩256彼此側向分離，使得位在自對準蝕刻遮罩256之間的浮置閘極層254的該部分被暴露出來。在俯視圖中，自對準蝕刻遮罩256是沿著Y方向延伸的條狀結構。
之後，進行蝕刻程序，使用自對準蝕刻遮罩256作為蝕刻遮罩來蝕刻部分的浮置閘極層254。其結果為獲得包含垂直部分和水平部分的浮置閘極224。 浮置閘極224是一種自對準結構，因此無需使用光微影製程來定義浮置閘極224的位置。兩個浮置閘極224可以分別形成在第一記憶體單元區110和第二記憶體單元區112中，並且可以在X方向上彼此側向分離。
然後，在未被浮置閘極224覆蓋的襯底200的部分中形成源極區域222。形成源極區域222包括例如執行離子摻雜製程。摻入的摻質可以是n型或p型摻質，根據元件的設計要求決定。源極區域222的摻質類型和濃度可以根據實際要求調整。
參照第9圖，在步驟705中，可以在第一記憶體單元區域110和第二記憶體單元區域112之間的邊界處的間隙中填充犧牲層258。犧牲層258可以通過依次執行塗佈過程和回蝕刻製程而形成。在塗佈過程中，所有放置在襯底200上的部件都可以被犧牲層258覆蓋。然後，在回蝕刻製程中，可以降低犧牲層258的高度，直到犧牲層258的頂面達到預定高度。由於犧牲層258的蝕刻速率大於在回蝕刻製程中襯底200上的其他部件(例如浮置閘極224)的蝕刻速率，因此浮置閘極224的高度可以保持不變或僅略微降低。犧牲層258可以由有機材料製成，例如光敏聚合物和/或底部抗反射塗層(BARC)，但並不限於此。
在步驟706中，執行非等向性蝕刻製程以去除所有自對準蝕刻遮罩252和浮置閘極224的上部，直到原本被自對準蝕刻遮罩252覆蓋的選擇閘極204的一部分暴露出來。通過適當控制蝕刻配方以及蝕刻劑的類型或比例，當自對準蝕刻遮罩252被完全去除時，可以獲得包括基體部224_1和突出部224_2的浮置閘極224。突出部224_2被放置在基體部224_1上，並且突出部224_2的凸角226_2的頂點228_2高於選擇閘極204的凹角250的底面。
此外，在蝕刻自對準蝕刻遮罩252和浮置閘極224的製程中，犧牲層258的一部分也可能同時被蝕刻，並且犧牲層258的高度可能會略微降低。然而，為了保護浮置閘極224的基體部224_1免受蝕刻，當蝕刻製程完成時，犧牲層258 的一部分仍然可能覆蓋基體部224_1。在蝕刻製程之後，剩餘的犧牲層258可以通過濕式蝕刻製程去除。
參考第10圖，在步驟707中，形成抹除閘極介電層234以覆蓋選擇閘極層245和浮置閘極224。在一些實施例中，浮置閘極224的基體部224_1和突出部224_2的頂面可以被抹除閘極介電層234覆蓋。此外，凸角226_2也可被抹除閘極介電層234覆蓋。抹除閘極介電層234的厚度小於浮置閘極224的厚度。然後，通過執行沉積和蝕刻製程，在浮置閘極224上形成抹除閘極236。抹除閘極236可以是具有基體部236_1和突出部236_2的自對準結構。由於浮置閘極224的凸角226_2的存在，抹除閘極236可能具有與凸角226_2的位置相應的凹角239。
隨後，在步驟708中，形成耦合介電層238，以覆蓋浮置閘極224的基體部224_1和抹除閘極236。
參考第11圖，在步驟709中，在第一記憶體單元區110和第二記憶體單元區112的邊界的間隙中形成控制閘極240。控制閘極240的頂面240a高於浮置閘極224的頂面224a(即浮置閘極224的突出部的頂面)和選擇閘極層245的頂面245a。控制閘極240的形成可以包括以下步驟：將例如多晶矽或金屬的導電層填充到間隙中，平坦化導電層，以及將導電層回蝕刻，直到其頂面達到預定的高度。
在步驟710中，可以進行平坦化製程，以移除位於選擇閘極層245上的蝕刻遮罩層248，並使抹除閘極236的頂面236a齊平於控制閘極240的頂面240a。為了在抹除操作期間有效地從浮置閘極224中移除電子，即使在平坦化製程完成後，抹除閘極236的頂面236a仍然高於浮置閘極224的頂面224a。
在這個製造階段，選擇閘極層245的頂面245a仍然被絕緣層208覆蓋。然而，根據不同的設計需求，絕緣層208也可以在相同的或額外的平坦化製程中被移除，因此選擇閘極層245的頂面245a、抹除閘極236的頂面236a和控制閘極240 的頂面240a可以彼此齊平。
之後，選擇閘極層245可以被圖案化，以形成如第12圖所示的選擇閘極204。
參考第12圖，在步驟711中，可以在選擇閘極204的側壁上形成可選的介電間隙壁(未示出)，以將選擇閘極204與其他導電元件隔離。至少一個汲極區244，例如兩個汲極區244，可以在選擇閘極204的側邊形成。汲極區244分別設置在第一記憶體單元區110和第二記憶體單元區112中，其可以在後續的製造過程中通過通孔或接觸點彼此電耦合。汲極區244的形成方法包括例如執行離子佈植製程。注入的摻質可以是n型或p型摻質，具體取決於設備的設計。源極區222和汲極區244的摻質和摻雜濃度可以相同，也可以不同。
隨後，可藉由合適的製造過程製造其他電子部件，而得到相似於第1圖至第3圖中所示結構的非揮發性記憶體元件。
第13圖至第17圖是根據本揭露的一些其他實施例的非揮發性記憶體元件製造過程中的不同階段的剖面圖。此外，由於第13圖至第17圖所示的實施例製造過程相似於第7圖至第12圖所示的實施例製造過程，因此為簡要起見，僅描述實施例間主要差異處。
參照第13圖，步驟801和802中的製造過程相似於如第7圖和第8圖所示的步驟701至703中的製造過程。
在步驟801中，在此製造過程形成的結構包含襯底200和兩個堆疊結構300。堆疊結構彼此側向分離，各自包含依序堆疊的選擇閘極介電層202、選擇閘極層245、絕緣層208、和蝕刻遮罩248。
隨後，在步驟802中，在襯底200和選擇閘極層245上形成浮置閘極介電層220和保形浮置閘極層254。
參照第14圖，步驟803和804中的製造過程相似於第8圖和第9圖所示的 步驟704和705中的製造過程。
在步驟803中，在形成包含數個條狀圖案的浮置閘極層254後，在步驟802中所示的浮置閘極層254的垂直面上形成兩個自對準蝕刻遮罩256。之後，使用自對準蝕刻遮罩256作為蝕刻遮罩來進行蝕刻製程以蝕刻部分的浮置閘極層254。其結果為獲得了包括垂直部分和水平部分的浮置閘極224。
在步驟804中，可以在第一記憶體單元區110和第二記憶體單元區112之間的邊界處的間隙中填充犧牲層258。犧牲層258可以通過依序執行塗布製程和回蝕刻製程來形成。在塗布製程中，沉積在襯底200上的所有部件都可以被犧牲層258覆蓋。然後，在回蝕刻製程中，犧牲層258的高度可以縮減，直到犧牲層258的頂面達到預定的高度。由於在回蝕刻製程中，犧牲層258的蝕刻速率大於襯底200上的其他部件(例如浮置閘極224)的蝕刻速率，因此浮置閘極224的高度可以保持不變或僅略微降低。
參照第15圖，在步驟805和806的製造過程相似於第9圖和第10圖所示的步驟706和707中的製造過程。
在步驟805中，執行非等向性蝕刻製程，以蝕刻浮置閘極224的垂直部分，直到浮置閘極224的最上表面低於選擇閘極層245的頂面245a。通過適當地控制蝕刻配方以及蝕刻劑的類型或比例，可以獲得包括基體部224_1和突出部224_2的浮置閘極224。突出部224_2設置在基體部224_1上，並且其頂點228_2高於基體部224_1的頂面。
此外，在自對準蝕刻遮罩252和浮置閘極224的蝕刻製程中，犧牲層258的一部分也可同步被蝕刻，並且犧牲層258的高度可能略微縮減。在蝕刻製程之後，可以藉由濕式蝕刻製程去除剩餘的犧牲層258。
然後，在未被浮置閘極224覆蓋的襯底200的部分形成源極區222。
在步驟806中，形成抹除閘極介電層234，以覆蓋選擇閘極層245和浮 置閘極224。凸角226_2也可被抹除閘極介電層234覆蓋。然後，通過進行沉積和蝕刻製程，在浮置閘極224上形成一個抹除閘極236。抹除閘極236可以是一個自對準結構，其包括基體部236_1和突出部236_2，並且突出部236_2側向分離於選擇閘極層245和突出部224_2。
參考第16圖，步驟807和808中的製造過程類似於第10圖和第11圖中所示的步驟708和步驟709中的製造過程。
在步驟807中，形成耦合介電層238以覆蓋浮置閘極224的基體部224_1和抹除閘極236。
在步驟808中，在第一記憶體單元區110和第二記憶體單元區112邊緣處的間隙中形成控制閘極240。控制閘極240的頂面240a高於浮置閘極224的頂面224a(即浮置閘極的突出部的頂面)和選擇閘極245的頂面245a。
參照第17圖，步驟809和步驟810中的製造過程類似於第11圖和第12圖中所示的步驟710和711中的製造過程。
在步驟809中，可以進行平坦化處理以去除位於選擇閘極層245上的蝕刻遮罩248，並使抹除閘極236的頂面236a與控制閘極240的頂面240a齊平。為了在抹除操作期間有效地從浮置閘極224中移除電子，即使在平坦化處理完成後，抹除閘極236的頂面236a仍保持高於浮置閘極224的頂面224a。
在此製造階段，選擇閘極層245的頂面245a仍然被絕緣層208覆蓋。然而，根據不同的設計要求，絕緣層208也可在相同或額外的平坦化製程中移除，因此選擇閘極層245的頂面245a、抹除閘極236的頂面236a和控制閘極240的頂面240a可以彼此齊平。
之後，選擇閘極層245可以被圖案化以形成選擇閘極204，如步驟810所示。在步驟810中，至少一個汲極區244，例如兩個汲極區244，可以被形成在選擇閘極204的側邊。在後續的製造過程，多個汲極區244可以通過通孔(via)或觸 點(contact)而相互電氣耦合。
之後，可以經由適當的製造過程而製造其他電子元件，以獲得類似於第4圖所示結構的非揮發性記憶體元件。
在一些實施例中，針對第5圖和第6圖所示結構，由於這些結構可以使用類似於第7圖到第17圖所示的過程而被製造，因此為了簡潔起見，省略了對應的製造過程。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100_1:非揮發性記憶體元件110:第一記憶體單元區112:第二記憶體單元區200:襯底202:選擇閘極介電層204:選擇閘極204a、224a、236a、240a:頂面220:浮置閘極介電層222:源極區224:浮置閘極234:抹除閘極介電層236:抹除閘極238:耦合介電層238_1:第一部分238_2:第二部分240:控制閘極244:汲極區R1:區域

Claims (20)

  1. 一種非揮發性記憶體元件，包括至少一記憶體單元，其中，該至少一記憶體單元包括：一襯底；一選擇閘極，設置於該襯底上；一控制閘極，設置於該襯底上，且側向分離於該選擇閘極；一抹除閘極，設置於該襯底上，且側向分離於該控制閘極，其中該抹除閘極包括一凹角；以及一浮置閘極，被該控制閘極和該抹除閘極覆蓋，其中該浮置閘極包括一凸角，該浮置閘極的該凸角面對該抹除閘極的該凹角；其中該浮置閘極的該凸角的一頂點低於該選擇閘極的一頂面。
  2. 如請求項1所述的非揮發性記憶體元件，其中，該浮置閘極的該凸角指向該抹除閘極的該凹角。
  3. 如請求項1所述的非揮發性記憶體元件，其中，該抹除閘極的一頂面齊平於該控制閘極的一頂面。
  4. 如請求項1所述的非揮發性記憶體元件，其中，該抹除閘極的一頂面、該控制閘極的一頂面、和該選擇閘極的一頂面相互齊平。
  5. 如請求項1所述的非揮發性記憶體元件，其中，該浮置閘極進一步包括：一基體部；以及一突出部，設置於該基體部的一頂面或一側壁上；其中，該基體部自該控制閘極的下方延伸至該抹除閘極的下方。
  6. 如請求項5所述的非揮發性記憶體元件，其中該突出部側向分離於該控制閘極。
  7. 如請求項5所述的非揮發性記憶體元件，其中該突出部包括該凸角。
  8. 如請求項5所述的非揮發性記憶體元件，其中該抹除閘極的一部分側向分離於該基體部。
  9. 如請求項5所述的非揮發性記憶體元件，其中該抹除閘極設置於該突出部上，且側向分離於該選擇閘極。
  10. 如請求項5所述的非揮發性記憶體元件，其中該基體部包括該凸角。
  11. 如請求項10所述的非揮發性記憶體元件，其中該突出部自該基體部向該選擇閘極延伸。
  12. 如請求項10所述的非揮發性記憶體元件，其中該突出部的一厚度小於該基體部的一厚度。
  13. 如請求項1所述的非揮發性記憶體元件，其中，該抹除閘極進一步包括：一基體部；以及一突出部，其設置於該基體部之下；其中，該突出部的一底面低於該基體部的一底面。
  14. 如請求項13所述的非揮發性記憶體元件，其中該抹除閘極的該突出部的該底面低於該浮置閘極的該凸角的該頂點。
  15. 如請求項13所述的非揮發性記憶體元件，其中該抹除閘極的該突出部側向分離於該浮置閘極。
  16. 如請求項13所述的非揮發性記憶體元件，其中該選擇閘極的一部分設置於該抹除閘極的該突出部和該襯底之間。
  17. 如請求項13所述的非揮發性記憶體元件，其中該抹除閘極的該突出部側向分離於該選擇閘極。
  18. 如請求項1所述的非揮發性記憶體元件，進一步包括一耦合介電層，設置於該襯底上，其中該耦合介電層包括：一第一部分，設置於該控制閘極和該浮置閘極之間；以及一第二部分，設置於該控制閘極和該抹除閘極之間，其中該第二部分的一頂面齊平於該抹除閘極的一頂面。
  19. 如請求項18所述的非揮發性記憶體元件，其中該第二部分的該頂面齊平於該控制閘極的一頂面和該選擇閘極的一頂面。
  20. 如請求項1所述的非揮發性記憶體元件，其中該至少一記憶體單元包括一第一記憶體單元和一第二記憶體單元，該第一記憶體單元和該第二記憶體單元各自包括該選擇閘極、該控制閘極、該抹除閘極和該浮置閘極，且該非揮發性記憶體元件進一步包括一源極區，被該第一記憶體單元和該第二記憶體單元共享，其中該源極區和該抹除閘極沿一相同方向延伸。
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