TWI480988B - 封裝基板板片結構、封裝基板、半導體封裝件及其製法 - Google Patents

Description

封裝基板板片結構、封裝基板、半導體封裝件及其製法

本發明係關於一種半導體封裝件及其製法，更詳言之，本發明係為一種封裝基板周緣具有防底充材料溢流之凹部的半導體封裝件及其製法。

現今，隨著科技發展的趨勢，電子產品趨於輕薄短小，使得做為電子產品核心元件之半導體封裝件之空間運用變得更加重要，因此，仍須不斷的改良與克服半導體封裝件的製程技術，以符合現代科技產品輕薄短小的趨勢。

半導體封裝件於封裝上，多採批次式(bath-type)製程，亦即，通常係於封裝基板整版面上同時進行陣列之複數半導體晶片的置晶(die-attach)與底部充填(underfilling)，最後再進行切單步驟。但因任二相鄰半導體晶片間之間距太小，於填入底充材料(underfill)時，往往容易造成該底充材料不當溢流至四周，而影響至製成品之良率。

習知改良底充材料不當溢流之方式請參閱第7927925及8018073號美國專利或如第1圖所示，其係於封裝基板10之頂表面102之底充材料分佈區102a與其四周分別塗佈親水性顆粒粉末與疏水性顆粒粉末，俾使該底充材料分佈區102a與其四周分別具有親水性與疏水性，以減少底充材料12不當溢流至該底充材料分佈區102a四周之情況。

不過，前述方式需依不同的封裝基板或半導體晶片搭 配不同親水性或疏水性的顆粒粉末，而令增加封裝製程之複雜性，且此方式並無法完全解決底充材料不當溢流之問題。

因此，如何克服習知技術上述之問題，實為一重要課題。

為解決上述習知技術之種種問題，本發明遂揭露一種半導體封裝件，係包括：封裝基板，係具有相對之頂表面和底表面，且該頂表面上形成有電性線路，並於該頂表面周緣形成有凹部；至少一半導體晶片，係以覆晶方式電性連接該封裝基板之頂表面；以及底充材料，係形成於該封裝基板與該半導體晶片之間。

本發明復提供一種半導體封裝件，係包括：一封裝基板，係具有相對之頂表面和底表面，且該頂表面上形成有電性線路與覆蓋該電性線路的防銲層，該基板周緣並形成有凹部；至少一半導體晶片，係以覆晶方式電性連接該封裝基板之頂表面；以及底充材料，係形成於該封裝基板與該等半導體晶片之間。

本發明復提供一種封裝基板板片結構，係包括：複數陣列排列之封裝基板；以及連結部，係用以連結各該封裝基板，且該連結部於任二相鄰之該封裝基板間之部位定義有切割線，並於各該切割線處形成有凹部。

本發明復提供一種封裝基板，係具有相對之頂表面和底表面，且該頂表面之周緣具有凹部，並於該封裝基板之 頂表面上形成有電性線路。

本發明又提供一種半導體封裝件之製法，係包括：提供一前述之封裝基板板片結構，將複數半導體晶片覆晶接合該封裝基板上；於各該半導體晶片與封裝基板之間形成底充材料；以及沿該切割線切割該板片，以分割成複數半導體封裝件。

前述之半導體封裝件之製法中，該板片之一表面上復形成有防銲層，且該防銲層沿該板片之切割線開設有防銲層凹槽，以由該防銲層凹槽做為該凹部。

前述之半導體封裝件之製法中，形成該凹部之方式係為機械切割、雷射剝離或化學蝕刻。另外，該底充材料係藉由點膠方式充填入該半導體晶片與封裝基板間。此外，形成該底充材料之材質係環氧樹脂或摻雜有填充料之環氧樹脂。

前述之半導體封裝件之製法中，各該半導體封裝件係包括一該半導體晶片或複數該半導體晶片，且複數該半導體晶片時，該凹部復延伸至相鄰二該半導體晶片之間。

前述之半導體封裝件及其製法，該封裝基板之頂表面形成有複數供電性連接該半導體晶片上之凸塊的第一電性接觸墊，而該封裝基板之底表面具有複數第二電性接觸墊，且該等第二電性接觸墊上具有銲球。此外，該封裝基板具有複數導電孔，且該等導電孔電性連接該頂表面及該底表面。

依上所述，本發明係在板片上之切割處形成凹部，使得底充材料的溢流部分導入至該凹部中，而藉由該凹部吸 收部分溢流的底充材料，避免該底充材料不當溢流，且本發明因此可縮減半導體晶片與半導體晶片之間的距離，進而更加提升封裝基板的使用率，本發明更無習知技術需針對不同的封裝基板或半導體晶片來設計之限制。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「頂」、「底」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第一實施例

以下將配合第2A至2F圖以詳細說明本發明之半導體封裝件及其製法的第一實施例。

如第2A圖所示，係為本發明之半導體封裝件之俯視圖，其係提供一具有複數封裝基板20之板片20’，於圖 中顯示於任二相鄰之該封裝基板20間定義有切割線T(如虛線所示)，其中，該切割線T可呈現直線狀、折線狀、曲折線狀或曲線狀。

復請參閱第2B圖，係延續自第2A圖，且為沿著第2A圖的剖面線2-2之剖面示意圖，該板片20’係利用連結部21連接各該封裝基板20，且該連結部21於圖中顯示於任二相鄰之該封裝基板20間之部位定義有該切割線T，該封裝基板20具有相對之頂表面202與底表面204，該封裝基板20之頂表面202與底表面204係分別形成有複數第一電性接觸墊22a與第二電性接觸墊22b，且利用機械切割、雷射剝離(Laser Ablation)或化學蝕刻之方式於該板片20’之切割線T處形成有凹部23，但形成該凹部23之方式不以此為限，且該凹部23之寬度小於、大於或等於該切割線T之寬度(未圖示)。此外，該凹部23的剖面形狀係為正方形、長方形、矩形或半圓弧形(未圖示)，但不以此為限。此外，該封裝基板20具有複數導電孔(未圖示)，且該等導電孔電性連接該頂表面202及該底表面204，而該封裝基板20之材質係為壓合(laminate)基板、Bismaleimide Triazine(BT)聚合而成之基板、或含Ajinomoto build-up film(ABF)之基板。

如第2C圖所示，係接續自第2B圖之製程，於各該封裝基板20上覆晶電性連接半導體晶片26，且於該半導體晶片26上形成有凸塊24，以供電性連接該等第一電性接觸墊22a。

如第2D圖所示，係接續自第2C圖之製程，於各該封裝基板20上藉點膠之方式形成材質如含環氧樹脂或含環氧樹脂混合填充材(Filler)之底充材料28，且使該底充材料28充填入該半導體晶片26與封裝基板20間，而該底充材料28之溢流部分順著該凹部23邊緣流入該凹部23中，即該凹部23可吸收部分溢流的底充材料28，因此，該底充材料28不會不當溢膠至四周，而影響整體半導體封裝製程，另外，該凹部23之深度係大於或等於該填充材顆粒尺寸最大值的2倍，且該填充材係為二氧化矽(SiO₂ )或三氧化二鋁(Al₂ O₃ )顆粒。

如第2E圖所示，係接續自第2D圖之製程，可依據半導體封裝上之製程需求，沿著該切割線T進行切單步驟，以分割成複數具有一該半導體晶片26的封裝件，並於該封裝基板20之底表面204之第二電性接觸墊22b上接置銲球24’；或者，如第2F圖所示地分割成複數具有複數該半導體晶片26的封裝件之態樣，且各該半導體晶片26之間係間隔有該凹部23；或者，如第2F’與2F”圖所示，該等半導體晶片26的封裝件間不設有該凹部23。另外，在第2F’圖中，該等半導體晶片26的封裝件間之底充材料28可為相互分離而未連接；或該等半導體晶片26的封裝件間之底充材料28亦可相互連接，如第2F”圖所示，其可依半導體封裝上之製程需求進行配置。

或者，於另一實施方法中，如第2D’與2E’圖所示，亦可於該封裝基板20上模壓(molding)形成封裝膠體29， 以包覆該半導體晶片26與該底充材料28，使得該半導體晶片26與該底充材料28不與外部環境接觸，再沿著該切割線T切割該板片20’。

第二實施例

第3A至3G圖係為本發明半導體封裝件及其製法之第二實施例之剖面示意圖。

如第3A圖所示，提供一具有複數封裝基板30之板片30’，並利用連結部31連接各該封裝基板30，且該連結部31於圖中顯示任二相鄰之該封裝基板30間之部位定義有切割線T(如虛線所示)，其中，該封裝基板30之頂表面302與底表面304上分別形成有複數第一電性接觸墊32a與第二電性接觸墊32b，且於該封裝基板30之頂表面302與該等第一電性接觸墊32a上復形成有防銲層35，並外露部分該第一電性接觸墊32a，而且該封裝基板30之頂表面302上復可形成有電性線路(未圖示)。此外，該封裝基板30具有複數導電孔(未圖示)，且該等導電孔電性連接該頂表面302及該底表面304。

如第3B圖所示，係接續自第3A圖之製程，於該防銲層35上以機械切割、雷射剝離或化學蝕刻之方式沿該板片30’之切割線T開設有防銲層凹槽352，以由該防銲層凹槽352做為凹部33，其中，該凹部33的剖面形狀係為正方形、長方形、矩形或半圓弧形(未圖示)，但不以此為限，且該凹部33之寬度係大於該切割線T之寬度(未圖示)。

如第3C圖所示，係接續自第3B圖之製程，於各該封 裝基板30上覆晶電性連接接置半導體晶片36，且於該半導體晶片36上形成有凸塊34，以供電性連接該等第一電性接觸墊32a。

如第3D圖所示，係接續自第3C圖之製程，如同第2D圖地於該封裝基板30上藉由點膠之方式形成底充材料38，且使該底充材料38充填入該半導體晶片36與封裝基板30間，而該底充材料38之溢流部分順著該凹部33邊緣流入該凹部33中，以吸收部分溢流的該底充材料38。

要補充說明的是，可使該半導體晶片36非置中地設置於封裝基板30上，例如稍微偏向右邊設置，使左邊露出較大的空間，以方便供點膠裝置從各該半導體晶片36的左側進行該底充材料38的填入步驟，惟此係本發明所屬技術領域之通常知識者依據本說明書而能瞭解者，故不在此加以贅述與圖示。

如第3E圖所示，係接續自第3D圖之製程，切割成複數具有一該半導體晶片36的半導體封裝件，但亦可如第3F圖所示地分割成複數具有複數該半導體晶片36的半導體封裝件，且各該半導體晶片36之間係間隔有該凹部33，該凹部33的深度等於該防銲層35之厚度，而不以圖示者為限。並可於該封裝基板30之底表面304之第二電性接觸墊32b上接置銲球34’。

或者，於另一實施方法中，如第3E’圖所示，亦可使該凹部33之深度小於防銲層35之厚度；或如第3E”圖所示，使該凹部33之深度大於防銲層35之厚度。

或者，於另一實施方法中，如第3F’圖所示，亦可使各該半導體晶片36的半導體封裝件間之凹部33之深度小於防銲層35之厚度；或如第3F”圖所示，使該凹部33之深度大於防銲層35之厚度，而開設的凹部33可吸收部分溢流的該底充材料38。

如第3G圖所示，係參照第3F圖之製程，切割成複數具有複數該半導體晶片36的半導體封裝件，例如兩個半導體封裝件，且各該半導體晶片36之側邊有該凹部33，其中，各該半導體晶片36之間係未設有該凹部33，且於各該半導體晶片36的半導體封裝件之側邊之凹部33的深度等於該防銲層35之厚度。

或者，於另一實施方法中，如第3G’圖所示，亦可使各該半導體晶片36的半導體封裝件之側邊之凹部33之深度小於防銲層35之厚度；或如第3G”圖所示，使該凹部33之深度大於防銲層35之厚度，而與第3F圖相異之處為兩相鄰之半導體晶片36中未有凹部，但在各該半導體晶片36的半導體封裝件之側邊有凹部33，其可吸收部分溢流的該底充材料38。

因此，根據上述製程，本發明藉由形成凹部之方式，使得該凹槽可吸收該底充材料溢流的部分，避免底充材料不當溢流之問題，而進一步可縮短各該半導體晶片之間的設置間距，以提升封裝基板的使用率。另外，該凹部係為外露該封裝基板或者未外露該封裝基板，但不以此為限，並藉由該凹部以吸收該底充材料溢流的部分。

更詳之，利用該切割線T於該凹槽內進行準確校對的切割，進而避免於切割時，所造成半導體封裝件結構上的破壞或尺寸上的誤差。

本發明復提供一種封裝基板板片結構如第2A與2B圖，係包括複數陣列排列之封裝基板20，並利用連結部21連接各該封裝基板20，且該連結部21於任二相鄰之該封裝基板20間之部位定義有切割線T，並於各該切割線T處形成有凹部23。

本發明復提供一種半導體封裝件，於封裝基板20具有頂表面202與底表面204，且該頂表面202上形成有電性線路，並於該頂表面202周緣形成有凹部23，且於該封裝基板20之頂表面202上覆晶方式電性連接有至少一半導體晶片26，且該凹部23之剖面形狀係為正方形、長方形、矩形或半圓弧形，以及於該封裝基板20與半導體晶片26之間及該凹部23中形成有材質例如為含環氧樹脂或含環氧樹脂混合填充材的底充材料28。此外，該半導體封裝件可具有複數該半導體晶片26，且各該半導體晶片26之間係間隔有該凹部23。

根據前述之半導體封裝件，該封裝基板20具有相對之頂表面202和底表面204，且該封裝基板之頂表面202周緣具有凹部23，而在該封裝基板20之頂表面202形成複數第一電性接觸墊22a，並在該封裝基板20之頂表面202覆晶電性連接半導體晶片26，且於該封裝基板20之頂表面202形成有凸塊24之複數該半導體晶片26。更詳之， 該封裝基板20之底表面204之複數第二電性接觸墊22b上可接置銲球24’，以與外界電性連接。另外，該封裝基板20係為壓合(laminate)基板、Bismaleimide Triazine(BT)聚合而成之基板、或含Ajinomoto build up film(ABF)之基板。此外，該封裝基板20具有複數導電孔(未圖示)且該等導電孔電性連接該頂表面202及該底表面204。以及底充材料28，係形成於該封裝基板20與該半導體晶片26之間。

本發明復提供一種封裝基板，係具有相對之頂表面202和底表面204，且該頂表面202之周緣具有凹部23，並於該封裝基板20之頂表面202上形成有電性線路。

根據前述之封裝基板，於該封裝基板30之頂表面302上形成有防銲層35，該防銲層35具有防銲層凹槽352，以由該防銲層凹槽352做為該凹部33。

本發明復提供另一種半導體封裝件，係包括：封裝基板30，係具有相對之頂表面302和底表面304，且該頂表面302上形成有電性線路與覆蓋該電性線路的防銲層35，且該封裝基板30周緣形成有外露該頂表面302之凹部33；至少一半導體晶片36係以覆晶方式電性連接於該封裝基板30之頂表面302上之電性線路，並形成底充材料38於該封裝基板30與該等半導體晶片36之間。

又，該防銲層35沿該板片30’之切割線T開設有防銲層凹槽352，以由該防銲層凹槽352做為該凹部33，而該凹部33的剖面形狀係為正方形、長方形、矩形或半圓弧 形，又於該封裝基板之頂表面302上形成複數第一電性接觸墊32a，並在該封裝基板30之頂表面302覆晶電性連接半導體晶片36，且於該封裝基板30之頂表面302形成有凸塊34之複數該半導體晶片36。更詳之，該封裝基板30之底表面304之複數第二電性接觸墊32b上可接置銲球34’，以與外界電性連接。

此外，於該半導體晶片36與封裝基板30之間及該凹部33中形成有底充材料38，且該底充材料38之材質係為環氧樹脂或環氧樹脂混合填充材，而該填充材係二氧化矽(SiO₂ )或三氧化二鋁(Al₂ O₃ )顆粒。又該封裝基板30具有複數導電孔(未圖示)且該等導電孔電性連接該頂表面302及該底表面304。更詳之，該凹部之寛度小於、大於或等於切割刀的寛度，而且該凹部33之深度小於、大於或等於防銲層之厚度。

綜上所述，本發明之半導體封裝件及其製法，主要係以形成凹部於封裝基板周緣之方式，使得底充材料之溢流部分流入凹部中，即由該凹部來吸收部分溢流的底充材料，以避免半導體晶片與半導體晶片之間因不當溢膠問題產生不良的影響，所以本發明可有效地解決底充材料的不當溢流問題，進而提升產品之可靠度，且由於該底充材料不會不當溢流至四周，故可縮減半導體晶片之間的間距，進而可節省封裝基板的面積，並增加封裝基板的使用率。

上述該等實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背 本發明之精神及範疇下，對上述該等實施態樣進行修飾與改變。此外，在上述該等實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

10、20、30‧‧‧封裝基板

102、202、302‧‧‧頂表面

102a‧‧‧底充材料分佈區

12‧‧‧底充材料

204、304‧‧‧底表面

20’、30’‧‧‧板片

21、31‧‧‧連結部

22a、32a‧‧‧第一電性接觸墊

22b、32b‧‧‧第二電性接觸墊

23、33‧‧‧凹部

24、34‧‧‧凸塊

24’、34’‧‧‧銲球

26、36‧‧‧半導體晶片

28、38‧‧‧底充材料

29‧‧‧封裝膠體

35‧‧‧防銲層

352‧‧‧防銲層凹槽

T‧‧‧切割線

第1圖係顯示習知第7927925及8018073號美國專利之改善底充材料不當溢流之方式之剖面示意圖；第2A至2F圖係為本發明之半導體封裝件及其製法之第一實施例之剖面示意圖，其中，第2A圖係俯視圖，第2D’與2E’圖分別係為第2D與2E圖之另一實施方法，第2F’與2F”圖係為第2F圖之其他實施態樣；以及第3A至3G圖係為本發明之半導體封裝件及其製法之第二實施例之剖面示意圖，第3E’與3E”圖係為第3E圖之其他實施態樣，第3F’與3F”圖係為第3F圖之其他實施態樣，第3F’與3F”圖係為第3F圖之其他實施態樣，第3G’與3G”圖係為第3G圖之其他實施態樣。

20‧‧‧封裝基板

202‧‧‧頂表面

204‧‧‧底表面

22a‧‧‧第一電性接觸墊

22b‧‧‧第二電性接觸墊

23‧‧‧凹部

24‧‧‧凸塊

24’‧‧‧銲球

26‧‧‧半導體晶片

28‧‧‧底充材料

Claims (15)

1. 一種半導體封裝件，係包括：一封裝基板，係具有相對之頂表面和底表面，且該頂表面上形成有電性線路，並於該頂表面周緣形成有凹部；至少一半導體晶片，係以覆晶方式電性連接該封裝基板之頂表面；以及底充材料，係形成於該封裝基板與該半導體晶片之間。
2. 一種半導體封裝件，係包括：一封裝基板，係具有相對之頂表面和底表面，且該頂表面上形成有電性線路與覆蓋該電性線路的防銲層，該封裝基板周緣並形成有凹部；至少一半導體晶片，係以覆晶方式電性連接該封裝基板頂表面；以及底充材料，係形成於該封裝基板與該半導體晶片之間。
3. 如申請專利範圍第1或2項所述之半導體封裝件，其中，部分該底充材料係形成在該凹部中。
4. 如申請專利範圍第1或2項所述之半導體封裝件，其中，形成該底充材料之材質係環氧樹脂或摻雜有填充料之環氧樹脂。
5. 如申請專利範圍第4項所述之半導體封裝件，其中，該凹部之深度係大於或等於該填充材顆粒尺寸最大值 之兩倍。
6. 如申請專利範圍第1或2項所述之半導體封裝件，其中，該封裝基板之頂表面係具有複數第一電性接觸墊，且該半導體晶片與該第一電性接觸墊之間係具有凸塊。
7. 一種封裝基板板片結構，係包括：複數陣列排列之封裝基板；以及連結部，係用以連結各該封裝基板，且該連結部於任二相鄰之該封裝基板間之部位定義有切割線，並於各該切割線處形成有凹部。
8. 如申請專利範圍第7項所述之封裝基板板片結構，其中，於各該封裝基板上形成有防銲層，該防銲層具有防銲層凹槽，以由該防銲層凹槽做為該凹部。
9. 一種封裝基板，係具有相對之頂表面和底表面，且該頂表面之周緣具有凹部，並於該封裝基板之頂表面上形成有電性線路。
10. 如申請專利範圍第9項所述之封裝基板，其中，於該封裝基板之頂表面上形成有防銲層，該防銲層具有防銲層凹槽，以由該防銲層凹槽做為該凹部。
11. 一種半導體封裝件之製法，係包括：提供一如申請專利範圍第7項所述之封裝基板板片結構，將複數半導體晶片覆晶接合至該封裝基板上；於各該半導體晶片與該封裝基板之間形成底充材料；以及 沿該凹部切割該板片，以分割成複數半導體封裝件。
12. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，部分該底充材料係形成在該凹部中。
13. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，形成該凹部之方式係為機械切割、雷射剝離(Laser Ablation)或化學蝕刻。
14. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該凹部之寛度係大於、小於或等於用以切割該板片的切割刀的寛度。
15. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該板片之頂表面上具有防銲層，且該防銲層沿著該板片之切割線開設有防銲層凹槽，以由該防銲層凹槽做為該凹部。