[go: up one dir, main page]

TWI458101B - 非揮發性半導體裝置 - Google Patents

非揮發性半導體裝置 Download PDF

Info

Publication number
TWI458101B
TWI458101B TW97123955A TW97123955A TWI458101B TW I458101 B TWI458101 B TW I458101B TW 97123955 A TW97123955 A TW 97123955A TW 97123955 A TW97123955 A TW 97123955A TW I458101 B TWI458101 B TW I458101B
Authority
TW
Taiwan
Prior art keywords
insulating film
gate electrode
memory cell
charge storage
storage layer
Prior art date
Application number
TW97123955A
Other languages
English (en)
Other versions
TW200917497A (en
Inventor
Kenichi Akita
Daisuke Okada
Keisuke Kuwahara
Yasufumi Morimoto
Yasuhiro Shimamoto
Kan Yasui
Tsuyoshi Arigane
Tetsuya Ishimaru
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW200917497A publication Critical patent/TW200917497A/zh
Application granted granted Critical
Publication of TWI458101B publication Critical patent/TWI458101B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

非揮發性半導體裝置
本發明係關於一種半導體裝置及其製造技術，尤其係關於一種適用於如下之半導體裝置之有效技術，該半導體裝置具有將氮化膜設為電荷蓄積層之MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮氧化物半導體)記憶體單元或NROM(Nitride Read－Only Memory，氮化物唯讀記憶體)記憶體單元。
將非揮發性記憶體單元與邏輯用半導體裝置混合搭載於同一矽基板上，藉此可實現高功能之半導體裝置。該等半導體裝置作為裝入型微電腦而廣泛應用於產業用機械、家電產品、汽車搭載裝置等。一般而言，將該微電腦所需之程式儲存於混合搭載之非揮發性記憶體中，隨時讀出以供使用。
於目前已實用化之非揮發性記憶體單元中，使用有臨限值電壓隨著電荷之蓄積而變化之記憶用場效型電晶體。記憶用場效型電晶體之電荷保持方式有：浮動閘極方式(例如參照專利文獻1)，其將電荷蓄積於電性孤立之導電體中；以及MONOS方式(例如參照專利文獻2)，其將電荷蓄積於如氮化矽膜之具有蓄積電荷之性質之絕緣體中。
浮動閘極方式之電荷保持特性良好，因此廣泛應用於面向行動電話之程式儲存用快閃記憶體或資料儲存用大容量快閃記憶體等。然而，隨著微細化之發展，難以確保浮動 閘極之電位控制所需之容量結合比，記憶體單元構造變得複雜。又，為了抑制保持電荷之洩漏，必需將包圍浮動閘極之氧化膜之厚度設為8 nm以上，故而已接近以高速化、高積體化為目的之微細化之極限。由於電荷蓄積於導電體，故而浮動閘極周圍之氧化膜上只要有一處成為洩漏路徑之缺陷，則電荷保持壽命將極端下降。
另一方面，MONOS方式之電荷保持特性一般差於浮動閘極方式之電荷保持特性，臨限值電壓有以時間之對數逐步下降之傾向。因此，儘管該方式自先前已為人所知，但停留於僅可實用於一部分之產品。然而，由於該方式係將電荷蓄積於絕緣體之離散性記憶方式，因此具有如下優點，即，即使存在若干洩漏路徑，亦不會丟失所有保持電荷，對包圍絕緣體之氧化膜之缺陷具有高抗衡力。因此，上述MONOS方式亦可應用於8 nm以下之薄氧化膜以順應微細化之要求；不會因產生概率低之缺陷而造成保持壽命急遽下降，故而容易估計其可靠性；記憶體單元之構造簡單且容易與邏輯電路部分混合搭載，因此，近年來隨著微細化之發展，上述MONOS方式再次受到關注。
MONOS方式之記憶體單元中，最簡單之構造係NROM構造(例如參照專利文獻3、專利文獻4)。該NROM構造係將場效型電晶體之閘極絕緣膜置換成氧化膜/氮化膜/氧化膜之ONO膜之構造，使用CHE(Channel Hot Electron，通道熱電子)方式來進行寫入，使用利用有帶間穿隧之BTBT(Band－To－Band Tunneling，能帶對能帶穿隧)方式來進行刪 除。由於形成該NROM構造之製程簡單，故適合於微細化或與邏輯電路部之混合搭載。
另外，作為適合於與邏輯用電路部之混合搭載之記憶體單元，可列舉包含選擇用場效型電晶體與儲存用場效型電晶體之分離閘極型記憶體單元。該記憶體單元中可採用注入效率佳之SSI(Source Side Injection，源極側注入)方式，因此，可快速地寫入且可減小電源部之面積，而且由於可由元件面積小之低壓系之電晶體來構成選擇該記憶體單元之電晶體以及與其連接之電晶體，因此可減小周邊電路之面積，故而適合於混合搭載之用途。
尤其作為適合於微細化之分離閘極型記憶體單元，有利用自我對準而於側牆形成單方之場效型電晶體之構造的記憶體單元(例如參照專利文獻1)。於該情形時，無需光微影之位置對準容限，並且由自我對準而形成之場效型電晶體之閘極長度可為光微影之最小析像尺寸以下，因此，與由各個光罩而形成選擇用場效型電晶體及記憶用場效型電晶體之先前之記憶體單元相比，可實現更微細之記憶體單元。
[專利文獻1]日本專利特開平5－121700號公報[專利文獻2]日本專利特開平5－48113號公報[專利文獻3]USP5768192號[專利文獻4]日本專利特開2004－186452號公報
為了提高分離閘極型記憶體單元之覆寫(寫入/刪除)耐久性以及資料保持特性等，本發明者等研討了記憶體單元之構造。然而，關於分離閘極型記憶體單元之覆寫耐久性，存在以下說明之各種技術問題。
於寫入狀態下高溫保持分離閘極型記憶體單元時，存在記憶體單元之臨限值電壓隨著保持時間之經過而逐漸減小之問題。
圖44表示以SSI方式進行寫入，以BTBT方式進行刪除，覆寫1萬次之後，於寫入狀態下之記憶體單元之高溫保持特性的一例。圖44之圖表之橫軸表示覆寫1萬次之後，記憶體單元處於寫入狀態下之經過時間，圖44之圖表之縱軸表示記憶體單元之臨限值電壓之變動量。記憶體單元之寫入及刪除條件與下述圖4所記載之條件相同。於該寫入及刪除條件下進行驗證，將寫入判定設定為4 V，刪除判定設定為－1.8 V，進行1萬次覆寫，測定寫入狀態下進行高溫保持時之臨限值電壓。臨限值電壓之變動於高溫保持之情形時最差，若臨限值電壓為判定基準以下，則無法正確地判定"0"、"1"。
如圖44所示，記憶體單元之臨限值電壓隨著高溫保持之經過時間而逐漸減小。造成此種臨限值電壓之變動之原因並不單一，例如可列舉以下原因：局部存在於電荷蓄積層中之電子與電洞於橫方向上移動而消失；電荷蓄積層之界面態恢復；矽基板中之電子脫離電荷蓄積層。
圖45中，以與向儲存閘電極施加0 V之保持電壓並保持1 小時後之臨限值電壓之變動量之相對比，來表示向儲存閘電極施加各種保持電壓並高溫保持1小時後之臨限值電壓的變動量。藉由施加於儲存閘電極之保持電壓而受到加速之成分係上述脫離之成分。如圖45所示，保持電壓為＋3 V時，臨限值電壓之變動量之相對值最小，該相對值之約93%係未藉由保持電壓而受到加速之成分，即，脫離成分以外之成分。因此，可認為：當保持電壓為0 V時，臨限值電壓之變動量之約90%以上係局部存在於電荷蓄積層中之電子與電洞在橫方向上移動而消失之成分。
進而，當於刪除狀態下對分離閘極型記憶體單元進行室溫保持時，存在記憶體單元之臨限值電壓隨著保持時間之流逝而逐漸增大之問題。
圖46表示以SSI方式進行寫入並以BTBT方式進行刪除，覆寫1萬次後，刪除狀態下之記憶體單元之室溫保持特性之一例。圖46之圖表中之橫軸，表示覆寫1萬次後將記憶體單元設為刪除狀態，該刪除狀態下之經過時間；圖46之圖表中之縱軸表示記憶體單元之臨限值電壓之變動量。記憶體單元之寫入及刪除條件與下述之圖4所述的條件相同。於該寫入及刪除條件下進行驗證，將寫入判定設定為4 V，將刪除判定設定為－1.8 V，進行1萬次覆寫之後，測定於刪除狀態下進行室溫保持時之臨限值電壓。
如圖46所示，記憶體單元之臨限值電壓隨著室溫保持之經過時間而逐漸增加。可認為造成此種臨限值電壓變動之原因之一在於：經由因覆寫而產生之矽基板側之氧化膜之 缺陷，存在於矽基板中之電子注入至電荷蓄積層，所注入之電子與電洞於電荷蓄積層中結合。若與矽基板之主表面垂直之方向上之電場猛烈加速，則容易注入電子，從而電子容易與電洞結合。
本發明之目的在於，提供一種可提高於絕緣體中蓄積電荷之非揮發性記憶體之資料保持特性的技術。
本發明之上述及其他目的與新穎特徵，根據本說明書之記述以及隨附圖式而變得明確。
如下所述，簡單地說明本申請案中所揭示之發明中之代表性內容的概要。
本發明之非揮發性半導體裝置具有場效型電晶體，該場效型電晶體包含積層構造之絕緣膜、閘電極以及源極區域，上述積層構造之絕緣膜係於半導體基板之主表面上自下層依序形成下層絕緣膜、具有蓄積電荷之功能之電荷蓄積層以及上層絕緣膜，上述閘電極形成於絕緣膜之上，上述源極區域形成於閘電極之單側側面之下之半導體基板上，且電荷蓄積層與源極區域之重疊量不足40 nm。
本發明之非揮發性半導體裝置之製造方法，係具有帶電荷保持功能之場效型電晶體之非揮發性半導體裝置的製造方法，其包含：於半導體基板之主表面上自下層依序形成下層絕緣膜、具有蓄積電荷之功能之電荷蓄積層以及上層絕緣膜的步驟；於上層絕緣膜上形成閘電極之步驟；自閘電極之側面以特定量蝕刻電荷蓄積層之步驟；將閘電極作 為遮罩而將雜質離子注入至半導體基板，於閘電極之單側側面之下的半導體基板上形成雜質區域的步驟；以及藉由對半導體基板實施熱處理而使雜質區域活性化，形成源極區域之步驟，且電荷蓄積層與源極區域之重疊量不足40 nm。
本發明之非揮發性半導體裝置之製造方法，係具有帶電荷保持功能之場效型電晶體之非揮發性半導體裝置的製造方法，其包含：於半導體基板之主表面上自下層依序形成下層絕緣膜、具有蓄積電荷之功能之電荷蓄積層以及上層絕緣膜之步驟；於上層絕緣膜之上形成閘電極之步驟；於閘電極之側壁上形成側牆之步驟；將閘電極及側牆作為遮罩而將雜質離子注入至半導體基板，於閘電極之單側側面之下的半導體基板上形成雜質區域的步驟；以及藉由對半導體基板實施熱處理而使雜質區域活性化，形成源極區域之步驟，且電荷蓄積層與源極區域之重疊量不足40 nm。
如下所述，簡單地說明藉由本申請案所揭示之發明中之代表性者獲得的效果。
於以MONOS型非揮發性記憶體為代表之使用電荷蓄積膜之非揮發性記憶體中，於寫入狀態下進行高溫保持時之臨限值電壓之變動量變小，又，於刪除狀態下進行室溫保持時之臨限值電壓之變動量變小，從而可提高資料保持特性。
於本實施形態中，為便於理解且有此必要時，分割成多個部分或多個實施方式而進行說明，除特別明確說明之情形外，所分割之多個部分或多個實施形態並非互無關係者，而是存在一方為他方之一部分或全部之變形例、詳細說明、補充說明等之關係。
又，於本實施方式中，當涉及要素之數量等(包括個數、數值、量、範圍等)時，除特別明確說明之情形以及原理上明確限定於特定數量之情形等之外，並不限定於該特定之數量，可為該特定數量以上亦可為該特定數量以下。進而，於本實施形態中，除特別明確說明之情形以及原理上明確為必需之情形等之外，其構成要素(亦包含要素步驟等)當然並非必不可少。同樣地，於本實施形態中，除特別明確說明之情形以及原理上明確並非如此之情形之外，當涉及構成要素等之形狀、位置關係等時，包含實質上與其形狀等近似或類似者等。此亦同樣地適用於上述數值以及範圍。
又，於本實施形態中，將代表場效電晶體之MIS．FET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)縮寫為MIS，將n通道型MIS.FET縮寫為nMIS。再者，MOSFET(Metal Oxide Semiconductor FET，金氧半場效電晶體)係由氧化矽(SiO2 等)膜形成閘極絕緣膜之構造之場效電晶體，其於概念上從屬於上述MIS之概念。又，本實施形態中所記載之MONOS型記憶體單元當然亦於概念上從屬於上述MIS之概 念。又，於本實施形態中，當涉及氮化矽、氮化矽素或silicon nitride時，當然包括Si3 N4 ，但除此之外還包含矽之氮化物中類似組成之絕緣膜。又，於本實施形態中，當涉及晶圓時，以Si(Silicon)單結晶晶圓為主，但除此之外還指SOI(Silicon On Insulator，絕緣層上覆矽)晶圓、用以於該SOI之上形成積體電路之絕緣膜基板等。上述晶圓之形狀不僅可為圓形或大致圓形，亦可為正方形、長方形等。
又，於用以說明本實施形態之所有圖中，原則上對具有相同功能之部分標記相同之符號，並省略其重複之說明。以下，依據圖式來詳細地說明本發明之實施形態。
(實施形態1)
使用圖1~圖3來說明本實施形態1之分離閘極型MONOS記憶體單元之構造的一例。圖1係使用有分離閘極型MONOS記憶體單元之陣列構成圖，圖2係表示分離閘極型MONOS記憶體單元之平面布局圖，圖3係沿著與儲存閘電極交叉之方向切斷通道而獲得之記憶體單元之要部剖面圖。
如圖1及圖2所示，字元線有2種，即儲存用nMIS(Qnm)之儲存閘電極MG用之字元線MG1、MG2，與選擇用nMIS(Qnc)之選擇閘電極CG用之字元線CG1、CG2、CG3、CG4，該等字元線平行地延伸於第1方向。源極線SL1、SL2與字元線平行地延伸於第1方向，與各記憶體單元之儲存閘電極MG相鄰接，且連接於與相對向之記憶體單元共有之源極區域。又，位元線BL1、BL2延伸於與在 第1方向上延伸之字元線相交叉之方向即第2方向，且連接於與各記憶體單元之選擇閘電極CG相鄰接之汲極區域。單位記憶體單元MC與圖2中由虛線所包圍之區域接觸，且藉由元件分離部SGI而與相鄰接之記憶體單元電性絕緣。
如圖3所示，半導體基板1例如由p型之單結晶矽所形成，於其主表面(元件形成面)之活性區域中，配置有本實施形態1之記憶體單元MC1之選擇用nMIS(Qnc)與儲存用nMIS(Qnm)。該記憶體單元MC1之汲極區域Drm及源極區域Srm例如具有n－ 型半導體區域2ad、2as與n＋ 型半導體區域2b，該n－ 型半導體區域2ad、2as之濃度相對較低，該n＋ 型半導體區域2b之濃度相對較高且其雜質濃度高於n－ 型半導體區域2ad、2as(LDD(Lightly Doped Drain，輕微摻雜之汲極)構造)。n－ 型半導體區域2ad、2as配置於記憶體單元MC1之通道區域側，n＋ 型半導體區域2b配置於自記憶體單元MC1之通道區域側離開n－ 型半導體區域2ad、2as之距離之位置。
於該汲極區域Drm與源極區域Srm之間之半導體基板1之主表面上，上述選擇用nMIS(Qnc)之選擇閘電極CG、與上述儲存用nMIS(Qnm)之儲存閘電極MG相鄰接而延伸，於該延伸方向上，複數個記憶體單元MC1介隔形成於半導體基板1之元件分離部SGI而鄰接。選擇閘電極CG配置於半導體基板1之主表面上之第1區域，儲存閘電極MG配置於半導體基板1之主表面上與第1區域不同之第2區域。選擇閘電極CG例如由n型多結晶矽膜所形成，其雜質濃度例如 為2×1020 cm－3 左右，其閘極長度例如為100~200 nm左右。儲存閘電極MG例如由n型多結晶矽膜所形成，其雜質濃度例如為2×1020 cm－3 左右，其閘極長度例如為50~150 nm左右。
於選擇閘電極CG、儲存閘電極MG、以及構成源極區域Srm及汲極區域Drm之一部分之n＋ 型半導體區域2b之上表面，例如形成有如矽化鈷、矽化鎳、矽化鈦等之矽化物層3。於MONOS型記憶體單元中，必需向選擇閘電極CG及儲存閘電極MG之雙方供給電位，其動作速度很大程度上取決於選擇閘電極CG及儲存閘電極MG之電阻值。因此，較理想的是，藉由形成矽化物層3而實現選擇閘電極CG及儲存閘電極MG之低電阻化。矽化物層3之厚度例如為20 nm左右。
於選擇閘電極CG與半導體基板1之主表面之間，設置有例如由厚度為1~5 nm左右之薄氧化矽膜所形成之閘極絕緣膜4。因此，於元件分離部SGI上以及介隔有閘極絕緣膜4之半導體基板1之第1區域上，配置有選擇閘電極CG。於該閘極絕緣膜4之下方之半導體基板1的主表面上，例如導入硼而形成有p型半導體區域5。該半導體區域5係用以形成選擇用nMIS(Qnc)之通道之半導體區域，藉由該半導體區域5而將選擇用nMIS(Qnc)之臨限值電壓設定為特定值。
儲存閘電極MG設於選擇閘電極CG之側壁之單側，藉由積層有絕緣膜6b、電荷蓄積層CSL以及絕緣膜6t之電荷保持用絕緣膜(以下，記為絕緣膜6b、6t以及電荷蓄積層 CSL)，使選擇閘電極CG與儲存閘電極MG之間絕緣。又，於介隔有絕緣膜6b、6t以及電荷蓄積層CSL之半導體基板1之第2區域上，配置有儲存閘電極MG。再者，圖3中，將絕緣膜6b、6t以及電荷蓄積層CSL之標記表示為6b/CSL/6t。
電荷蓄積層CSL設為由絕緣膜6b、6t夾持其上下之狀態，該電荷蓄積層CSL例如由氮化矽膜形成，其厚度例如為5~20 nm左右。氮化矽膜係於膜中具有離散性之陷阱能階，且具備於該陷阱能階中蓄積電荷之功能之絕緣膜。絕緣膜6b、6t例如由氧化矽膜等形成，絕緣膜6b之厚度例如為1~10 nm左右，絕緣膜6t之厚度例如為5~15 nm左右。絕緣膜6b、6t亦可由包含氮之氧化矽膜形成。
進而，插入於儲存閘電極MG與半導體基板1之間之電荷蓄積層CSL，形成為短於儲存閘電極MG之閘極長度或絕緣膜6t、6b之長度，並且將電荷蓄積層CSL與源極區域Srm之重疊量控制為特定值。本實施形態1中所說明之記憶體單元MC1之特徵在於，使插入於儲存閘電極MG與半導體基板1之間之電荷蓄積層CSL之長度短於儲存閘電極MG之閘極長度或絕緣膜6t、6b之長度，將電荷蓄積層CSL與源極區域Srm之重疊量設為特定值。以下，使用圖7~圖9來詳細地說明包含該電荷蓄積層CSL之記憶體單元MC1之各主要部位的尺寸及覆寫(寫入/刪除)特性，使用圖10~圖23來詳細地說明包含該電荷蓄積層CSL之記憶體單元MC1之製造方法。
於上述絕緣膜6b之下方、p型半導體區域5與源極區域Srm之間之半導體基板1的主表面上，例如導入砷或磷而形成有n型半導體區域7。該半導體區域7係用以形成儲存用nMIS(Qnm)之通道之半導體區域，藉由該半導體區域7而將儲存用nMIS(Qnm)之臨限值電壓設定為特定值。於汲極區域Drm中，經由埋入於接觸孔CNT之插塞PLG而連接有於第2方向上延伸之第1層配線M1，該第2方向係與延伸於第1方向之儲存閘電極MG(或選擇閘電極CG)相交叉之方向。該配線M1構成各記憶體單元MC1之位元線BL1、BL2。
其次，使用圖4~圖6來說明本實施形態1之分離閘極型MONOS記憶體單元之寫入、刪除以及讀出之方法。
圖4表示寫入、刪除以及讀出時對記憶體單元MC1之各部位施加電壓之條件之一例。圖4中揭示有對上述記憶體單元MC1之汲極區域Drm施加之電壓Vd、對選擇閘電極CG施加之電壓Vcg、對儲存閘電極MG施加之電壓Vmg、對源極區域Srm施加之電壓Vs以及對半導體基板1施加之電壓Vsub。再者，圖4所示之電壓係施加條件之一例，並不限定於此，可根據需要而進行各種變更。又，於本實施形態1中，將向電荷蓄積層CSL注入電子定義為「寫入」，將注入電洞定義為「刪除」。
圖5係用以說明寫入方法之記憶體單元MC1之要部剖面圖。寫入方法可以採用稱作SSI方式之電子(熱電子)之源極側注入方式。例如向記憶體單元MC1之各部位施加圖4所 示之各電壓，將電子注入至記憶體單元MC1之電荷蓄積層CSL中。電子於兩個閘電極(儲存閘電極MG及選擇閘電極CG)之間之下方之通道區域(源極區域Srm與汲極區域Drm之間)產生，將電子局部地注入至儲存閘電極MG下之電荷蓄積層CSL之選擇用nMIS(Qnc)側之區域。所注入之電子離散性地被電荷蓄積層CSL之陷阱捕獲，其結果，儲存用nMIS(Qnm)之臨限值電壓上升。
圖6表示用以說明刪除方法之記憶體單元MC1之要部剖面圖。刪除方法可使用BTBT方式。例如向記憶體單元MC1之各部位施加上述圖4所示之各電壓，並對由於帶間穿遂現象而產生之電洞進行電場加速，藉此，將電洞注入至電荷蓄積層CSL而進行刪除。以此方式，降低儲存用nMIS(Qnm)之臨限值電壓。
於進行讀出時，例如將上述圖4之「Read」欄中所示之電壓施加於進行讀出之記憶體單元MC1的各部位。可將讀出時施加於儲存閘電極MG之電壓Vmg，設為寫入狀態下之儲存用nMIS(Qnm)之臨限值電壓與刪除狀態下之儲存用nMIS(Qnm)之臨限值電壓之間的值，測定流經汲極區域Drm之電流，並根據該電流之大小來判別寫入狀態與刪除狀態。
繼而，使用圖7~圖9來詳細地說明本實施形態1之分離閘極型MONOS記憶體單元MC1之各主要部位之尺寸及覆寫(寫入．刪除)特性。圖7係放大記憶體單元之一部分後之要部剖面圖，圖8係表示覆寫1萬次後之寫入狀態下之記憶體 單元之高溫保持特性的圖表，圖9係表示覆寫1萬次後之記憶體單元之室溫刪除特性之圖表。
本實施形態1之分離閘極型MONOS記憶體單元與先前之分離閘極型MONOS記憶體單元之不同點在於：將插入於儲存用nMIS(Qnm)之儲存閘電極MG與半導體基板1之間之電荷蓄積層CSL，形成得短於儲存閘電極MG之閘極長度或絕緣膜6t、6b之長度，並且將電荷蓄積層CSL與源極區域Srm之重疊量控制為特定值。可以認為，寫入狀態下之高溫保持時之臨限值電壓之變動的主要原因，係局部存在於電荷蓄積層CSL中之電子與電洞於橫方向上移動而消失，藉由減少由於反覆覆寫而產生之蓄積於源極區域Srm上之電荷蓄積層CSL中的電洞本身，可減小上述臨限值電壓之變動。因此，藉由形成較短之電荷蓄積層CSL，源極區域Srm與電荷蓄積層CSL之重疊量變短，從而可減小臨限值電壓之變動。
如圖7所示，於儲存用nMIS(Qnm)之儲存閘電極MG與半導體基板1之間，插入有絕緣膜6t、6b以及電荷蓄積層CSL。電荷蓄積層CSL與形成於半導體基板1之源極區域Srm重疊，但電荷蓄積層CSL形成得短於儲存閘電極MG之閘極長度(Lg)以及絕緣膜6t、6b。該重疊量(Lono)例如取決於電荷蓄積層CSL之蝕刻量(Let)、以及構成源極區域Srm之一部分之n－ 型半導體區域2as之濃度曲線等。然而，n－ 型半導體區域2as之形狀亦會影響資料保持特性以外之記憶體單元MC1之動作特性，故而難以僅為了確保資料保持 特性而設定n－ 型半導體區域2as之形成條件，因此，重疊量(Lono)主要受控於電荷蓄積層CSL之蝕刻量(Let)。
圖8表示覆寫1萬次之後，進而於寫入狀態下高溫保持1小時之情形時之記憶體單元之臨限值電壓的變動量、及電荷蓄積層與源極區域之重疊量之關係。1萬次覆寫係採用上述圖4所示之寫入條件及刪除條件。藉由電荷蓄積層之蝕刻量來調節電荷蓄積層與源極區域之重疊量。又，例如使用混酸OJ(HF：NH4 F：CH3 COOH＝2.1%：28.6%：23.6%)進行10秒鐘之處理，並使用合成染色劑(氟酸：硝酸＝1：200)進行5秒之處理之後蒸鍍鉑，由此獲得試料，使用SEM(Scanning Electron Microscope，掃描式電子顯微鏡)對該試料進行觀察，藉此，測定電荷蓄積層與源極區域之重疊量。
如圖8所示，當電荷蓄積層與源極區域之重疊量不足40 nm時，臨限值電壓之變動量隨著重疊量之減小而減小。可認為其原因在於：若重疊量變小，則向電荷蓄積層CSL注入之電洞之增加量逐漸減少，局部存在於電荷蓄積層CSL中之電子與電洞之橫方向的移動減少。再者，當電荷蓄積層與源極區域之重疊量為40 nm以上時，對於BTBT方式而言，電洞無法到達源極區域Srm上，故而臨限值電壓幾乎不會變動。
圖9表示覆寫1萬次之後於室溫狀態下，臨限值電壓達到刪除判定電壓(－1.8 V)為止之刪除時間、及電荷蓄積層與源極區域之重疊量之關係。1萬次之覆寫係採用上述圖4所 示之寫入條件及刪除條件，試料之製作方法及測定方法等與上述圖8之說明內容相同。
根據圖9可知：隨著電荷蓄積層與源極區域之重疊量變小，刪除時間延遲，若重疊量小於25 nm，則刪除時間急遽延長。
根據上述圖8所示之於寫入狀態下進行高溫保持時之記憶體單元之臨限值電壓之變動、以及上述圖9所示之覆寫1萬次之後之記憶體單元之室溫刪除時間，認為電荷蓄積層CSL與源極區域Srm之重疊量之適當範圍例如為不足40 nm(當然，根據條件之不同，並不限定於此範圍)。又，認為適於量產之範圍為10~30 nm，但以25 nm為中心值之範圍則最佳。例如，可以構成如下之記憶體單元MC1，其儲存閘電極MG之閘極長度(Lg)為80 nm，儲存閘電極MG與源極區域Srm之重疊量(Lso)為50 nm，儲存閘電極MG之有效通道長度(Lch)為30 nm，電荷蓄積層CSL之蝕刻量(Let)為20~40 nm，電荷蓄積層CSL與源極區域Srm之重疊量(Lono)為10~30 nm。
繼而，使用圖10~圖23來說明本實施形態1之分離閘極型MONOS記憶體單元之製造方法的一例。圖10~圖16、圖18~圖23係半導體裝置之製造步驟中之記憶體單元之要部剖面圖，且表示與上述圖3所示之記憶體單元之要部剖面圖相同之部位，圖17係表示電荷蓄積層之蝕刻量與蝕刻時間之關係之圖表。
首先，準備由比電阻為1~10 Ω．cm左右之p型單結晶矽 形成之半導體基板(該階段中，該半導體基板係稱作半導體晶圓之平面大致呈圓形狀之半導體薄板)1。接著，於半導體基板1之主表面上，例如形成槽型之元件分離部SGI、以及配置為被該元件分離部SGI包圍之活性區域等。亦即，於半導體基板1之特定部位形成分離槽之後，於半導體基板1之主表面上，堆積例如由氧化矽膜形成之絕緣膜，進而，以使得該絕緣膜僅殘留於分離槽內之方式，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)法等來對絕緣膜進行研磨，藉此形成元件分離部SGI。
其次，如圖10所示，藉由離子注入法等，以特定之能量選擇性地將特定之雜質導入至半導體基板1之特定部分，藉此形成埋入型n阱NW以及p阱PW。繼而，於半導體基板1之主表面上離子注入p型雜質，例如注入硼，藉此形成用以形成選擇用nMIS(Qnc)之通道之p型半導體區域5。此時之p型雜質離子之注入能量例如為20 KeV左右，摻雜量例如為1.5×1013 cm－2 左右。
繼而，對半導體基板1實施氧化處理，藉此，於半導體基板1之主表面上形成例如由氧化矽膜構成且厚度為1~5 nm左右之閘極絕緣膜4。繼而，於半導體基板1之主表面上堆積由多結晶矽膜形成之第1導體膜，該多結晶矽膜具有2×1020 cm－3 左右之雜質濃度。該第1導體膜藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成，其厚度可例示為150~250 nm左右。接著，將抗蝕劑圖案作為遮罩，對上述第1導體膜進行加工，藉此形成選擇閘電極 CG。選擇閘電極CG之閘極長度例如為100~200 nm左右。
其次，如圖11所示，將選擇閘電極CG及抗蝕劑圖案作為遮罩，於半導體基板1之主表面上離子注入n型雜質，例如離子注入砷或磷，藉此形成用以形成儲存用nMIS之通道之n型半導體區域7。此時之n型雜質離子之注入能量例如為25 keV左右，摻雜量例如為6.5×1012 cm－2 左右。
繼而，於半導體基板1之主表面上，依序堆積例如由氧化矽膜形成之絕緣膜6b、由氮化矽膜形成之電荷蓄積層CSL以及由氧化矽膜形成之絕緣膜6t。絕緣膜6b藉由熱氧化法而形成，其厚度例如為1~10 nm左右，電荷蓄積層CSL藉由CVD法而形成，其厚度例如為5~20 nm左右，絕緣膜6t藉由CVD法而形成，其厚度例如為5~15 nm左右。因此，絕緣膜6b、6t以及電荷蓄積層CSL之厚度例如為11~45 nm左右。絕緣膜6b、6t以及電荷蓄積層CSL除保持電荷之功能之外，還可作為之後形成之儲存用nMIS(Qnm)之閘極絕緣膜而發揮作用。又，絕緣膜6b、6t以及電荷蓄積層CSL具有如下之特性，即，中間層之位能障壁高度低於上層及下層之位能障壁高度。
絕緣膜6t例如亦可藉由對電荷蓄積層CSL之上層部分進行熱氧化而形成，且可形成高耐壓膜。此時，電荷蓄積層CSL之堆積膜厚只要大於上述值即可。又，僅藉由對電荷蓄積層CSL之上層部分進行熱氧化，便可形成絕緣膜6t，但絕緣膜6t之成長速度(由氮化矽膜之熱氧化而產生之氧化矽膜的成長速度)比較慢，因此，可將厚度例如為6 nm左 右之氧化矽膜堆積於電荷蓄積層CSL上之後，將電荷蓄積層CSL之上層部分例如氧化1 nm左右，形成總厚度為7 nm左右之絕緣膜6t，藉此亦可形成高耐壓膜。
根據製造之半導體裝置之使用方法，構成絕緣膜6b、6t以及電荷蓄積層CSL之各膜(絕緣膜6b、電荷蓄積層CSL以及絕緣膜6t)之構成會發生變化，此處僅例示了代表性之構成及值，但並不限定於上述構成及值。
繼而，如圖12所示，於半導體基板1之主表面上堆積由多結晶矽膜形成之第2導體膜8a，該多結晶矽膜具有2×1020 cm－3 左右之雜質濃度。該第2導體膜8a藉由CVD法而形成，其厚度可例示為50~150 nm左右。
繼而，如圖13所示，使用各向異性之乾式蝕刻法，對上述第2導體膜8a進行回蝕，藉此，於選擇閘電極CG之兩側面上，介隔絕緣膜6b、6t以及電荷蓄積層CSL而形成側牆8。雖然省略了圖示，將抗蝕劑圖案作為遮罩來對第2導體膜8a進行加工，於之後形成與儲存閘電極連接之接觸孔之區域中，預先形成引出部。又，於該側牆8之形成步驟中，將絕緣膜6t作為蝕刻阻止層而對第2導體膜8a進行回蝕，但為了防止絕緣膜6t及其下方之電荷蓄積層CSL因回蝕而受到破壞和損傷，較理想的是設定破壞性小之蝕刻條件。若絕緣膜6t及電荷蓄積層CSL受到損傷，則記憶體單元之特性將劣化，例如電荷保持特性將劣化。
其次，如圖14所示，將抗蝕劑圖案作為遮罩，對自該遮罩露出之側牆8進行蝕刻，僅於選擇閘電極CG之側壁之單 側形成由側牆8構成的儲存閘電極MG。儲存閘電極MG之閘極長度例如為50~150 nm左右。
儲存閘電極MG之閘極長度可由第2導體膜8a之堆積膜厚而決定，因此藉由調整第2導體膜8a之堆積膜厚而調整儲存閘電極MG之閘極長度。例如若減小第2導體膜8a之堆積膜厚，則可縮短儲存閘電極MG之閘極長度，若增加第2導體膜8a之堆積膜厚，則可延長儲存閘電極MG之閘極長度。根據具有折中關係之記憶體單元MC1之通道控制性與寫入．刪除特性，較理想的是將第2導體膜8a之堆積膜厚設為50~150 nm左右。進而，當將選擇閘電極CG之閘極長度設為200 nm左右時，較理想的是將第2導體膜8a之堆積膜厚設為50~100 nm左右。藉此，可將儲存閘電極MG之閘極長度設為50~100 nm左右。
繼而，如圖15所示，留下選擇閘電極CG與儲存閘電極MG之間、以及半導體基板1與儲存閘電極MG之間之絕緣膜6b、6t及電荷蓄積層CSL，選擇性地對其他區域之絕緣膜6b、6t以及電荷蓄積層CSL進行蝕刻。
其次，如圖16所示，為了調整電荷蓄積層CSL與源極區域之重疊量，使用等向性之濕式蝕刻法，對電荷蓄積層CSL進行側蝕。例如可使用160℃左右之熱磷酸來對電荷蓄積層CSL進行蝕刻，蝕刻量受控於蝕刻時間。圖17表示電荷蓄積層(氮化矽膜)之蝕刻量與蝕刻時間之關係。可瞭解到，蝕刻量與蝕刻時間成正比例，可藉由蝕刻時間來控制電荷蓄積層之蝕刻量。
繼而，如圖18所示，形成抗蝕劑圖案，其端部位於選擇閘電極CG之上表面，且覆蓋儲存閘電極MG與相反側之選擇閘電極CG之一部分，之後將選擇閘電極CG、儲存閘電極MG以及抗蝕劑圖案作為遮罩，將例如砷之類之n型雜質離子注入至半導體基板1之主表面，藉此於半導體基板1之主表面上，以與儲存閘電極MG自我對準之方式而形成n－ 型半導體區域2as。此時之雜質離子之注入能量例如為5keV左右，摻雜量例如為1×1015 cm－2 左右。
繼而，形成抗蝕劑圖案，其端部位於選擇閘電極CG之上表面，且覆蓋儲存閘電極MG側之選擇閘電極CG之一部分以及儲存閘電極MG，其後，將選擇閘電極CG、儲存閘電極MG以及抗蝕劑圖案作為遮罩，於半導體基板1之主表面上離子注入例如砷之類之n型雜質，藉此於半導體基板1之主表面上，以與選擇閘電極CG自我對準之方式而形成n－ 型半導體區域2ad。此時之n型雜質離子之注入能量例如為7 keV左右，摻雜量例如為1×1015 cm－2 左右。
此處，先形成n－ 型半導體區域2as，之後形成n－ 型半導體區域2ad，但亦可先形成n－ 型半導體區域2ad，之後形成n－ 型半導體區域2as，亦可同時形成n－ 型半導體區域2as、2ad。又，亦可於用以形成n－ 型半導體區域2ad之n型雜質之離子注入之後，將例如硼之類之p型雜質離子注入至半導體基板1之主表面，以包圍n－ 型半導體區域2as、2ad之下部之方式形成p型半導體區域。P型雜質離子之注入能量例如為20 keV左右，摻雜量例如為2.5×1013 cm－2 左右。
於本實施形態1之記憶體單元MC1中，當進行刪除時，於n－ 型半導體區域2as之端部，利用所謂之帶間穿遂現象而生成電洞。藉由該現象而生成電洞之效率取決於n－ 型半導體區域2as側之雜質濃度(雜質之電荷密度)，存在有適合於生成電洞之濃度。因此，當形成n－ 型半導體區域2as時，例如以1×1013 ~1×1014 cm－2 之摻雜量離子注入砷與磷，於由砷所形成之雜質區域之肋部(端部)形成適合於生成電洞之雜質濃度區域。亦即，於所離子注入之砷與磷中，磷較之砷更易於橫方向上(與半導體基板1之主表面平行之方向)擴散，故而低雜質濃度之區域形成於n－ 型半導體區域2as之端部。藉此，可以高效率地生成電洞。
繼而，如圖19所示，藉由電漿CVD法，於半導體基板1之主表面上堆積由氧化矽膜形成且厚度為80 nm左右之絕緣膜之後，使用各向異性之乾式蝕刻法來對該絕緣膜進行回蝕，藉此，於選擇閘電極CG之單側面以及儲存閘電極MG之單側面分別形成側牆9。側牆9之間隔件長度例如為60 nm左右。藉此，可藉由側牆9來覆蓋選擇閘電極CG與半導體基板1之間之露出有閘極絕緣膜6之側面、以及儲存閘電極MG與半導體基板1之間之露出有絕緣膜6b、6t及電荷蓄積層CSL之側面。
其次，如圖20所示，將側牆9作為遮罩，將例如砷及磷之類之n型雜質離子注入至半導體基板1之主表面，藉此，於半導體基板1之主表面上，以與選擇閘電極CG及儲存閘電極MG自我對準之方式而形成n＋ 型半導體區域2b。此時 之n型雜質離子之注入能量例如為50 keV左右，摻雜量例如為4×1015 cm－2 ，磷離子之注入能量例如為40 keV左右，摻雜量例如為5×1013 cm－2 。藉此，形成包含n－ 型半導體區域2ad及n＋ 型半導體區域2b之汲極區域Drm、與包含n－ 型半導體區域2as及n＋ 型半導體區域2b之源極區域Srm。
繼而，如圖21所示，對半導體基板1實施熱處理，將源極區域Srm延伸至儲存閘電極MG之下，藉此決定電荷蓄積層CSL與源極區域Srm之重疊量。例如對半導體基板1實施10秒鐘之1000℃之峰值退火，藉此可將源極區域Srm延伸50 nm左右。
其次，如圖22所示，於選擇閘電極CG及儲存閘電極MG之上表面、以及n＋ 型半導體區域2b之上表面，藉由自我對準法，例如藉由自我對準矽化物(Salicide：Self Align Silicide)步驟而形成矽化鈷(CoSi2 )層10。首先，藉由濺射法，於半導體基板1之主表面上堆積鈷膜。接著，使用RTA(Rapid Thermal Anneal，快速高熱退火)法來對半導體基板1實施熱處理，藉此，使鈷膜與構成選擇閘電極CG之多結晶矽膜及構成儲存閘電極MG之多結晶矽膜、以及鈷膜與構成半導體基板1(n＋ 型半導體區域2b)之單結晶矽發生反應，從而形成矽化鈷層10。其後，除去未反應之鈷膜。藉由形成矽化鈷層10，可降低矽化鈷層10與形成於其上部之插塞等之接觸電阻，又，可降低選擇閘電極CG、儲存閘電極MG、源極區域Srm以及汲極區域Drm自身之電阻。
其次，如圖23所示，藉由CVD法，於半導體基板1之主 表面上形成包含氮化矽膜11a及氧化矽膜11b之層間絕緣膜11。接著，於層間絕緣膜11上形成接觸孔CNT之後，於接觸孔CNT內形成插塞PLG。插塞PLG具有障壁膜與導體膜，該障壁膜例如由鈦及氮化鈦之積層膜而形成且相對較薄，該導體膜被該障壁膜包圍，其由鎢或鋁等而形成且相對較厚。其後，於層間絕緣膜11上形成例如由鎢、鋁或銅等形成之第1層配線M1，藉此大致完成上述圖3所示之記憶體單元MC1。其後，經由通常之半導體裝置之製造步驟而製造半導體裝置。
如上所述，根據本實施形態1，將插入於儲存用nMIS(Qnm)之儲存閘電極MG與半導體基板1之間之電荷蓄積層CSL，形成得短於儲存閘電極MG之閘極長度或位於電荷蓄積層CSL之上下之絕緣膜6b、6t，使電荷蓄積層CSL與源極區域Srm之重疊量不足40 nm(較理想之範圍為10~30 nm)，藉此可減小在寫入狀態下對記憶體單元MC1進行高溫保持時之臨限值電壓的變動量。藉此，可提高分離閘極型MONOS記憶體單元MC1之資料保持特性。
(實施形態2)
於本實施形態2中，說明如下之分離閘極型MONOS記憶體單元，其構造與可控制電荷蓄積層與源極區域之重疊量之上述實施形態1不同。使用圖24~圖30來說明本實施形態2之分離閘極型MONOS記憶體單元之製造方法。圖24~圖29係半導體裝置之製造步驟中之記憶體單元之要部剖面圖，圖30係表示覆寫1萬次後之寫入狀態下之記憶體單元 之高溫保持特性的圖表。本實施形態2之分離閘極型MONOS記憶體單元之陣列構成及動作條件與上述實施形態1相同。再者，形成選擇用nMIS(Qnc)之選擇閘電極CG及儲存用nMIS(Qnm)之儲存閘電極MG之前的製造過程，與上述實施形態1之記憶體單元MC1(上述圖15)之製造過程相同，故而省略其說明。
繼使用上述圖15而說明之製造過程之後，如圖24所示，藉由CVD法，於半導體基板1之主表面上堆積例如由氧化矽膜形成之厚度為50 nm左右之絕緣膜21。
繼而，如圖25所示，使用各向異性之乾式蝕刻法，對絕緣膜21進行回蝕，進而除去形成於選擇閘電極CG之單側面之側牆，藉此僅於儲存閘電極MG之單側面形成側牆22。側牆22之間隔件長度例如為20~40 nm左右。
其次，如圖26所示，於半導體基板1之主表面上，以與儲存閘電極MG自我對準之方式形成n－ 型半導體區域2as，於半導體基板1之主表面上，以與選擇閘電極CG自我對準之方式形成n－ 型半導體區域2ad。可於離子注入用於形成n－ 型半導體區域2as、ad之n型雜質之後，將例如硼之類之p型雜質離子注入至半導體基板1之主表面，以包圍n－ 型半導體區域2as、2ad之下部之方式形成p型半導體區域。
繼而，如圖27所示，藉由電漿CVD法，於半導體基板1之主表面上堆積例如由氧化矽膜形成之厚度為80 nm左右之絕緣膜之後，使用各向異性之乾式蝕刻法來對該絕緣膜進行回蝕，藉此於選擇閘電極CG之單側面及儲存閘電極 MG之單側面分別形成側牆9。側牆9之間隔件長度例如為60 nm左右。
繼而，如圖28所示，將側牆9作為遮罩，將例如砷及磷之類之n型雜質離子注入至半導體基板1之主表面，藉此於半導體基板1之主表面上，以與選擇閘電極CG及儲存閘電極MG自我對準之方式形成n＋ 型半導體區域2b。藉此，形成包含n－ 型半導體區域2ad及n＋ 型半導體區域2b之汲極區域Drm、以及包含n－ 型半導體區域2as及n＋ 型半導體區域2b之源極區域Srm。
其次，如圖29所示，對半導體基板1實施熱處理，將源極區域Srm延伸至儲存閘電極MG之下，藉此決定電荷蓄積層CSL與源極區域Srm之重疊量。此處，可藉由側牆22之間隔件長度來調整上述重疊量。
其後，與上述實施形態1同樣地，藉由自我對準法，於選擇閘電極CG及儲存閘電極MG之上表面、以及n＋ 型半導體區域2b之上表面上例如形成矽化鈷層10之後，藉由CVD法而於半導體基板1之主表面上形成層間絕緣膜11。繼而，於層間絕緣膜11上形成接觸孔CNT之後，於接觸孔CNT內形成插塞PLG。其後，於層間絕緣膜11上形成第1層配線M1，藉此大致完成記憶體單元MC2。
圖30表示覆寫1萬次後，於寫入狀態下高溫保持1小時後之記憶體單元之臨限值電壓之變動量、及電荷蓄積層與源極區域之重疊量之關係。1萬次覆寫係採用上述圖4所示之寫入條件及刪除條件，試料之製作方法以及測定方法等與 上述圖8之說明內容相同。
如圖30所示，當電荷蓄積層與源極區域之重疊量不足40 nm時，臨限值電壓之變動量隨著重疊量之下降而變小。再者，當電荷蓄積層與源極區域之重疊量為40 nm以上時，對於BTBT方式而言，電洞無法到達源極區域Srm上，故而臨限值電壓幾乎不會變動。
根據上述圖30所示之於寫入狀態下進行高溫保持時之記憶體單元之臨限值電壓的變動，可以認為，若將儲存閘電極MG與源極區域Srm之重疊量(Lso)設為10~30 nm，將電荷蓄積層CSL之蝕刻量(Let)設為0 nm，將電荷蓄積層CSL與源極區域Srm之重疊量(Lono)設為10~30 nm，則側牆22之間隔件長度之適當範圍為20~40 nm。
如上所述，根據本實施形態2，於儲存用nMIS(Qnm)之儲存閘電極MG之側壁上，形成間隔件長度例如為20~40 nm左右之側壁22，並使電荷蓄積層CSL與源極區域Srm之重疊量不足40 nm(較理想之範圍為10~30 nm)，藉此於寫入狀態下，可減小對記憶體單元MC2進行高溫保持時之臨限值電壓之變動量。藉此，可提高分離閘極型MONOS記憶體單元MC2之資料保持特性。
(實施形態3)
於本實施形態3中，使用圖31~圖35來說明如下之分離閘極型MONOS記憶體單元之一例，其可藉由調整儲存用nMIS之儲存閘電極之有效通道長度，提高刪除狀態下之室溫保持特性。圖31及圖32係本實施形態3之分離閘極型 MONOS記憶體單元之第1例的要部剖面圖，圖33及圖34係本實施形態3之分離閘極型MONOS記憶體單元之第2例的要部剖面圖，圖35係表示覆寫1萬次後之刪除狀態下之記憶體單元之室溫保持特性的圖表。本實施形態3之分離閘極型MONOS記憶體單元之陣列構成及動作條件與上述實施形態1相同。
首先，使用圖31及圖32來說明本實施形態3之分離閘極型MONOS記憶體單元之第1例之製造方法。再者，由於形成選擇用nMIS(Qnc)之選擇閘電極CG及儲存用nMIS(Qnm)之儲存閘電極MG之前的製造過程與上述實施形態1之記憶體單元MC1(上述圖15)之製造過程相同，故而省略其說明。
繼使用上述圖15而說明之製造過程之後，如圖31所示，為了調整電荷蓄積層CSL與源極區域之重疊量，使用等向性之濕式蝕刻法，對電荷蓄積層CSL進行側蝕。電荷蓄積層CSL之蝕刻量(Let)為30~50 nm(於上述實施形態1之記憶體單元MC1中為20~40 nm)。繼而，於半導體基板1之主表面上，以與儲存閘電極MG自我對準之方式形成n－ 型半導體區域2as，於半導體基板1之主表面上，以與選擇閘電極CG自我對準之方式形成n－ 型半導體區域2ad。可於離子注入用於形成n－ 型半導體區域2as、ad之n型雜質之後，將例如硼之類之p型雜質離子注入至半導體基板1之主表面，以包圍n－ 型半導體區域2as、2ad之下部之方式形成p型半導體區域。
其次，於半導體基板1之主表面上，藉由電漿CVD法而堆積例如由氧化矽膜形成之厚度為80 nm左右之絕緣膜之後，使用各向異性之乾式蝕刻法來對該絕緣膜進行回蝕，藉此，於選擇閘電極CG之單側面及儲存閘電極MG之單側面上分別形成側牆9。側牆9之間隔件長度例如為60 nm左右。
繼而，將側牆9作為遮罩，將例如砷及磷之類之n型雜質離子注入至半導體基板1之主表面，藉此，於半導體基板1之主表面上，以與選擇閘電極CG及儲存閘電極MG自我對準之方式形成n＋ 型半導體區域2b。藉此，形成包含n－ 型半導體區域2ad及n＋ 型半導體區域2b之汲極區域Drm、以及包含n－ 型半導體區域2as及n＋ 型半導體區域2b之源極區域Srm。
繼而，如圖32所示，對半導體基板1實施熱處理，將源極區域Srm延伸至儲存閘電極MG之下，藉此決定電荷蓄積層CSL與源極區域Srm之重疊量以及儲存閘電極MG之有效通道長度。例如對半導體基板1實施10秒鐘之1050℃之峰值退火，藉此可將源極區域Srm延伸60 nm左右。
即使將儲存閘電極MG與源極區域Srm之重疊量(Lso)設為60 nm(於上述實施形態1之記憶體單元MC1中為50 nm)，如上所述，由於將電荷蓄積層CSL之蝕刻量(Let)設為30~50 nm(於上述實施形態1之記憶體單元MC1中為20~40 nm)，故而於將電荷蓄積層CSL與源極區域Srm之重疊量(Lono)設為10~30 nm之適當範圍之狀態下，可縮短儲存閘 電極MG之有效通道長度(Lch)。例如當記憶體單元MC2之儲存閘電極MG之閘極長度(Lg)為80 nm時，可將儲存閘電極MG之有效通道長度(Lch)設為20 nm(於上述實施形態1之記憶體單元MC1中為30 nm)。
其後，與上述實施形態1同樣地，藉由自我對準法，於選擇閘電極CG及儲存閘電極MG之上表面、以及n－ 型半導體區域2b之上表面上形成例如矽化鈷層10之後，藉由CVD法而於半導體基板1之主表面上形成層間絕緣膜11。接著，於層間絕緣膜11上形成接觸孔CNT之後，於接觸孔CNT內形成插塞PLG。其後，藉由於層間絕緣膜11上形成第1層配線M1而大致完成記憶體單元MC3a。
接著，使用圖33及圖34來說明本實施形態3之分離閘極型MONOS記憶體單元之第2例之製造方法。再者，形成選擇用nMIS(Qnc)之選擇閘電極CG及儲存用nMIS(Qnm)之儲存閘電極MG之前之製造過程與上述實施形態2的記憶體單元MC2(上述圖25)之製造過程相同，故而省略其說明。然而，儲存閘電極MG之閘極長度短於上述實施形態2之記憶體單元MC2之閘電極MG，例如短10 nm左右。
繼使用上述圖25而說明之製造過程之後，如圖33所示，僅於儲存閘電極MG之單側面上形成側牆22。繼而，於半導體基板1之主表面上，以與儲存閘電極MG自我對準之方式形成n－ 型半導體區域2as，於半導體基板1之主表面上，以與選擇閘電極CG自我對準之方式形成n－ 型半導體區域2ad。亦可於離子注入用於形成n－ 型半導體區域2as、ad之n 型雜質之後，將例如硼之類之p型雜質離子注入至半導體基板1之主表面，以包圍n－ 型半導體區域2as、2ad之下部之方式形成p型半導體區域。
其次，於半導體基板1之主表面上，藉由電漿CVD法而堆積例如由氧化矽膜形成之厚度為80 nm左右之絕緣膜之後，使用各向異性之乾式蝕刻法來對該絕緣膜進行回蝕，藉此，於選擇閘電極CG之單側面及儲存閘電極MG之單側面分別形成側牆9。側牆9之間隔件長度例如為60 nm左右。
繼而，將側牆9作為遮罩，將例如砷及磷之類之n型雜質離子注入至半導體基板1之主表面，藉此於半導體基板1之主表面上，以與選擇閘電極CG及儲存閘電極MG自我對準之方式形成n＋ 型半導體區域2b。藉此，形成包含n－ 型半導體區域2ad及n＋ 型半導體區域2b之汲極區域Drm、以及包含n－ 型半導體區域2as及n＋ 型半導體區域2b之源極區域Srm。
其次，如圖34所示，對半導體基板1實施熱處理，將源極區域Srm延伸至儲存閘電極MG之下，藉此決定電荷蓄積層CSL與源極區域Srm之重疊量以及儲存閘電極之有效通道長度。例如，對半導體基板1實施10秒鐘之1000℃之峰值退火，藉此可將源極區域Srm延伸50 nm左右。藉此，於將電荷蓄積層CSL與源極區域Srm之重疊量(Lono)設為10~30 nm之適當範圍之狀態下，可使儲存閘電極MG之有效通道長度(Lch)短於上述實施形態2之記憶體單元MC2之儲存閘電極MG的通道長度(Lch)，例如短10 nm左右。
其後，與上述實施形態1同樣地，藉由自我對準法，於選擇閘電極CG及儲存閘電極MG之上表面、以及n＋ 型半導體區域2b之上表面上形成例如矽化鈷層10之後，藉由CVD法而於半導體基板1之主表面上形成層間絕緣膜11。接著，於層間絕緣膜11上形成接觸孔CNT之後，於接觸孔CNT內形成插塞PLG。其後，藉由於層間絕緣膜11上形成第1層配線M1而大致完成記憶體單元MC3b。
圖35表示覆寫1萬次後，於刪除狀態下室溫保持1000小時後之記憶體單元之臨限值電壓之變動量與、儲存用nMIS之閘電極之有效通道長度的關係。1萬次覆寫係採用上述圖4所示之寫入條件及刪除條件，試料之製作方法及測定方法等與上述圖8之說明內容相同。
於刪除狀態下進行室溫保持時，為了減小記憶體單元之臨限值電壓之變動，只要減少反轉層之電子之量即可，該電子經由因覆寫而產生之半導體基板側之絕緣膜之缺陷而與電荷蓄積層的電洞相結合，且存在於半導體基板中。因此，藉由縮短儲存閘電極之有效通道長度而減少外觀上之電洞之量，從而減小半導體基板之主表面之縱方向的電場。藉此，與電洞結合之電子之量變少，從而可減小記憶體單元之臨限值電壓之變動。又，因使用BTBT方式來進行刪除，故而決定臨限值電壓之電洞局部存在並分布於電荷蓄積層中。因此，如圖35所示，若將有效通道長度自30 nm減少至20 nm，則臨限值電壓會急遽減小。因此，可認為儲存閘電極之有效通道長度之適當範圍例如為30 nm以 下(當然，根據條件之不同，並不限定於此範圍)。又，可考慮適合於量產之範圍為20 nm以下。
如上所述，根據本實施形態3，與上述實施形態1、2同樣地，除了使電荷蓄積層CSL與源極區域Srm之重疊量不足40 nm(較理想的範圍為10~30 nm)之外，進而將儲存閘電極MG之有效通道長度(Lch)設為30 nm以下(較理想的範圍為20 nm以下)，減弱與半導體基板1之主表面垂直之方向上之電場，使電子難以與電洞結合，藉此，可減小於寫入狀態下對記憶體單元MC3a、MC3b進行高溫保持時之臨限值電壓的變動量、以及於刪除狀態下對記憶體單元進行室溫保持時之臨限值電壓之變動量。藉此，可提高分離閘極型MONOS記憶體單元MC3a、MC3b之資料保持特性。
(實施形態4)
使用圖36~圖43來說明本實施形態4之NROM記憶體單元之構造之一例。NROM記憶體單元與分離閘極型MONOS記憶體單元同樣地存在如下問題，即，於寫入狀態下之高溫保持特性中，記憶體單元之臨限值電壓隨著保持時間之流逝而逐漸減少，於刪除狀態下之室溫保持特性中，記憶體單元之臨限值電壓隨著保持時間之流逝而逐漸增加。於本實施形態4中，將上述實施形態1、2之分離閘極型MONOS記憶體單元中所說明之、電荷蓄積層與源極區域之重疊量的控制方法應用於NROM記憶體單元。圖36~圖40係本實施形態4之NROM記憶體單元之第1例之要部剖面圖，圖41係於寫入、刪除以及讀出時向記憶體單元之各部位施加電 壓之施加條件之一例的匯總表，圖42及圖43係本實施形態4之NROM記憶體單元之第2例之要部剖面圖。
使用圖36~圖40來說明本實施形態4之NROMMOS記憶體單元之第1例的製造方法。
首先，如圖36所示，準備由p型單結晶矽形成之半導體基板(該階段中為稱作半導體晶圓之平面大致呈圓形狀之半導體薄板)41，其具有例如1~10 Ω．cm左右之比電阻。繼而，於半導體基板1之主表面上，例如形成槽型之元件分離部SGI、以及配置為被該元件分離部SGI包圍之活性區域等。接著，於半導體基板41之特定部分，使用離子注入法等而以特定之能量選擇性地導入p型雜質，藉此形成例如具有1×1017 cm－3 左右之雜質濃度之p阱42。
其次，對半導體基板41實施氧化處理，藉此，於半導體基板41之主表面上形成例如由氧化矽膜形成之厚度為4 nm左右之絕緣膜43b。繼而，於絕緣膜43b上，藉由CVD法而堆積例如由氮化矽膜形成之厚度為6 nm左右之電荷蓄積層CSL1，進而於該電荷蓄積層CSL1上，堆積例如由包含氧之氮化矽膜形成之厚度為5 nm左右之電荷蓄積層CSL2。一般而言，於用以形成氮化矽膜之CVD法中，將SiH2 Cl2 與NH3 用作原料氣體，但藉由於該原料氣體中添加氧化劑(例如N2 O)並控制NH3 流量，可形成含有特定濃度之氧之氮化矽膜。藉由使氮化矽膜含有氧，可增大氮化矽膜之帶隙。於上述由包含氧之氮化矽膜形成之電荷蓄積層CSL2中，氧與氮之組成比設為1：1。
繼而，於電荷蓄積層CSL2上，形成例如由氧化膜形成之厚度為1 nm左右之絕緣膜43t。形成該絕緣膜43t時，使用ISSG(In－Site Steam Generation，臨場蒸氣產生)氧化法。於ISSG氧化法中，由於電荷蓄積層CSL2之膜厚因氧化而變薄，故而當堆積電荷蓄積層CSL2時，必需預先考慮到由於該氧化而引起之膜厚之減少部分，然後設定電荷蓄積層CSL2之堆積膜厚。藉此，形成包含絕緣膜43b、電荷蓄積層CSL1、CSL2以及絕緣膜43t之積層絕緣膜。
其次，如圖37所示，於絕緣膜43t上堆積由多結晶矽膜形成之導體膜，其例如具有2×1020 cm－3 左右之雜質濃度。該導體膜藉由CVD法而形成，其厚度可例示為150 nm左右。繼而，將抗蝕劑圖案作為遮罩而對導體膜進行加工，形成閘電極44，進而留下閘電極44與半導體基板41之間之絕緣膜43b、43t以及電荷蓄積層CSL1、CSL2，選擇性地除去其他區域之絕緣膜43b、43t以及電荷蓄積層CSL1、CSL2。
繼而，如圖38所示，為了調整電荷蓄積層CSL1、CSL2與源極區域之重疊量，使用等向性之濕式蝕刻法來對電荷蓄積層CSL1、CSL2進行側蝕。例如可使用160℃左右之熱磷酸來對電荷蓄積層CSL1、CSL2進行蝕刻，藉由蝕刻時間來控制蝕刻量。
其次，如圖39所示，將閘電極44作為遮罩，將例如砷之類之n型雜質離子注入至半導體基板1之主表面，藉此於半導體基板1之主表面上，以與閘電極44自我對準之方式形 成n＋ 型半導體區域。此時之雜質離子之注入能量例如為40 keV左右，摻雜量例如為2×1015 cm－2 左右。其後，例如以950℃左右之溫度實施60秒鐘之熱處理，藉此使經離子注入之n型雜質活性化，從而形成源極．汲極區域45。
繼而，如圖40所示，藉由CVD法而於半導體基板41之主表面上形成層間絕緣膜46。繼而，於層間絕緣膜46上形成接觸孔47之後，於接觸孔47內形成插塞48。其後，於層間絕緣膜46上形成例如包含鎢、鋁或銅等之第1層配線M1，藉此大致完成記憶體單元MC4a。此之後經由通常之半導體裝置之製造步驟來製造半導體裝置。
圖41匯總有寫入、刪除以及讀出時向NROM記憶體單元之源極．汲極區域施加之電壓Vs/Vd、向閘電極施加之電壓Vmg以及向半導體基板施加之電壓Vsub。再者，圖41所示之各電壓係施加條件之一例，並不限定於此，可根據需要而進行各種變更。
於圖41所示之各電壓之施加條件下，對記憶體單元MC4a進行SSI方式之寫入以及BTBT方式之刪除之後，可將記憶體單元MC4a之臨限值電壓之變動抑制得小於如下記憶體單元之臨限值電壓的變動，該記憶體單元中之電荷蓄積層CSL1、CSL2與源極．汲極區域45之重疊量大於40 nm。
繼而，使用圖42及圖43來說明本實施形態4之NROM記憶體單元之第2例之製造方法。再者，形成閘電極44之前之製造過程與上述記憶體單元MC4a(上述圖37)之製造過程 相同，故而省略其說明。
繼使用上述圖37而說明之製造過程之後，如圖42所示，於半導體基板41之主表面上，藉由CVD法而堆積例如由氧化矽膜形成之厚度為20 nm左右之絕緣膜。繼而，使用各向異性之乾式蝕刻法來對該絕緣膜進行回蝕，藉此於閘電極44之側面形成側牆49。側牆49之間隔件長度例如為20 nm左右。
其次，將閘電極44作為遮罩，將例如砷之類之n型雜質離子注入至半導體基板1之主表面，藉此於半導體基板41之主表面上，以與閘電極44自我對準之方式形成n＋ 型半導體區域。此時之雜質離子之注入能量例如為40 keV左右，摻雜量例如為2×1015 cm－2 左右。其後，例如以950℃左右之溫度實施60秒鐘之熱處理，藉此使經離子注入之n型雜質活性化，從而形成源極．汲極區域45。
繼而，如圖43所示，於半導體基板41之主表面上，藉由CVD法而形成層間絕緣膜46。繼而，於層間絕緣膜46上形成接觸孔47之後，於接觸孔47內形成插塞48。其後，於層間絕緣膜46上形成例如包含鎢、鋁或銅等之第1層配線M1，藉此大致完成記憶體單元MC4b。此之後經由通常之半導體裝置之製造步驟來製造半導體裝置。
於上述圖41所示之各電壓之施加條件下，對記憶體單元MC4b進行SSI方式之寫入以及BTBT方式之刪除之後，與記憶體單元MC4a同樣地，可將記憶體單元MC4b之臨限值電壓之變動抑制得小於如下記憶體單元之臨限值電壓的變 動量，該記憶體單元中之電荷蓄積層與源極．汲極區域之重疊量大於40 nm。
如上所述，根據本實施形態4，將插入於閘電極44與半導體基板1之間之電荷蓄積層CSL1、CSL2，形成得短於閘電極44之閘極長度或位於電荷蓄積層CSL1、CSL2之上下的絕緣膜43b、43t，或者於閘電極44之側壁上形成例如具有20~40 nm左右之間隔件長度之側牆49，使電荷蓄積層CSL1、CSL2與源極區域Srm之重疊量不足40 nm(較理想的範圍為10~30 nm)，藉此可減小於寫入狀態下對記憶體單元MC4a、MC4b進行高溫保持時之臨限值電壓之變動量、以及於刪除狀態下對記憶體單元MC4a、MC4b進行室溫保持時之臨限值電壓之變動量。藉此，可提高NROM記憶體單元MC4a、MC4b之資料保持特性。
以上，依據實施形態而具體地說明瞭由本發明者開發而成之發明，但本發明並不限定於上述實施形態，於不脫離其宗旨之範圍內，當然可進行各種變更。
[產業上之可利用性]
本發明可應用於具有非揮發性記憶體單元之半導體記憶裝置，該非揮發性記憶體單元將電荷蓄積於如氮化膜之絕緣膜中。
1‧‧‧半導體基板
2ad、2as、2b‧‧‧半導體區域
3‧‧‧矽化層
4‧‧‧閘極絕緣膜
6b、6t‧‧‧絕緣膜
7‧‧‧半導體區域
8‧‧‧側牆
8a‧‧‧第2導體膜
9‧‧‧側牆
10‧‧‧矽化鈷層
11‧‧‧層間絕緣膜
11a‧‧‧氮化矽膜
11b‧‧‧氧化矽膜
21‧‧‧絕緣膜
22‧‧‧側牆
41‧‧‧半導體基板
42‧‧‧p阱
43b、43t‧‧‧絕緣膜
44‧‧‧閘電極
45‧‧‧源極．汲極區域
46‧‧‧層間絕緣膜
47‧‧‧接觸孔
48‧‧‧插塞
49‧‧‧側牆
BL1、BL2‧‧‧位元線
CG‧‧‧選擇閘電極
CG1、CG2、CG3、CG4‧‧‧ 字元線
CNT‧‧‧接觸孔
CSL、CSL1、CSL2‧‧‧電荷蓄積層
Drm‧‧‧汲極區域
MC‧‧‧單位記憶體單元
MC1、MC2、MC3a、MC3b、MC4a、MC4b‧‧‧ 記憶體單元
MG‧‧‧儲存閘電極
MG1、MG2‧‧‧字元線
NW‧‧‧埋入型n阱
PLG‧‧‧插塞
PW‧‧‧p阱
Qnc‧‧‧選擇用nMIS
Qnm‧‧‧儲存用nMIS
SGI‧‧‧元件分離部
SL1、SL2‧‧‧源極線
Srm‧‧‧源極區域
圖1係使用有本發明之實施形態1之分離閘極型MONOS記憶體單元的排列構成圖。
圖2係表示本發明之實施形態1之分離閘極型MONOS記 憶體單元的平面布局圖。
圖3係沿著與儲存閘電極交叉之方向切斷本發明之實施形態1之分離閘極型MONOS記憶體單元的通道後獲得之記憶體單元之要部剖面圖。
圖4係本發明之實施形態1之於進行寫入、刪除以及讀出時向分離閘極型MONOS記憶體單元之各部位施加電壓之施加條件的一例的匯總表。
圖5係用於說明本發明之實施形態1之寫入方法的分離閘極型MONOS記憶體單元之要部剖面圖。
圖6係用於說明本發明之實施形態1之刪除方法的分離閘極型MONOS記憶體單元之要部剖面圖。
圖7係放大本發明之實施形態1之分離閘極型MONOS記憶體單元的一部分後之要部剖面圖。
圖8係表示依據本發明之實施形態1覆寫1萬次之後，寫入狀態下之分離閘極型MONOS記憶體單元之高溫保持特性的圖表。
圖9係表示依據本發明之實施形態1覆寫1萬次之後，分離閘極型MONOS記憶體單元之室溫刪除特性之圖表。
圖10係本發明之實施形態1之分離閘極型MONOS記憶體單元於製造步驟中之要部剖面圖。
圖11係繼圖10之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖12係繼圖11之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖13係繼圖12之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖14係繼圖13之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖15係繼圖14之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖16係繼圖15之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖17係表示本發明之實施形態1之電荷蓄積層之蝕刻量與蝕刻時間之關係的圖表。
圖18係繼圖16之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖19係繼圖18之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖20係繼圖19之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖21係繼圖20之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖22係繼圖21之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖23係繼圖22之後之記憶體單元之製造步驟中，與圖10相同部位之要部剖面圖。
圖24係本發明之實施形態2之分離閘極型MONOS記憶體單元於製造步驟中的要部剖面圖。
圖25係繼圖24之後之記憶體單元之製造步驟中，與圖24相同部位之要部剖面圖。
圖26係繼圖25之後之記憶體單元之製造步驟中，與圖24相同部位之要部剖面圖。
圖27係繼圖26之後之記憶體單元之製造步驟中，與圖24相同部位之要部剖面圖。
圖28係繼圖27之後之記憶體單元之製造步驟中，與圖24相同部位之要部剖面圖。
圖29係繼圖28之後之記憶體單元之製造步驟中，與圖24相同部位之要部剖面圖。
圖30係表示依據本發明之實施形態2覆寫1萬次之後，寫入狀態下之記憶體單元之高溫保持特性的圖表。
圖31係本發明之實施形態3之分離閘極型MONOS記憶體單元之第1例之製造步驟中的要部剖面圖。
圖32係繼圖31之後之記憶體單元之製造步驟中，與圖31相同部位之要部剖面圖。
圖33係本發明之實施形態3之分離閘極型MONOS記憶體單元之第2例之製造步驟中的要部剖面圖。
圖34係繼圖33之後之記憶體單元之製造步驟中，與圖33相同部位之要部剖面圖。
圖35係表示依據本發明之實施形態3覆寫1萬次之後，刪除狀態下之記憶體單元之室溫保持特性的圖表。
圖36係本發明之實施形態4之NROM記憶體單元之第1例之製造步驟中的要部剖面圖。
圖37係繼圖36之後之記憶體單元之製造步驟中，與圖36相同部位之要部剖面圖。
圖38係繼圖37之後之記憶體單元之製造步驟中，與圖36相同部位之要部剖面圖。
圖39係繼圖38之後之記憶體單元之製造步驟中，與圖36相同部位之要部剖面圖。
圖40係繼圖39之後之記憶體單元之製造步驟中，與圖36相同部位之要部剖面圖。
圖41係依據本發明之實施形態4進行寫入、刪除以及讀出時，向NROM記憶體單元之各部位施加電壓之施加條件之一例的匯總表。
圖42係本發明之實施形態4之NROM記憶體單元之第2例之製造步驟中的要部剖面圖。
圖43係繼圖42之後之記憶體單元之製造步驟中，與圖42相同部位之要部剖面圖。
圖44係表示以SSI方式進行寫入並以BTBT方式進行刪除，覆寫1萬次之後之寫入狀態下之記憶體單元的高溫保持特性之一例之圖表。
圖45係以與向儲存閘電極施加0 V之保持電壓並保持1小時後之臨限值電壓之變動量之相對比，來表示向儲存閘電極施加各種保持電壓並高溫保持1小時後之臨限值電壓之變動量的圖表。
圖46係表示以SSI方式進行寫入並以BTBT方式進行刪除，覆寫1萬次後之刪除狀態下之記憶體單元之室溫保持 特性的一例之圖表。
1‧‧‧半導體基板
6b、6t‧‧‧絕緣膜
CSL‧‧‧電荷蓄積層
Lch‧‧‧有效通道長度
Let‧‧‧電荷蓄積層之蝕刻量
Lg‧‧‧儲存閘電極之閘極長度
Lono‧‧‧電荷蓄積層與源極區域之重疊量
Lso‧‧‧儲存閘電極與源極區域之重疊量
MG‧‧‧儲存閘電極
Srm‧‧‧源極區域
Qnm‧‧‧儲存用Nmis

Claims (11)

  1. 一種非揮發性半導體裝置，其特徵在於，其係具有場效型電晶體者，該場效型電晶體包括：閘極絕緣膜，其形成於半導體基板之主表面上，該閘極絕緣膜包括第1絕緣膜、形成於該第1絕緣膜上而具有蓄積電荷能力之電荷蓄積層、及形成該電荷蓄積層上之第2絕緣膜；閘電極，其形成於上述閘極絕緣膜之上；第1半導體區域，其形成於上述閘電極之單側側面之下之上述半導體基板；及第2半導體區域，其形成於上述半導體基板，而使該第2半導體區域與上述第1半導體區域電性連接；其中上述第1半導體區域之第1雜質濃度係低於上述第2半導體區域之第2雜質濃度；該閘極絕緣膜包含與該第1半導體區域重疊之第1部分、及與該第1半導體區域不重疊之第2部分、該第1部分與該第2部分係彼此鄰接地位於閘極長度方向上；該第1部分具有第3部分及第4部分，其等彼此鄰接地位於上述閘極長度方向上；該第3部份包括該第1絕緣膜、該電荷蓄積層及該第2絕緣膜；該第4部分包括該第1絕緣膜及該第2絕緣膜；該第4部分不包括該電荷蓄積層；該第4部分係配置為鄰接於該閘電極之邊緣；且 該閘極絕緣膜與上述第2半導體區域未重疊。
  2. 如請求項1之非揮發性半導體裝置，其中上述電荷蓄積層與上述第1半導體區域之上述重疊量為10~30nm。
  3. 如請求項1之非揮發性半導體裝置，其中上述場效型電晶體之有效通道長度為30nm以下。
  4. 如請求項1之非揮發性半導體裝置，其中上述場效型電晶體之有效通道長度為20nm以下。
  5. 如請求項1之非揮發性半導體裝置，其中藉由將電子注入至上述電荷蓄積層，而使上述場效型電晶體之臨限值電壓上升，並且藉由將由於帶間穿隧現象而產生之電洞注入至上述電荷蓄積層，而使上述場效型電晶體之臨限值電壓下降。
  6. 如請求項1之非揮發性半導體裝置，其中上述電荷蓄積層係氮化矽膜或者於氮化矽膜上堆積含有氧之氮化矽膜而成之積層膜。
  7. 如請求項1之非揮發性半導體裝置，其中上述第1絕緣膜及上述第2絕緣膜係與上述電荷蓄積層為材質互不相同之絕緣體。
  8. 如請求項7之非揮發性半導體裝置，其中上述第1絕緣膜之厚度為1~10nm，上述電荷蓄積層之厚度為5~20nm，上述第2絕緣膜之厚度為5~15nm。
  9. 如請求項7之非揮發性半導體裝置，其中上述第1絕緣膜及第2絕緣膜係氧化矽膜，上述電荷蓄積層係氮化矽膜或者於氮化矽膜上堆積含有氧之氮化矽膜而成之積層 膜。
  10. 如請求項7之非揮發性半導體裝置，其中上述電荷蓄積層較上述第1絕緣膜及第2絕緣膜具有更多之離散性之陷阱能階。
  11. 如請求項1之非揮發性半導體裝置，其中上述第3部分的長度小於40nm。
TW97123955A 2007-08-24 2008-06-26 非揮發性半導體裝置 TWI458101B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007218147A JP5205011B2 (ja) 2007-08-24 2007-08-24 不揮発性半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
TW200917497A TW200917497A (en) 2009-04-16
TWI458101B true TWI458101B (zh) 2014-10-21

Family

ID=40381355

Family Applications (1)

Application Number Title Priority Date Filing Date
TW97123955A TWI458101B (zh) 2007-08-24 2008-06-26 非揮發性半導體裝置

Country Status (5)

Country Link
US (3) US8390053B2 (zh)
JP (1) JP5205011B2 (zh)
KR (1) KR100988135B1 (zh)
CN (1) CN101373789B (zh)
TW (1) TWI458101B (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5007017B2 (ja) * 2004-06-30 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4795660B2 (ja) * 2004-09-29 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2010282987A (ja) 2009-06-02 2010-12-16 Renesas Technology Corp 半導体装置およびその製造方法
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6069054B2 (ja) * 2013-03-19 2017-01-25 株式会社フローディア 不揮発性半導体記憶装置
US9006093B2 (en) * 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
US8877585B1 (en) 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US8871598B1 (en) 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
JP5684414B2 (ja) * 2014-01-24 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US9660106B2 (en) * 2014-08-18 2017-05-23 United Microelectronics Corp. Flash memory and method of manufacturing the same
JP6440507B2 (ja) * 2015-01-27 2018-12-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
JP6510289B2 (ja) * 2015-03-30 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6518485B2 (ja) 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6652445B2 (ja) * 2016-05-11 2020-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2018056222A (ja) * 2016-09-27 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9997253B1 (en) * 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US9881683B1 (en) * 2016-12-13 2018-01-30 Cypress Semiconductor Corporation Suppression of program disturb with bit line and select gate voltage regulation
CN109427785B (zh) * 2017-08-21 2022-09-27 联华电子股份有限公司 包含电容的装置及其形成方法
US11217596B2 (en) * 2018-09-20 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory with improved gate structure and a method of creating the same
US11107827B2 (en) 2019-02-28 2021-08-31 International Business Machines Corporation Integration of split gate metal-oxide-nitride-oxide-semiconductor memory with vertical FET
US11450678B2 (en) 2019-11-14 2022-09-20 Globalfoundries U.S. Inc. Split gate (SG) memory device and novel methods of making the SG-memory device
CN114020573B (zh) * 2021-11-09 2022-06-07 北京得瑞领新科技有限公司 判决电平预测方法、存储介质及ssd设备
CN114823311B (zh) * 2022-02-24 2025-09-16 长江存储科技有限责任公司 半导体器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040119107A1 (en) * 2002-12-04 2004-06-24 Digh Hisamoto Fabrication method and structure of semiconductor non-volatile memory device
US20060086970A1 (en) * 2004-10-21 2006-04-27 Samsung Electronics Co., Ltd. Non-volatile memory cell structure with charge trapping layers and method of fabricating the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548113A (ja) 1991-08-14 1993-02-26 Matsushita Electron Corp 不揮発性半導体記憶装置およびその製造方法
JPH05121700A (ja) 1991-08-28 1993-05-18 Fujitsu Ltd 半導体装置及びその製造方法
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP2003332474A (ja) 2002-03-04 2003-11-21 Sharp Corp 半導体記憶装置
KR100493022B1 (ko) * 2002-07-10 2005-06-07 삼성전자주식회사 Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법
KR100475087B1 (ko) * 2002-08-19 2005-03-10 삼성전자주식회사 국부적 ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의제조 방법
KR20040060492A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 에스오엔오에스 플래쉬 메모리 소자의 제조방법
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4419699B2 (ja) * 2004-06-16 2010-02-24 ソニー株式会社 不揮発性半導体メモリ装置およびその動作方法
DE102005051492B4 (de) 2004-10-21 2008-02-28 Samsung Electronics Co., Ltd., Suwon Nichtflüchtiges Speicherbauelement mit Ladungseinfangstruktur und Herstellungsverfahren
JP2006278987A (ja) * 2005-03-30 2006-10-12 Nec Electronics Corp 不揮発性記憶素子およびその製造方法
JP2006302985A (ja) * 2005-04-18 2006-11-02 Renesas Technology Corp 不揮発性半導体装置の製造方法
KR100619302B1 (ko) 2005-04-26 2006-09-06 현대중공업 주식회사 선박용 추력 날개
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
JP5142494B2 (ja) * 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100855557B1 (ko) * 2006-10-12 2008-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
JP5048113B2 (ja) 2010-09-14 2012-10-17 エスペック株式会社 密閉構造及び冷熱衝撃装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040119107A1 (en) * 2002-12-04 2004-06-24 Digh Hisamoto Fabrication method and structure of semiconductor non-volatile memory device
US20060086970A1 (en) * 2004-10-21 2006-04-27 Samsung Electronics Co., Ltd. Non-volatile memory cell structure with charge trapping layers and method of fabricating the same

Also Published As

Publication number Publication date
KR100988135B1 (ko) 2010-10-18
KR20090021073A (ko) 2009-02-27
US20130140622A1 (en) 2013-06-06
US9117849B2 (en) 2015-08-25
CN101373789A (zh) 2009-02-25
US8390053B2 (en) 2013-03-05
US20140322874A1 (en) 2014-10-30
JP5205011B2 (ja) 2013-06-05
JP2009054687A (ja) 2009-03-12
CN101373789B (zh) 2010-09-29
TW200917497A (en) 2009-04-16
US8796756B2 (en) 2014-08-05
US20090050955A1 (en) 2009-02-26

Similar Documents

Publication Publication Date Title
TWI458101B (zh) 非揮發性半導體裝置
TWI591723B (zh) 半導體裝置及其製造方法
JP5629120B2 (ja) 半導体装置
US9029931B2 (en) Semiconductor device and manufacturing method thereof
US10062706B2 (en) Semiconductor device
JP2010183022A (ja) 半導体装置およびその製造方法
JP2009054707A (ja) 半導体記憶装置およびその製造方法
JP2006019373A (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
TW201030945A (en) Nonvolatile memory cell and method for fabricating the same
JP2018107176A (ja) 半導体装置の製造方法および半導体装置
US11094833B2 (en) Semiconductor device including memory using hafnium and a method of manufacturing the same
US10446569B2 (en) Semiconductor device and manufacturing method thereof
US10192879B2 (en) Semiconductor device and manufacturing method thereof
JP5118887B2 (ja) 半導体装置およびその製造方法
TW200931648A (en) Non-volatile semiconductor memory device and method of manufacturing the same
JP5232425B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP2013058810A (ja) 不揮発性半導体装置およびその製造方法
JP2019197821A (ja) 半導体装置およびその製造方法
JP2016034045A (ja) 半導体装置
TW201707150A (zh) 半導體裝置的製造方法
JP2011210777A (ja) 半導体装置およびその製造方法
JP2012069652A (ja) 半導体装置およびその製造方法
US20230268400A1 (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent