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TW201707150A - 半導體裝置的製造方法 - Google Patents

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TW201707150A
TW201707150A TW105104607A TW105104607A TW201707150A TW 201707150 A TW201707150 A TW 201707150A TW 105104607 A TW105104607 A TW 105104607A TW 105104607 A TW105104607 A TW 105104607A TW 201707150 A TW201707150 A TW 201707150A
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memory gate
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TW105104607A
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Inventor
三原竜善
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瑞薩電子股份有限公司
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Abstract

本發明的課題是使具有分離閘型的MONOS記憶體的半導體裝置的可靠度提升。 其解決手段為：形成覆蓋控制閘極電極(CG)的ONO膜(ON1)及虛擬記憶閘極電極(DMG)之後，隔著虛擬記憶閘極電極(DMG)形成源極領域側的擴散領域(DF1)。接著，除去虛擬記憶閘極電極(DMG)之後，形成閘極長比虛擬記憶閘極電極(DMG)更小的記憶閘極電極，之後，形成源極領域側的延長領域。

Description

半導體裝置的製造方法
本發明是有關半導體裝置的製造方法，例如可利用在具有非揮發性記憶體的半導體裝置的製造。
作為可電性寫入．消去的非揮發性半導體記憶裝置，可廣泛使用EEPROM(Electrically Erasable and Programmable Read Only Memory)。如此的記憶裝置是在MISFET的閘極電極之下具有以氧化膜所包圍的導電性的浮動閘極電極或捕捉性絕緣膜，且以在浮動閘極或捕捉性絕緣膜(電荷保持部)的電荷積蓄狀態作為記憶資訊，予以讀出作為電晶體的臨界值。
所謂此捕捉性絕緣膜是稱為電荷的積蓄可能的絕緣膜，可舉氮化矽膜等作為一例。藉由往如此的電荷積蓄領域之電荷的注入．放出來使MISFET的臨界值移動，作為記憶元件使動作。作為使用捕捉性絕緣膜的非揮發性半導體記憶裝置，有使用MONOS(Metal Oxide Nitride Oxide Semiconductor)膜的分離閘型cell。
在專利文獻1(特開2009-302269號公報)中記載：在分離閘型的MONOS記憶體中，形成虛擬的ONO(Oxide Nitride Oxide)膜及虛擬的記憶閘極電極之後，進行用以形成源極．汲極領域的離子注入，接著進行記憶閘極電極及ONO膜的再形成。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2009-302269號公報
在分離閘型的MONOS記憶體的製造工程中，隔著記憶閘極電極進行用以形成源極．汲極領域的擴散領域之離子注入時，產生以下那樣的問題。亦即，藉由該離子注入來導入雜質至非結晶狀態的記憶閘極電極之後，一旦記憶閘極電極結晶化，則構成複數的記憶閘極電極的各自的結晶(晶粒(grain))的形狀會偏差，因此恐有複數的記憶格彼此間的特性偏差產生之虞。並且，雜質離子會經由記憶閘極電極來注入至包含捕捉性絕緣膜的ONO膜，電荷保持特性等會劣化。
為了防止該等的問題，而有形成虛擬記憶閘極電極，接著進行擴散領域形成用的離子注入後，除去虛擬記憶閘極電極之後再度重新形成記憶閘極電極及ONO 膜之方法為人所知。
但，若以同等的閘極長來形成虛擬記憶閘極電極及記憶閘極電極，則會產生難以形成LDD(Lightly Doped Drain)構造的問題、及非動作時的記憶格的截止(cut-off)特性劣化的問題。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
在本案中所揭示的實施形態中，若簡單地說明代表性者的概要，則如其次般。
一實施形態的半導體裝置的製造方法是在形成分離閘型的MONOS記憶體時，依序形成虛擬記憶閘極電極及源極領域側的擴散領域後，除去虛擬記憶閘極電極之後形成記憶閘極電極，接著形成源極領域側的延長領域。
若根據一實施形態，則可使半導體裝置的可靠度提升。
CG‧‧‧控制閘極電極
DF、DF1、DF2‧‧‧擴散領域
DM、DMG‧‧‧虛擬記憶閘極電極
GI‧‧‧閘極絕緣膜
MG‧‧‧記憶閘極電極
N1‧‧‧氮化矽膜
ON1、ON2‧‧‧ONO膜
OX1‧‧‧第1氧化矽膜
OX2‧‧‧犧牲氧化矽膜
OX3‧‧‧第2氧化矽膜
PR1~PR4‧‧‧光阻劑膜
SB‧‧‧半導體基板
WL‧‧‧阱
圖1是本發明的實施形態的半導體裝置的製造工程中 的剖面圖。
圖2是接續於圖1的半導體裝置的製造工程中的剖面圖。
圖3是接續於圖2的半導體裝置的製造工程中的剖面圖。
圖4是接續於圖3的半導體裝置的製造工程中的剖面圖。
圖5是接續於圖4的半導體裝置的製造工程中的剖面圖。
圖6是接續於圖5的半導體裝置的製造工程中的剖面圖。
圖7是接續於圖6的半導體裝置的製造工程中的剖面圖。
圖8是接續於圖7的半導體裝置的製造工程中的剖面圖。
圖9是接續於圖8的半導體裝置的製造工程中的剖面圖。
圖10是接續於圖9的半導體裝置的製造工程中的剖面圖。
圖11是接續於圖10的半導體裝置的製造工程中的剖面圖。
圖12是接續於圖11的半導體裝置的製造工程中的剖面圖。
圖13是接續於圖12的半導體裝置的製造工程中的剖 面圖。
圖14是比較例的半導體裝置的製造工程中的剖面圖。
圖15是表示「寫入」、「消去」及「讀出」時之往選擇記憶格的各部位的電壓的施加條件之一例的表。
以下，根據圖面詳細說明實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的構件附上同一符號，其重複的說明省略。並且，在以下的實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
本實施形態及以下的實施形態的半導體裝置是具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)的半導體裝置。在此說明的非揮發性記憶體是分離閘型的MONOS型記憶體(以下簡稱MONOS記憶體)。在本實施形態及以下的實施形態中，非揮發性記憶體是針對以n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)為基本的記憶格進行說明。
並且，在本實施形態及以下的實施形態的極性(寫入.消去.讀出時的施加電壓的極性及載體的極性)是用以說明以n通道型MISFET為基本的記憶格時的動作者，以p通道型MISFET為基本時，是使施加電位及載體 的導電型等的全部的極性反轉，藉此原理上可取得相同動作。
並且，在本案所謂的遮罩是意指為了自蝕刻來保護一部分的對象物而使用的保護膜(蝕刻遮罩)、或自離子注入來保護一部分的對象物的保護膜(離子注入阻止遮罩)。
<有關半導體裝置的製造方法>
參照圖1~圖13來說明本實施形態的半導體裝置的製造方法。
圖1~圖13是本實施形態的半導體裝置的製造工程中的剖面圖。在此是說明有關形成n通道型的MISFET(控制電晶體及記憶電晶體)的情況，但亦可將導電型相反形成p通道型的MISFET(控制電晶體及記憶電晶體)。
在半導體裝置的製造工程中，首先如圖1所示般，準備由具有例如1~10Ωcm程度的比電阻的p型的單結晶矽(Si)等所成的半導體基板(半導體晶圓)SB。 接著，在半導體基板SB的主面形成溝，在該溝內形成元件分離領域(未圖示)。元件分離領域是例如由氧化矽膜所成，可藉由STI(Shallow Trench Isolation)法來形成。但，元件分離領域是亦可例如藉由LOCOS(Local Oxidization of Silicon)法等來形成。另外，圖1所示的領域是之後形成有記憶格的領域。
接著，藉由對半導體基板SB的主面進行離子注入，在半導體基板SB的主面形成p型的阱WL。阱WL是以比較低的濃度來打入p型的雜質(例如B(硼))而形成。阱WL是從半導體基板SB的主面形成至半導體基板SB的途中深度。之後，對半導體基板SB進行熱處理，使阱WL內的雜質擴散。另外，雖未圖示及詳細的說明，但實際在p型的場效電晶體或形成包含彼的記憶格的領域中，是藉由在半導體基板SB的主面離子注入n型的雜質(例如砷(As)或P(磷))來形成n型的阱。
接著，進行熱氧化等，在露出的半導體基板SB的上面形成比較膜厚小的絕緣膜IF1。藉此，半導體基板SB的上面是藉由絕緣膜IF1所覆蓋。絕緣膜IF1是例如由氧化矽膜所成。然後，在半導體基板SB的主面全面上，例如使用CVD(Chemical Vapor Deposition)法，形成矽膜SF1。藉此，在半導體基板SB上隔著絕緣膜IF1來形成矽膜SF1。矽膜SF1是用以形成後述的控制閘極電極CG的導體膜。
矽膜SF1是在成膜時作為非晶質矽膜形成之後，在之後的熱處理，亦可將該非晶質矽膜改變成由多結晶矽膜所成的矽膜SF1。並且，矽膜SF1是在成膜時不導入雜質，在成膜後離子注入n型的雜質(例如砷(As)或P(磷))，在之後的熱處理使該雜質擴散，藉此作為低電阻的導體膜。
其次，如圖2所示般，利用光微影技術及乾 蝕刻法來進行各向異性蝕刻，藉此分別除去矽膜SF1的一部分及絕緣膜IF1的一部分。藉此，使半導體基板SB的主面的一部分露出。
矽膜SF1是被分割成排列於沿著半導體基板SB的主面的第1方向之複數的圖案，該等的矽膜SF1的各自是構成控制閘極電極CG。被形成的複數的控制閘極電極CG的各自是延伸於沿著半導體基板SB的主面的方向，與該第1方向正交的第2方向，亦即圖2的進深方向。並且，藉由該蝕刻工程來形成由絕緣膜IF1所成的閘極絕緣膜GI。
其次，如圖3所示般，在半導體基板SB的主面全面上形成一部分會成為記憶電晶體的閘極絕緣膜的層疊膜之ONO(oxide-nitride-oxide)膜ON1。ONO膜ON1是覆蓋半導體基板SB的上面、及由閘極絕緣膜GI和控制閘極電極CG所成的層疊膜的側壁及上面。
ONO膜ON1是在內部具有電荷積蓄部的絕緣膜。具體而言，ONO膜ON1是由形成於半導體基板SB上的第1氧化矽膜(底氧化膜)OX1、及形成於第1氧化矽膜OX1上的氮化矽膜N1、及形成於氮化矽膜N1上的犧牲氧化矽膜(頂氧化膜)OX2的層疊膜所成。氮化矽膜N1是作為電荷積蓄部機能的捕捉性絕緣膜，亦即電荷積蓄膜。在此，犧牲氧化矽膜OX2是在之後的工程被除去，被置換成形成記憶格的其他的頂氧化膜的犧牲膜。
第1氧化矽膜OX1及犧牲氧化矽膜OX2是例 如可藉由氧化處理(熱氧化處理)或CVD法或其組合來形成。此時的氧化處理是亦可使用ISSG氧化。上述氮化矽膜N1是例如可藉由CVD法來形成。第1氧化矽膜OX1及犧牲氧化矽膜OX2的各自的厚度是例如2~10nm程度，上述氮化矽膜N1的厚度是例如5~15nm程度。
接著，以能覆蓋ONO膜ON1的表面之方式，在半導體基板SB的主面全面上，例如利用CVD法來形成矽膜SF2。藉此，露出的ONO膜ON1的側壁及上面是藉由矽膜SF2所覆蓋。亦即，在控制閘極電極CG的側壁是隔著ONO膜ON1來形成矽膜SF2。在此形成的矽膜SF2的膜厚是具有與構成之後形成的記憶格的記憶閘極電極的閘極長加上由和該記憶閘極電極鄰接的絕緣膜所成的側壁的該閘極長方向的寬度後的大小同等的大小。
其次，如圖4所示般，藉由乾蝕刻法，回蝕矽膜SF2，藉此使ONO膜ON1的上面露出。在此是使接觸於半導體基板SB的主面的ONO膜ON1的一部分的上面、及控制閘極電極CG的正上面的ONO膜ON1的上面露出。
在該回蝕工程中，藉由各向異性蝕刻(回蝕)矽膜SF2，在由閘極絕緣膜GI及控制閘極電極CG所成的層疊膜的雙方的側壁旁，隔著ONO膜ON1，使矽膜SF2剩下成側壁狀。藉此剩下的側壁狀的矽膜SF2是構成虛擬記憶閘極電極DMG。虛擬記憶閘極電極DMG是在之後的工程被除去，被置換成用以形成記憶格的其他的記憶 閘極電極的犧牲膜。
虛擬記憶閘極電極DMG的閘極長是具有與構成之後形成的記憶格的記憶閘極電極的閘極長加上由和該記憶閘極電極鄰接的絕緣膜所成的側壁的該閘極長方向的寬度後的大小同等的大小。
其次，如圖5所示般，形成覆蓋與控制閘極電極CG的兩側的側壁之中一方鄰接的虛擬記憶閘極電極DMG的光阻劑膜PR1。光阻劑膜PR1是覆蓋該一方的虛擬記憶閘極電極DMG的全體，露出另一方的虛擬記憶閘極電極DMG。光阻劑膜PR1的第1方向的一方的端部是在控制閘極電極CG上的ONO膜ON1的正上面終端。
之後，以光阻劑膜PR1作為遮罩使用，進行離子注入，藉此在半導體基板SB的主面形成擴散領域(雜質擴散領域、n+型半導體領域)DF1。接著，除去光阻劑膜PR1。擴散領域DF1是構成之後形成的記憶格的源極領域的半導體領域。
具體而言，以光阻劑膜PR1、控制閘極電極CG的一部分、及一部分的虛擬記憶閘極電極DMG作為遮罩使用，在半導體基板SB的主面利用離子注入法來以比較高的濃度導入n型雜質(砷(As)及磷(P))。此等被打入的雜質離子是通過光阻劑膜PR1及從虛擬記憶閘極電極DMG露出的ONO膜ON1，而被注入至半導體基板SB的主面，藉此形成擴散領域DF1。
在此離子注入工程中，導入砷(As)及磷 (P)的2種類的雜質離子作為n型雜質而形成擴散領域DF1是用以改善之後形成的記憶格的洩漏特性。如此的情況，作為注入由磷所成的雜質離子時的注入條件是將注入能量設為10keV，將摻雜量設為2×1015cm-2。並且，作為注入由砷所成的雜質離子時的注入條件是將注入能量設為20keV，將摻雜量設為2×1015cm-2。
在此，從光阻劑膜PR1及虛擬記憶閘極電極DMG露出的ONO膜ON1是以比較高的濃度打入雜質離子。因此，ONO膜ON1受到損傷。使用如此受到損傷的部分的ONO膜ON1作為記憶格的電荷保持膜時，會產生電荷的保持特性劣化的問題。
並且，擴散領域DF1的形成深度是比較深，因此在擴散領域DF1的形成工程中，雜質離子會通過從光阻劑膜PR1露出的虛擬記憶閘極電極DMG的內部，而被注入至虛擬記憶閘極電極DMG的正下面的犧牲氧化矽膜OX2。此情況，由於犧牲氧化矽膜OX2會受到損傷，因此使用如此的犧牲氧化矽膜OX2作為記憶格的電荷保持膜的頂氧化膜時，會產生電荷的保持特性劣化的問題。另外，在此是在虛擬記憶閘極電極DMG的正下面的氮化矽膜N1及第1氧化矽膜OX1中也導入雜質離子。
在此剛形成擴散領域DF1之後，進行擴散領域DF1的活化用的熱處理。對於進行雜質注入的半導體領域之活化退火是在利用圖11所後述的源極．汲極領域的形成工程之後進行。
其次，如圖6所示般，例如進行濕蝕刻，藉此除去與控制閘極電極CG的兩側的側壁相鄰而被形成的虛擬記憶閘極電極DMG每個，之後除去犧牲氧化矽膜OX2。藉此，露出氮化矽膜N1。
其次，如圖7所示，以能覆蓋氮化矽膜N1的表面之方式，在半導體基板SB的主面全面上，例如利用CVD法來形成第2氧化矽膜(頂氧化膜)OX3。藉此，露出的氮化矽膜N1的側壁及上面是藉由第2氧化矽膜OX3所覆蓋。在此，第1氧化矽膜OX1、氮化矽膜N1及第2氧化矽膜OX3是構成ONO膜ON2。
接著，在半導體基板SB的主面全面上，例如利用CVD法來形成矽膜SF3。藉此，露出的ONO膜ON2的側壁及上面是藉由矽膜SF3所覆蓋。亦即，在控制閘極電極CG的側壁是經由ONO膜ON2來形成矽膜SF3。矽膜SF3是在成膜時作為無摻雜的非晶質矽膜形成。亦即，成膜時的矽膜SF3是本質半導體。並且，矽膜SF3是例如藉由利用圖11所後述的源極．汲極領域的形成後進行的熱處理來多結晶化而成為多晶矽的膜。
矽膜SF3是膜厚比圖3所示的矽膜SF2更小。
在此所謂的膜厚是意指特定的膜的情況，對於該膜的底層的表面垂直的方向的該膜的厚度。例如，像ONO膜ON2的上面等那樣，在沿著半導體基板SB的主面之面的上面那樣，沿著該面來形成矽膜SF3時，所謂矽 膜SF3的膜厚是意指對於半導體基板SB的主面垂直的方向的矽膜SF3的厚度。並且，像ONO膜ON2的側壁那樣，接觸於對於半導體基板SB的主面垂直的壁而形成的部分的矽膜SF3時，所謂矽膜SF3的膜厚是意指對於該側壁垂直的方向的矽膜SF3的厚度。
其次，如圖8所示般，藉由乾蝕刻法，回蝕矽膜SF3，藉此使ONO膜ON2的上面露出。在此是使接觸於半導體基板SB的主面的ONO膜ON2的一部分的上面、及控制閘極電極CG的正上面的ONO膜ON2的上面露出。
在該回蝕工程中，藉由各向異性蝕刻(回蝕)矽膜SF3，在由閘極絕緣膜GI及控制閘極電極CG所成的層疊膜的雙方的側壁旁，隔著ONO膜ON2，使矽膜SF3剩下成側壁狀。藉此，在上述層疊膜的兩側的側壁之中一方的側壁，隔著ONO膜ON2來形成由殘留成側壁狀的矽膜SF3所成的記憶閘極電極MG。
接著，利用光微影技術，在半導體基板SB上形成覆蓋與各控制閘極電極CG的一方的側壁相鄰的記憶閘極電極MG，且露出與該控制閘極電極CG的另一方的側壁相鄰的矽膜SF3之光阻劑圖案(未圖示)。然後，以該光阻劑圖案作為蝕刻遮罩來進行蝕刻，藉此除去隔著控制閘極電極CG來形成於記憶閘極電極MG的相反側的矽膜SF3。然後，除去該光阻劑圖案。此時，記憶閘極電極MG是以光阻劑圖案所覆蓋，因此未被蝕刻殘存。
接著，藉由蝕刻(例如濕蝕刻)來除去ONO膜ON2之中，未被記憶閘極電極MG覆蓋而露出的部分。此時，記憶閘極電極MG的正下面的ONO膜ON2是未被除去殘留。同樣，位於包含閘極絕緣膜GI及控制閘極電極CG的層疊膜與記憶閘極電極MG之間的ONO膜ON2是未被除去殘留。其他的領域的ONO膜ON2是被除去，因此半導體基板SB的上面會露出，且控制閘極電極CG的上面會露出。並且，控制閘極電極CG的側壁，亦即未被記憶閘極電極MG覆蓋方的側壁會露出。
此時，在利用圖5來說明的離子注入工程中因為從光阻劑膜PR1及虛擬記憶閘極電極DMG露出，所以接受離子注入的ONO膜ON1是全部被除去。
在此，記憶閘極電極MG與擴散領域DF1是在記憶閘極電極MG的閘極長方向(第1方向)，彼此離間。這是因為在利用圖5說明的離子注入工程中作為遮罩使用的虛擬記憶閘極電極DMG的閘極長要比記憶閘極電極MG的閘極長更大。在此所謂的虛擬記憶閘極電極DMG的閘極長是意指控制閘極電極CG的閘極長方向(第1方向)的虛擬記憶閘極電極DMG的寬度。
如此，以能夠和控制閘極電極CG相鄰的方式，在半導體基板SB上，隔著內部具有電荷積蓄部的ONO膜ON2，而形成記憶閘極電極MG。記憶閘極電極MG是在與控制閘極電極CG相鄰的領域中，在半導體基板SB的主面上隔著ONO膜ON2來形成。亦即，ONO膜 ON2是具有L字型的剖面形狀。
其次，如圖9所示般，利用光微影技術，在半導體基板SB上形成光阻劑膜PR2。光阻劑膜PR2是終端於控制閘極電極CG的正上面，覆蓋擴散領域DF1及記憶閘極電極MG的阻劑圖案。亦即，光阻劑膜PR2是露出控制閘極電極CG旁的領域之中，未形成有記憶閘極電極MG及擴散領域DF1方的半導體基板SB的主面。
接著，以光阻劑膜PR2作為遮罩使用進行離子注入，藉此在半導體基板SB的主面形成延長領域(雜質擴散領域、n-型半導體領域)EX2。亦即，以光阻劑膜PR2及控制閘極電極CG的一部分作為遮罩(離子注入阻止遮罩)使用，在半導體基板SB的主面以離子注入法來導入例如砷(As)等的n型的雜質，藉此形成延長領域EX2。然後，除去光阻劑膜PR2。
雖未圖示，但實際在光阻劑膜PR2及延長領域EX2的形成前，亦可例如藉由氮化矽膜、氧化矽膜、或該等的層疊膜等來形成覆蓋由閘極絕緣膜GI、控制閘極電極CG、ONO膜ON2及記憶閘極電極MG所成的構造體的側壁之偏置間隔件。
其次，如圖10所示般，利用光微影技術，在半導體基板SB上形成光阻劑膜PR3。光阻劑膜PR3是終端於控制閘極電極CG的正上面，覆蓋延長領域EX2，露出擴散領域DF1及記憶閘極電極MG的阻劑圖案。亦即，光阻劑膜PR3是露出控制閘極電極CG旁的領域之中，形 成有記憶閘極電極MG及擴散領域DF1方的半導體基板SB的主面。
接著，以光阻劑膜PR3作為遮罩使用進行離子注入，藉此在半導體基板SB的主面形成延長領域(雜質擴散領域、n-型半導體領域)EX1。亦即，以光阻劑膜PR3、控制閘極電極CG的一部分及記憶閘極電極MG等作為遮罩(離子注入阻止遮罩)使用，在半導體基板SB的主面以離子注入法來導入例如砷(As)等的n型的雜質，藉此形成延長領域EX1。然後，除去光阻劑膜PR3。
延長領域EX1相較於為了擴散領域DF1的形成而進行的離子注入，是藉由以低的摻雜量、低的能量來進行的離子注入所形成。因此，在延長領域EX1的形成工程被打入記憶閘極電極MG的上面的雜質離子是未到達至記憶閘極電極MG的下面。
在此，在第1氧化矽膜OX1及氮化矽膜N1中是藉由利用圖5說明的離子注入來導入雜質離子的磷(P)及砷(As)。相對於此，記憶閘極電極MG是不作為擴散領域形成用的遮罩使用，只在為了延長領域EX1的形成而打入砷(As)的離子注入工程，作為遮罩使用。
因此，相較於磷(P)的濃度相對於第1氧化矽膜OX1及氮化矽膜N1的各自的內部的砷(As)的濃度之大小，磷(P)的濃度相對於記憶閘極電極MG內的砷(As)的濃度之大小為小。亦即，相較於磷(P)的濃度相對於ONO膜ON2內的砷(As)的濃度之大小，磷 (P)的濃度相對於記憶閘極電極MG內的砷(As)的濃度之大小為小。這是在完成的記憶格中也同樣。
因此，相較於第1氧化矽膜OX1及氮化矽膜N1，第2氧化矽膜OX3是雜質濃度低。這在完成的記憶格中也同樣。
其次，如圖11所示般，形成覆蓋上述構造體的兩側的側壁的絕緣膜之側壁SW。側壁SW是例如使用CVD法，在半導體基板SB上依序形成例如氧化矽膜及氮化矽膜之後，藉由各向異性蝕刻來將該氧化矽膜及該氮化矽膜一部分除去，使半導體基板SB的上面、控制閘極電極CG及記憶閘極電極MG的各自的上面露出，藉此可自己整合地形成。
亦即，一對的側壁SW之中，一方是接觸於記憶閘極電極MG的側壁而形成，另一方是接觸於控制閘極電極CG的側壁而形成。側壁SW是可思考藉由層疊膜所形成，但在圖中是未顯示構成該層疊膜的膜彼此間的界面。
接著，利用光微影技術，在半導體基板SB上形成光阻劑膜PR4。光阻劑膜PR4是終端於控制閘極電極CG的正上面，覆蓋與延長領域EX1、擴散領域DF1、記憶閘極電極MG及記憶閘極電極MG鄰接的側壁SW，露出與控制閘極電極CG鄰接的側壁SW及延長領域EX2之阻劑圖案。亦即，光阻劑膜PR4是露出控制閘極電極CG旁的領域之中，形成有延長領域EX2方的半導體基板SB 的主面之保護膜。
接著，以光阻劑膜PR4作為遮罩使用，進行離子注入，藉此在半導體基板SB的主面形成擴散領域(雜質擴散領域、n+型半導體領域)DF2。
具體而言，以光阻劑膜PR4、控制閘極電極CG的一部分及側壁SW等作為遮罩使用，在半導體基板SB的主面利用離子注入法以比較高的濃度來導入n型雜質(砷(As)及磷(P))。接著，除去光阻劑膜PR4。
在此離子注入工程中，導入砷(As)及磷(P)的2種類的雜質離子作為n型雜質，而形成擴散領域DF2是為了改善記憶格MC的洩漏特性。如此的情況，作為注入由磷所成的雜質離子時的注入條件，是將注入能量設為10keV，將摻雜量設為2×1015cm-2。並且，作為注入由砷所成的雜質離子時的注入條件，是將注入能量設為20keV，將摻雜量設為2×1015cm-2。
延長領域EX1、EX2的各自是擴散領域DF1、DF2的任一皆形成深度(接合深度)小。延長領域EX1是與擴散領域DF1接觸形成，延長領域EX2是與擴散領域DF2接觸形成。如上述般，形成有由延長領域EX1及比延長領域EX1更高雜質濃度的擴散層的擴散領域DF1、延長領域EX2及比延長領域EX2更雜質濃度高的擴散層的擴散領域DF2所成的一對的源極．汲極領域。該源極．汲極領域是具有LDD(Lightly Doped Drain)構造。
亦即，在擴散領域DF1、DF2的各自之間，延長領域EX1、EX2會排列形成。並且，延長領域EX1、EX2之間的半導體基板SB的主面附近的阱WL是在記憶格MC的動作時形成通道的通道領域。
控制電晶體及記憶電晶體是分別構成MISFET。在MISFET中，藉由雜質濃度比較高的擴散領域及雜質濃度比較低的延長領域來形成源極．汲極領域，藉由將延長領域形成於比擴散領域更接近MISFET的通道領域的位置，可一面防止源極．汲極領域的電阻值的增大，一面淺化擴散領域的形成深度，且可防止熱電子的產生。因此，藉由形成LDD構造，可提高短通道MISFET的可靠度，所以可取得半導體裝置的微細化容易的效果。
接著，進行用以使被導入至構成源極領域及汲極領域的半導體領域(延長領域EX1、EX2、擴散領域DF1、DF2)等的雜質活化之熱處理的活化退火。
控制閘極電極CG與其旁的一對的源極．汲極領域是構成控制電晶體。又，記憶閘極電極MG與其旁的一對的源極．汲極領域是構成記憶電晶體。具體而言，延長領域EX1及擴散領域DF1是構成控制電晶體及記憶電晶體的源極領域，延長領域EX2及擴散領域DF2是構成控制電晶體及記憶電晶體的汲極領域。
該控制電晶體及該記憶電晶體是構成分離閘型的MONOS記憶體的記憶格MC。因此，可藉由上述的工程來形成記憶格MC。
在本實施形態中，記憶閘極電極MG是不作為擴散領域形成用的遮罩使用，只在為了延長領域EX1的形成而進行的離子注入工程，作為遮罩使用。因此，記憶閘極電極MG的雜質濃度是比擴散領域DF1、DF2的任一都更小。這是在完成的記憶格中也同樣。
並且，在第1氧化矽膜OX1及氮化矽膜N1中，藉由利用圖5說明的離子注入來導入雜質離子的磷(P)及砷(As)，但在第2氧化矽膜OX3被形成後，第2氧化矽膜OX3上的記憶閘極電極MG是未作為擴散領域形成用的遮罩使用。又，如上述般，在為了延長領域EX1的形成而進行的離子注入工程中，被打入記憶閘極電極MG的上面的雜質離子是未到達至第2氧化矽膜OX3。
其次，如圖12所示般，形成矽化物層S1。矽化物層S1是可藉由所謂的自對準多晶矽化合物(Salicide：Self Aligned Silicide)製程來形成。具體而言，如其次般可形成矽化物層S1。
亦即，首先，在包含擴散領域DF1、DF2、控制閘極電極CG及記憶閘極電極MG的各自的上面上之半導體基板SB的主面全面上形成(堆積)矽化物層S1的形成用的金屬膜。該金屬膜是可使用單體的金屬膜(純金屬膜)或合金膜。該金屬膜是例如由鈷(Co)膜、鎳(Ni)膜、或鎳白金合金膜所成，可利用濺射法等來形成。
之後，藉由對於半導體基板SB實施熱處理 (矽化物層S1形成用的熱處理)，使擴散領域DF1、DF2、控制閘極電極CG及記憶閘極電極MG的各表層部分與該金屬膜反應。藉此，接觸於擴散領域DF1、DF2、控制閘極電極CG及記憶閘極電極MG的各自的上面，而形成矽化物層S1。之後，藉由濕蝕刻等來除去未反應的該金屬膜，取得圖12所示的構造。矽化物層S1是例如可設為鈷矽化物層、鎳矽化物層、或鎳白金矽化物層。
接著，在半導體基板SB的主面全面上，以能覆蓋記憶格MC的方式，形成層間絕緣膜IL1。層間絕緣膜IL1是例如由氧化矽膜的單體膜所成，例如可利用CVD法等來形成。在此是例如以比控制閘極電極CG的膜厚更厚的膜厚來形成層間絕緣膜IL1。
接著，利用CMP(Chemical Mechanical Polishing)法等來研磨層間絕緣膜IL1的上面。然後，形成複數的接觸柱塞CP。
亦即，使用利用光微影技術來形成於層間絕緣膜IL1上的光阻劑圖案(未圖示)作為蝕刻遮罩，乾蝕刻層間絕緣膜IL1。藉此，形成複數貫通層間絕緣膜IL1的接觸孔(開口部、貫通孔)。
在各接觸孔的底部露出半導體基板SB的主面的一部分之擴散領域DF1、DF2的各自的表面上的矽化物層S1的一部分、控制閘極電極CG的表面上的矽化物層S1的一部分、或記憶閘極電極MG的表面上的矽化物層S1的一部分等。
接著，在各接觸孔內形成複數由鎢(W)等所成的導電性的接觸柱塞CP，作為連接用的導電體。為了形成接觸柱塞CP，例如在包含接觸孔的內部之層間絕緣膜IL1上形成屏障導體膜(例如鈦膜、氮化鈦膜、或該等的層疊膜)。然後，以能完全填埋各接觸孔內的方式在該屏障導體膜上形成由鎢膜等所成的主導體膜之後，藉由CMP法或回蝕法等來除去接觸孔的外部不要的主導體膜及屏障導體膜，藉此可形成複數的接觸柱塞CP。
被埋入接觸孔的複數的接觸柱塞CP是在擴散領域DF1、DF2、控制閘極電極CG及記憶閘極電極MG的各自的上面經由矽化物層S1來電性連接。各接觸柱塞CP是被連接至擴散領域DF1上的矽化物層S1的上面、擴散領域DF2上的矽化物層S1的上面、控制閘極電極CG上的矽化物層S1的上面、及記憶閘極電極MG上的矽化物層S1的上面等。
另外，為了圖面的簡略化，圖12是將構成接觸柱塞CP的屏障導體膜及主導體膜(鎢膜)一體化顯示。並且，在圖12的剖面圖中，未顯示被連接至控制閘極電極CG及記憶閘極電極MG的各自之接觸柱塞CP。亦即，對於延伸於閘極寬度方向的控制閘極電極CG及記憶閘極電極MG的各自是在未圖示的領域中連接接觸柱塞CP。
其次，如圖13所示般，在埋入有接觸柱塞CP的層間絕緣膜IL1上形成包含第1層的配線M1的第1 配線層。配線M1是可利用所謂單鑲嵌技術來形成。第1配線層是具有：層間絕緣膜IL2、及貫通層間絕緣膜IL2的第1層的配線M1。配線M1的底面是被連接至接觸柱塞CP的上面。之後的工程的圖示是省略，但實際在第1配線層上依序形成第2配線層及第3配線層等，而形成層疊配線層之後，藉由切割工程來使半導體晶圓小片化，取得複數的半導體晶片。如以上般，製造本實施形態的半導體裝置。
<有關非揮發性記憶體的動作>
其次，參照圖15來說明有關非揮發性記憶體的動作例。
圖15是表示本實施形態的「寫入」、「消去」及「讀出」時之往選擇記憶格的各部位的電壓的施加條件之一例的表。在圖15的表中記載：分別在「寫入」、「消去」及「讀出」時，施加於圖13所示那樣的記憶格MC的記憶閘極電極MG的電壓Vmg、施加於源極領域的電壓Vs、施加於控制閘極電極CG的電壓Vcg、施加於汲極領域的電壓Vd、及施加於半導體基板上面的p型阱的基極電壓Vb。
在此所謂的選擇記憶格是意指作為進行「寫入」、「消去」或「讀出」的對象而被選擇的記憶格。另外，圖13所示的非揮發性記憶體的例子，是被形成於各記憶格的記憶閘極電極MG側的活性領域的延長領域EX1 及擴散領域DF1會構成源極領域，被形成於控制閘極電極CG側的活性領域的延長領域EX2及擴散領域DF2會構成汲極領域。
另外，圖15的表所示者是電壓的施加條件的適當的一例，但並非限於此，亦可因應所需實施各種的變更。並且，在本實施形態中，將往記憶電晶體的ONO膜ON2(參照圖13)中的電荷積蓄部的氮化矽膜N1之電子的注入定義為「寫入」，將電洞(hole：電洞)的注入定義為「消去」。
並且，在圖15的表中，A的欄是對應於寫入方法為SSI方式，且消去方法為BTBT方式的情況，B的欄是對應於寫入方法為SSI方式，且消去方法為FN方式的情況，C的欄是對應於寫入方法為FN方式，且消去方法為BTBT方式的情況，D的欄是對應於寫入方法為FN方式，且消去方法為FN方式的情況。
SSI方式是可視為藉由在氮化矽膜N1中注入熱電子來進行記憶格的寫入之動作法，BTBT方式是可視為藉由在氮化矽膜N1中注入熱電洞來進行記憶格的消去之動作法，FN方式是可視為藉由電子或電洞的穿隧來進行寫入或消去之動作法。有關FN方式，若以別的表現來說明，則FN方式的寫入是可視為在氮化矽膜N1中藉由FN穿隧效應來注入電子，藉由進行記憶格的寫入之動作方式，FN方式的消去是可視為在氮化矽膜N1中藉由FN穿隧效應來注入電洞，藉此進行記憶格的消去之動作方 式。以下，具體地說明。
寫入方式是有：以被稱為所謂的SSI(Source Side Injection：源極側注入)方式的源極側注入之熱電子注入來進行寫入的寫入方式(熱電子注入寫入方式)、及藉由被稱為所謂的FN方式的FN(Fowler Nordheim)穿隧來進行寫入的寫入方式(穿隧寫入方式)。
SSI方式的寫入，是對進行寫入的選擇記憶格的各部位施加例如圖15的表的A的欄或B的欄的「寫入動作電壓」所示那樣的電壓(Vmg=10V、Vs=5V、Vcg=1V、Vd=0.5V、Vb=0V)，在選擇記憶格的ONO膜ON2中的氮化矽膜N1中注入電子，藉此進行寫入。
此時，熱電子是在2個的閘極電極(記憶閘極電極MG及控制閘極電極CG)間之下的通道領域(源極、汲極間)產生，熱電子會被注入至記憶閘極電極MG之下的電荷積蓄部的氮化矽膜N1。被注入的熱電子(電子)是在ONO膜ON2中的氮化矽膜N1中的捕捉準位被捕獲，其結果，記憶電晶體的臨界值電壓會上昇。亦即，記憶電晶體成為寫入狀態。
FN方式的寫入，是對進行寫入的選擇記憶格的各部位施加例如圖15的表的C的欄或D的欄的「寫入動作電壓」所示那樣的電壓(Vmg=-12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)，在選擇記憶格中，從記憶閘極電極MG使電子穿隧而注入至ONO膜ON2中的氮化矽膜N1，藉此進行寫入。此時，電子是從記憶閘極電極MG 藉由FN穿隧(FN穿隧效應)來穿隧第2氧化矽膜(頂氧化膜)OX3而注入至ONO膜ON2中，在ONO膜ON2中的氮化矽膜N1中的捕捉準位被捕獲，其結果，記憶電晶體的臨界值電壓會上昇。亦即，記憶電晶體成為寫入狀態。
另外，在FN方式的寫入中，從半導體基板SB使電子穿隧而注入至氮化矽膜N1，藉此亦可進行寫入，此情況，寫入動作電壓是可設為例如使圖15的表的C的欄或D的欄的「寫入動作電壓」的正負反轉者。
消去方法是有：藉由被稱為所謂的BTBT方式的BTBT(Band-To-Band Tunneling：帶間隧道現象)之熱電洞注入來進行消去的消去方式(熱電洞注入消去方式)、及藉由被稱為所謂的FN方式的FN(Fowler Nordheim)穿隧來進行消去的消去方式(穿隧消去方式)。
BTBT方式的消去，是在電荷積蓄部(氮化矽膜N1)中注入藉由BTBT所產生的電洞(電洞)，藉此進行消去。對進行消去的選擇記憶格的各部位施加例如圖15的表的A的欄或C的欄的「消去動作電壓」所示那樣的電壓(Vmg=-6V、Vs=6V、Vcg=0V、Vd=open、Vb=0V)。藉此，藉由BTBT現象來使電洞產生，電場加速下，在選擇記憶格的氮化矽膜N1中注入電洞，藉此使記憶電晶體的臨界值電壓降低。亦即，記憶電晶體是成為消去狀態。
FN方式的消去，是對進行消去的選擇記憶格的各部位施加例如圖15的表的B的欄或D的欄的「消去動作電壓」所示那樣的電壓(Vmg=12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)，在選擇記憶格中，從記憶閘極電極MG使電洞穿隧而注入至氮化矽膜N1，藉此進行消去。此時，電洞是從記憶閘極電極MG藉由FN穿隧(FN穿隧效應)來穿隧第2氧化矽膜(頂氧化膜)OX3而注入至ONO膜ON2中，在ONO膜ON2中的氮化矽膜N1中的捕捉準位被捕獲，其結果，記憶電晶體的臨界值電壓會降低。亦即，記憶電晶體是成為消去狀態。
另外，在FN方式的消去中，從半導體基板SB使電洞穿隧而注入至氮化矽膜N1，藉此亦可進行消去，此情況，消去動作電壓是可設為使例如圖15的表的B的欄或D的欄的「消去動作電壓」的正負反轉者。
讀出時，對進行讀出的選擇記憶格的各部位施加例如圖15的表的A的欄、B的欄、C的欄或D的欄的「讀出動作電壓」所示那樣的電壓。藉由將施加於讀出時的記憶閘極電極MG的電壓Vmg形成寫入狀態的記憶電晶體的臨界值電壓與消去狀態的臨界值電壓之間的值，可判別寫入狀態及消去狀態。
<有關本實施形態的效果>
以下，說明圖14所示的比較例的半導體裝置的問題點，說明有關本實施形態的效果。圖14是說明比較例的 動作的半導體裝置的剖面圖。
在分離閘型的MONOS記憶體的形成工程中，可思考形成控制閘極電極、ONO膜、記憶閘極電極及該等的兩側的側壁之後，以控制閘極電極、ONO膜、記憶閘極電極及側壁作為遮罩使用，進行離子注入，藉此形成源極．汲極領域的擴散領域。在此進行的擴散領域的形成用的離子注入，由於雜質離子的摻雜量及注入能量高，因此在作為遮罩使用的記憶閘極電極中，從其上面到深的領域注入雜質離子。
此時，有被打入記憶閘極電極的上面的雜質離子到達至記憶閘極電極的途中深度的情況，及被打入至記憶閘極電極的上面的雜質離子通過記憶閘極電極中而到達至記憶閘極電極的正下面的ONO膜的情況。雜質離子對於記憶閘極電極的注入深度是在半導體晶圓(半導體基板)的全體中不是均一，在複數的記憶閘極電極彼此間之間產生偏差。此情況，藉由之後的工程的熱處理(例如利用圖11說明的源極．汲極領域形成後的熱處理)來使記憶閘極電極結晶化時，因為在複數的記憶閘極電極彼此間之間有雜質的分布差，所以在複數的記憶閘極電極彼此間之間，構成記憶閘極電極的結晶(晶粒)的形狀產生差異。
亦即，構成記憶閘極電極的晶粒的粒徑等產生偏差。因此，即使以同樣的電壓條件來使完成的2個以上的記憶格動作，也會在某記憶閘極電極中的底部產生空乏層，相對的在其他的記憶閘極電極會發生不產生空乏化 的狀態。其結果，在包含該等的記憶閘極電極的記憶電晶體的臨界值電壓產生電壓差，在複數的記憶格間產生特性偏差。因此，記憶體不正常動作，所以會產生半導體裝置的可靠度降低的問題。
如此的問題是起因於結晶化時的記憶閘極電極中的雜質的分布而發生者，因此在成膜時將用以形成記憶閘極電極而設的矽膜作為非結晶的矽膜(非晶質矽膜)時特別顯著。並且，在擴散領域的形成前，即使記憶閘極電極為多結晶的矽膜(多晶矽膜)時，也因擴散領域的形成用的離子注入，該記憶閘極電極的結晶構造崩潰而回到非結晶狀態的情況，上述問題顯著。
並且，上述問題是因為在複數的記憶閘極電極彼此間之間的雜質濃度差而產生者。因此，對於為了形成記憶閘極電極而設的矽膜，在成膜時或剛成膜之後的時間點導入雜質離子時，在之後形成的各記憶閘極電極，雜質已經成為以預定的濃度來分布的狀態。因此，即使在擴散領域形成時，雜質離子被打入記憶閘極電極，照樣在複數的記憶閘極電極間的濃度的差小，上述問題難發生。
亦即，上述問題是對於為了形成記憶閘極電極而設的矽膜，在成膜時或剛成膜之後的時間點不進行雜質離子的導入，在延長領域及擴散領域的形成用的離子注入工程中初次對於記憶閘極電極進行離子注入那樣的情況顯著。
並且，以記憶閘極電極等作為遮罩使用，進 行離子注入，藉此形成擴散領域時，雜質離子會貫通記憶閘極電極，打入至構成ONO膜的頂氧化膜，頂氧化膜恐有受到損傷之虞。此情況，作為頂氧化膜的絕緣膜的可靠度會降低，被注入至頂氧化膜下的氮化矽膜的載體(例如電子)的保持特性會產生惡化的問題。亦即，記憶格的資料的保持特性惡化。並且，記憶體動作的可靠度會因此而降低。因此，產生半導體裝置的可靠度降低的問題。
為了解消如此的問題，比較例如圖14所示般，可思考在形成虛擬ONO膜DON及虛擬記憶閘極電極DM的狀態下形成擴散領域DF，之後重新形成ONO膜及記憶閘極電極。
亦即，在此是在半導體基板SB上形成控制閘極電極CG及虛擬ONO膜DON之後，以能和控制閘極電極CG的一方的側壁相鄰的方式形成側壁狀的虛擬記憶閘極電極DM，接著以虛擬記憶閘極電極DM及控制閘極電極CG作為遮罩使用而進行離子注入。藉此，在控制閘極電極CG及虛擬記憶閘極電極DM的旁邊形成一對的擴散領域DF。
此時，在虛擬記憶閘極電極DM中從虛擬記憶閘極電極DM的上面到下面附近打入雜質離子。並且，因貫通虛擬記憶閘極電極DM的雜質離子，頂氧化膜的犧牲氧化矽膜OX2受到損傷。在此是在之後的工程除去虛擬記憶閘極電極DM及虛擬ONO膜DON而使控制閘極電極CG及半導體基板SB的各自的表面露出，接著重新形 成ONO膜(未圖示)及記憶閘極電極(未圖示)，在此重新形成的記憶閘極電極的閘極長是與虛擬記憶閘極電極DM大致相同。
在此構成新形成的上述ONO膜的頂氧化膜是不受到擴散領域DF形成時的離子注入所造成的損傷，上述記憶閘極電極是未接受該離子注入。因此，在比較例的半導體裝置中，可防止記憶閘極電極彼此間的雜質的分布差所引起的記憶格彼此間的特性偏差的發生，且可防止頂氧化膜的損傷所引起的資料的保持特性的降低。
但，比較例是在形成與最終形成的記憶閘極電極同等的閘極長的虛擬記憶閘極電極DM之狀態下進行離子注入，藉此形成擴散領域DF。因此，在記憶閘極電極及控制閘極電極CG的側壁形成側壁的狀態下進行離子注入，藉此相較於形成擴散領域的情況，比較例是一對的擴散領域DF彼此間的間隔小。因此，比較例是在源極．汲極領域間容易流動電流，所以防止記憶格的非動作時的源極．汲極領域間的洩漏電流、亦即OFF電流產生的特性(截止特性)會劣化。因此，發生半導體裝置的可靠度降低的問題。
如此的問題是若半導體裝置的微細化進展，則更顯著，因此若不解決此問題，則成為半導體裝置的性能提升的妨礙。
又，如比較例般，在擴散領域DF的形成後再度形成ONO膜的全體時，在新的ONO膜的成膜工程中， 由於對半導體基板SB施加高的熱，因此擴散領域DF會更擴展於廣範圍。因此，上述截止特性會產生更劣化的問題。又，為了抑制如此的截止特性的劣化，若進行考慮ONO膜的再形成之熱擴散的再設計，則半導體裝置的製造成本會增大。
又，比較例是以具有與記憶格的完成後留下的記憶閘極電極同程度的閘極長的虛擬記憶閘極電極DM及控制閘極電極CG作為遮罩使用，進行離子注入，藉此形成擴散領域DF，因此擴散領域DF是平面視對於控制閘極電極CG及上述記憶閘極電極形成一部分重疊或接觸。
亦即，擴散領域DF與控制閘極電極CG是平面視彼此接觸，該等之間是未離間。同樣，擴散領域DF與上述記憶閘極電極是平面視彼此接觸，該等之間是未離間。因此，難以在比擴散領域DF更接近通道領域的位置形成比擴散領域DF更雜質濃度小的延長領域。
因此，難以形成LDD構造，所以構成記憶格的電晶體的短通道化困難。相對於此，可思考從對於半導體基板SB的主面傾斜的方向來進行離子注入，藉此形成延長領域。但，如上述般在一對的擴散領域DF彼此間的間隔小的比較例中，若形成延長領域，則記憶格的源極．汲極領域間的電阻值會更降低，因此會產生截止特性更劣化的問題。
相對於此，本實施形態的半導體裝置的製造工程是如利用圖3~圖5說明般，形成具有與之後形成的 記憶閘極電極MG(參照圖11)的閘極長加上側壁SW(參照圖11)後的大小同等的厚度之矽膜SF2及虛擬記憶閘極電極DMG。亦即，在利用圖5說明的工程中，是以閘極長比記憶閘極電極MG更大的虛擬記憶閘極電極DMG作為遮罩使用，進行離子注入，因此如圖8所示般，可使擴散領域DF1平面視從記憶閘極電極MG離間而形成。因此，可在擴散領域DF1與記憶閘極電極MG之間的半導體基板SB的主面形成延長領域EX1。
並且，在此是不在利用圖5說明的工程中同時形成源極領域用的擴散領域DF1及汲極領域用的擴散領域DF2，如圖11所示般，在之後的工程形成側壁SW後，以側壁SW作為遮罩使用進行離子注入，而形成擴散領域DF2。藉此，可使擴散領域DF2平面視形成於從控制閘極電極CG離間的位置。因此，可使在擴散領域DF2的形成前形成的延長領域EX2留在通道領域與擴散領域DF2之間。
因此，本實施形態是可在構成記憶格MC(參照圖13)的源極．汲極領域中形成LDD構造。又，由於可使擴散領域DF1、DF2彼此充分離間而形成，因此可防止截止特性劣化。又，由於可使擴散領域DF1、DF2彼此充分離間而形成，因此可藉由形成延長領域EX1、EX2來防止截止特性劣化。所以，可使半導體裝置的可靠度提升。
為了使如此的構成實現，只要以比為了形成記憶閘極電極MG而設的矽膜SF3(參照圖7)更大的膜 厚來形成為了形成虛擬記憶閘極電極DMG而設的矽膜SF2(參照圖3)即可。
本實施形態是在形成膜厚較大的虛擬記憶閘極電極DMG的狀態下形成擴散領域DF1，然後除去虛擬記憶閘極電極DMG之後重新形成記憶閘極電極MG，在擴散領域DF2的形成時，藉由光阻劑膜PR4(參照圖11)來覆蓋記憶閘極電極MG。因此，在記憶閘極電極MG中，為了形成擴散領域DF1、DF2而進行的離子注入時，雜質離子是未被導入。因此，可防止在複數的記憶閘極電極MG彼此間產生雜質離子的分布偏差而引起記憶格MC彼此間的特性偏差產生。因此，可使半導體裝置的可靠度提升。
在此，圖10所示的工程是以記憶閘極電極MG作為遮罩使用，進行為了形成延長領域EX1而進行的離子注入。但，延長領域EX1相較於為了形成擴散領域DF1而進行的離子注入，是以低的摻雜量、低的能量注入。因此，在記憶閘極電極MG的上面所被打入的雜質離子是未到達至記憶閘極電極MG的下面。亦即，複數的記憶閘極電極MG中的底部各自是不產生雜質離子的分布偏差。
因此，可防止在某記憶閘極電極中的底部中產生空乏層，相對的在其他的記憶閘極電極中不產生空乏化的事態。其結果，可防止在包含該等的記憶閘極電極的記憶電晶體的臨界值電壓產生電壓差而引起在複數的記憶 格MC間產生特性偏差。因此，可使半導體裝置的可靠度提升。
並且，在此不是全部除去ONO膜ON1(參照圖5)來形成新的ONO膜，而是以虛擬記憶閘極電極DMG作為遮罩使用來形成擴散領域DF1時，在利用圖6說明的工程中只除去特別容易打入雜質的犧牲氧化矽膜(頂氧化膜)OX2(參照圖5)。之後，如圖7所示般形成新的第2氧化矽膜(頂氧化膜)OX3，因此在此可防止為了擴散領域DF1的形成而進行的離子注入所造成的損傷留在第2氧化矽膜OX3。
因此，在具備包含第2氧化矽膜OX3的ONO膜ON2(參照圖13)的記憶格MC中，可防止資料的保持特性降低、及記憶格MC的動作的可靠度降低。因此，可使半導體裝置的可靠度提升。
又，由於在此是僅再形成頂氧化膜，因此相較於像比較例那樣再形成ONO膜全體的情況，在形成擴散領域DF1之後可減輕施加於半導體基板SB的熱負荷。因此，可防止擴散領域DF1內的雜質離子藉由成膜的加熱而更擴散。因此，可防止記憶格MC的截止特性劣化，所以可使半導體裝置的可靠度提升。
並且，在利用圖5說明的工程中，從虛擬記憶閘極電極DMG及光阻劑膜PR1露出的ONO膜ON1中，因離子注入而產生損傷，且構成ONO膜ON1的第1氧化矽膜OX1及氮化矽膜N1是留在完成的記憶格MC 內。
假設虛擬記憶閘極電極的閘極長與之後形成的記憶閘極電極的閘極長同等，且不除去留下最初形成的ONO膜的一部分時，因擴散領域形成用的離子注入，與虛擬記憶閘極電極鄰接的領域的ONO膜所受的損傷恐有留在構成記憶格的ONO膜內之虞。這是因為ONO膜之中，從虛擬記憶閘極電極露出的部分所受的損傷會在與該部分鄰接且位於虛擬記憶閘極電極的正下面的部分也殘留所致。
但，第1氧化矽膜OX1及氮化矽膜N1的一部分，在利用圖5說明的工程中，從比記憶閘極電極MG更大閘極長的虛擬記憶閘極電極DMG露出之下，因離子注入而受到損傷的部分是位於從之後形成有記憶閘極電極MG的領域離間的領域的部分。並且，在利用圖8說明的工程中，在除去從記憶閘極電極MG露出的第1氧化矽膜OX1、氮化矽膜N1及第2氧化矽膜OX3之下，因藉由利用圖5說明的離子注入而受到損傷的第1氧化矽膜OX1及氮化矽膜N1是全部被除去。
亦即，因利用圖5說明的離子注入而受到損傷的領域的第1氧化矽膜OX1及氮化矽膜N1是從在圖8所示之後面的工程留下的第1氧化矽膜OX1及氮化矽膜N1離間。換言之，因利用圖5說明的離子注入而受到損傷的領域的ONO膜ON1是從在圖8所示之ONO膜ON2的一部分的除去工程之後留下的記憶閘極電極MG的正下 面的ONO膜ON2離間。因此，可防止該損傷留在ONO膜ON2。
又，本實施形態的半導體裝置的製造方法，相較於藉由個別的離子注入工程來形成記憶格的源極領域及汲極領域時的分離閘型的MONOS記憶體的製造工程，可不使遮罩數增大來形成記憶格MC(參照圖13)而取得上述效果。因為構成ONO膜ON1、ON2的膜、及虛擬記憶閘極電極DMG是可不使用遮罩，自己整合地形成。
又，相較於藉由個別的離子注入工程來形成構成記憶格且具有LDD構造的源極領域及汲極領域的情況，像比較例般樣，再度形成記憶閘極電極、及ONO膜的全部或一部分的情況，可不使工程數增大來形成記憶格MC而取得上述效果。因此，本實施形態可一面防止半導體裝置的製造成本的增大，一面取得上述的效果。
以上，根據其實施形態具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種變更。
例如，利用圖9及圖10來說明的工程是先進行哪個皆可。並且，圖9及圖10所示的延長領域EX1、EX2是亦可藉由同一的離子注入工程來形成。
CG‧‧‧控制閘極電極
DF1‧‧‧擴散領域
DMG‧‧‧虛擬記憶閘極電極
GI‧‧‧閘極絕緣膜
N1‧‧‧氮化矽膜
ON1‧‧‧ONO膜
OX1‧‧‧第1氧化矽膜
OX2‧‧‧犧牲氧化矽膜
PR1‧‧‧光阻劑膜
SB‧‧‧半導體基板
WL‧‧‧阱

Claims (14)

  1. 一種半導體裝置的製造方法，其特徵係具有：(a)準備半導體基板之工程；(b)在前述半導體基板的主面上依序形成閘極絕緣膜及控制閘極電極之工程；(c)以能覆蓋前述控制閘極電極的方式，在前述半導體基板上，形成內部包含電荷保持部的第1絕緣膜之工程；(d)分別在前述控制閘極電極的兩側的側壁，隔著前述第1絕緣膜來形成側壁狀的第1犧牲膜之工程；(e)以和前述控制閘極電極的一方的前述側壁鄰接的前述第1犧牲膜作為遮罩使用，在前述半導體基板的前述主面注入預定的導電型的雜質離子，藉此形成第1半導體領域之工程；(f)前述(e)工程之後，除去前述第1犧牲膜之工程；(g)在前述控制閘極電極的一方的前述側壁，與前述第1半導體領域側的前述側壁相鄰的位置形成記憶閘極電極之工程；(h)除去從前述記憶閘極電極露出的前述第1絕緣膜之工程；(i)在和前述控制閘極電極鄰接的領域之中，與前述記憶閘極電極相反側的領域的前述半導體基板的前述主面形成前述導電型的第2半導體領域，在前述記憶閘極電 極與前述第1半導體領域之間的前述半導體基板的前述主面形成前述導電型的第3半導體領域之工程；(j)在與前述控制閘極電極旁的前述記憶閘極電極相反側的前述半導體基板的前述主面形成前述導電型的第4半導體領域之工程，前述第2、第3半導體領域是雜質濃度比前述第1、第4半導體領域更小，前述第1、第2、第3、第4半導體領域、前述控制閘極電極及前述記憶閘極電極是構成非揮發性記憶體的記憶格。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述控制閘極電極的閘極長方向，前述第1犧牲膜的寬度係比前述記憶閘極電極的閘極長更大。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(c)工程中，形成包含在前述半導體基板上依序形成的第2絕緣膜、電荷積蓄膜、及第2犧牲膜之前述第1絕緣膜，在前述(f)工程中，除去前述第1犧牲膜及前述第2犧牲膜，在前述(f)工程之後，前述(g)工程之前，形成覆蓋前述電荷積蓄膜的第3絕緣膜。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，前述(j)工程之後，前述第3絕緣膜的雜質濃度比前述電荷積蓄膜更小。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述(j)工程之後，相較於磷的濃度相對於前述第1絕緣膜內的砷的濃度之大小，磷的濃度相對於前述記憶閘極電極內的砷的濃度之大小為小。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第2、第3半導體領域係形成深度比前述第1、第4半導體領域更小。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(i)工程中，對於前述半導體基板的主面進行離子注入，藉此形成前述第2、第3半導體領域，在前述(e)及前述(j)工程中，以比在前述(i)工程中進行的離子注入更高的能量來進行離子注入，藉此形成前述第1、第4半導體領域的各者。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中，更具有(j1)在前述(i)工程之後，前述(j)之前，形成前述控制閘極電極的前述側壁，即與和前述記憶閘極電極相反側的前述側壁鄰接的側壁狀的第4絕緣膜之工程，在前述(j)工程中，以前述第4絕緣膜作為保護膜使用，進行離子注入，藉此形成前述第4半導體領域。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(j)工程中，在藉由保護膜來覆蓋前述記憶閘極電極之狀態下，形成前述第4半導體領域。
  10. 如申請專利範圍第1項之半導體裝置的製造方 法，其中，前述(j)工程之後，前述記憶閘極電極的雜質濃度比前述第1半導體領域更小。
  11. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(e)工程中，從前述第1犧牲膜露出的前述第1絕緣膜的位置係從前述(h)工程中位於前述記憶閘極電極的正下面的前述第1絕緣膜離間。
  12. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(g)工程中，以非結晶的狀態來形成前述記憶閘極電極。
  13. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(g)工程形成的前述記憶閘極電極為本質半導體。
  14. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述(i)工程係具有：(i1)對於前述控制閘極電極旁之與前述記憶閘極電極相反側的前述半導體基板的前述主面進行離子注入，藉此形成前述導電型的前述第2半導體領域之工程；及(i2)對於前述記憶閘極電極與前述第1半導體領域之間的前述半導體基板的前述主面，以前述記憶閘極電極作為保護膜使用，進行離子注入，藉此形成前述導電型的前述第3半導體領域之工程。
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