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TWI591723B - 半導體裝置及其製造方法 - Google Patents

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TWI591723B
TWI591723B TW102108534A TW102108534A TWI591723B TW I591723 B TWI591723 B TW I591723B TW 102108534 A TW102108534 A TW 102108534A TW 102108534 A TW102108534 A TW 102108534A TW I591723 B TWI591723 B TW I591723B
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film
gate electrode
tantalum nitride
insulating film
nitride film
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TW102108534A
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TW201344789A (zh
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金岡龍範
川原孝昭
Original Assignee
瑞薩電子股份有限公司
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其關於一種應用於具有非揮發性記憶體之半導體裝置及其製造方法較為有效之技術。
作為可電性寫入．抹除之非揮發性半導體記憶裝置，廣泛使用有EEPROM(Electrically Erasable and Programmable Read Only Memory，電子抹除式可複寫唯讀記憶體)。以當前廣泛使用之快閃記憶體為代表之該等記憶裝置(記憶體)係於MISFET(Metal Insulation Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)之閘極電極下具有由氧化膜包圍之導電性浮閘(floating gate)電極或捕獲性絕緣膜，且將浮閘或捕獲性絕緣膜上之電荷儲存狀態作為記憶資訊，將其作為電晶體之臨界值讀出。所謂該捕獲性絕緣膜係指可儲存電荷之絕緣膜，作為一例，可列舉氮化矽膜等。藉由對此種電荷儲存區域注入．釋放電荷而使MISFET之臨界值偏移，從而作為記憶元件動作。作為該快閃記憶體，存在使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧化氮氧化半導體)膜之分閘型單元。於此種記憶體中，藉由使用氮化矽膜作為電荷儲存區域，而與導電性浮閘膜相比，具有以下等優點：因離散性儲存電荷而資料保持之可靠性 優異，又，因資料保持之可靠性優異而可使氮化矽膜上下之氧化膜薄膜化，從而可使寫入．抹除動作低電壓化。
於日本專利特開2003-309193號公報(專利文獻1)中記載有關於MONOS型記憶體之技術。
於日本專利特開2000-22005號公報(專利文獻2)中記載有關於奈米晶體(nanocrystal)浮閘之技術。
於日本專利特開2010-161154號公報(專利文獻3)中記載有關於矽奈米點之技術。
於日本專利特開2011-146612號公報(專利文獻4)中記載有關於MONOS型記憶體之技術。
於非專利文獻1中記載有關於MONOS結構中之電荷捕獲之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]
日本專利特開2003-309193號公報
[專利文獻2]
日本專利特開2000-22005號公報
[專利文獻3]
日本專利特開2010-161154號公報
[專利文獻4]
日本專利特開2011-146612號公報
[非專利文獻]
[非專利文獻1]
「Characterization of Charge Traps in Metal-Oxide-Nitride-Oxide-Semiconductor (MONOS) Structures for Embedded Flash Memories」T. Ishida, et al. : IRPS 2006 (IEEE International Reliability Physics Symposium) p.516
於先前之分閘型非揮發性記憶體中，形成有例如包含氧化矽膜、氮化矽膜、及氧化矽膜之積層結構之ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜作為積層閘極絕緣膜。
近年來，於上述非揮發性記憶體中，期待使其電氣性能提昇。
本發明之目的在於提供一種可提昇半導體裝置之電氣性能之技術。
本發明之上述以及其他目的與新穎性特徵可由本說明書之記述及隨附圖式而明確。
對本案揭示之發明中之代表性概要進行簡單說明，則如下所述。
代表性之實施形態之半導體裝置係記憶電晶體之閘極絕緣膜包含第1氧化矽膜、上述第1氧化矽膜上之氮化矽膜、及上述氮化矽膜上之第2氧化矽膜，且於上述氮化矽膜與上述第2氧化矽膜之間、或上述氮化矽膜中，以1×1013~2×1014原子/cm2之面密度存在金屬元素。
又，代表性之實施形態之半導體裝置之製造方法係藉由第1氧化矽膜、上述第1氧化矽膜上之氮化矽膜、上述氮化矽膜上之第2氧化矽膜、及以1×1013~2×1014原子/cm2之面密度導入至上述氮化矽膜與上述第2氧化矽膜之間或上述氮化矽膜中之金屬元素而形成記憶電晶體之閘極絕緣膜。
對由本案揭示之發明中之代表性者而獲得之效果進行簡單說明，則如下所述。
根據代表性之實施形態，可提昇半導體裝置之電氣性能。
1、101‧‧‧半導體基板
1A‧‧‧記憶體單元區域
1B‧‧‧周邊電路區域
2‧‧‧元件分離區域
3、103‧‧‧絕緣膜
4‧‧‧矽膜
5、105‧‧‧絕緣膜
5a、5c、105a、105c‧‧‧氧化矽膜
5b、5b1、5b2、105b‧‧‧氮化矽膜
6‧‧‧金屬點
7‧‧‧矽膜
8a、8b、8c、108a、108b‧‧‧n-型半導體區域
9a、9b、9c‧‧‧n+型半導體區域
10‧‧‧金屬膜
11‧‧‧金屬矽化物層
21‧‧‧帶隙
22、23‧‧‧電子捕獲能階
31、31a、31b‧‧‧絕緣膜
111‧‧‧金屬矽化物層
CG、CG101‧‧‧控制閘極電極
CNT‧‧‧接觸孔
GE‧‧‧閘極電極
IL1‧‧‧層間絕緣膜
IL2‧‧‧絕緣膜
M1‧‧‧配線
MC‧‧‧記憶體單元
MD、MS‧‧‧半導體區域
MG、MG101‧‧‧記憶體閘極電極
PG‧‧‧插塞
PW1、PW2、PW101‧‧‧p型井
SP1‧‧‧矽邊襯
SW‧‧‧側壁邊襯
SW101‧‧‧側壁絕緣膜
圖1係作為本發明之一實施形態之半導體裝置之主要部分剖面圖。
圖2係將圖1之一部分放大所得之局部放大剖面圖。
圖3係記憶體單元之等效電路圖。
圖4係表示「寫入」、「抹除」及「讀出」時對選擇記憶體單元之各部位之電壓施加條件之一例之表。
圖5係表示作為本發明之一實施形態之半導體裝置之製造步驟之一部分之流程圖。
圖6係表示作為本發明之一實施形態之半導體裝置之製造步驟之一部分之流程圖。
圖7係本發明之一實施形態之半導體裝置之製造步驟中之主要部分剖面圖。
圖8係接著圖7之半導體裝置之製造步驟中之主要部分剖面圖。
圖9係接著圖8之半導體裝置之製造步驟中之主要部分剖面圖。
圖10係接著圖9之半導體裝置之製造步驟中之主要部分剖面圖。
圖11係接著圖10之半導體裝置之製造步驟中之主要部分剖面圖。
圖12係表示圖11之步驟之詳細情況之主要部分剖面圖。
圖13係表示圖11之步驟之詳細情況之主要部分剖面圖。
圖14係表示圖11之步驟之詳細情況之主要部分剖面圖。
圖15係表示圖11之步驟之詳細情況之主要部分剖面圖。
圖16係表示圖11之步驟之詳細情況之主要部分剖面圖。
圖17係接著圖11之半導體裝置之製造步驟中之主要部分剖面圖。
圖18係接著圖17之半導體裝置之製造步驟中之主要部分剖面圖。
圖19係接著圖18之半導體裝置之製造步驟中之主要部分剖面圖。
圖20係接著圖19之半導體裝置之製造步驟中之主要部分剖面圖。
圖21係接著圖20之半導體裝置之製造步驟中之主要部分剖面圖。
圖22係接著圖21之半導體裝置之製造步驟中之主要部分剖面圖。
圖23係接著圖22之半導體裝置之製造步驟中之主要部分剖面圖。
圖24係接著圖23之半導體裝置之製造步驟中之主要部分剖面圖。
圖25係接著圖24之半導體裝置之製造步驟中之主要部分剖面圖。
圖26係接著圖25之半導體裝置之製造步驟中之主要部分剖面圖。
圖27係接著圖26之半導體裝置之製造步驟中之主要部分剖面圖。
圖28係接著圖27之半導體裝置之製造步驟中之主要部分剖面圖。
圖29係比較例之半導體裝置之主要部分剖面圖。
圖30係自半導體基板至記憶體閘極電極之能帶圖。
圖31係作為本發明之其他實施形態之半導體裝置之主要部分剖面圖。
圖32係表示本發明之其他實施形態之半導體裝置之製造步驟之一部分之流程圖。
圖33係本發明之其他實施形態之半導體裝置之製造步驟中之主要部分剖面圖。
圖34係接著圖33之半導體裝置之製造步驟中之主要部分剖面圖。
圖35係接著圖34之半導體裝置之製造步驟中之主要部分剖面圖。
於以下實施形態中，為方便起見而於其需要時分割成複數個部分或實施形態進行說明，但特別明示之情況除外，且其等並非相互無關係，一者存在於另一者之一部分或全部之變形例、詳細情況、補充說明等之關係中。又，於以下實施形態中，當提及要素之數量等(包括個數、數值、量、範圍等)時，除了特別明示之情況及原理上明確地限定為特定數量之情況等以外，並非限定為該特定數量，既可為特定數量以上亦可為特定數量以下。進而，於以下實施形態中，勿庸置疑，其構成要素(亦包含要素步驟等)，除了特別明示之情況及原理上明確認為必需之情況等以外，未必為必需者。同樣地，於以下實施形態中，當提及構成要素等之形狀、位置關係等時，除了特別明示之情況及原理上明確認為並非如此之情況等以外，包含實質上與其形狀等近似或類似者等。此種情況對於上述數值及範圍亦為相同。
以下，基於圖式，對本發明之實施形態進行詳細說明。再者，於用以說明實施形態之全圖中，對於具有同一功能之構件附注同一符 號，並省略其重複之說明。又，於以下實施形態中，除特別需要情況以外，原則上不重複同一或相同之部分之說明。
又，於實施形態中使用之圖式中，即便剖面圖，亦存在為使圖式易於觀察而省略影線之情況。又，即便平面圖，亦存在為使圖式易於觀察而標註影線之情況。
(實施形態1)本實施形態及以下實施形態之半導體裝置係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)之半導體裝置。於本實施形態及以下實施形態中，非揮發性記憶體係基於以n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)為基礎之記憶體單元進行說明。又，本實施形態及以下實施形態中之極性(寫入．抹除．讀出時之施加電壓之極性或載子之極性)係用以說明以n通道型MISFET為基礎之記憶體單元之情形時之動作，且於以p通道型MISFET為基礎之情形時，可藉由使施加電位或載子之導電型等之所有極性反轉，而原理上獲得相同之動作。
參照圖式，對本實施形態之半導體裝置進行說明。
圖1係本實施形態之半導體裝置之主要部分剖面圖。本實施形態之半導體裝置係具備非揮發性記憶體之半導體裝置，且於圖1中表示非揮發性記憶體之記憶體單元區域之主要部分剖面圖。圖2係本實施形態之半導體裝置中之記憶體單元MC之局部放大剖面圖(主要部分剖面圖)，且將圖1之一部分放大進行表示。圖3係記憶體單元MC之等效電路圖。再者，圖2係為使圖式易於觀察，而將圖1所示之層間絕緣膜22省略圖示。
如圖1所示，於包含例如具有1~10 Ωcm左右之電阻率之p型單晶矽等之半導體基板(半導體晶圓)1上，形成有用以分離元件之元件分 離區域(對應於下述元件分離區域2，但此處未圖示)，且於由該元件分離區域中經分離(規定)之活性區域形成有p型井PW1。於記憶體單元區域之p型井PW1，形成有圖1所示之包含記憶電晶體及控制電晶體(選擇電晶體)之非揮發性記憶體之記憶體單元MC。於各記憶體單元區域，實際上陣列狀形成有複數個記憶體單元MC，圖1中表示其中1個記憶體單元MC之剖面。各記憶體單元區域係藉由元件分離區域而與其他區域電性分離。
如圖1~圖3所示，本實施形態之半導體裝置中之非揮發性記憶體之記憶體單元MC係分閘型記憶體單元，且係將具有控制閘極電極(選擇閘極電極)CG之控制電晶體(選擇電晶體)與具有記憶體閘極電極(記憶體用閘極電極)MG之記憶電晶體之2個MISFET連接而成者。
此處，將具備包含電荷儲存部(電荷儲存層)之閘極絕緣膜及記憶體閘極電極MG之MISFET(Metal Insulator Semiconductor Field Effect Transistor)稱為記憶電晶體(記憶用電晶體)，又，將具備閘極絕緣膜及控制閘極電極CG之MISFET稱為控制電晶體(選擇電晶體、記憶體單元選擇用電晶體)。因此，記憶體閘極電極MG係記憶電晶體之閘極電極，控制閘極電極CG係控制電晶體之閘極電極，控制閘極電極CG及記憶體閘極電極MG係構成非揮發性記憶體(之記憶體單元)之閘極電極。
以下，對記憶體單元MC之構成進行具體說明。
如圖1及圖2所示，非揮發性記憶體之記憶體單元MC包含：源極及汲極用n型半導體區域MS、MD，其形成於半導體基板1之p型井PW1中；控制閘極電極CG，其形成於半導體基板1(p型井PW1)之上部；以及記憶體閘極電極MG，其形成於半導體基板1(p型井PW1)之上部，且與控制閘極電極CG相鄰。而且，非揮發性記憶體之記憶體 單元MC更包含形成於控制閘極電極CG及半導體基板1(p型井PW1)間之絕緣膜(閘極絕緣膜)3、以及形成於記憶體閘極電極MG及半導體基板1(p型井PW1)間與記憶體閘極電極MG及控制閘極電極CG間之絕緣膜5。
控制閘極電極CG及記憶體閘極電極MG係於其等之對向側面(側壁)之間介隔著絕緣膜5之狀態下，沿著半導體基板1之主面延伸且並列配置。控制閘極電極CG及記憶體閘極電極MG之延伸方向係與圖1之紙面垂直之方向。控制閘極電極CG及記憶體閘極電極MG係介隔絕緣膜3、5(其中，控制閘極電極CG介隔絕緣膜3，記憶體閘極電極MG介隔絕緣膜5)而形成於半導體區域MD及半導體區域MS間之半導體基板1(p型井PW1)之上部，且記憶體閘極電極MG位於半導體區域MS側，控制閘極電極CG位於半導體區域MD側。
控制閘極電極CG及記憶體閘極電極MG係夾層著絕緣膜5而彼此相鄰，且記憶體閘極電極MG於控制閘極電極CG之側面(側壁)上介隔絕緣膜5形成為側壁邊襯狀。又，絕緣膜5係遍及記憶體閘極電極MG與半導體基板1(p型井PW1)之間之區域與記憶體閘極電極MG與控制閘極電極CG之間之區域之兩區域地延伸。
形成於控制閘極電極CG與半導體基板1(p型井PW1)之間之絕緣膜3(即控制閘極電極CG下之絕緣膜3)係作為控制電晶體之閘極絕緣膜發揮功能，記憶體閘極電極MG與半導體基板1(p型井PW1)之間之絕緣膜5(即記憶體閘極電極MG之下之絕緣膜5)係作為記憶電晶體之閘極絕緣膜(於內部具有電荷儲存部之閘極絕緣膜)發揮功能。
絕緣膜3例如可藉由氧化矽膜或氮氧化矽膜等而形成。又，絕緣膜3係除了可使用上述氧化矽膜或氮氧化矽膜等以外，還可使用氧化鉿膜、氧化鋁膜(氧化鋁)或氧化鉭膜等具有比氮化矽膜高之介電常數 之金屬氧化物膜。
絕緣膜5係包括包含氧化矽膜(氧化膜)5a、氧化矽膜5a上之氮化矽膜(氮化膜)5b、及氮化矽膜5b上之氧化矽膜(氧化膜)5c之積層膜，但於氮化矽膜5b與氧化矽膜5c之間，以1×1013~2×1014原子/cm2之面密度導入有金屬元素M。具體而言，於絕緣膜5中，在氮化矽膜5b與氧化矽膜5c之間配置(形成)有包含金屬元素M之複數個金屬點(metal dot)6。此處，將導入至絕緣膜5之金屬元素記作金屬元素M。作為金屬元素M，較佳為鈦(Ti)、鎳(Ni)、鎢(W)、或鉭(Ta)，特佳為鈦(Ti)。
即，絕緣膜5係包括包含氧化矽膜5a、形成於氧化矽膜5a上之氮化矽膜5b、形成於氮化矽膜5b上之金屬點6、及以覆蓋金屬點6之方式形成於氮化矽膜5b上之氧化矽膜5c之積層膜。即，於絕緣膜5中，在氮化矽膜5b之上表面分散地配置有複數個金屬點6，且氧化矽膜5c以覆蓋該等複數個金屬點6之方式形成於氮化矽膜5b上。
本實施形態係於絕緣膜5中，在氮化矽膜5b與氧化矽膜5c之間，以1×1013~2×1014原子/cm2之面密度導入有金屬元素M，具體而言，配置(形成)有包含金屬元素M之複數個金屬點6。氮化矽膜5b與氧化矽膜5c之間之金屬元素M之面密度極小，達到2×1014原子/cm2以下，且金屬原子(金屬元素M之原子)並非平面且連續地形成連續膜(層)。即，數個左右之金屬原子(金屬元素M之原子)成塊地構成各個金屬點6，且於氮化矽膜5b之表面(上表面)上分散地配置有複數個金屬點6，且各個金屬點6彼此相互隔開。
再者，於圖1中，為使圖式易於觀察，而將包含氧化矽膜5a、氮化矽膜5b、金屬點6及氧化矽膜5c之積層膜僅圖示為絕緣膜5，但實際上，如圖2所示，絕緣膜5包含氧化矽膜5a、氮化矽膜5b、金屬點6及氧化矽膜5c之積層膜。
可將延伸至記憶體閘極電極MG及半導體基板1(p型井PW1)間之區域與記憶體閘極電極MG及控制閘極電極CG間之區域之絕緣膜5視作閘極絕緣膜(積層閘極絕緣膜、積層結構之閘極絕緣膜)。其中，記憶體閘極電極MG與半導體基板1(p型井PW1)之間之絕緣膜5作為記憶電晶體之閘極絕緣膜發揮功能，而記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜5作為用以使記憶體閘極電極MG與控制閘極電極CG之間絕緣(電性分離)之絕緣膜發揮功能。
絕緣膜5中之氮化矽膜5b及金屬點6具有儲存電荷之功能，可作為電荷儲存部發揮功能。即，氮化矽膜5b係形成於絕緣膜5中之捕獲性絕緣膜(電荷儲存層)，金屬點6係形成於絕緣膜5中之捕獲性金屬點(點狀電荷儲存部)。因此，絕緣膜5可視作於其內部具有電荷儲存部(此處為氮化矽膜5b及金屬點6)之絕緣膜。
位於氮化矽膜5b及金屬點6之上下之氧化矽膜5c及氧化矽膜5a可作為電荷阻擋層(電荷阻擋膜、電荷侷限層)發揮功能。可藉由由氧化矽膜5c及氧化矽膜5a夾持氮化矽膜5b及金屬點6之結構，而向氮化矽膜5b及金屬點6中儲存電荷。
半導體區域MS係作為源極區域或汲極區域之一者發揮功能之半導體區域，半導體區域MD係作為源極區域或汲極區域之另一者發揮功能之半導體區域。此處，半導體區域MS係作為源極區域發揮功能之半導體區域，半導體區域MD係作為汲極區域發揮功能之半導體區域。半導體區域MS、MD係包含導入有n型雜質之半導體區域(n型雜質擴散層)，且分別具備LDD(lightly doped drain，輕微摻雜之汲極)結構。即，源極用之半導體區域MS係包含n-型半導體區域8a、及具有比n-型半導體區域8a高之雜質濃度之n+型半導體區域9a，汲極用之半導體區域MD係包含n-型半導體區域8b、及比n-型半導體區域8b高之雜質 濃度之n+型半導體區域9b。n+型半導體區域9a係接合深度深於n-型半導體區域8a且雜質濃度高於n-型半導體區域8a，又，n+型半導體區域9b係接合深度深於n-型半導體區域8b且雜質濃度高於n-型半導體區域8b。
於記憶體閘極電極MG及控制閘極電極CG之側壁(非相互鄰接一側之側壁)上，形成有包含絕緣膜(氧化矽膜、氮化矽膜、或其等之積層膜)之側壁邊襯(側壁、側壁絕緣膜)SW。即，於與介隔絕緣膜5鄰接於控制閘極電極CG之側為相反側之記憶體閘極電極MG之側壁(側面)上、及與介隔絕緣膜5鄰接於記憶體閘極電極MG之側為相反側之控制閘極電極CG之側壁(側面)上，形成有側壁邊襯SW。
源極部之n-型半導體區域8a係對於記憶體閘極電極MG之側壁自我對準地形成，n+型半導體區域9a係對於記憶體閘極電極MG之側壁上之側壁邊襯SW之側面(與接觸於記憶體閘極電極MG之側為相反側之側面)自我對準地形成。因此，低濃度之n-型半導體區域8a形成於記憶體閘極電極MG之側壁上之側壁邊襯SW之下(下方)，高濃度之n+型半導體區域9a形成於低濃度之n-型半導體區域8a之外側。因此，低濃度之n-型半導體區域8a係以鄰接於記憶電晶體之通道區域之方式形成，高濃度之n+型半導體區域9a係以接觸(鄰接)於低濃度之n-型半導體區域8a，且與記憶電晶體之通道區域隔開相當於n-型半導體區域8a之程度之方式形成。
汲極部之n-型半導體區域8b係對於控制閘極電極CG之側壁自我對準地形成，n+型半導體區域9b係對於控制閘極電極CG之側壁上之側壁邊襯SW之側面(與相接於控制閘極電極CG之側為相反側之側面)自我對準地形成。因此，低濃度之n-型半導體區域8b形成於控制閘極電極CG之側壁上之側壁邊襯SW之下(下方)，高濃度之n+型半導體區 域9b形成於低濃度之n-型半導體區域8b之外側。因此，低濃度之n-型半導體區域8b係以鄰接於控制電晶體之通道區域之方式形成，高濃度之n+型半導體區域9b係以接觸(鄰接)於低濃度之n-型半導體區域8b，且與控制電晶體之通道區域隔開相當於n-型半導體區域8b之程度之方式形成。
於記憶體閘極電極MG下之絕緣膜5之下，形成有記憶電晶體之通道區域，且於控制閘極電極CG下之絕緣膜3之下，形成有控制電晶體之通道區域。於控制閘極電極CG下之絕緣膜3之下之控制電晶體之通道形成區域，視需要形成有控制電晶體之臨界值調整用之半導體區域(p型半導體區域或n型半導體區域)，且於記憶體閘極電極MG下之絕緣膜5之下之記憶電晶體之通道形成區域，視需要形成有記憶電晶體之臨界值調整用之半導體區域(p型半導體區域或n型半導體區域)。
控制閘極電極CG係包含導電體(導電體膜)，但例如包含如同n型多晶矽膜(導入有n型雜質之多晶矽膜、摻雜多晶矽膜)之矽膜4。具體而言，控制閘極電極CG包含經圖案化之矽膜4。
記憶體閘極電極MG係包含導電體(導電體膜)，例如包含如同n型多晶矽膜(導入有n型雜質之多晶矽膜、摻雜多晶矽膜)之矽膜7。具體而言，藉由對以覆蓋控制閘極電極CG之方式形成於半導體基板1上之矽膜7(例如導入有n型雜質之多晶矽膜)進行各向異性蝕刻(回蝕)，使矽膜7介隔絕緣膜5殘存於控制閘極電極CG之側壁上而形成。因此，記憶體閘極電極MG於控制閘極電極CG之一側壁上介隔絕緣膜5形成為側壁邊襯狀。
於記憶體閘極電極MG(構成其之矽膜7)之上部(上表面)、控制閘極電極CG(構成其之矽膜4)之上部(上表面)及n+型半導體區域9a、9b之上部(上表面、表面)，藉由自對準矽化物(Salicide：Self Aligned Silicide)技術等而形成有金屬矽化物層(金屬矽化物膜)11。金屬矽化物層11例如包含矽化鈷層、矽化鎳層或添加鉑之矽化鎳層等。可藉由金屬矽化物層11，而使擴散電阻或接觸電阻低電阻化。將構成控制閘極電極CG之矽膜4與其上部之金屬矽化物層11合併所得者亦可視作控制閘極電極CG，又，將構成記憶體閘極電極MG之矽膜7與其上部之金屬矽化物層11合併所得者亦可視作記憶體閘極電極MG。又，就儘可能地防止記憶體閘極電極MG與控制閘極電極CG之間之短路之觀點而言，亦可能存在於記憶體閘極電極MG與控制閘極電極CG中之一者或兩者之上部不形成金屬矽化物層11之情況。
於半導體基板1上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及側壁邊襯SW之方式，形成有層間絕緣膜IL1作為絕緣膜。層間絕緣膜IL1係包含氧化矽膜之單體膜、或氮化矽膜與比該氮化矽膜厚地形成於該氮化矽膜上之氧化矽膜之積層膜等。層間絕緣膜IL1之上表面經平坦化處理。
於層間絕緣膜IL1形成有接觸孔(開口部、貫通孔)CNT，且於接觸孔CNT內，嵌入有導電性插塞PG作為導電體部(連接用導體部)。
插塞PG係藉由形成於接觸孔CNT之底部及側壁(側面)上之較薄之障壁導體膜、及以嵌入接觸孔CNT之方式形成於該障壁導體膜上之主導體膜而形成，但為簡化圖式，而於圖1中，將構成插塞PG之障壁導體膜及主導體膜一體化表示。再者，構成插塞PG之障壁導體膜例如可設為鈦膜、氮化鈦膜、或其等之積層膜，且構成插塞PG之主導體膜可設為鎢膜。
接觸孔CNT及嵌入其中之插塞PG係形成於n+型半導體區域9a、9b、控制閘極電極CG及記憶體閘極電極MG之上部等。於接觸孔CNT之底部，露出半導體基板1之主面之一部分、例如n+型半導體區域 9a、9b(之表面上之金屬矽化物層11)之一部分、控制閘極電極CG(之表面上之金屬矽化物層11)之一部分、記憶體閘極電極MG(之表面上之金屬矽化物層11)之一部分等。而且，於該露出部(接觸孔CNT之底部之露出部)連接有插塞PG。再者，於圖1中，表示n+型半導體區域9b(之表面上之金屬矽化物層11)之一部分於接觸孔CNT之底部露出，且與填充該接觸孔CNT之插塞PG電性連接之剖面。
於嵌入有插塞PG之層間絕緣膜IL1上形成有配線(配線層)M1。配線M1係例如金屬鑲嵌配線(嵌入配線)，且嵌入於形成在層間絕緣膜IL1上之絕緣膜(圖1中未表示，但對應於下述層間絕緣膜IL2)上設置之配線槽。配線M1係經由插塞PG，電性連接於記憶電晶體之源極區域(半導體區域MS)、控制電晶體之汲極區域(半導體區域MD)、控制閘極電極CG或記憶體閘極電極MG等。再者，於圖1中，表示經由插塞PG電性連接於控制電晶體之汲極區域(半導體區域MD)之配線M1作為配線M1之例。
亦形成有相較配線M1為更上層之配線及絕緣膜，但此處省略其圖示及說明。又，配線M1及相較其為上層之配線並不限定於金屬鑲嵌配線(嵌入配線)，亦可將配線用之導電體膜圖案化而形成，例如亦可設為鎢配線或鋁配線等。
圖4係表示本實施形態之「寫入」、「抹除」及「讀出」時對選擇記憶體單元之各部位之電壓施加條件之一例之表。於圖4之表中，記載有於「寫入」、「抹除」及「讀出」時之各者，施加於圖1及圖2所示之記憶體單元(選擇記憶體單元)之記憶體閘極電極MG之電壓Vmg、施加於源極區域(半導體區域MS)之電壓Vs、施加於控制閘極電極CG之電壓Vcg、施加於汲極區域(半導體區域MD)之電壓Vd、及施加於p型井PW1之基極電壓Vb。再者，圖4之表中所示者為電壓之施加條件 之較佳之一例，而並非限定於此，可視需要進行各種變更。又，於本實施形態中，將對於記憶電晶體之絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)之電子之注入定義為「寫入」，將電洞(hole：電洞)之注入定義為「抹除」。
再者，於圖4之表中，A欄係對應於寫入方法為SSI(Source Side Injection：源極側注入)方式且抹除方法為BTBT(Band-To-Band Tunneling，帶對帶穿隧)方式之情形，B欄係對應於寫入方法為SSI方式且抹除方法為FN(Fowler Nordheim，福樂-諾漢)方式之情形，C欄係對應於寫入方法為FN方式且抹除方法為BTBT方式之情形，D欄係對應於寫入方法為FN方式且抹除方法為FN方式之情形。
寫入方式存在有藉由稱為所謂之SSI(Source Side Injection：源極側注入)方式之源極側注入之熱電子注入而進行寫入之寫入方式(熱電子注入寫入方式)、及藉由稱為所謂FN方式之FN(Fowler Nordheim)穿隧而進行寫入之寫入方式(穿隧寫入方式)。
SSI方式之寫入係藉由例如將圖4之表之A欄或B欄之「寫入動作電壓」中所示之電壓(Vmg=10 V、Vs=5 V、Vcg=1 V、Vd=0.5 V、Vb=0 V)施加於進行寫入之選擇記憶體單元之各部位，將電子(electron)注入至選擇記憶體單元之絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)而進行寫入。此時，熱電子於2個閘極電極(記憶體閘極電極MG及控制閘極電極CG)間之下方之通道區域(源極、汲極間)產生，且對記憶體閘極電極MG之下之絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)中注入熱電子。注入後之熱電子(電子)由絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)之陷阱能階捕獲，其結果，記憶電晶體之臨界值電壓上升(成為寫入狀態)。
FN方式之寫入係藉由例如將圖4之表之C欄或D欄之「寫入動作 電壓」所示之電壓(Vmg=-12 V、Vs=0 V、Vcg=0 V、Vd=0 V、Vb=0 V)施加於進行寫入之選擇記憶體單元之各部位，且於選擇記憶體單元中，使電子自記憶體閘極電極MG穿隧，注入至絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)而進行寫入。此時，電子藉由FN穿隧(FN穿隧效應)而自記憶體閘極MG在氧化矽膜5c中穿隧，注入至絕緣膜5中，由絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)之陷阱能階捕獲，其結果，記憶電晶體之臨界值電壓上升(成為寫入狀態)。
再者，於FN方式之寫入中，亦可藉由使電子自半導體基板1穿隧，注入至絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)而進行寫入，於該情形時，寫入動作電壓可設為例如使圖4之表之C欄或D欄之「寫入動作電壓」之正負反轉所得者。
抹除方法存在有藉由稱為所謂BTBT方式之BTBT(Band-To-Band Tunneling：帶間穿隧現象)之熱電洞注入而進行抹除之抹除方式(熱電洞注入抹除方式)、及藉由稱為所謂FN方式之FN(Fowler Nordheim)穿隧而進行抹除之抹除方式(穿隧抹除方式)。
BTBT方式之抹除係藉由將因BTBT(Band-To-Band Tunneling)而產生之電洞(hole)注入至絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)而進行抹除。例如將圖4之表之A欄或C欄之「抹除動作電壓」所示之電壓(Vmg=-6 V、Vs=6 V、Vcg=0 V、Vd=open(接通)、Vb=0 V)施加於進行抹除之選擇記憶體單元之各部位。藉此，因BTBT(Band-To-Band Tunneling)現象而產生電洞(hole)進行電場加速，藉此，將電洞注入至選擇記憶體單元之絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)，藉此，使記憶電晶體之臨界值電壓降低(成為抹除狀態)。
FN方式之抹除係藉由例如將圖4之表之B欄或D欄之「抹除動作 電壓」所示之電壓(Vmg=12 V、Vs=0 V、Vcg=0 V、Vd=0 V、Vb=0 V)施加於進行抹除之選擇記憶體單元之各部位，且於選擇記憶體單元中，使電洞(hole)自記憶體閘極電極MG穿隧，注入至絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)而進行抹除。此時，電洞藉由FN穿隧(FN穿隧效應)而自記憶體閘極MG在氧化矽膜5c中穿隧，注入至絕緣膜5中，由絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)之陷阱能階捕獲，其結果，記憶電晶體之臨界值電壓降低(成為抹除狀態)。
再者，於FN方式之抹除中，亦可藉由使電洞自半導體基板1穿隧，注入至絕緣膜5中之電荷儲存部(氮化矽膜5b及金屬點6)而進行抹除，且於該情形時，抹除動作電壓可設為例如使圖4之表之B欄或D欄之「抹除動作電壓」之正負反轉所得者。
於讀出時，例如將圖4之表之A欄、B欄、C欄或D欄之「讀出動作電壓」所示之電壓施加於進行讀出之選擇記憶體單元之各部位。可藉由將施加於讀出時之記憶體閘極電極MG之電壓Vmg設為寫入狀態下之記憶電晶體之臨界值電壓與抹除狀態下之臨界值電壓之間之值，而判別寫入狀態與抹除狀態。
其次，對本實施形態之半導體裝置之製造方法進行說明。
圖5及圖6係表示本實施形態之半導體裝置之製造步驟之一部分之流程圖。再者，圖6表示有表示圖5之步驟S7(絕緣膜5形成步驟)之詳細情況之流程。圖7~圖28係本實施形態之半導體裝置之製造步驟中之主要部分剖面圖。其中，於圖7~圖11及圖17~圖28之剖面圖中，表示記憶體單元區域(非揮發性記憶體之形成有記憶體單元MC之區域)1A及周邊電路區域(形成有除非揮發性記憶體以外之電路之區域)1B之主要部分剖面圖，且表示於記憶體單元區域1A形成有記憶體 單元MC、及於周邊電路區域1B形成有MISFET之情況。又，圖12~圖16表示有表示圖11之步驟(步驟S7之絕緣膜5形成步驟)之詳細情況之主要部分剖面圖，且將記憶體單元區域1A之一部分放大進行表示。
記憶體單元區域1A與周邊電路區域1B係形成於相同之半導體基板1。記憶體單元區域1A與周邊電路區域1B亦可不相鄰，但為便於理解，而於圖7~圖11及圖17~圖28之剖面圖中，在記憶體單元區域1A旁邊圖示周邊電路區域1B。此處，所謂周邊電路係非揮發性記憶體以外之電路，例如CPU等處理器、控制電路、感測放大器、列解碼器、行解碼器、輸入輸出電路等。形成於周邊電路區域1B之MISFET係周邊電路用之MISFET。
又，於本實施形態中，將對n通道型MISFET(控制電晶體及記憶電晶體)形成於記憶體單元區域1A之情形進行說明，但亦可使導電型相反，將p通道型MISFET(控制電晶體及記憶電晶體)形成於記憶體單元區域1A。同樣地，於本實施形態中，將對n通道型MISFET形成於周邊電路區域1B之情形進行說明，但亦可使導電型相反，將p通道型MISFET形成於周邊電路區域1B，又，亦可將CMISFET(Complementary MISFET，互補金屬絕緣半導體場效應電晶體))等形成於周邊電路區域1B。
如圖7所示，首先，準備(預備)包含具有例如1~10 Ωcm左右之電阻率之p型單晶矽等之半導體基板(半導體晶圓)1(圖5之步驟S1)。此後，於半導體基板1之主面上形成規定(劃定)活性區域之元件分離區域(元件間分離絕緣區域)2(圖5之步驟S2)。
元件分離區域2係包含氧化矽等絕緣體，且可藉由例如STI(Shallow Trench Isolation，淺溝槽隔離)法或LOCOS(Local Oxidization of Silicon，矽局部氧化)法等而形成。例如，於半導體基板1之主面上形成元件分離用之槽後，可藉由於該元件分離用之槽內，嵌入例如包含氧化矽之絕緣膜，而形成元件分離區域2。
其次，如圖8所示，於半導體基板1之記憶體單元區域1A形成p型井PW1，且於周邊電路區域1B形成p型井PW2(圖5之步驟S3)。p型井PW1、PW2可藉由例如將硼(B)等p型雜質離子注入至半導體基板1等而形成。p型井PW1、PW2係自半導體基板1之主面遍及特定深度地形成。
繼而，為調整之後形成於記憶體單元區域1A之控制電晶體之臨界電壓，而視需要對記憶體單元區域1A之p型井PW1之表面部(表層部)進行通道摻雜離子注入。又，為調整之後形成於周邊電路區域1B之n通道型MISFET之臨界電壓，而視需要對周邊電路區域1B之p型井PW2之表面部(表層部)進行通道摻雜離子注入。
繼而，於藉由稀釋氫氟酸清洗等而將半導體基板1(p型井PW1、PW2)之表面淨化後，於半導體基板1之主面(p型井PW1、PW2之表面)上，形成閘極絕緣膜用之絕緣膜3(圖5之步驟S4)。
絕緣膜3可藉由例如較薄之氧化矽膜或氮氧化矽膜等而形成。絕緣膜3之膜厚(形成膜厚)例如可設為2~3 nm左右。於藉由熱氧化法而形成絕緣膜3之情形時，於元件分離區域2上未形成絕緣膜3。
繼而，如圖9所示，於半導體基板1之主面(主面整面)上、即記憶體單元區域1A及周邊電路區域1B之絕緣膜3上，形成(堆積)矽膜4，作為控制閘極電極CG形成用之導電體膜(圖5之步驟S5)。
矽膜4係包含多晶矽膜(polysilicon膜)，且可使用CVD(Chemical Vapor Deposition：化學氣相沈積)法等而形成。矽膜4之膜厚(堆積膜厚)例如可設為50~250 nm左右。於成膜時，亦可於形成矽膜4作為非 晶矽膜後，藉由其後之熱處理而使非晶矽膜成為多晶矽膜。又，矽膜4可於成膜時之階段成為非摻雜之矽膜。
於形成矽膜4後，使用光微影法於矽膜4上形成光阻圖案(此處雖未圖示，但於周邊電路區域1B整體形成該光阻圖案)，並將該光阻圖案用作遮罩，藉由離子注入法等而將n型雜質導入至記憶體單元區域1A之矽膜4中，藉此，使記憶體單元區域1A之矽膜4成為n型矽膜4。即，將n型雜質導入至記憶體單元區域1A之矽膜4中，使記憶體單元區域1A之矽膜4成為導入有n型雜質之n型矽膜4。此時，於周邊電路區域1B之矽膜4，不導入(離子注入)n型雜質。
繼而，如圖10所示，藉由蝕刻而將記憶體單元區域1A之n型矽膜4圖案化，形成控制閘極電極CG(圖5之步驟S6)。步驟S6之圖案化步驟例如可以如下方式進行。
即，使用光微影法，於矽4上形成光阻圖案(此處雖未圖示，但於控制閘極電極CG預定形成區域及周邊電路區域1B整體形成該光阻圖案)，並將該光阻圖案用作蝕刻遮罩，對記憶體單元區域1A之矽膜4進行蝕刻(乾式蝕刻)使之圖案化。其後，將該光阻圖案去除。
以此方式，於步驟S6中將矽膜4圖案化，且如圖10所示，於記憶體單元區域1A，形成包含經圖案化之矽膜4之控制閘極電極CG。此時，於周邊電路區域1B如上所述形成有光阻圖案，故不進行矽膜4之圖案化，矽膜4原樣地殘存。又，於記憶體單元區域1A，殘存於控制閘極電極CG之下之絕緣膜3成為控制電晶體之閘極絕緣膜。因此，包含矽膜4之控制閘極電極CG成為介隔作為閘極絕緣膜之絕緣膜3，形成於半導體基板1(p型井PW1)上之狀態。
於記憶體單元區域1A，由控制閘極電極CG覆蓋之部分以外之絕緣膜3(即、作為閘極絕緣膜之部分以外之絕緣膜3)可藉由於步驟S6之 圖案化步驟中進行之乾式蝕刻、或於該乾式蝕刻後進行濕式蝕刻而去除。
繼而，為調整之後形成於記憶體單元區域1A之記憶電晶體之臨界值電壓，而視需要對記憶體單元區域1A之p型井PW1之表面部(表層部)進行通道摻雜離子注入。
繼而，進行清洗處理，對半導體基板1之主面進行淨化處理後，如圖11所示，於半導體基板1之主面整面、即半導體基板1之主面(表面)上及控制閘極電極CG之表面(上表面及側面)上，形成記憶電晶體之閘極絕緣膜用之絕緣膜5(圖5之步驟S7)。又，於周邊電路區域1B殘存有矽膜4，故亦於該矽膜4之表面(上表面及側面)上形成絕緣膜5。因此，於步驟S7中，將絕緣膜5以覆蓋控制閘極電極CG及周邊電路區域1B之矽膜4之方式，形成於半導體基板1上。
絕緣膜5係記憶電晶體之閘極絕緣膜用之絕緣膜，且係內部具有電荷儲存部之絕緣膜。該絕緣膜5包含氧化矽膜(氧化膜)5a、形成於氧化矽膜5a上之氮化矽膜(氮化膜)5b、形成於氮化矽膜5b上之金屬點6、及以覆蓋金屬點6之方式形成於氮化矽膜5b上之氧化矽膜(氧化膜)5c之積層膜。再者，為使圖式易於觀察，而於圖11中，將包含氧化矽膜5a、氮化矽膜5b、金屬點6及氧化矽膜5c之絕緣膜5僅以絕緣膜5進行圖示，而實際上，如圖11中以虛線圓包圍之區域之放大圖所示，絕緣膜5包含氧化矽膜5a、氮化矽膜5b、金屬點6及氧化矽膜5c。
參照圖6及圖12~圖16，對步驟S7之絕緣膜5形成步驟進行具體說明。圖12係表示即將形成絕緣膜5之前之狀態，且對應於與圖10相同之步驟階段(形成控制閘極電極CG之後且形成絕緣膜5之前之階段)。
如圖10及圖12所示，形成控制閘極電極CG後，為形成絕緣膜5， 而首先，如圖13所示，形成氧化矽膜5a(圖6之步驟S7a)。
氧化矽膜5a例如可藉由氧化處理(熱氧化處理)而形成。此時之氧化處理(熱氧化處理)中，使用ISSG(In Situ Steam Generation，原處蒸汽產生)氧化則更佳。氧化矽膜5a之膜厚(形成膜厚)例如可設為2~5 nm左右。亦可藉由CVD法而形成氧化矽膜5a。
氧化矽膜5a係形成於未由控制閘極電極CG及矽膜4(周邊電路區域1B之矽膜4)覆蓋之部分之半導體基板1(p型井PW1、PW2)之表面、控制閘極電極CG之表面(側面及上表面)、及矽膜4(周邊電路區域1B之矽膜4)之表面(側面及上表面)。
其次，如圖14所示，於氧化矽膜5a上形成氮化矽膜5b(圖6之步驟S7b)。
氮化矽膜5b例如可藉由CVD法或ALD(Atomic Layer Deposition：原子層沈積)法而形成。於氮化矽膜5b之形成中使用CVD法之情形時，作為成膜氣體，例如可使用二氯矽烷(SiH2Cl2)及氨(NH3)。又，於氮化矽膜5b之形成中使用ALD法之情形時，作為成膜氣體，例如可使用矽烷(SiH4)及氨(NH3)。氮化矽膜5b之膜厚(形成膜厚)例如可設為2~5 nm左右。
繼而，如圖15所示，使金屬元素M堆積於氮化矽膜5b上(圖6之步驟S7c)。於該步驟S7c中，使金屬元素M以1×1013~2×1014原子/cm2之面密度進行堆積。
步驟S7c係可藉由使金屬元素M以1×1013~2×1014原子/cm2左右之面密度堆積於氮化矽膜5b上，而於氮化矽膜5b上形成包含金屬元素M之複數個金屬點6。作為步驟S7c之金屬元素M之微量堆積法(金屬點6之形成法)，例如有濺鍍法或ALD法，但濺鍍法不易受到基底之影響，故而更佳。
步驟S7c係使金屬原子(金屬元素M之原子)附著(堆積)於氮化矽膜5b上，但附著(堆積)之金屬原子並非平面地連續形成連續膜。即，數個左右之金屬原子成塊地附著於氮化矽膜5b上，成為金屬點6，且各個金屬點6彼此相互隔開。即，於氮化矽膜5b之表面(上表面)上分散地形成(配置)有複數個金屬點6。
金屬點6係數個(平均(中央值)大致10個以下)金屬原子之塊(微粒子)，且亦可視作未達1 nm之大小之粒(粒子、金屬原子之塊)。即，各個金屬點6包含大致10個以下(1~10個)金屬原子(金屬元素M之原子)。若電荷彼此之距離較近，則較強之庫倫反作用力將進行作用，故而，於製造後之半導體裝置(之記憶體單元MC)中，每1個金屬點6可儲存1個電子。即，構成1個金屬點6之金屬原子之數量為數個(數原子)左右而極小，故於1個金屬點6中無法儲存複數個電子，每1個金屬點6可儲存1個電子。
因此，於藉由使金屬元素(金屬原子)以1×1013~2×1014原子/cm2左右之面密度堆積於氮化矽膜5b上，形成金屬點6之情形時，若1個金屬點6平均由5~10個左右之金屬原子所構成，則於氮化矽膜5b上每1cm2分散地形成有1×1012~4×1013個左右之金屬點6。於該情形時，於製造後之半導體裝置(之記憶體單元MC)中，於1個金屬點6中可儲存1個電子，故而，可藉由將電子儲存於分散地配置於氮化矽膜5b上之金屬點6中，而儲存1×1012~4×1013/cm2之電子。
繼而，如圖16所示，於氮化矽膜5b上，以覆蓋金屬點6之方式形成氧化矽膜5c(圖6之步驟S7d)。
氧化矽膜5c例如可藉由CVD法而形成。此時，可採用使用TEOS(Tetraethyl orthosilicate：Si(OC2H5)4，正矽酸四乙酯)之CVD法。又，亦可藉由使DCS(Dichlorosilane：SiCl2H2，二氯矽烷)及 N2O2(二氧化二氮)氣體反應所形成之DCS-HTO(High Temperature Oxide，高溫氧化物)氧化膜，而形成氧化矽膜5c。氧化矽膜5c之膜厚(形成膜厚)例如可設為2~5 nm左右。
於將氧化矽膜5a之膜厚設為2~5 nm左右，氮化矽膜5b之膜厚設為2~5 nm左右，氧化矽膜5c之膜厚設為2~5 nm左右之情形時，絕緣膜5之EOT(Equivalent Oxide Thickness：氧化膜等效膜厚)達到5.5~13.7 nm左右。
形成於記憶體單元區域1A之絕緣膜5係作為之後形成之記憶體閘極電極MG之閘極絕緣膜發揮功能，且具有電荷保持(電荷儲存)功能。絕緣膜5因需要電荷保持功能，而具有由電荷阻擋層(此處為氧化矽膜5a、5c)夾持電荷儲存部(此處為氮化矽膜5b及金屬點6)之結構，且與電荷儲存部(此處為氮化矽膜5b及金屬點6)之電勢障壁高度相比，電荷阻擋層(此處為氧化矽膜5a、5c)之電勢障壁高度較高。
藉由以此方式進行步驟S7a、S7b、S7c、S7d，而如圖11及圖16所示，形成包含氧化矽膜5a、氮化矽膜5b、金屬點6及氧化矽膜5c之絕緣膜5。圖11及圖16係對應於相同之步驟階段(進行步驟S7d之氧化矽膜5c形成步驟之階段、即結束絕緣膜5形成步驟之階段)。
繼而，如圖17所示，藉由於半導體基板1之主面(主面整面)上、即絕緣膜5上，以於記憶體單元區域1A中覆蓋控制閘極電極CG之方式，且以於周邊電路區域1B中覆蓋矽膜4之方式，形成(堆積)矽膜7作為記憶體閘極電極MG形成用之導電體膜(圖5之步驟S8)。
矽膜7係包含多晶矽膜，且可使用CVD法等而形成。矽膜7之膜厚(堆積膜厚)例如可設為30~150 nm左右。於成膜時，亦可在形成矽膜7作為非晶矽膜後，藉由其後之熱處理而使非晶矽膜成為多晶矽膜。
矽膜7係導入n型雜質而成為低電阻率。雖亦可藉由矽膜7之成膜後之離子注入而將n型雜質導入至矽膜7，但亦可於矽膜7之成膜時將n型雜質導入至矽膜7。於矽膜7之成膜時導入n型雜質之情形時，可藉由使矽膜7之成膜用之氣體中包含摻雜氣體(n型雜質添加用之氣體)，而使導入有n型雜質之矽膜7成膜。總之，於記憶體單元區域1A及周邊電路區域1B，形成導入有n型雜質之矽膜7。
繼而，藉由各向異性蝕刻技術而對矽膜7進行回蝕(蝕刻、乾式蝕刻、各向異性蝕刻)(圖5之步驟S9)。
步驟S9之回蝕步驟係藉由對矽膜7以相當於矽膜7之堆積膜厚之程度進行各向異性蝕刻(回蝕)，而於控制閘極電極CG之兩側壁上(介隔絕緣膜5)使矽膜7以側壁邊襯狀殘留，將其他區域之矽膜7去除。藉此，如圖18所示，於記憶體單元區域1A，藉由控制閘極電極CG之兩側壁中之一側壁上介隔絕緣膜5以側壁邊襯狀殘存之矽膜7，而形成記憶體閘極電極MG，又，藉由另一側壁上介隔絕緣膜5以側壁邊襯狀殘存之矽膜7，而形成矽邊襯SP1。記憶體閘極電極MG以介隔絕緣膜5而與控制閘極電極CG相鄰之方式形成於絕緣膜5上。
矽邊襯SP1亦可視作包含導電體之側壁邊襯、即導電體邊襯。記憶體閘極電極MG及矽邊襯SP1係形成於控制閘極電極CG之彼此為相反側之側壁上，且具有夾隔著控制閘極電極CG而大致對稱之結構。又，於殘存於周邊電路區域1B之矽膜4之側壁上，亦可介隔絕緣膜5，形成矽邊襯SP1。
於進行步驟S9之回蝕步驟之階段，使未由記憶體閘極電極MG及矽邊襯SP1覆蓋之區域之絕緣膜5露出。於步驟S9中形成之記憶體閘極電極MG與半導體基板1(p型井PW1)之間及記憶體閘極電極MG與控制閘極電極CG之間插入有絕緣膜5。記憶體單元區域1A中之記憶體閘 極電極MG之下之絕緣膜5成為記憶電晶體之閘極絕緣膜。可藉由調整上述步驟S8中堆積之矽膜7之堆積膜厚，而調整記憶體閘極長度(記憶體閘極電極MG之閘極長度)。
繼而，於使用光微影技術，將覆蓋記憶體閘極電極MG且露出矽邊襯SP1之光阻圖案(未圖示)形成於半導體基板1上後，藉由將該光阻圖案作為蝕刻遮罩之乾式蝕刻，而去除矽邊襯SP1(圖5之步驟S10)。其後，去除該光阻圖案。藉由步驟S10之蝕刻步驟，而如圖19所示，將矽邊襯SP1去除，但記憶體閘極電極MG因被光阻圖案覆蓋，故未被蝕刻地殘存。
繼而，如圖20所示，利用蝕刻(例如濕式蝕刻)，將絕緣膜5中之未由記憶體閘極電極MG覆蓋而露出之部分去除(圖5之步驟S11)。此時，於記憶體單元區域1A中，位於記憶體閘極電極MG之下以及記憶體閘極電極MG及控制閘極電極CG間之絕緣膜5未被去除而殘存，其他區域之絕緣膜5則被去除。如亦由圖20可知：於記憶體單元區域1A中，絕緣膜5遍及記憶體閘極電極MG與半導體基板1(p型井PW1)之間之區域、及記憶體閘極電極MG與控制閘極電極CG之間之區域之兩區域連續地延伸。
繼而，藉由使用光微影技術及蝕刻技術將周邊電路區域1B之矽膜4圖案化，而如圖21所示，於周邊電路區域1B形成閘極電極GE(圖5之步驟S12)。該步驟S12之圖案化步驟例如可以如下方式進行。
即，於形成於周邊電路區域1B之矽膜4上，利用光微影法形成光阻圖案(此處雖未圖示，但於記憶體單元區域1A整體及周邊電路區域1B之p通道型MISFET預定形成區域形成該光阻圖案)，並將該光阻圖案用作遮罩，藉由離子注入法等而將n型雜質導入至周邊電路區域1B之矽膜4。藉此，周邊電路區域1B之n通道型MISFET預定形成區域之 矽膜4成為n型矽膜4。其後，於矽膜4上使用光微影法形成光阻圖案(此處雖未圖示，但於記憶體單元區域1A整體及周邊電路區域1B之閘極電極GE預定形成區域形成該光阻圖案)，並將該光阻圖案用作蝕刻遮罩，將矽膜4蝕刻(乾式蝕刻)進行圖案化。此時，記憶體單元區域1A由光阻圖案覆蓋而未被蝕刻。其後，去除該光阻圖案。藉此，如圖21所示，將包含經圖案化之n型矽膜4之閘極電極GE形成於周邊電路區域1B。閘極電極GE係構成周邊電路之MISFET之閘極電極。
繼而，藉由使用離子注入法等，將控制閘極電極CG、記憶體閘極電極MG及閘極電極GE用作遮罩(離子注入阻止遮罩)，將例如砷(As)或磷(P)等n型雜質導入(摻雜)至半導體基板1(p型井PW1、PW2)，而如圖22所示，形成n-型半導體區域(雜質擴散層)8a、8b、8c(圖5之步驟S13)。
此時，n-型半導體區域8a於記憶體單元區域1A，自我對準地形成於記憶體閘極電極MG之側壁(與介隔絕緣膜5鄰接於控制閘極電極CG之側為相反側之側壁)。又，n-型半導體區域8b於記憶體單元區域1A，自我對準地形成於控制閘極電極CG之側壁(與介隔絕緣膜5鄰接於記憶體閘極電極MG之側為相反側之側壁)。又，n-型半導體區域8c於周邊電路區域1B，自我對準地形成於閘極電極GE之兩側壁。n-型半導體區域8a及n-型半導體區域8b可作為形成於記憶體單元區域1A之記憶體單元之源極．汲極區域(源極或汲極區域)之一部分發揮功能，且n-型半導體區域8c可作為形成於周邊電路區域1B之MISFET之源極．汲極區域(源極或汲極區域)之一部分發揮功能。n-型半導體區域8a、n-型半導體區域8b及n-型半導體區域8c可於相同之離子注入步驟中形成，但亦可於不同之離子注入步驟中形成。
繼而，如圖23所示，於控制閘極電極CG及記憶體閘極電極MG之 側壁(與介隔絕緣膜5而彼此相鄰之側為相反側之側壁)上、及閘極電極GE之側壁上，形成包含絕緣膜(氧化矽膜、氮化矽膜、或其等之積層膜)之側壁邊襯(側壁、側壁絕緣膜)SW(圖5之步驟S14)。
步驟S14之側壁邊襯SW形成步驟例如可以如下方式進行。即，於半導體基板1之主面整面上使用CVD法等堆積絕緣膜(氧化矽膜、氮化矽膜、或其等之積層膜)，並對該絕緣膜進行各向異性蝕刻(回蝕)，藉此，於控制閘極電極CG及記憶體閘極電極MG之側壁(與介隔絕緣膜5而彼此相鄰之側為相反側之側壁)上以及閘極電極GE1、GE2之側壁上選擇性地殘留該絕緣膜，形成側壁邊襯SW。側壁邊襯SW形成於閘極電極GE之兩側壁上、控制閘極電極CG之側壁中之與介隔絕緣膜5而鄰接於記憶體閘極電極MG之側之側壁為相反側之側壁上、及記憶體閘極電極MG之側壁中之與介隔絕緣膜5鄰接於控制閘極電極CG之側之側壁為相反側之側壁上。
繼而，如圖24所示，使用離子注入法等形成n+型半導體區域(雜質擴散層)9a、9b、9c(圖5之步驟S15)。
於步驟S15中，可藉由將控制閘極電極CG、記憶體閘極電極MG及閘極電極GE以及其等之側壁上之側壁邊襯SW用作遮罩(離子注入阻止遮罩)，將例如砷(As)或磷(P)等n型雜質導入(摻雜)至半導體基板1(p型井PW1、PW2)，而形成n+型半導體區域9a、9b、9c。此時，n+型半導體區域9a於記憶體單元區域1A，自我對準地形成於記憶體閘極電極MG之側壁上之側壁邊襯SW，n+型半導體區域9b於記憶體單元區域1A，自我對準地形成於控制閘極電極CG之側壁上之側壁邊襯SW。又，n+型半導體區域9c於周邊電路區域1B，自我對準地形成於閘極電極GE之兩側壁上之側壁邊襯SW。藉此，形成LDD結構。n+型半導體區域9a、n+型半導體區域9b及n+型半導體區域9c係於相同之離子注入 步驟中形成，但亦可於不同之離子注入步驟中形成。
以如此之方式，藉由n-型半導體區域8a及相較其為高雜質濃度之n+型半導體區域9a，而形成作為記憶電晶體之源極區域發揮功能之n型半導體區域MS，且藉由n-型半導體區域8b及相較其為高雜質濃度之n+型半導體區域9b，而形成作為控制電晶體之汲極區域發揮功能之n型半導體區域MD。又，藉由n-型半導體區域8c及相較其為高雜質濃度之n+型半導體區域9c，而形成作為周邊電路區域1B之MISFET之源極．汲極區域發揮功能之n型半導體區域。
繼而，進行用以將導入至源極及汲極用之半導體區域(n-型半導體區域8a、8b、8c及n+型半導體區域9a、9b、9c)等之雜質活化之熱處理即活化退火(圖5之步驟S16)。
以如此之方式，於記憶體單元區域1A形成非揮發性記憶體之記憶體單元MC，且於周邊電路區域1B形成MISFET。
繼而，使用CVD法等於半導體基板1之主面整面上形成氧化矽膜(此處未圖示)。此後，使用光微影法及蝕刻法，將該氧化矽膜(該氧化矽膜殘留於不應形成金屬矽化物層11之矽區域上)去除，使n+型半導體區域9a、9b、9c之上表面(表面)、控制閘極電極CG之上表面、記憶體閘極電極MG之上表面及閘極電極GE之上表面之各矽面(矽區域、矽膜)露出。
繼而，如圖25所示，於包含n+型半導體區域9a、9b、9c之上表面(表面)上、記憶體閘極電極MG之上表面(未由側壁邊襯SW覆蓋之部分)上、控制閘極電極CG之上表面上及閘極電極GE之上表面上之半導體基板1之主面整面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極GE及側壁邊襯SW之方式形成(堆積)金屬膜10。金屬膜10例如包含鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜等，且可使用濺鍍法 等而形成。
繼而，藉由對半導體基板1實施熱處理，而使n+型半導體區域9a、9b、9c、控制閘極電極CG(矽膜4)、記憶體閘極電極MG(矽膜7)及閘極電極GE(矽膜4)之各上層部分(表層部分)與金屬膜10反應。藉此，如圖26所示，於n+型半導體區域9a、9b、9c、控制閘極電極CG(矽膜4)、記憶體閘極電極MG(矽膜7)及閘極電極GE(矽膜4)之各上部(上表面、表面、上層部)，分別形成金屬矽化物層11。金屬矽化物層11例如可設為矽化鈷層(於金屬膜10為鈷膜之情形時)、矽化鎳層(於金屬膜10為鎳膜之情形時)、或添加鉑之矽化鎳層(於金屬膜10為鎳鉑合金膜之情形時)。其後，去除未反應之金屬膜10。圖26中表示該階段之剖面圖。
藉由以此方式進行所謂自對準矽化物(Salicide：Self Aligned Silicide)製程，而於n+型半導體區域9a、9b、9c、控制閘極電極CG、記憶體閘極電極MG及閘極電極GE之上部形成金屬矽化物層11，藉此，可使源極、汲極或各閘極電極(CG、MG、GE)之電阻低電阻化。
繼而，如圖27所示，於半導體基板1之主面整面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極GE及側壁邊襯SW之方式，形成(堆積)層間絕緣膜IL1作為絕緣膜。
層間絕緣膜IL1係包含氧化矽膜之單體膜、或氮化矽膜與比該氮化矽膜厚地形成於該氮化矽膜上之氧化矽膜之積層膜等，且可例如使用CVD法等而形成。於層間絕緣膜IL1之形成後，視需要使用CMP(Chemical Mechanical Polishing，化學機械拋光)法等，使層間絕緣膜IL1之上表面平坦化。
繼而，藉由將使用光微影法而形成於層間絕緣膜IL1上之光阻圖案(未圖示)作為蝕刻遮罩，對層間絕緣膜IL1進行乾式蝕刻，而於層 間絕緣膜IL1形成接觸孔(開口部、貫通孔)CNT。
繼而，於接觸孔CNT內，形成包含鎢(W)等之導電性插塞PG作為導電體部(連接用導體部)。
為形成插塞PG，而例如於包含接觸孔CNT之內部(底部及側壁上)之層間絕緣膜IL1上，形成障壁導體膜(例如鈦膜、氮化鈦膜、或其等之積層膜)。此後，於該障壁導體膜上以填充接觸孔CNT之方式形成包含鎢膜等之主導體膜，並藉由CMP法或回蝕法等而將層間絕緣膜IL1上之多餘之主導體膜及障壁導體膜去除，藉此，可形成插塞PG。再者，為簡化圖式，而於圖27中，將構成插塞PG之障壁導體膜及主導體膜(鎢膜)一體化地表示。
接觸孔CNT及嵌入其中之插塞PG係形成於n+型半導體區域9a、9b、9c、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE之上部等。於接觸孔CNT之底部，露出半導體基板1之主面之一部分、例如n+型半導體區域9a、9b、9c(之表面上之金屬矽化物層11)之一部分、控制閘極電極CG(之表面上之金屬矽化物層11)之一部分、記憶體閘極電極MG(之表面上之金屬矽化物層11)之一部分、或閘極電極GE(之表面上之金屬矽化物層11)之一部分等。再者，於圖27之剖面圖中，表示n+型半導體區域9b、9c(之表面上之金屬矽化物層11)之一部分於接觸孔CNT之底部露出，且與填充該接觸孔CNT之插塞PG電性連接之剖面。
繼而，於嵌入有插塞PG之層間絕緣膜IL1上形成作為第1層配線之配線(配線層)M1，但對於使用金屬鑲嵌技術(此處為單層金屬鑲嵌技術)形成該配線M1之情況進行說明。
首先，如圖28所示，於嵌入有插塞PG之層間絕緣膜IL1上，形成絕緣膜IL2。絕緣膜IL2亦可由複數層絕緣膜之積層膜形成。此後，於 藉由將光阻圖案(未圖示)作為蝕刻遮罩之乾式蝕刻而於絕緣膜IL2之特定區域形成配線槽(配線用之槽)後，於包含配線槽之底部及側壁上之絕緣膜IL2上形成障壁導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等)。此後，藉由CVD法或濺鍍法等而於障壁導體膜上形成銅之籽晶層，進而使用電解鍍敷法等而於籽晶層上形成鍍銅膜，且藉由鍍銅膜而將配線槽之內部嵌入。此後，藉由CMP法而將配線槽以外之區域之主導體膜(鍍銅膜及籽晶層)及障壁導體膜去除，形成以嵌入於配線槽之銅為主導電材料之第1層配線M1。於圖28中，為簡化圖式，配線M1將障壁導體膜、籽晶層及鍍銅膜一體化地表示。
配線M1係經由插塞PG而與記憶電晶體之源極區域(半導體區域MS)、控制電晶體之汲極區域(半導體區域MD)、周邊電路區域1B之MISFET之源極．汲極區域(n+型半導體區域9c)、控制閘極電極CG、記憶體閘極電極MG或閘極電極GE等電性連接。其後，藉由雙金屬鑲嵌法等而形成第2層以後之配線，但此處省略圖示及其說明。又，配線M1及相較其為上層之配線並不限定於金屬鑲嵌配線，亦可將配線用之導電體膜圖案化而形成，例如亦可設為鎢配線或鋁配線等。
以如上方式，製造本實施形態之半導體裝置。
其次，一面參照比較例，一面對本實施形態之構成或效果更詳細地進行說明。
首先，對比較例之半導體裝置進行說明。圖29係比較例之半導體裝置之主要部分剖面圖，且相當於本實施形態之上述圖2。
圖29所示之比較例之半導體裝置係具有非揮發性記憶體之記憶體單元之半導體裝置，且於半導體基板101之p型井PW101之上部，以彼此相鄰之方式形成有構成非揮發性記憶體單元之控制閘極電極CG101與記憶體閘極電極MG101。於控制閘極電極CG101與p型井 PW101之間，形成有作為閘極絕緣膜之絕緣膜103。又，於記憶體閘極電極MG101與p型井PW101之間及控制閘極電極CG101與記憶體閘極電極MG101之間，形成有包含氧化矽膜105a、氮化矽膜105b及氧化矽膜105c之積層膜之絕緣膜105。控制閘極電極CG101及記憶體閘極電極MG101分別藉由n型多晶矽膜而形成，且於上部形成有金屬矽化物層111。於與控制閘極電極CG101及記憶體閘極電極MG101相互鄰接之側為相反側之側壁上，形成有側壁絕緣膜SW101。於p型井PW101，形成有包含n-型半導體區域108a之源極用之n型半導體區域、及包含n-型半導體區域108b之汲極用之n型半導體區域。
圖29所示之比較例之半導體裝置係絕緣膜105包含氧化矽膜105a、氧化矽膜105a上之氮化矽膜105b、及氮化矽膜105b上之氧化矽膜105c之積層膜。即，絕緣膜105係所謂之ONO(oxide-nitride-oxide)膜，且未形成相當於本實施形態之金屬點6者。
於圖29所示之比較例之半導體裝置中，絕緣膜105之氮化矽膜105b係作為電荷儲存部發揮功能。藉由將電荷儲存於該絕緣膜105之氮化矽膜105b中而記憶資訊。藉由儲存於絕緣膜105之氮化矽膜105b中之電荷而改變記憶電晶體之臨界值電壓，藉此，可判別寫入狀態與抹除狀態(讀出資訊)。
於可儲存於絕緣膜105之氮化矽膜105b中之電荷之密度(面密度)較小之情形時，可儲存之電荷數變少，故寫入狀態下之記憶電晶體之臨界值電壓與抹除狀態下之記憶電晶體之臨界值電壓之差變小。為提昇非揮發性記憶體之電氣性能，較佳為，寫入狀態下之臨界值電壓與抹除狀態下之臨界值電壓之差較大。因此，於記憶電晶體之閘極絕緣膜(於比較例之情形時為絕緣膜105，於本實施形態之情形時為絕緣膜5)中，期待提昇可儲存之電荷之密度(面密度)。
然而，近年來，記憶體單元之小型化不斷發展，記憶電晶體之閘極絕緣膜之厚度亦不斷變薄。若作為記憶電晶體之閘極絕緣膜之上述絕緣膜105變薄，則氮化矽膜105b之厚度亦變薄。若氮化矽膜105b之厚度變薄，則導致可儲存於絕緣膜105之氮化矽膜105b中之電荷之密度(面密度)變小。
具體而言，於氮化矽膜105b之膜厚厚於5 nm之情形時，於氮化矽膜105b與氧化矽膜105a之界面、及氮化矽膜105b與氧化矽膜105c之界面，電子之捕獲密度分別為1×1013/cm2左右，且可於厚度方向上儲存2個電子，故共計可捕獲2×1013/cm2左右之電子。然而，若絕緣膜105之氮化矽膜105b之厚度大致厚於5 nm，則氮化矽膜105b雖可於厚度方向上儲存2個電子，但若絕緣膜105之氮化矽膜105b之厚度成為大致5 nm以下，則無法於厚度方向上儲存2個電子(即可於厚度方向上儲存1個電子，但無法儲存2個電子)。因此，若絕緣膜105之氮化矽膜105b之厚度為5 nm以下，則氮化矽膜105b中可捕獲之電子數急遽減少，導致可儲存於絕緣膜105中之電荷之密度(面密度)急遽變小。
相對於此，於本實施形態中，作為記憶電晶體之閘極絕緣膜之絕緣膜5包含氧化矽膜5a、氧化矽膜5a上之氮化矽膜5b、及氮化矽膜5b上之氧化矽膜5c，進而，金屬元素M(具體而言包含金屬元素M之金屬點6)存在於氮化矽膜5b與氧化矽膜5c之間。即，於絕緣膜5中，在氮化矽膜5b與氧化矽膜5c之間(界面)，以1×1013~2×1014原子/cm2之面密度導入有金屬元素M，具體而言，配置(形成)有包含金屬元素M之複數個金屬點6。作為金屬元素M，較佳為鈦(Ti)、鎳(Ni)、鎢(W)、或鉭(Ta)，特佳為鈦(Ti)。
本實施形態係於絕緣膜5中，在氮化矽膜5b與氧化矽膜5c之間(界面)，以1×1013~2×1014原子/cm2之面密度導入有金屬元素M，但即便 於氮化矽膜5b上以2×1014原子/cm2之面密度堆積金屬元素M，亦不足1原子層，未形成平面地連續之金屬層(金屬原子層)。即，形成1原子層必需以大於2×1014原子/cm2之面密度堆積金屬元素M，且於以2×1014原子/cm2以下之面密度堆積金屬元素M之情形時，所堆積之金屬原子不成為層狀(平面地連續之層狀)，而以點狀存在。
本實施形態係以相較形成1原子層所需之面密度充分小之1×1013~2×1014原子/cm2之面密度於氮化矽膜5b與氧化矽膜5c之間導入金屬元素M，故金屬原子(金屬元素M之原子)未平面地連續形成連續膜(層)，於氮化矽膜5b之表面(上表面)上分散地配置複數個金屬點6。各個金屬點6可作為電荷儲存部發揮功能，且每1個金屬點6可儲存1個電子。因此，絕緣膜5係不僅氮化矽膜5b作為電荷儲存部發揮功能，而且金屬點6亦可作為電荷儲存部發揮功能，故可提昇可儲存於絕緣膜5中之電荷之密度(面密度)。即，若將上述圖29之比較例之半導體裝置與本實施形態之半導體裝置進行比較，則可儲存於記憶電晶體之閘極絕緣膜(對應於絕緣膜5、105)中之電荷之面密度之上限相應於金屬點6亦作為電荷儲存部發揮功能之情形(即相應於金屬點6中可儲存電荷之情形)，故本實施形態之上限較大。
因此，於本實施形態中，絕緣膜5可藉由氮化矽膜5b及金屬點6作為電荷儲存部發揮功能，而提昇可儲存於絕緣膜5中之電荷之面密度(即，可使能夠儲存之電荷數增多)，故可使寫入狀態下之記憶電晶體之臨界值電壓與抹除狀態下之記憶電晶體之臨界值電壓之差增大。藉此，可提昇易於讀出記憶體單元MC之記憶資訊等具有非揮發性記憶體之半導體裝置之性能(電氣性能)。
又，如上所述，近年來，伴隨記憶體單元尺寸之小型化，記憶電晶體之閘極絕緣膜(對應於絕緣膜5、105)不斷變薄，此情形導致記 憶電晶體之閘極絕緣膜之氮化矽膜(對應於氮化矽膜5b、105b)之厚度變薄。此種情況將導致可儲存於該氮化矽膜(對應於氮化矽膜5b、105b)中之電荷之面密度下降。然而，於本實施形態中，不僅氮化矽膜5b而且金屬點6亦作為電荷儲存部發揮功能，故即便氮化矽膜5b之厚度變薄，可儲存於氮化矽膜5b中之電荷之密度下降，金屬點6亦可儲存電荷，藉此，可彌補絕緣膜5整體中可儲存之電荷之密度(面密度)之下降。
即，於本實施形態中，即便絕緣膜5之膜厚變薄，氮化矽膜5b之厚度變薄，氮化矽膜5b及金屬點6亦作為電荷儲存部發揮功能，藉此，可提昇能夠儲存於絕緣膜5中之電荷之面密度，故可使寫入狀態下之記憶電晶體之臨界值電壓與抹除狀態下之記憶電晶體之臨界值電壓之差增大。藉此，可一面維持非揮發性記憶體之性能，一面謀求絕緣膜5之薄膜化，從而可使記憶體單元尺寸小型化。因此，可同時地實現非揮發性記憶體之性能(電氣性能)之提昇與記憶體單元尺寸之小型化。因此，可同時地實現具有非揮發性記憶體之半導體裝置之性能提昇與小型化。
亦考慮與本實施形態不同，並非將金屬點6而將包含矽之矽點形成於氮化矽膜5b與氧化矽膜5c之間。於該情形時，可將電荷儲存於矽點。然而，於使用矽點之情形時，將產生如下問題。
即，於矽點之情形時，各個矽點之大小(粒徑)易於變大。例如，矽點之粒徑變成5~10 nm左右。若矽點之粒徑較大，則矽點之面密度變小，故難以增大可儲存之電荷之面密度。即，若矽點之粒徑較大，則矽點之面密度變小，每1個記憶體單元之矽點數變少，故而使可儲存於各記憶體單元中之電荷數因矽點而增大存在極限。又，即便可縮小矽點之粒徑，粒徑較小之矽點亦於覆蓋矽點之氧化矽膜(對應於氧 化矽膜5c)之成膜時進行氧化，矽點成為與氧化矽膜(對應於氧化矽膜5c)相同之氧化矽，導致不利於電荷捕獲。因此，於矽點之情形時，難以使可儲存之電荷之面密度充分變大。
相對於此，於本實施形態中，使用包含金屬元素M(較佳為Ti、Ni、W、Ta)之金屬點6，易於使金屬點6之大小(粒徑)變小。而且，金屬點6即便於氧化矽膜5c之成膜時氧化，亦可形成陷阱能階，從而可捕獲(儲存)電荷。因此，於使用金屬點6之情形時，可準確地增大可儲存之電荷之面密度。
圖30係半導體基板1(p型井PW1)、絕緣膜5及記憶體閘極電極MG之積層結構之能帶圖，且表示厚度方向(大致垂直於半導體基板1之主面之方向)之能帶。於圖30中，橫對應於半導體基板1(p型井PW1)、絕緣膜5及記憶體閘極電極MG之積層結構之厚度方向之位置，縱對應於能量。又，圖30係對應於形成鈦點(包含鈦之金屬點6)作為金屬點6之情形時之能帶，於圖30中，以符號21所示者為鈦(Ti)之帶隙，以符號22所示者係鈦(Ti)之電子捕獲能階。又，於圖30中，以符號23所示者係起因於鈦點(對應於包含鈦之金屬點6)之結晶缺陷或表面形狀之電子捕獲能階。
亦由圖30可知，氮化矽膜5b之帶隙小於氧化矽膜5a、5c之帶隙，與氮化矽膜5b之電勢障壁高度相比，氧化矽膜5a、5c之電勢障壁高度變高。因此，可向氮化矽膜5b儲存電荷。
又，可藉由將鈦點(對應於包含鈦之金屬點6)形成於氮化矽膜5b與氧化矽膜5c之間(界面)，而於氮化矽膜5b與氧化矽膜5c之界面，將起因於鈦點(包含鈦之金屬點6)之結晶缺陷或表面形狀之電子捕獲能階23、或鈦(Ti)之電子捕獲能階22等捕獲能階重新形成為高於鈦之帶隙之能量能階。利用藉由鈦點(對應於包含鈦之金屬點6)而重新形成 之捕獲能階(電子捕獲能階22、23等)捕獲電子，藉此，可增加能夠捕獲(儲存)於絕緣膜5中之電子數(電子之密度)。
即，上述圖29之比較例之情形時之能帶結構成為自圖30中去除鈦之帶隙21及電子捕獲能階22、23所得者，但藉由形成鈦點(對應於包含鈦之金屬點6)，而形成電子捕獲能階22、23等新的捕獲能階，且由該捕獲能階捕獲電子，藉此，可增加能夠捕獲(儲存)於絕緣膜5中之電子數(電子之密度)。
作為導入至氮化矽膜5b與氧化矽膜5c之間之金屬元素M(具體而言，構成金屬點6之金屬元素M)，較佳為選擇該金屬元素之氧化物之帶隙較小之金屬元素。其原因在於：即便導入至氮化矽膜5b與氧化矽膜5c之間之金屬元素M(具體而言，包含金屬元素M之金屬點6)於氧化矽膜5c之成膜時氧化，亦可形成捕獲能階。例如，於使用鈦點(對應於包含鈦之金屬點6)作為金屬點6之情形時，即便鈦點於氧化矽膜5c之成膜時氧化，氧化鈦(以TiO2為代表)之帶隙亦達到約3.5 eV而相當低(氮化矽之帶隙為約5.3 eV，氧化矽之帶隙為約9 eV)，成為與氮化矽同等以下之帶隙，故可形成捕獲能階。
因此，較佳為，以金屬元素M之氧化物之帶隙變得小於氧化矽之帶隙(約9 eV)，成為與氮化矽之帶隙(約5.3 eV)相同之程度或該程度以下之方式，選擇金屬元素M之種類。藉此，於導入至氮化矽膜5b與氧化矽膜5c之間之金屬元素M(具體而言，包含金屬元素M之金屬點6)於氧化矽膜5c之成膜時，未被氧化自不待言，即便氧化，亦可形成捕獲能階，從而導入之金屬元素M(金屬點6)可作為電荷儲存部發揮功能。因此，可準確地增加可捕獲(儲存)於絕緣膜5中之電子數(電子之面密度)，故可準確地提昇具有非揮發性記憶體之半導體裝置之性能(電氣性能)。就該觀點而言，作為金屬元素M，較佳為鈦(Ti)、鎳(Ni)、鎢 (W)、或鉭(Ta)，特佳為鈦(Ti)。再者，氧化鎳之帶隙為約3.5~4 eV，氧化鎢(WO3)之帶隙為約2.4~2.8 eV，氧化鉭之帶隙為約4.4 eV。
又，鈦(Ti)、鎳(Ni)、鎢(W)、鉭(Ta)係用於半導體裝置之製造步驟之金屬，故亦具有不易伴隨用於金屬點6而產生製造步驟上之不良情形之優點。
本實施形態係藉由於作為電荷儲存層之氮化矽膜5b上(即氮化矽膜5b與氧化矽膜5c之間)形成金屬點6，而於氧化矽膜5c與氮化矽膜5b之界面重新生成電子之捕獲能階，故可增加可儲存於絕緣膜5中之電子數。因此，可擴大寫入狀態下之記憶電晶體之臨界值電壓與抹除狀態下之記憶電晶體之臨界值電壓之差。因此，可提昇半導體裝置之性能(電氣性能)。
圖29之比較例之半導體裝置中之ONO結構之絕緣膜105係於氮化矽膜105b與氧化矽膜105c之界面上，矽與矽、矽與氮、矽與氧之鍵斷裂，於未鍵結鍵之處形成陷阱(捕獲能階)。相對於此，金屬點6因可與該未鍵結鍵無關係地存在，故於本實施形態中，可相應於追加之金屬點6，增加捕獲量。即，於本實施形態中，不減少氮化矽膜5b對電子之捕獲，便可追加金屬點6對電子之捕獲，故可有效地增加可儲存於絕緣膜5中之電子數，從而可準確地擴大寫入狀態下之記憶電晶體之臨界值電壓與抹除狀態下之記憶電晶體之臨界值電壓之差。因此，可準確地提昇半導體裝置之性能(電氣性能)。
又，本實施形態係於氮化矽膜5b與氧化矽膜5c之間形成(配置)有金屬點6。因此，於半導體基板1(p型井PW1)與記憶體閘極電極MG之間，金屬點6於氮化矽膜5b上，以相距半導體基板1(p型井PW1)相等之距離二維狀分佈為大致均一之高度。電晶體之臨界值電壓偏移係較大地依存於儲存電荷量、及基板至儲存電荷為止之距離，但本實施形 態係金屬點6於氮化矽膜5b上，以相距半導體基板1(p型井PW1)大致均一之高度分佈，故可抑制臨界值電壓之偏移量之不均。
又，亦考慮與本實施形態不同，省略氮化矽膜5b之形成，藉由氧化矽膜5a、形成於氧化矽膜5a上之金屬點6、以覆蓋金屬點6之方式形成於氧化矽膜5a上之氧化矽膜5c，而形成絕緣膜5。然而，於省略氮化矽膜5b之形成之情形時，因絕緣膜5形成步驟之後之步驟之熱處理(例如步驟S16之活化退火)等，而導致構成金屬點6之金屬之一部分擴散至氧化矽膜5a中。因此，導致儲存於絕緣膜5(之金屬點6)中之電子容易洩漏至基板(半導體基板1)側。又，導致基板(半導體基板1)至金屬點6為止之距離變得不均一，臨界值電壓之偏移量變得不均。因此，較佳為，如本實施形態般形成氮化矽膜5b。
本實施形態係於氮化矽膜5b與氧化矽膜5c之間形成(配置)有金屬點6，故金屬點6不接觸於氧化矽膜5a，於金屬點6與氧化矽膜5a之間插入有氮化矽膜5b。因此，可防止因絕緣膜5形成步驟之後之步驟之熱處理(例如步驟S16之活化退火)等而使構成金屬點6之金屬擴散至氧化矽膜5a中。因此，可防止儲存於絕緣膜5(之金屬點6)中之電子容易洩漏至基板(半導體基板1)側。又，基板(半導體基板1)至金屬點6為止之距離變得均一，故可防止臨界值電壓之偏移量不均。
又，若構成金屬點6之金屬之一部分因絕緣膜5形成步驟之後之步驟之熱處理(例如步驟S16之活化退火)等而到達(擴散)至基板(半導體基板1)，則將對通道區域產生影響。因此，較佳為，儘可能地防止構成金屬點6之金屬之一部分到達(擴散)至基板(半導體基板1)。本實施形態因形成有氮化矽膜5b，故可藉由氮化矽膜5b而抑制或防止構成金屬點6之金屬向基板(半導體基板1)側之擴散。因此，可防止構成金屬點6之金屬對通道區域造成影響，故可提昇半導體裝置之可靠性或 性能(電氣性能)。
又，構成金屬點6之金屬擴散至基板(半導體基板1)將對通道區域造成影響，故其影響度極大，但與之相比，即便構成金屬點6之金屬擴散至記憶體閘極電極MG，其影響度亦相對較少。因此，可於氮化矽膜5b上以覆蓋金屬點6之方式形成氧化矽膜5c。
又，為防止構成金屬點6之金屬元素擴散，導致基板(半導體基板1)至金屬元素為止之距離變得不均，較佳為，氮化矽膜5b充分地成為膜(平面地連續之連續膜)。又，較佳為，將氮化矽膜5b之膜厚設定為可藉由氮化矽膜5b而確實地防止構成金屬點6之金屬元素擴散至基板(半導體基板1)側之膜厚。就該觀點而言，氮化矽膜5b之膜厚更佳為2 nm以上。
又，如上所述，若絕緣膜105之氮化矽膜105b之厚度為5 nm以下，則氮化矽膜105b對電子之捕獲密度下降，導致氮化矽膜105b可捕獲之電子數急遽減少。因此，上述圖29之比較例之半導體裝置中將絕緣膜105之氮化矽膜105b之厚度設為5 nm以下係伴隨可儲存之電荷之密度之降低，寫入狀態下之記憶電晶體之臨界值電壓與抹除狀態下之記憶電晶體之臨界值電壓之差變小。相對於此，本實施形態係藉由氮化矽膜5b及金屬點6作為電荷儲存部發揮功能，而即便絕緣膜5之氮化矽膜5b之厚度設為5 nm以下，亦可利用向金屬點6之電荷儲存，彌補可儲存於氮化矽膜5b中之電荷之密度之降低。因此，本實施形態若應用於使氮化矽膜5b之厚度較薄之情形、尤其使氮化矽膜5b之厚度為5 nm以下之情形，則其效果極大。
因此，於本實施形態中，作為氮化矽膜5b之膜厚，最佳為2~5 nm。藉由將氮化矽膜5b設定為此種膜厚，而即便氮化矽膜5b對電子之捕獲密度不足，亦可利用因設置金屬點6使得電子之捕獲密度增加 (例如1×1012~4×1013/cm2左右之增加)進行彌補。
又，金屬點6係藉由1×1013~2×1014原子/cm2之面密度之微量之金屬原子而形成，故即便於絕緣膜5中形成金屬點6，亦可防止絕緣膜5之厚度增加。因此，可藉由於絕緣膜5中形成金屬點6，而幾乎不增加絕緣膜5之厚度地提昇可儲存於絕緣膜5中之電荷之面密度。
與本實施形態不同，於上述步驟S7c中在氮化矽膜5上堆積金屬元素時，例如以成為0.5 nm之厚度(相當於大致2.8×1015原子/cm2)之方式堆積鈦(Ti)之情形時，所堆積之鈦(Ti)成為膜(平面地連續之連續膜)。於該情形時，絕緣膜5成為氧化矽膜5a、該氧化矽膜5a上之氮化矽膜5b、該氮化矽膜5b上之鈦膜、及該鈦膜上之氧化矽膜5c之積層膜，從而成為於氮化矽膜5b與氧化矽膜5c之間形成有鈦膜。然而，於氮化矽膜5b與氧化矽膜5c之間形成有鈦膜之情形時，與使用多晶矽作為浮閘之情形相同，若穿隧氧化膜(對應於氧化矽膜5a)或頂層氧化膜(對應於氧化矽膜5c)變薄等而於該氧化膜產生缺陷等所致之洩漏路徑，則導致所有捕獲電子(儲存於鈦膜中之所有電子)通過該洩漏路徑洩漏。即，於氮化矽膜5b與氧化矽膜5c之間形成有鈦膜之情形時，與鈦膜相連之洩漏路徑即便僅有1個，亦導致儲存於鈦膜中之所有電荷通過該洩漏路徑洩漏。此情形係因記憶體單元之記憶資訊消失，而導致半導體裝置之可靠性降低。
相對於此，本實施形態係於上述步驟S7c中於氮化矽膜5上堆積金屬元素M時，以較形成膜(平面地連續之連續膜)所需之面密度小之面密度堆積金屬元素M。具體而言，於氮化矽膜5b上，以2×1014原子/cm2以下之面密度堆積金屬元素M。因此，於本實施形態中，即便上述步驟S7c中於氮化矽膜5上堆積金屬元素M，亦不形成該金屬元素M之膜(平面地連續之連續膜)，而將點形狀之金屬點6二維地分散形成 於氮化矽膜5b上，成為各個金屬點6彼此不相連之狀態。因此，即便於氧化矽膜5a或氧化矽膜5c產生缺陷等所致之洩漏路徑之情形時，由與該洩漏路徑相接之金屬點6捕獲之電子通過該洩漏路徑洩漏，除此以外之金屬點6(即不接觸於洩漏路徑之位置之金屬點6)中捕獲之電子亦不洩漏。即，僅自與洩漏路徑相連之金屬點6洩漏電荷，而未與洩漏路徑相連之金屬點6可保持電荷。因此，可抑制或防止儲存於金屬點6中之電荷之移動或洩漏。因此，記憶體單元之記憶資訊(處於寫入狀態或抹除狀態)不會消失，故可提昇半導體裝置之可靠性。
又，步驟S7c中之金屬元素M對氮化矽膜5b上之堆積量為2×1014原子/cm2以下，藉此，不形成金屬元素M之膜(平面地連續之連續膜)，而將點形狀之金屬點6二維地分散形成於氮化矽膜5b上，成為各個金屬點6彼此未相連之狀態。另一方面，若步驟S7c中之金屬元素M對氮化矽膜5b上之堆積量過少，則金屬點6之面密度變小，每1個記憶體單元中之金屬點6之數量變少，故無法充分地獲得因追加金屬點6而產生之儲存電荷數之增大效果。又，若步驟S7c中之金屬元素M對氮化矽膜5b上之堆積量過少，則難以控制金屬元素M之堆積步驟。因此，步驟S7c中之金屬元素M對氮化矽膜5b上之堆積量(面密度)較佳為1×1013原子/cm2以上，藉此，可充分地獲得因追加金屬點6而產生之儲存電荷數之增大效果，又，容易控制金屬元素M之堆積步驟。因此，步驟S7c中之金屬元素M對氮化矽膜5b上之堆積量(面密度)較佳為1×1013原子/cm2以上且2×1014原子/cm2以下。
又，上述步驟S7c中於氮化矽膜5上堆積金屬元素M形成金屬點6可使用濺鍍法或ALD法，但更佳為濺鍍法。於濺鍍法之情形時，可藉由利用成膜時間之調整，以1×1013~2×1014原子/cm2左右之面密度堆積金屬元素M，而形成未成為膜(平面地連續之連續膜)之點形狀(原子 數個位準)之金屬點6。於該情形時，將在氮化矽膜5b上分散地形成1×1012~4×1013個/cm2左右之金屬點6。再者，於微細之金屬點6中存在複數個電子之情形時，因電子彼此之距離變近，較強之庫倫反作用力進行作用，故而，於1個金屬點6中儲存1個電子(1個金屬點6中不儲存2個以上之電子)。
(實施形態2)圖31係本實施形態之半導體裝置之主要部分剖面圖，且對應於上述實施形態1之上述圖2。
本實施形態2之半導體裝置亦係具備非揮發性記憶體之半導體裝置，且圖31中表示本實施形態2之半導體裝置中之記憶體單元MC之局部放大剖面圖。本實施形態2之半導體裝置係與上述實施形態1之半導體裝置不同之處僅在於絕緣膜5，故而，此處僅對絕緣膜5進行說明，而省略絕緣膜5以外之構成之重複之說明。
於上述實施形態1中，絕緣膜5包含氧化矽膜5a、該氧化矽膜5a上之氮化矽膜5b、及該氮化矽膜5b上之氧化矽膜5c，進而，於氮化矽膜5b與氧化矽膜5c之間存在金屬元素M(更特定而言為金屬點6)。
本實施形態2係如圖31所示，絕緣膜5包含氧化矽膜5a、該氧化矽膜5a上之氮化矽膜5b1、該氮化矽膜5b1上之氮化矽膜5b2、及該氮化矽膜5b2上之氧化矽膜5c，且於氮化矽膜5b1與氮化矽膜5b2之間存在金屬元素M(更特定而言為金屬點6)。關於絕緣膜5中之金屬元素M之面密度，本實施形態2亦與上述實施形態1相同。
圖32係表示本實施形態2中之絕緣膜5形成步驟之流程圖，且相當於上述實施形態1之上述圖6。圖33~圖35係表示絕緣膜5形成步驟之主要部分剖面圖，且表示有相當於上述實施形態1之上述圖12~圖16之剖面區域。
於本實施形態2中，步驟S7之絕緣膜5形成步驟可以如下方式實 施。
首先，與上述實施形態1同樣地進行步驟S7a，如圖33所示，形成氧化矽膜5a(圖32之步驟S7a)。關於該步驟S7a之氧化矽膜5a形成步驟，因與上述實施形態1相同，故此處省略其重複之說明。
其次，於氧化矽膜5a上形成氮化矽膜5b1(圖32之步驟S7b1)。步驟S7b1之氮化矽膜5b1形成步驟與上述實施形態1之步驟S7b之氮化矽膜5b形成步驟基本相同，但氮化矽膜5b1之膜厚(形成膜厚)可較上述實施形態1之氮化矽膜5b之膜厚(形成膜厚)薄相當於之後形成氮化矽膜5b2之程度。
繼而，藉由使金屬元素M堆積於氮化矽膜5b1上，而於氮化矽膜5b1上，形成包含金屬元素M之金屬點6(圖32之步驟S7c)。
步驟S7c係於上述實施形態1中，使金屬元素M堆積於氮化矽膜5b上(即於氮化矽膜5b上形成金屬點6)，而於本實施形態2中，則使金屬元素M堆積於氮化矽膜5b1上(即於氮化矽膜5b1上形成金屬點6)，除此以外，步驟S7c於上述實施形態1與本實施形態2中基本相同。因此，此處省略步驟S7c之重複之說明。
繼而，如圖34所示，於氮化矽膜5b1上，以覆蓋金屬點6之方式，形成氮化矽膜5b2(圖32之步驟S7b2)。步驟S7b2之氮化矽膜5b2形成步驟可使用與步驟S7b1之氮化矽膜5b1形成步驟基本相同之方法。
繼而，如圖35所示，於氮化矽膜5b2上形成氧化矽膜5c(圖32之步驟S7d)。步驟S7d係於上述實施形態1中，於氮化矽膜5b上以覆蓋金屬點6之方式形成氧化矽膜5c，而於本實施形態2中，則於氮化矽膜5b2上形成氧化矽膜5c，除此以外，步驟S7d於上述實施形態1與本實施形態2中基本相同。因此，此處省略步驟S7d之重複之說明。再者，氮化矽膜5b1與氮化矽膜5b2之合計之膜厚可設為與上述氮化矽膜5b之膜厚 大致相同之程度。
可以如上方式形成絕緣膜5。
於本實施形態2中，如圖31所示，絕緣膜5包含氧化矽膜5a、該氧化矽膜5a上之氮化矽膜5b1、該氮化矽膜5b1上之氮化矽膜5b2、及該氮化矽膜5b2上之氧化矽膜5c，且於氮化矽膜5b1與氮化矽膜5b2之間形成(配置)有金屬點6。即，若將氮化矽膜5b1與氮化矽膜5b2合併所得者視作上述實施形態1之氮化矽膜5b，則於本實施形態2中，可謂絕緣膜5包含氧化矽膜5a、氧化矽膜5a上之氮化矽膜5b、及氮化矽膜5b上之氧化矽膜5c，且於氮化矽膜5b中形成有金屬點6。
即，若將上述實施形態1與本實施形態2統一合併，則可以如下方式表現。即，絕緣膜5包含氧化矽膜5a、氧化矽膜5a上之氮化矽膜5b、及氮化矽膜5b上之氧化矽膜5c，且於氮化矽膜5b與氧化矽膜5c之間(對應於上述實施形態1之情形)、或氮化矽膜5b中(對應於本實施形態2之情形)，以1×1013~2×1014原子/cm2之面密度存在(導入有)金屬元素。具體而言，於氮化矽膜5b與氧化矽膜5c之間(對應於上述實施形態1之情形)、或氮化矽膜5b中(對應於本實施形態2之情形)，形成有包含金屬元素M之複數個金屬點6。
於本實施形態2中，亦與上述實施形態1同樣地，可不僅於氮化矽膜5b中，而且亦於金屬點6中儲存電荷。因此，可提昇儲存於絕緣膜5中之電荷之面密度，故可增大寫入狀態下之記憶電晶體之臨界值電壓與抹除狀態下之記憶電晶體之臨界值電壓之差。因此，可提昇具有非揮發性記憶體之半導體裝置之性能(電氣性能)。
然而，本實施形態2與上述實施形態1不同之處在於，金屬元素M(金屬點6)存在於氮化矽膜5b與氧化矽膜5c之間(對應於上述實施形態1之情形)、抑或是存在於氮化矽膜5b中(對應於本實施形態2之情 形)。上述實施形態1之情形，可獲得以下優點。
即，上述實施形態1係於步驟S7b中形成氮化矽膜5b後，於步驟S7c中堆積金屬元素M，形成金屬點6，相對於此，本實施形態2係於步驟S7b1中形成氮化矽膜5b1後，於步驟S7c中堆積金屬元素M形成金屬點6，其後形成氮化矽膜5b2。因此，就製造步驟數減少之觀點而言，上述實施形態1較為有利。
又，於本實施形態2與上述實施形態1中，若使絕緣膜5之厚度相同，則使本實施形態2中之氮化矽膜5b1與氮化矽膜5b2之合計之厚度與上述實施形態1之氮化矽膜5b之厚度相同。因此，本實施形態2中之氮化矽膜5b1、5b2之各厚度變得相當薄(例如1~2.5 nm左右)，但若成膜之氮化矽膜之厚度變薄(例如2 nm以下左右)，則不易在成膜裝置(例如LPCVD(Low Pressure Chemical Vapor Deposition，低壓化學氣相沈積)批次式成膜裝置)中將薄膜之氮化矽膜穩定地成膜。因此，就易於將氮化矽膜穩定成膜之觀點而言，上述實施形態1較為有利。
又，與上述實施形態1或本實施形態2不同，於氧化矽膜5a與氮化矽膜5b之間形成有金屬點6之情形時，存在構成金屬點6之金屬擴散至半導體基板1，對通道區域造成影響之虞。相對於此，上述實施形態1或本實施形態2係於金屬點6之正下方存在氮化矽膜(上述實施形態1中為氮化矽膜5b，本實施形態2中為氮化矽膜5b1)，故可抑制或防止構成金屬點6之金屬擴散至半導體基板1。但，為儘可能地防止構成金屬點6之金屬擴散至半導體基板1(尤其通道區域)，金屬點6正下方之氮化矽膜之厚度較厚者較為有利。因此，於使氮化矽膜5b1與氮化矽膜5b2之合計之厚度與上述實施形態1之氮化矽膜5b之厚度相同之情形時，相較本實施形態2，上述實施形態1可使金屬點6正下方之氮化矽膜之厚度變厚，從而可更準確地防止構成金屬點6之金屬擴散至半導 體基板1(尤其通道區域)。就該觀點而言，上述實施形態1較為有利。
又，本實施形態2係於氮化矽膜5b中存在金屬元素M(金屬點6)，但亦可藉由利用熱處理等，使堆積於氮化矽膜5b上之金屬元素M擴散至氮化矽膜5b中，而形成該結構。但，於該情形(使金屬元素M熱擴散至氮化矽膜5b中之情形)時，存在難以使氮化矽膜5b中之金屬元素M至基板(半導體基板1)為止之距離均一，從而成為不均之原因之虞。因此，相較於使金屬元素M熱擴散至氮化矽膜5b中，更佳為，如上述圖32~圖35所示藉由進行步驟S7b1(氮化矽膜5b1形成步驟)、步驟S7c(金屬元素M堆積步驟)及步驟S7b2(氮化矽膜5b2形成步驟)，而獲得氮化矽膜5b中存在金屬元素M(金屬點6)之結構。
以上，基於該實施形態，對由本發明者完成之發明進行了具體說明，勿庸置疑，本發明並不限定於上述實施形態，可於不脫離其精神之範圍內進行各種變更。
[產業上之可利用性]
本發明應用於半導體裝置及其製造技術較為有效。
1‧‧‧半導體基板
3‧‧‧絕緣膜
4‧‧‧矽膜
5‧‧‧絕緣膜
5a、5c‧‧‧氧化矽膜
5b‧‧‧氮化矽膜
6‧‧‧金屬點
7‧‧‧矽膜
8a、8b‧‧‧n-型半導體區域
11‧‧‧金屬矽化物層
CG‧‧‧控制閘極電極
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
PW1‧‧‧p型井
SW‧‧‧側壁邊襯

Claims (14)

  1. 一種半導體裝置，其特徵在於包含：半導體基板；第1閘極電極與第2閘極電極，其等形成於上述半導體基板之上；及第1絕緣膜，其形成於上述第1閘極電極與上述半導體基板之間以及上述第1閘極電極與上述第2閘極電極之間，且上述第1絕緣膜於其內部具有電荷儲存部；上述第1絕緣膜包含與上述基板之表面接觸之第1氧化矽膜、上述第1氧化矽膜上之氮化矽膜、及上述氮化矽膜上之第2氧化矽膜，而使上述氮化矽膜位於上述第1氧化矽膜與上述第2氧化矽膜之間；以金屬元素與上述氮化矽膜之平面接觸且嵌入上述第2氧化矽膜之方式於上述氮化矽膜與上述第2氧化矽膜之間配置上述金屬元素，且上述金屬元素以1×1013~2×1014原子/cm2之面密度分布，使上述金屬元素中之每金屬元素自上述半導體基板之表面以實質均一之距離配置於位在上述第2閘極電極與上述半導體基板之間之上述第1絕緣膜之一部分，且自上述基板之表面以非均一之距離配置於位在上述第1閘極電極與上述第2閘極電極之間之上述第1絕緣膜之一部分。
  2. 如請求項1之半導體裝置，其中於上述氮化矽膜上形成有包含上述金屬元素之複數個金屬點。
  3. 如請求項2之半導體裝置，其中上述金屬元素為鈦、鎳、鎢、或鉭。
  4. 如請求項3之半導體裝置，其中上述金屬元素為鈦。
  5. 如請求項4之半導體裝置，其更包含：上述第2閘極電極，其形成於上述半導體基板之上，且與上述第1閘極電極相鄰；及第2絕緣膜，其形成於上述第2閘極電極與上述半導體基板之間；上 述第1絕緣膜係形成於上述第1閘極電極與上述半導體基板之間及上述第1閘極電極與上述第2閘極電極之間。
  6. 一種半導體裝置之製造方法，其特徵在於：該半導體裝置包含：半導體基板；第1閘極電極及第2閘極電極，其等形成於上述半導體基板之上，且彼此相鄰；第1閘極絕緣膜，其形成於上述第1閘極電極與上述半導體基板之間，且於內部具有電荷儲存部；以及第2閘極絕緣膜，其形成於上述半導體基板與上述第2閘極電極之間；該半導體裝置之製造方法包含以下步驟：(a)準備上述半導體基板；(b)於上述半導體基板之主面上形成上述第2閘極絕緣膜用之第2絕緣膜；(c)於上述第2絕緣膜上形成上述第2閘極電極用之第2導電體膜；(d)將上述第2導電體膜圖案化，形成上述第2閘極電極；(e)於上述半導體基板之主面及上述第2閘極電極之表面上，形成上述第1閘極絕緣膜用且於內部具有電荷儲存部之第1絕緣膜；(f)於上述第1絕緣膜上形成上述第1閘極電極用之第1導電體膜；(g)藉由對上述第1導電體膜進行回蝕，而於上述第2閘極電極之側壁上，介隔上述第1絕緣膜殘留著上述第1導電體膜形成上述第1閘極電極；上述第1絕緣膜係包含第1氧化矽膜、上述第1氧化矽膜上之氮化矽膜、及上述氮化矽膜上之第2氧化矽膜，且金屬元素形成於上述氮化矽膜與上述第2氧化矽膜之間，而使上述金屬元素與上述氮化矽膜及上述第2氧化矽膜直接接觸。
  7. 如請求項6之半導體裝置之製造方法，其中上述(e)步驟包含以下步驟：(e1)於上述半導體基板之主面及上述第2閘極電極之表面上形成上述第1氧化矽膜；(e2)於上述第1氧化矽膜上形成上述氮化矽膜；(e3)於上述(e2)步驟後，在上述氮化矽膜上堆積上述金屬元素；及(e4)於上述(e3)步驟後，在上述氮化矽膜與上述金屬元素上形成上述第2氧化矽膜。
  8. 如請求項7之半導體裝置之製造方法，其中上述(e3)步驟係藉由濺鍍法或ALD法而堆積上述金屬元素。
  9. 如請求項8之半導體裝置之製造方法，其中上述(e3)步驟係藉由濺鍍法而堆積上述金屬元素。
  10. 如請求項9之半導體裝置之製造方法，其中上述(e3)步驟係於上述氮化矽膜與上述第2氧化矽膜之間形成包含上述金屬元素之複數個金屬點。
  11. 如請求項10之半導體裝置之製造方法，其中上述金屬元素為鈦、鎳、鎢、或鉭。
  12. 如請求項11之半導體裝置之製造方法，其中上述金屬元素為鈦。
  13. 如請求項6之半導體裝置之製造方法，其中形成於上述氮化矽膜與上述第2氧化矽膜之間的上述金屬元素，具有1×1013~2×1014原子/cm2之面密度。
  14. 如請求項7之半導體裝置之製造方法，其中上述(e3)步驟更包含於上述氮化矽膜上以1×1013~2×1014原子/cm2之面密度堆積上述金屬元素。
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