TWI447861B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置及其製造方法，特別係有關於金屬氧化物半導體與記憶體及其製造方法。

在半導體裝置中，舉例來說，會同時需要金屬氧化半導體與記憶體。半導體裝置中的金屬氧化半導體與記憶體一般係以分開的製程，分別形成在不同的基板上。於封裝過程中，利用打線將不同基板上的金屬氧化半導體與記憶體作電性連接。因此，半導體裝置的製程複雜且成本高。此外，金屬氧化半導體與記憶體之間電性連接的失誤率會比較高，且效果不佳。

本發明係有關於一種半導體裝置及其製造方法。相較於一般技術，實施例之半導體裝置的製造方法簡單且成本低。此外，舉例來說，記憶體與金屬氧化半導體之間可具有良好的電性連接。

提供一種半導體裝置的製造方法。方法包括於基板上形成第一半導體元件與第二半導體元件。基板係單一。第一半導體元件係記憶體。第二半導體元件包括金屬氧化物半導體、電容或電阻。

提供一種半導體裝置。半導體裝置包括基板、第一半導體元件與第二半導體元件。第一半導體元件係記憶體。第二半導體元件包括金屬氧化物半導體、電容或電阻。第一半導體元件與第二半導體元件係形成在單一基板上。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖繪示根據一實施例之半導體裝置的剖面圖。請參照第1圖，基板2包括不同的第一基板區4與第二基板區6、第二基板區8、第二基板區10與第二基板區12。於實施例中，基板2係單一。此外，第一半導體元件配置在第一基板區4上。舉例來說，不同的第二半導體元件分別配置在第二基板區6、第二基板區8、第二基板區10與第二基板區12上。

請參照第1圖，第一基板區4上之第一半導體元件包括第三摻雜區14，配置於基板2中。第一摻雜區16配置於第三摻雜區14中。第二摻雜區18配置於第一摻雜區16中。舉例來說，包括第一介電層20與第二介電層22的介電結構24配置於第二摻雜區18之間的第一摻雜區16上，並延伸至第二摻雜區18上。第一電極層26配置於介電結構24上。配置袋摻雜區28。配置間隙壁30於介電結構24與第一電極層26的側壁上。舉例來說，基板2、第一摻雜區16與袋摻雜區28具有第一導電型例如P導電型。第三摻雜區14與第二摻雜區18具有相反於第一導電型的第二導電型例如N導電型。於實施例中，第一基板區4上的第一半導體元件係記憶體。舉例來說，第二摻雜區18係用作位元線。第一電極層26係用作字元線。

請參照第1圖，第二基板區6上之第二半導體元件包括介電元件32，配置於基板2上。第二電極層34配置於介電元件32上。第二介電層36配置於第二電極層34上。第一電極層38配置於第二介電層36上。第二電極層34、第二介電層36與第一電極層38可構成電容。間隙壁40可配置在第二電極層34的側壁上。間隙壁42配置在第二介電層36與第一電極層38的側壁上。第一電極層44配置於基板2未被第二電極層34覆蓋的部分上。於實施例中，第一電極層44係用作電阻。第二介電層46配置在介電元件32與第一電極層44之間。間隙壁48配置在第一電極層44與第二介電層46上。

請參照第1圖，第二基板區8上之第二半導體元件包括第三摻雜區50，配置於基板2中。第四摻雜區52配置在第三摻雜區50中。第二摻雜區54配置在第四摻雜區52中。摻雜區56配置在第三摻雜區50中。第二摻雜區58配置在摻雜區56中。閘結構60配置在第三摻雜區50與第四摻雜區52上。間隙壁62配置在閘結構60的側壁上。配置袋摻雜區64與袋摻雜區66。舉例來說，第四摻雜區52、袋摻雜區64、袋摻雜區66具有第一導電型例如P導電型。第三摻雜區50、第二摻雜區54、第二摻雜區58具有相反於第一導電型的第二導電型例如N導電型。摻雜區56可具有P導電型或N導電型。於實施例中，第二基板區8上的第二半導體元件係金屬氧化物半導體(MOS)，例如85V橫向雙擴散金屬氧化物半導體(Lateral Double-diffused MOS;LDMOS)。

請參照第1圖，第二基板區10上之第二半導體元件包括摻雜區68，配置在基板2中。摻雜區70配置在摻雜區68中。閘結構72配置在摻雜區68上。間隙壁74可配置在閘結構72的側壁上。也配置袋摻雜區76。第二基板區12上之第二半導體元件包括第二摻雜區78，配置在基板2中。閘結構80配置在第二摻雜區78之間的基板2上。配置袋摻雜區82。摻雜區68與摻雜區84可配置在摻雜區86上。舉例來說，摻雜區70與袋摻雜區82具有第一導電型例如P導電型。袋摻雜區68、袋摻雜區76、第二摻雜區78、摻雜區84與摻雜區86具有相反於第一導電型的第二導電型例如N導電型。於實施例中，形成在第二基板區10與第二基板區12上的第二半導體元件分別係相反型的MOS，例如低壓(LV)如5V的PMOS與LV如5V的NMOS。

第2圖至第20圖繪示根據一實施例之半導體裝置的製造方法。請參照第2圖，提供基板102。基板102包括第一基板區104與第二基板區106、第二基板區108、第二基板區110與第二基板區112。利用黃光微影製程於基板102上形成光阻層103。對光阻層103暴露的基板102佈植雜質例如銻(Sb)以在基板102中形成摻雜區186。請參照第3圖，移除光阻層103。可進行退火步驟以擴散摻雜區186。於一實施例中，在移除光阻層103與退火步驟之間可進行清洗步驟。

請參照第4圖，對基板102佈植雜質例如硼(boron)以使基板102在摻雜區186以外的區域造成相反的導電型。進行沉積或磊晶成長步驟以在基板102上形成薄膜。於一實施例中，在佈植步驟與薄膜形成步驟(例如磊晶或沉積步驟)之間，進行清洗步驟。

請參照第5圖，於基板102中形成第三摻雜區114與第三摻雜區150。於一實施例中，係對基板102的表面進行清洗步驟，然後在基板102的表面形成墊氧化層(pad oxide)。利用黃光微影製程在基板102上形成圖案化的光阻層。對圖案化的光阻層暴露的基板102佈植雜質例如磷(phosphorus)以在基板102中同時形成第三摻雜區114與第三摻雜區150。移除光阻層後可清洗基板102。進行退火步驟以擴散第三摻雜區114與第三摻雜區150。

請參照第6圖，於基板102中形成摻雜區168與摻雜區184。於第三摻雜區150中形成摻雜區107。於一實施例中，係對基板102的表面進行清洗步驟，然後在基板102的表面形成墊氧化層(pad oxide)。利用黃光微影製程在基板102上形成圖案化的光阻層。對圖案化的光阻層暴露的基板102與第三摻雜區150佈植雜質例如磷(phosphorus)以同時形成摻雜區168、摻雜區184與摻雜區107。然後移除光阻層。請參照第7圖，利用黃光微影製程於基板102上形成光阻層109。對光阻層109暴露的基板102佈植雜質例如硼(boron)以在基板102中形成摻雜區111、摻雜區113、摻雜區156與第一摻雜區116。然後移除光阻層109。

請參照第8圖，擴散摻雜區111、摻雜區113、摻雜區156、第一摻雜區116、摻雜區184與摻雜區168。此外，在基板102上形成薄膜115。薄膜115可包括墊氧化層與墊氧化層上的氮化矽層。於一實施例中，在形成薄膜115之前清洗基板102的表面。然後進行退火步驟以擴散摻雜區111、摻雜區113、摻雜區156、第一摻雜區116、摻雜區184與摻雜區168。在清洗基板102的表面之後，形成墊氧化層，並在墊氧化層上沉積氮化矽層，以形成薄膜115。利用黃光微影製程形成圖案化的光阻層，蝕刻移除圖案化的光阻層所露出的薄膜115。然後移除圖案化的光阻層。

請參照第9圖，在基板102中形成摻雜區117。於一實施例中，係利用黃光微影製程在基板102上形成圖案化的光阻層。對圖案化的光阻層暴露的基板102佈植雜質例如硼(boron)以形成摻雜區117。在佈植步驟之後，移除圖案化的光阻層。在薄膜115露出的基板102上形成如第10圖所示的介電元件132例如場氧化物，並移除薄膜115。於一實施例中，係在清洗基板102的表面之後形成介電元件132。在移除薄膜115之後，清洗基板102的表面，並在基板102上形成犧牲氧化層。在利用黃光微影製程形成光阻層119後，對光阻層119暴露的基板102佈植雜質例如硼(boron)，以使摻雜區111具有足夠的P型雜質。於一實施例中，在此摻雜步驟之後，摻雜區168仍維持具有與摻雜區111相反的導電型，例如N導電型。移除光阻層119。

請參照第11圖，在基板102上形成第二電極層134、閘結構160、閘結構172與閘結構180。於一實施例中，係清洗基板102的表面之後，由下至上依序形成氧化層、多晶矽與金屬矽化物例如矽化鎢。然後蝕刻掉未被利用黃光微影製程形成之圖案化的光阻層所遮蔽的部分以形成如第11圖所示的第二電極層134、閘結構160、閘結構172與閘結構180。第二電極層134可包括多晶矽與金屬矽化物。第二電極層134與132之間亦可具有氧化層。移除圖案化的光阻層。

請參照第12圖，利用黃光微影製程於基板102上形成光阻層121。對光阻層121暴露的基板102佈植雜質例如硼(boron)以在150中形成摻雜區152。移除光阻層121。請參照第13圖，利用黃光微影製程於基板102上形成光阻層123。對光阻層123暴露的基板102佈植雜質例如磷(phosphorus)以同時在第一摻雜區116中形成摻雜區第二摻雜區118，在第四摻雜區152中形成摻雜區第二摻雜區154，在摻雜區156中形成摻雜區第二摻雜區158，並在摻雜區111中形成摻雜區第二摻雜區178。請參照第13圖，利用傾角(tilt)與旋轉(rotate)佈植的方式摻雜雜質例如硼以同時形成袋摻雜區128、袋摻雜區164、袋摻雜區166與袋摻雜區182。移除光阻層。

請參照第14圖，於第一摻雜區116上形成第一介電層120。於一實施例中，第一介電層120的形成方法包括在基板102上共形地由下至上形成氧化層例如厚度約50埃與氮化矽層例如厚度約120埃。氧化層可以乾式法形成。在利用黃光微影製程形成光阻層125之後，蝕刻移除光阻層125所露出的氮化矽層與部分氧化層，舉例來說，留下厚度約20埃的氧化層。在形成氧化層之前，可以濕蝕刻的方式移除基板102上的氧化物。移除光阻層125。

請參照第15圖，可在基板102上共形地形成第二介電層127與第一電極層129。可以熱氧化方式沉積第二介電層127。也可以濕式的方法形成第二介電層127。於一實施例中，第二介電層127的厚度約300埃。可以沉積的方式形成第一電極層129，包括多晶矽(polycide)。亦可對第一電極層129進行電阻佈植(HR-IMP)。第一電極層129的厚度可約為2000埃。

請參照第16圖，利用黃光微影製程於基板102上形成光阻層131。對光阻層131暴露的基板129佈植雜質例如磷，劑量約E15/cm2。移除光阻層131。於一實施例中，在利用黃光微影製程於基板102上形成圖案化的光阻層之後，進行蝕刻步驟以移除圖案化的光阻層所露出的第二介電層127與第一電極層129，如第17圖所示，同時形成第二介電層122與第一電極層126、第二介電層146與第一電極層144，及第二介電層136與第一電極層138。舉例來說，可留下厚度約100埃的氧化層。在移除圖案化的光阻層之後，可進行金屬矽化物退火步驟。

請參照第18圖，可同時形成間隙壁130、間隙壁133、間隙壁142、間隙壁148、間隙壁162與間隙壁174。此外，形成摻雜區170於摻雜區168中，並形成摻雜區137於第四摻雜區152與154中。間隙壁130、間隙壁133、間隙壁142、間隙壁148、間隙壁162與間隙壁174的形成方法可包括在基板102上沉積氧化層例如四乙基矽氧烷(Tetraethoxysilane;TEOS)，然後利用蝕刻法移除部分的氧化層。摻雜區170與摻雜區137的形成方法包括利用黃光微影製程在基板102上形成光阻層135，然後對光阻層135暴露的基板102佈植雜質例如硼。請參照第18圖，利用傾角(tilt)與旋轉(rotate)佈植的方式摻雜雜質例如磷以形成袋摻雜區176。移除光阻層。

請參照第19圖，在基板102上形成具有開口的層間介電質139。舉例來說，層間介電質139的形成方法包括沉積硼磷矽玻璃(BPSG)。在利用黃光微影製程形成圖案化的光阻層之後，利用蝕刻製程移除層間介電質139未被圖案化的光阻層遮蔽的部分，以形成開口。於一些實施例中，在沉積層間介電質139之前，可對基板102進行清洗步驟。在形成開口之後，移除圖案化的光阻層。請參考第20圖，形成導電插塞141於層間介電質139的開口中。也形成導電層143於層間介電質139上。導電插塞141包括金屬。於一實施例中，係在層間介電質139之開口的側壁上形成阻障層之後，進行快速熱退火步驟，然後以化學氣相沉積法在開口中填充金屬例如鎢以形成導電插塞141。

於實施例中，為記憶體的第一半導體元件的製程係與用以形成第二半導體元件(包括金屬氧化半導體例如LDMOS、DMOS、CMOS或雙載子MOS)的雙載子-互補金氧半導體-雙重擴散金氧半導體(Bipolar-CMOS-DMOS;BCD)製程整合在一起成為一連續的流程。於其他實施例中，用以形成記憶體的製程亦可與邏輯製程整合在一起成為一連續的流程。第一半導體元件與第二半導體元件係形成在單一基板上。因此半導體裝置的製造成本低，且第一半導體元件與第二半導體元件之間可具有良好的電性連接。

第21圖繪示根據一實施例之半導體裝置及其製造方法。第21圖繪示之半導體裝置與第1圖繪示之半導體裝置的差異在於，第二電極層288係形成在第二摻雜區218之間的第一摻雜區216上。第一介電層220係形成在第二電極層288與第二介電層222之間。第二介電層222形成在第一介電層220的上表面上，且延伸至第一介電層220與第二電極層288的側壁上。於實施例中，第二電極層288可同時與第二電極層234、閘結構260、閘結構272與閘結構280一起形成。於一實施例中，形成在第一基板區204上的第一半導體元件係快閃記憶體。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2、102．．．基板

4、104、204．．．第一基板區

6、8、10、12、106、108、110、112．．．第二基板區

14、50、114、150．．．第三摻雜區

16、116、216．．．第一摻雜區

18、54、58、78、118、154、158、178、218．．．第二摻雜區

20、120、220．．．第一介電層

22、36、46、122、127、136、146、222．．．第二介電層

24．．．介電結構

26、38、44、126、129、138、144．．．第一電極層

28、64、66、76、82、128、164、166、176、182．．．袋摻雜區

30、40、42、48、62、74、130、133、142、148、162、174．．．間隙壁

32、132．．．介電元件

34、134、234、288．．．第二電極層

52、152．．．第四摻雜區

56、68、70、84、86、107、111、113、117、137、156、168、170、184、186．．．摻雜區

60、72、80、160、172、180、260、272、280．．．閘結構

103、109、119、121、123、125、131、135．．．光阻層

115．．．薄膜

139．．．層間介電質

141．．．導電插塞

143．．．導電層

第1圖繪示根據一實施例之半導體裝置的剖面圖。

第2圖至第20圖繪示根據一實施例之半導體裝置的製造方法。

第21圖繪示根據一實施例之半導體裝置及其製造方法。

2．．．基板

4．．．第一基板區

6、8、10、12．．．第二基板區

14、50．．．第三摻雜區

16．．．第一摻雜區

18、54、58、78．．．第二摻雜區

20．．．第一介電層

22、36、46．．．第二介電層

24．．．介電結構

26、38、44．．．第一電極層

28、64、66、76、82．．．袋摻雜區

30、40、42、48、62、74．．．間隙壁

32．．．介電元件

34．．．第二電極層

52．．．第四摻雜區

56、68、70、84、86．．．摻雜區

60、72、80．．．閘結構

Claims (9)

1. 一種半導體裝置的製造方法，包括：於一基板上形成一第一半導體元件與一第二半導體元件，其中該基板係單一，該第一半導體元件係記憶體，該第二半導體元件包括金屬氧化物半導體、電容或電阻；其中該第一半導體元件的形成方法包括：形成一第一摻雜區於該基板中，其中該第一摻雜區係具有一第一導電型；形成互相分開的三個以上第二摻雜區於單一個該第一摻雜區中，其中該第二摻雜區係具有相反於該第一導電型的一第二導電型；形成一介電結構於該三個以上第二摻雜區之間的該第一摻雜區上；以及形成一第一電極層於該介電結構上。
2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一半導體元件的製程係與用以形成該第二半導體元件的雙載子-互補金氧半導體-雙重擴散金氧半導體(Bipolar-CMOS-DMOS；BCD)製程整合在一起。
3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該基板包括不同的一第一基板區與一第二基板區，該第一半導體元件係形成在該第一基板區上，該第二半導體元件係形成在該第二基板區上，該第二半導體元件的形成方法包括：形成互相分開的該些第二摻雜區於該基板中，其中該第一半導體元件的該些第二摻雜區與該第二半導體元件 的該些第二摻雜區係同時形成；以及形成一閘結構於該些第二摻雜區之間的該基板上。
4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該基板包括不同的一第一基板區與一第二基板區，該第一半導體元件係形成在該第一基板區上，該第二半導體元件係形成在該第二基板區上，該第二半導體元件的形成方法包括：形成一介電元件於該基板上；形成一第二電極層於該介電元件上；形成該第二介電層於該第二電極層上，其中該第一半導體元件的該第二介電層與該第二半導體元件的該第二介電層係同時形成；以及形成該第一電極層於該第二介電層上，其中該第一半導體元件的該第一電極層與該第二半導體元件的該第一電極層係同時形成。
5. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中該第二半導體元件的形成方法更包括形成一電阻於該基板未被該第二電極層覆蓋的一部分上，其中該第一半導體元件的該第一電極層與該第二半導體元件的該電阻係同時形成。
6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一半導體元件的形成方法更包括形成一第三摻雜區於該基板中，其中該第一摻雜區係形成於該第三摻雜區中，該基板具有該第一導電型，該第三摻雜區具有該第二導電型。
7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該基板包括不同的一第一基板區與一第二基板區，該第一半導體元件係形成在該第一基板區上，該第二半導體元件係形成在該第二基板區上，該第二半導體元件的形成方法包括：形成該第三摻雜區於該基板中，其中該第一半導體元件的該第三摻雜區與該第二半導體元件的該第三摻雜區係同時形成；形成一第四摻雜區於該第三摻雜區中，其中該第四摻雜區具有該第一導電型；形成該第二摻雜區於該第四摻雜區中，其中該第一半導體元件的該第二摻雜區與該第二半導體元件的該第二摻雜區係同時形成；以及形成一閘結構於該第三摻雜區與該第四摻雜區上。
8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一半導體元件的形成方法包括：形成一第一摻雜區於該基板中，其中該第一摻雜區係具有一第一導電型；形成互相分開的多數個第二摻雜區於該第一摻雜區中，其中該第二摻雜區係具有相反於該第一導電型的一第二導電型；形成一第二電極層於該些第二摻雜區之間的該第一摻雜區上；形成一介電結構於該第二電極層上；以及形成一第一電極層於該介電結構、該第二電極層與該 第二摻雜區上。
9. 一種半導體裝置，包括：一基板；一第一半導體元件，其中該第一半導體元件係記憶體，並包括：一第一摻雜區，位於該基板中，其中該第一摻雜區係具有一第一導電型；三個以上第二摻雜區，互相分開且位於單一個該第一摻雜區中，其中該第二摻雜區係具有相反於該第一導電型的一第二導電型；一介電結構，位於該三個以上第二摻雜區之間的該第一摻雜區上；以及一第一電極層，位於該介電結構上；以及一第二半導體元件，其中該第二半導體元件包括金屬氧化物半導體、電容或電阻，該第一半導體元件與該第二半導體元件係形成在單一該基板上。