[go: up one dir, main page]

TWI451559B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TWI451559B
TWI451559B TW098105009A TW98105009A TWI451559B TW I451559 B TWI451559 B TW I451559B TW 098105009 A TW098105009 A TW 098105009A TW 98105009 A TW98105009 A TW 98105009A TW I451559 B TWI451559 B TW I451559B
Authority
TW
Taiwan
Prior art keywords
wiring
region
metal pattern
pattern
conductor
Prior art date
Application number
TW098105009A
Other languages
English (en)
Other versions
TW200941707A (en
Inventor
前田敏
關根康
渡邊哲也
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW200941707A publication Critical patent/TW200941707A/zh
Application granted granted Critical
Publication of TWI451559B publication Critical patent/TWI451559B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/813—Combinations of field-effect devices and capacitor only
    • H10W20/496—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

半導體裝置
本發明涉及一種半導體裝置，特別對於具有電容元件之半導體裝置有效之技術。
在半導體基板上形成MISFET或電容等，根據在各元件間佈線連接而製造各種半導體裝置。形成於半導體基板上的電容有MOS型電容元件、PIP(Polysilicon Insulator Polysilicon)型電容元件或MIM(Metal Insulator Metal)型電容元件等。
日本公開特許公報特開2005-197396號公報(專利文獻1)中，記載了根據梳狀(comb-shaped)佈線形成電容的技術。
日本公開特許公報特開2006-253498號公報(專利文獻2)中記載了將與信號佈線圖案相鄰配置之虛擬圖案連接到電源或接地等固定電位之技術。
日本公開特許公報特開2001-274255號公報(專利文獻3)中記載了將虛擬佈線之一部分連接到電源或接地的固定電位節點之技術。
日本公開特許公報特開2007-81044號公報(專利文獻4)中記載了在與電容元件的電極為同一佈線層中設置平面地包圍電容元件之遮罩用的導電體技術。
《專利文獻1》
日本公開特許公報特開2005-197396號公報
《專利文獻2》
日本公開特許公報特開2006-253498號公報
《專利文獻3》
日本公開特許公報特開2001-274255號公報
《專利文獻4》
日本公開特許公報特開2007-81044號公報
本發明之發明者經過研究得出了以下的結果。
將用於連接元件之佈線金屬組合成各種形狀就可得到MIM型電容元件。由於該MIM型電容元件係將佈線作為電極，並將層間絕緣膜用作介電膜(電容絕緣膜)，所以可在多層佈線之構造中形成水準方向和垂直方向兩個方向的電容，可實現電容元件的大容量化。另外，隨著近年來微細加工技術的發展，水準方向和垂直方向之佈線間距離都在縮短，可以得到更大容量的電容值。
為了提高CMP步驟中的平坦性，在MIM型電容元件的下方最好配置活性區域或閘極電極之虛擬圖案。如果在MIM型電容元件的下方設置有活性區域之虛擬圖案，就可防止在CMP步驟中產生的小凹坑(dishing)從而提高平坦性，前述CMP步驟係將絕緣體埋入設置在半導體基板上的溝槽以形成元件隔離區域。另外，如果在MIM型電容元件的下方設置閘極電極之虛擬圖案，就可在CMP步驟中防止產生小凹坑從而提高平坦性，前述CMP步驟係對為了覆蓋閘極電極和前述虛擬圖案而形成的層間絕緣膜之上表面進行平坦化的步驟。
但是，在MIM型電容元件的下方設置有活性區域或閘極電極之虛擬圖案時，由於該虛擬圖案係獨立的不與任何位置連接的圖形(即所謂的浮動圖形(floating pattern))而導致電位不穩定，所以成了向MIM型電容元件輸入噪音的噪音源，或者有可能造成MIM型電容元件的電極用佈線圖案之間的寄生電容值變化從而導致使用了電容元件之電路之電特性不穩定。這將致使半導體裝置性能的下降。
另外，在MIM型電容元件的下方設置了活性區域或閘極電極之虛擬圖案時，如果該虛擬圖案與MIM型電容元件的電極用佈線圖案為上下對向設置時，兩者將相互干擾而使寄生電容值增大，從而可能造成使用了電容元件之電路之電特性下降。這將導致半導體裝置性能的下降。
但是，如果因此而不在MIM型電容元件的下方設置活性區域或閘極電極之虛擬圖案，將造成形成於半導體基板上的各層的平坦性低下而可能導致半導體生產性低下。
本發明之目的在提供一種可提高使用了電容元件之半導體裝置之性能的技術。
本發明的前述內容及前述內容以外的目的和新特徵在本說明書的描述及附圖說明中寫明。
下面簡要說明關於本專利申請書中所公開之發明中具有代表性之實施方式之概要。
根據具有代表性之實施方式所製造之半導體裝置係在利用了同層金屬圖案間電容之電容元件的下方，設置虛擬的閘極圖案和虛擬的活性區域圖案，並將前述虛擬的閘極圖案和虛擬的活性區域圖案連接到固定電位。
另外，根據具有代表性之實施方式所製造之半導體裝置係在利用了同層金屬圖案間電容之電容元件的下方，設置虛擬的閘極圖案和虛擬的活性區域圖案，並使前述虛擬的閘極圖案和虛擬的活性區域圖案不與構成電容元件之金屬圖案平面重合。
下面簡要說明關於本專利申請書中所公開之發明中根據具有代表性之實施方式所得到的效果。
根據具有代表性之實施方式，可提高具有電容元件之半導體裝置之性能。
在以下實施方式中，為了方便，在必要時將幾個部分或將實施方式分割來說明，除了需要特別說明的以外，這些都不是彼此獨立且無關係的，而係與其他一部分或者全部之變形例、詳細內容及補充說明等相互關聯的。另外，在以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定的數量等除外，前述的特定數並非指固定的數量，而係大於等於該特定數或小於等於該特定數。而且，在以下實施方式中，除了特別說明及原理上已經明確了是必要時除外，前述之構成要素(包括要素步驟等)也並非係必須之要素。同樣地，在以下實施方式中提及構成要素等的形狀、位置關係等時，除了特別說明時及原理上已經明確了並非如此時，實質上包括與前述形狀等相近或者類似的。同理，前述的數值及範圍也同樣包括與其相近的。
以下根據附圖詳細說明本發明之實施方式。為了說明實施方式之所有圖中，原則上對具有同一功能之構件採用同一符號，省略掉重複的說明。另外，在除了需要特別說明的以外，對具有同一或同樣的部分原則上不進行重複說明。
另外，在實施方式所用的圖中，為了使圖面簡單易懂，有時會省略掉剖面圖的剖面線或者給平面圖加上剖面線。
(實施方式1)
以下將參照圖面對本實施方式之半導體裝置進行說明。本實施方式之半導體裝置為具有電容元件之半導體裝置。
圖1~圖7係本實施方式中半導體裝置主要部分之剖面圖，圖8~圖18係本實施方式中半導體裝置主要部分之平面圖。圖1~圖6及圖8~圖18係半導體裝置之電容形成區域之平面圖或剖面圖。圖7係半導體裝置之MISFET形成區域之剖面圖。圖1為對應圖8及圖9之A-A線之剖面圖，圖2為對應圖8及圖9之B-B線之剖面圖，圖3為對應圖8及圖9之C-C線之剖面圖，圖4為對應圖8及圖9之D-D線之剖面圖，圖5為對應圖9之E-E線之剖面圖，圖6為對應圖9之F-F線之剖面圖。但是，在圖1~圖7之剖面圖中，省略了絕緣膜36及佈線M5以上的層之構造。另外，半導體裝置中圖7之MISFET形成區域配置在與圖8~圖18之電容形成區域不同之平面區域上。
另外，圖8~圖13係半導體裝置之同一平面區域(此處係電容形成區域)之不同的層，即，圖8係電容形成區域中的p型半導體區域11b，11c及導體圖案8b之平面設計(平面配置)，圖9係作為第1層佈線之佈線M1之電容形成區域中的平面設計，圖10係作為第二層佈線之佈線M2之電容形成區域中的平面設計。另外，圖11係作為第三層佈線之佈線M3之電容形成區域中的平面設計，圖12係作為第四層佈線之佈線M4之電容形成區域中的平面設計，圖13係作為第五層佈線之佈線M5之電容形成區域中的平面設計。另外，圖14對應電容形成區域中p型半導體區域11b，11c和導體圖案8b中佈線M1之平面設計重合的部分。此外，圖14中，p型半導體區域11c位於遮罩用金屬圖案MG1的下方。雖然圖8~圖14都為平面圖，但是為了使圖面簡單易懂，而對p型半導體區域11b，11c、導體圖案8b及佈線M1，M2，M3，M4，M5加上了剖面線。
另外，圖15係電容形成區域中的p型半導體區域11b，11c及導體圖案8b和插頭23a，23b之平面設計。圖16係電容形成區域中的佈線M1(即由佈線M1形成之金屬圖案MP1，MP2及遮罩用金屬圖案MG1)和插頭26之平面設計。圖17係電容形成區域中的佈線M2，M4(即由佈線M2，M4形成之金屬圖案MP3，MP4及遮罩用金屬圖案MG2，MG4)和插頭29，35的平面設計。圖18係電容形成區域中的佈線M3，M5(即由佈線M3，M5形成之金屬圖案MP1，MP2及遮罩用金屬圖案MG3，MG5)和插頭32之平面設計。另外，由於電容形成區域中的佈線M2(即由佈線M2形成之金屬圖案MP3，MP4，MG2)和佈線M4(即由佈線M4形成之金屬圖案MP3，MP4，MG4)之平面設計相同、插頭29和插頭35之平面設計相同，所以在同一平面設計圖圖17中表示。同樣的，電容形成區域中的佈線M3(即由佈線M3形成之金屬圖案MP1，MP2，MG3)和佈線M5(即由佈線M5形成之金屬圖案MP1，MP2，MG5)之平面設計相同，所以用同一平面設計圖圖18表示。
本實施方式中之半導體裝置係在MISFET形成區域形成MISFET(場效應電晶體)，MISFET形成區域係指在不同的區域(平面區域)之電容形成區域中形成電容元件C1。本實施方式之半導體裝置之具體構成請參照圖1~圖18的說明。
如圖1~圖7所示，構成本實施方式之半導體裝置之半導體基板1由具有1~10ΩcM左右的電阻率之p型單晶矽等構成。形成本實施方式之半導體裝置之半導體基板1具有形成電容元件C1之電容形成區域(第二區域)和形成MISFET(場效應電晶體)之MISFET形成區域(第一區域)，其中，圖1~圖6係前述電容形成區域(第二區域)之剖面圖，圖7係前述MISFET形成區域(第一區域)之剖面圖。
如圖1~圖7所示，在半導體基板1之主面上形成元件隔離區域(埋入了絕緣體的溝槽)2。元件隔離區域2為在形成於半導體基板1之溝槽(元件隔離槽、元件隔離用之溝槽、形成元件隔離區域用之溝槽)內埋入絕緣體(如氧化矽)。也就是說，元件隔離區域2由形成於半導體基板1且被埋入了絕緣體(絕緣膜)之溝槽形成。元件隔離區域2可通過STI(Shallow Trench Isolation：淺槽隔離)法形成。
在半導體基板1之主面上，根據元件隔離區域2規定活性區域(被元件隔離區域2包圍且沒有形成元件隔離區域2的區域)。即在MISFET形成區域中，在半導體基板1上形成由元件隔離區域2規定之活性區域1a，而在電容形成區域中，在半導體基板1上形成由元件隔離區域2規定活性區域1b，1c。活性區域1a，1b，1c為半導體基板1之基板區域，對應半導體基板1之主面中沒有形成元件隔離區域2的區域。
MISFET形成區域之活性區域1a係為了形成MISFET之活性區域。另一方面，電容形成區域之活性區域1b，1c不是為了形成半導體裝置之活性區域，而係為了提高形成元件隔離區域2時的半導體基板1主面之平坦性(防止電容形成區域產生小凹坑(dishing))而設置的，也可當作虛擬的活性區域(虛擬活性區域圖案、虛擬圖案)。
在電容形成區域之半導體基板1上形成p型阱區域(半導體區域、第一半導體區域)3，並在MISFET形成區域之半導體基板1上形成n型阱區域(半導體區域)4。在p型阱區域3的下方形成n型阱區域(半導體區域)5，在p型阱區域3側面的周邊形成n型阱區域(半導體區域)6。因此，p型阱區域3為被逆導電型的n型阱區域5，6包圍的狀態，使p型阱區域3因此得以和其他區域電性隔離。p型阱區域3和n型阱區域型5之接合面之深度(即p型阱區域3的底面之深度)比元件隔離區域2之底部深，在電容形成區域中的p型阱區域3為平面地包含活性區域1b，1c，且延伸於元件隔離區域2的下方。
圖7所示的MISFET形成區域中，在活性區域1a之n型阱區域4上形成p溝道型之MISFET(Metal Insulator Semiconductor Field Effect Transistor：MIS型場效應電晶體)Qp。MISFET形成區域之MISFETQp具有形成於活性區域1a之n型阱區域4表面之閘極絕緣膜7和形成於閘極絕緣膜7上之閘極電極8a。即，閘極電極8a根據閘極絕緣膜7形成于由MISFET形成區域之元件隔離區域2規定之活性區域1a上。
閘極電極8a之側壁上形成由氧化矽、氮化矽膜及其積層膜等的絕緣體構成之側牆(側牆隔離層(sidewall spacer)、側牆隔離層、側壁絕緣膜)10a。
在MISFET形成區域中的活性區域1a之n型阱區域4內形成MISFETQp之源極/汲極用的半導體區域(p型雜質擴散層)，該源極/汲極用的半導體區域具有LDD(Lightly Doped Drain)構造，並由p- 型半導體區域9和比p- 型半導體區域9之雜質濃度高的p+ 型半導體區域11a形成。p- 型半導體區域9形成於側牆10a下方的n型阱區域4，p+ 型半導體區域11a形成於閘極電極8a及側牆10a外側之n型阱區域4，p+ 型半導體區域11a形成於n型阱區域4，該n型阱區域4離開溝道區域僅相當於p- 型半導體區域9的量。
根據自對準矽化物工藝等可在閘極電極8a及p+ 型半導體區域11a之表面(表層部分)分別形成金屬矽化物層(如矽化鈷(CoSi2 )層)，但為了簡化圖面，圖中省略掉了該金屬矽化物層。根據該金屬矽化物層，可使p+ 型半導體區域11a等的擴散電阻或接觸電阻實現低電阻化。
另一方面，如圖1~圖6所示，在電容形成區域中，活性區域1b，1c之p型阱區域3的表層部分形成p型半導體區域(p型雜質擴散層、p+ 型半導體區域)11b，11c。另外，在電容形成區域中，導體圖案8b形成於元件隔離區域2上。在電容形成區域中，p型半導體區域11b，11c(活性區域1b，1c)及導體圖案8b具有如圖8所示的圖案。
p型半導體區域11b，11c可通過離子注入等方式導入比p型阱區域3之雜質濃度高的p型雜質(例如硼元素(B))而形成。例如，向p型阱區域3的表層部分，即活性區域1b，1c之p型阱區域3導入p型雜質(例如硼元素(B))而形成。
在電容形成區域中的沒有形成元件隔離區域2之區域，即，在以元件隔離區域2規定之活性區域1b，1c分別形成p型半導體區域11b，11c。換言之，就是在圖8所示的電容形成區域中，在形成p型半導體區域11b，11c之區域(平面區域)以外的區域上形成元件隔離區域2。因此，在圖8所示的電容形成區域中，p型半導體區域11b之圖案(平面形狀)與由元件隔離區域2規定之(包圍的)活性區域1b之圖案(平面形狀)對應(一致)，且p型半導體區域11c之圖案(平面形狀)與由元件隔離區域2規定之(包圍)活性區域1c之圖案(平面形狀)對應(一致)。
電容形成區域之導體圖案8b由已經圖案化之導電體膜(導體層)構成，為與MISFET形成區域之閘極電極8a為同層之導體圖案。因此，電容形成區域之導體圖案8b和MISFET形成區域之閘極電極8a由相同的材料(導電體材料)構成，並在同一步驟中形成。例如，閘極電極8a及導體圖案8b可通過在半導體基板1之主面的全面上形成由多晶矽膜(摻雜的多晶矽)等構成之導電體膜，並通過光刻蝕法或幹刻蝕法對該導電體膜進行描圖形成。因此，在形成MISFET之閘極電極8a時一起(同時)形成電容形成區域之導體圖案8b，雖然電容形成區域之導體圖案8b和MISFET之閘極電極8a係由同層的導電體膜形成的，但是電容形成區域之導體圖案8b為不具備MISFET閘極電極功能之導體圖案，即虛擬的閘極電極圖案(虛擬圖案)。導體圖案8b係為了提高絕緣膜21之上表面進行平坦化時的平坦性能而設置的(防止電容形成區域產生小凹坑)。
另外，與MISFET形成區域之閘極電極8a一樣，電容形成區域之導體圖案8b之側壁上也形成和側牆10a相同的側牆10b。與MISFET形成區域的閘極電極8a及p+ 型半導體區域11a一樣，也可通過自對準矽化物工藝等在電容形成區域之導體圖案8b及p型半導體區域11b，11c的上部(表層部分)形成金屬矽化物層，但為了簡化圖面，圖中省略了該金屬矽化物層。另外，也可省略掉導體圖案8b及p型半導體區域11b，11c的上部之金屬矽化物層之形成過程。
如圖1~圖7所示，在半導體基板1上形成為了覆蓋閘極電極8a及導體圖案8b之絕緣膜(層間絕緣膜)21。絕緣膜21由氮化矽膜(下層側)和比氮化矽膜厚的氧化矽膜(上層側)之間的層積膜、或氧化矽膜的單體膜等形成。
在絕緣膜21成膜時，由於底面的不平(閘極電極8a及導體圖案8b的不平，等等)將造成絕緣膜21之上表面形成凹凸的形狀，但是在絕緣膜21成膜後，利用CMP(Chemical Mechanical Polishing：化學機械拋光)法對絕緣膜21之上表面(表面)進行拋光等，就可使絕緣膜21之上表面(表面)平坦化。因此，絕緣膜21以上的面之構造(包括後述的佈線M1~M5之多層佈線構造)將形成於絕緣膜21之平坦的上表面(表面)之上。
在絕緣膜21上形成接觸孔(開口部、孔、通孔)22，在接觸孔22內形成由以鎢(W)膜為主體的導電膜等構成之插頭(導體部、連接用導體部)23並被插頭23插入。因此，插頭23為插入形成於絕緣膜21之開口部(在這裏為接觸孔22)的導體部。
在MISFET形成區域中，接觸孔22及插入接觸孔22之插頭23形成於p+ 型半導體區域11a之上部或閘極電極8a之上部等。另一方面，電容形成區域中，接觸孔22及插入接觸孔22之插頭23形成於p型半導體區域11c(活性區域1c)之上部和導體圖案8b之上部。
如圖2~圖4及圖15所示，接觸孔22中的接觸孔22a(第一開口部)形成于電容形成區域中的p型半導體區域11c之上部，並在其底部露出p型半導體區域11c(或者其上部的金屬矽化物層)。另外，接觸孔22中的接觸孔22b(第二開口部)形成於導體圖案8b之上部，並在其底部露出導體圖案8b(或者其上部的金屬矽化物層)。因此，插頭23的插入接觸孔22a內的插頭23a(第一連接導體部)之底部與p型半導體區域11c(或者其上部的金屬矽化物層)接觸並電性連接。另外，插頭23的插入接觸孔22b內的插頭23b(第二連接導體部)之底部與導體圖案8b(或者其上部的金屬矽化物層)接觸並電性連接。
如圖1~圖7所示，在絕緣膜21上形成包括佈線M1~M5之複數個佈線層，即形成多層佈線構造。
即，在插頭23所插入之絕緣膜21上，形成絕緣膜(層間絕緣膜)24，前述絕緣膜24上形成佈線溝槽及埋入該溝槽之佈線M1。佈線M1可利用鑲嵌(Damascene)技術(在這裏採用單鑲嵌技術)進行以銅為主要成分的銅佈線。佈線M1為第1層佈線(佈線層)。在電容形成區域中，佈線M1具有圖9所示的圖案。
絕緣膜(層間絕緣膜)25形成於埋入了佈線M1之絕緣膜24上。絕緣膜25上形成通孔(開口部、孔、通孔)，該通孔內形成插頭(導體部、連接用導體部)26並被插頭26插入。插頭26的底面與佈線M1接觸並電性連接，上面與後述的佈線M2接觸並電性連接，且形成于電容形成區域中的圖16所示的平面位置。
在插有插頭26之絕緣膜25上形成絕緣膜(層間絕緣膜)27，前述絕緣膜27上形成佈線溝槽和埋入該佈線溝槽之佈線M2。佈線M2為比佈線M1高一層之第二第2層佈線(佈線層)。在電容形成區域中，佈線M2具有圖10所示的圖案。佈線M2可利用鑲嵌技術(在這裏採用單鑲嵌技術)進行以銅為主要成分的銅佈線。也可利用雙鑲嵌(Dual-Damascene)技術形成佈線M2，但必須是佈線M2與插頭26為一體形成。
與絕緣膜25、通孔(形成於絕緣膜25的插頭26用的通孔)、插頭26、絕緣膜27及佈線M2一樣，絕緣膜28、通孔(形成於絕緣膜28的插頭29用的通孔)、插頭29、絕緣膜30及佈線M3形成於埋有佈線M2之絕緣膜27上。插頭29的底面與佈線M2接觸並電性連接，上面與佈線M3接觸並電性連接，且形成于電容形成區域中的圖17所示的平面位置。
而且，與絕緣膜25、通孔(形成於絕緣膜25的插頭26用的通孔)、插頭26、絕緣膜27及佈線M2一樣，絕緣膜31、通孔(形成於絕緣膜31的插頭32用的通孔)、插頭32、絕緣膜33及佈線M4形成於埋有佈線M3之絕緣膜30上。與絕緣膜25、通孔(形成於絕緣膜25上的插頭26用的通孔)、插頭26、絕緣膜27及佈線M2一樣，絕緣膜34、通孔(形成於絕緣膜34的插頭35用的通孔)、插頭35、絕緣膜36及佈線M5形成於埋有佈線M4之絕緣膜33上。插頭32的底面與佈線M3接觸並電性連接，上面與佈線M4接觸並電性連接，且形成于電容形成區域中的圖18所示的平面位置。另外，插頭35的底面與佈線M4接觸並電性連接，上面與佈線M5接觸並電性連接，且形成于電容形成區域中的圖17所示的平面位置。
佈線M3為比佈線M2高一層之第3層佈線(佈線層)，佈線M4為比佈線M3高一層之第4層佈線(佈線層)，佈線M5為比佈線M4高一層之第5層佈線(佈線層)。在電容形成區域中，佈線M3、佈線M4及佈線M5分別具有圖11、圖12及圖13所示的圖案。佈線M3，M4，M5可通過鑲嵌技術(在這裏採用單鑲嵌技術)形成並分別埋入形成於絕緣膜30，33，36之佈線溝槽內。還可通過雙鑲嵌技術來形成佈線M3，M4，M5，但必須是佈線M3與插頭29一體、佈線M4與插頭32一體、佈線M5與插頭35一體形成。佈線M1~M5也可分開使用單鑲嵌技術和雙鑲嵌技術來形成。佈線M1~M5係由以銅之類的金屬(金屬材料、具有金屬導電性的材料)為主要材料構成的。在本實施方式中，佈線M1~M5最好還是通過鑲嵌法形成之埋入佈線，但是在其他實施方式中，可將佈線M1~M5作為通過導體膜(金屬膜)的圖案化形成之佈線(如鋁佈線)。
根據需要，還在埋有佈線M5的絕緣膜36之上形成上一層的絕緣膜、佈線層、焊接區及最上層的保護膜等，但是在此省略了相關圖示及說明。
下面將參照圖面對本實施方式之半導體裝置之製造步驟進行說明。圖19~圖30係本實施方式之半導體裝置製造步驟中的主要部分之剖面圖，其中，圖19、圖21、圖23、圖25、圖27及圖29係對應圖1前述之區域，圖20、圖22、圖24、圖26、圖28及圖30係對應前述圖7之區域。另外，圖19和圖20對應同一製造步驟、圖21和圖22對應同一製造步驟、圖23和圖24對應同一製造步驟、圖25和圖26對應同一製造步驟、圖27和圖28對應同一製造步驟、圖29和圖30對應同一製造步驟。
首先，如圖19及圖20所示，準備由具有如1~10ΩcM左右電阻率之p型單晶矽等構成之半導體基板(半導體晶圓)1。
接著是在半導體基板1形成元件隔離區域2。元件隔離區域2可以按如下方式形成。首先，將半導體基板1進行熱氧化並在其表面上形成厚度為10nM左右的氧化矽膜(無圖示)後，再通過CVD法等在其上層堆積厚度達100nM左右的氮化矽膜(無圖示)。接著通過將在氮化矽膜上形成的光刻膠圖形(無圖示)作為蝕刻掩模依次對前述氮化矽膜、前述氧化矽膜及半導體基板1進行幹蝕刻，在元件隔離的預定形成區域之半導體基板1上形成深300nM左右的溝槽(元件隔離槽)2a。溝槽2a為形成元件隔離區域2之溝槽。之後，通過濕蝕刻除去前述氮化矽膜。按此法在半導體基板1上形成溝槽2a後，並在包括溝槽2a的內部(側壁及底部)之半導體基板1之主面上形成厚度為10nM左右的絕緣膜(由氧化矽膜或氮化矽膜構成)後，通過CVD法等在半導體基板1之主面上形成(堆積)埋入溝槽2a內的比前述10nM左右的絕緣膜厚的絕緣膜。前述厚的絕緣膜為通過HDP-CVD(High Density Plasma CVD：高密度等離子體化學氣相沉積)法成膜的氧化矽膜或O3 -TEOS氧化膜等。O3 -TEOS氧化膜係指以O3 (臭氧)及TEOS(又稱"Tetraethoxysilane：正矽酸乙酯、Tetra Ethyl Ortho SiliCate")為原料氣體(源氣體)，通過熱CVD法形成的氧化矽膜。形成(堆積)前述厚的絕緣膜後，通過CMP法進行拋光除去溝槽2a外部的絕緣膜，通過在溝槽2a內部殘留下絕緣膜形成元件隔離區域2。之後，通過對半導體基板1進行的熱處理可對埋入溝槽2a之絕緣膜進行燒固。
按此方法形成了由埋有絕緣體(絕緣膜)之溝槽2a(換言之就是埋在溝槽2a內之絕緣膜)構成之元件隔離區域2。本實施方式中的元件隔離區域2最好是不通過LOCOS(LoCal Oxidization of SiliCon)法，而係通過STI(Shallow TrenCh Isolation)法來形成。即本實施方式之元件隔離區域2最好是形成於半導體基板1之溝槽2a內埋有絕緣體(絕緣膜)的。通過形成元件隔離區域2在半導體基板1之主面形成由元件隔離區域2規定(包圍)周邊之活性區域1a，1b，1C。其中，活性區域1a形成于MISFET形成區域，活性區域1b，1C形成于電容形成區域。
接著，在半導體基板1上形成p型阱區域3、n型阱區域4、n型阱區域5及n型阱區域6。p型阱區域3可通過離子注入等方式向半導體基板1的一部分注入p型雜質(例如硼(B))而形成，n型阱區域4、n型阱區域5及n型阱區域6可通過離子注入等方式向半導體基板1的一部分注入n型雜質(例如磷(P)或砷(AS))而形成。在電容形成區域p型阱區域3以包括活性區域1b，1C之方式形成，在MISFET形成區域n型阱區域4以包括活性區域1a的方式形成。
之後，通過利用氫氟酸(HF)水溶液進行的濕蝕刻對半導體基板1之表面進行清潔化(洗淨)後，在半導體基板1之表面(即由元件隔離區域2規定之活性區域之表面)上形成閘極絕緣膜用的絕緣膜7a。絕緣膜7a(閘極絕緣膜7)可由如弱氧化矽膜等構成，並可通過如熱氧化法等形成。此時，不僅是MISFET形成區域之n型阱4之表面、電容形成區域之p型阱區域3之表面也形成絕緣膜7a，p型阱區域3之絕緣膜7a可在後面的步驟(如在導體膜8之圖案化步驟中)除去。
其次，在半導體基板1主面的整個面上形成閘極電極形成用之導體膜8。導體膜8由多晶矽膜(摻雜的多晶矽膜)等構成。其次，通過光刻蝕法及幹刻蝕法對導體膜8進行圖案化處理而形成閘極電極8a及導體圖案8b。閘極電極8a及導體圖案8b都由已被圖案化處理的導體膜8構成，閘極電極8a經由絕緣膜7a形成于MISFET形成區域之n型阱4上。導體圖案8b形成于電容形成區域之元件隔離區域2上。閘極電極8a的下方殘留之絕緣膜7a成為閘極絕緣膜7。按此方法，可得到圖21及圖22所述的構造。形成于電容形成區域之導體圖案8b不具備MISFET之閘極電極之功能，但因為與MISFET形成區域之閘極電極8a係在同一步驟中形成的同層導體圖案，所以也可認為是虛擬的閘極電極。
接著，如圖23及圖24所示，通過離子注入等方式注入硼(B)等的p型雜質而在n型阱4之閘極電極8a兩側的區域形成p- 型半導體區域9。
接下來，在閘極電極8a之側壁上形成側牆10a。例如，側牆10a可通過在半導體基板1上堆積氧化矽膜或氮化矽膜或前述氧化矽膜或氮化矽膜的積層膜，並通過RIE(ReaCtive Ion EtChing)法等對前述氧化矽膜或氮化矽膜或前述氧化矽膜或氮化矽膜的積層膜進行各向異性刻蝕而形成。在閘極電極8a之側壁上形成側牆10a的同時，在導體圖案8b之側壁上也形成與側牆10a相同的側牆10b。
接下來，通過離子注入等方式注入硼(B)等p型雜質，可在n型阱4之閘極電極8a及側牆10a的兩側形成p+ 型半導體區域11a。在進行形成p+ 型半導體區域11a的離子注入時，在電容形成區域之活性區域(由元件隔離區域2規定之活性區域)之表層部分也被注入(離子注入)p型雜質，由此可在電容形成區域形成p型半導體區域11b，11C。如上所述，因為可以減少步驟數，所以最好在MISFET形成區域形成p+ 型半導體區域11a的相同步驟中，同時在電容形成區域形成p型半導體區域11b，11C。但是，可以在不同的步驟(另一離子注入步驟)形成MISFET形成區域的p+ 型半導體區域11a和電容形成區域之p型半導體區域11b，11C。在進行離子注入後，也可進行為啟動所注入雜質的活性化的退火處理(熱處理)。
其次，也可使閘極電極8a、p+ 型半導體區域11a之表面露出，例如堆積像鈷(Co)膜之類的金屬膜並通過熱處理分別在閘極電極8a及p+ 型半導體區域11a之表面形成金屬矽化物層(無圖示)後，再除去未反應之金屬膜。在MISFET形成區域形成金屬矽化物層時，同時在電容形成區域之導體圖案8b及p型半導體區域11b，11C之上部形成金屬矽化物層。
必須在MISFET形成區域之閘極電極8a或p+ 型半導體區域11a上形成金屬矽化物層而無需在電容形成區域之導體圖案8b及p型半導體區域11b，11C上形成金屬矽化物層時，例如，只需在露出MISFET形成區域且在半導體基板1上形成覆蓋電容形成區域之類的絕緣膜(如氧化矽膜)圖案後，只需形成金屬矽化物層形成用的金屬膜即可。前述絕緣膜圖案具有矽化抑制膜之功能。之後，如果在進行熱處理後除去金屬膜，就會在MISFET形成區域之閘極電極8a或p+ 型半導體區域11a上形成金屬矽化物層，但是也可以使電容形成區域之導體圖案8b及p型半導體區域11b，11C上不形成金屬矽化物層。
其次，如圖25及圖26所示，通過CVD法等在半導體基板1上形成覆蓋的閘極電極8a及導體圖案8b之絕緣膜(層間絕緣膜)21。絕緣膜21由氧化矽膜的單體膜、或氮化矽膜與氮化矽膜上的氧化矽膜之間的積層膜等構成。在絕緣膜21的成膜階段，由於底面不平(閘極電極8a及導體圖案8b的凹凸不平等)而造成絕緣膜21之上表面形成凹凸的形狀。但是在絕緣膜21成膜後，利用CMP法對絕緣膜21之上表面(表面)進行拋光等，就可使絕緣膜21之上表面平坦化。因此，在MISFET形成區域、電容形成區域及其他區域中，絕緣膜21之上表面的高度都大致一樣。
接著，將利用了光刻蝕法在絕緣膜21上形成的光刻膠圖形(無圖示)作為蝕刻掩模對絕緣膜21進行幹蝕刻，並在絕緣膜21上形成接觸孔22。此時，事先通過氮化矽膜(下層側)和比前述氮化矽膜厚的氧化矽膜(上層側)的積層膜構成絕緣膜21，在將下層側的氮化矽膜作為蝕刻阻止(etChing stopper)對氧化矽膜進行幹蝕刻並在氧化矽膜形成接觸孔22後，將接觸孔22底部之氮化矽膜進行幹蝕刻並在絕緣膜21打開接觸孔22，就可抑制過蝕刻(Overrun EtChing)。
接下來，在接觸孔22內形成插頭23。此時，例如通過濺射法等對包括接觸孔22內部之絕緣膜21上形成導電阻障膜(ConduCtive barrier film)後，再通過CVD法等在導電阻障膜形成由鎢(W)膜等構成之主導體以填埋接觸孔22,並通過CMP法或蝕刻法等除去絕緣膜21上的不需要的主導體膜及導電阻障膜。由此可形成插頭23,該插頭23由殘留並埋在接觸孔22內的主導體膜及導電阻障膜構成。
接下來，如圖27及圖28所示，在埋有插頭23之絕緣膜21上形成絕緣膜24。其次，利用光刻蝕法將形成於絕緣膜24上的光刻膠圖形(無圖示)作為蝕刻掩模並對絕緣膜24進行幹蝕刻而在絕緣膜24形成佈線溝槽(開口部)。
其次，在形成於絕緣膜24之佈線溝槽內形成佈線M1。此時，例如，在包括佈線溝槽的內部(底部及側壁上)之絕緣膜24上形成導電性阻擋膜(例如氮化鈦膜)後，通過CVD法或濺射法等在導電性阻擋膜上形成銅種晶層(seed layer)，還通過電鍍法等在種晶層上形成銅鍍膜，且使該銅鍍膜埋入佈線溝槽內。接著，通過CMP法除去佈線溝槽以外區域的銅鍍膜、種晶層及導電性阻擋膜等，通過在佈線溝槽內殘留銅鍍膜、種晶層及導電性阻擋膜，形成以銅為主導電材料之佈線M1。
接下來，如圖29及圖30所示，在埋入了佈線M1之絕緣膜24上形成絕緣膜(層間絕緣膜)25並利用光刻蝕法及幹蝕刻法在絕緣膜25形成通孔，並在該通孔內形成插頭26。插頭26可以與在佈線溝槽內埋入佈線M1幾乎相同的方式形成。
接下來，在埋有插頭26之絕緣膜25上形成絕緣膜(層間絕緣膜)27，利用光刻蝕法及幹蝕刻法在絕緣膜27形成佈線溝槽，並在形成於絕緣膜27之佈線溝槽內形成佈線M2。佈線M2可以與佈線M1幾乎相同的方式形成。
接著，與絕緣膜25、通孔(插頭26用的通孔)、插頭26、絕緣膜27、佈線溝槽(佈線M2用之佈線溝槽)及佈線M2的形成方式一樣，形成絕緣膜28、通孔(插頭29用的通孔)、插頭29、絕緣膜30、佈線溝槽(佈線M3用之佈線溝槽)及佈線M3。同樣地，還形成了絕緣膜31、通孔(插頭32用的通孔)、插頭32、絕緣膜33、佈線溝槽(佈線M4用之佈線溝槽)及佈線M4，以及形成了絕緣膜34、通孔(插頭35用的通孔)、插頭35、絕緣膜36、佈線溝槽(佈線M5用之佈線溝槽)及佈線M5。
以上，只對於利用單鑲嵌技術形成佈線M2~M5進行了說明，實際上也可以用雙鑲嵌技術形成佈線M2~M5。但必須是佈線與插頭一體形成。
根據需要，還在埋有佈線M5之絕緣膜36上形成上一層絕緣膜、佈線層、焊接區及最上層的保護膜等，但是在此省略了該圖示及說明。
以下對半導體裝置的構造，特別是對電容形成區域的構造進行更詳細的說明。
如圖9~圖13前述，電容形成區域中的佈線M1、佈線M3和佈線M5之平面設計(平面圖案形狀)相同，且電容形成區域中的佈線M2和佈線4之平面設計(平面圖案形狀)也相同。即在電容形成區域中，兩種類型的設計圖之佈線(佈線M1，M3，M5和佈線M2，M4)交互重合而形成第1層佈線~第5層佈線。但是，佈線M1為遮罩用金屬圖案MG1具有為了與導體圖案8b連接的連接部MGC，這方面與佈線M3，M5之平面設計不同。
如圖9、圖11及圖13(平面圖)所示，佈線M1，M3，M5在電容形成區域中具有：沿X方向延伸之複數個佈線部(電極部、導體部)MD1，MD2、沿Y方向延伸並連接佈線部MD1端部之佈線部(連接部、導體部)MC1、以及沿Y方向延伸並連接佈線部MD2端部之佈線部(連接部、導體部)MC2。沿Y方向延伸之佈線部MC1和佈線部MC2之間，沿X方向延伸之佈線部MD1和佈線部MD2沿Y方向以一定的間隔(最好是等間隔)交互排列。另外，X方向和Y方向係相互交叉的方向，最好是直角正交方向。另外，X方向及Y方向為與半導體基板1之主面平行之方向，與絕緣膜21之上表面也平行。另外，佈線部MD1，MD2之佈線寬度(Y方向的寬度或尺寸)最好相同。
各佈線部MD1一端之端部側(圖9、圖11及圖13中為左側端部)與佈線部MC1連接，且另一端部側(圖9、圖11及圖13中為右側端部)與佈線部MC2相離。各佈線部MD2一端之端部側(圖9、圖11及圖13中為左側端部)與佈線部MC1相離，且另一端部側(圖9、圖11及圖13中為右側端部)與佈線部MC2連接。
因此，各佈線M1，M3，M5中，複數個佈線部MD1和連接該複數個佈線部之佈線部MC1一體形成為梳狀金屬圖案(導體圖案、佈線圖案、金屬圖案)MP1，而且複數個佈線部MD2和連接該複數個佈線部之佈線部MC2一體形成為梳狀金屬圖案(導體圖案、佈線圖案、金屬圖案)MP2。而且各佈線M1，M3，M5中，由佈線部MD1，MC1構成之金屬圖案MP1(第一金屬圖案)和由佈線部MD2，MC2構成之金屬圖案MP2(第二金屬圖案)之間經由絕緣膜(佈線M1時對應絕緣膜24、佈線M3時對應絕緣膜30、佈線M5時對應絕緣膜36)沿平面方向(與半導體基板1之主面平行之方向)對向排列。
另外，在電容形成區域中的佈線M1、佈線M3和佈線M5之平面設計除了具有後述的佈線M1之遮罩用金屬圖案MG1與為了與導體圖案8b連接之連接部MGC以外，其他內容幾乎相同。因此，佈線M1和佈線M3和佈線M5之佈線部MD1佈線對、佈線M1和佈線M3和佈線M5之佈線部MD2佈線對、佈線M1和佈線M3和佈線M5之佈線部MC1佈線對、以及佈線M1和佈線M3和佈線M5之佈線部MC2佈線對被分別配置于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸)。即由佈線M1構成之金屬圖案MP1和由佈線M3構成之金屬圖案MP1和由佈線M5構成之金屬圖案MP1雖然形成於不同的層，但是被配置于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸及平面形狀)。另外，由佈線M1構成之金屬圖案MP2和由佈線M3構成之金屬圖案MP2和由佈線M5構成之金屬圖案MP2雖然形成於不同的層，但是被配置于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸及平面形狀)。而且，這裏所謂的"平面重合"係指從垂直於半導體基板1之主面之方向看半導體基板1之主面時為重合的形式。
如圖10及圖12所示，佈線M2，M4在電容形成區域中具有：沿X方向延伸之複數個佈線部(電極部、導體部)MD3，MD4、沿Y方向延伸並連接佈線部MD4的之端部之佈線部(連接部、導體部)MC3、以及沿Y方向延伸並連接佈線部MD3的端部之佈線部(連接部、導體部)MC4。在沿Y方向延伸之佈線部MC3和佈線部MC4之間，沿X方向延伸之佈線部MD3和佈線部MD4沿Y方向以一定的間隔(最好是等間隔)交互排列。佈線部MD3，MD4之佈線寬度最好相同。另外，佈線部MD1~MD4之佈線寬度(Y方向的寬度或尺寸)最好相同。由此，可以有效地提高電容元件C1的容量值。
各佈線部MD3一端之端部側(圖10及圖12中為左側端部)與佈線部MC3相離，且另一端部側(圖10及圖12中為右側端部)與佈線部MC4連接。各佈線部MD4一端之端部側(圖10及圖12中為左側端部)與佈線部MC3連接，且另一端部側(圖10及圖12中為右側端部)與佈線部MC4相離。
因此，各佈線M2，M4中，複數個佈線部MD3和連接該複數個佈線部之佈線部MC4一體形成為梳狀金屬圖案(導體圖案、佈線圖案、金屬圖案)MP4，而且，複數個佈線部MD4和連接該複數個佈線部之佈線部MC3一體形成梳狀金屬圖案(導體圖案、佈線圖案、金屬圖案)MP3。並且，各佈線M2，M4中，由佈線部MD3，MC4構成之金屬圖案MP4(第五金屬圖案)、由佈線部MD4，MC3構成之金屬圖案MP3(第四金屬圖案)之間經由絕緣膜(佈線M2時為絕緣膜27、佈線M4時為絕緣膜33)沿平面方向(與半導體基板1之主面平行之方向)對向排列。
另外，因為電容形成區域中的佈線M2和佈線M4之平面設計幾乎相同，所以，佈線M2和佈線M4之佈線部MD3佈線對、佈線M2和佈線M4之佈線部MD4佈線對、佈線M2和佈線M4之佈線部MC3佈線對、以及佈線M2和佈線M4之佈線部MC4佈線對被分別配置于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸)。即由佈線M2構成之金屬圖案MP3和由佈線M4構成之金屬圖案MP3雖然形成於不同的層，但是被配置于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸及平面形狀)。另外，由佈線M2構成之金屬圖案MP4和由佈線M4構成之金屬圖案MP4雖然形成於不同的層，但是被配置于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸及平面形狀)。
接下來，佈線M2，M4之金屬圖案MP4之佈線部MD3和佈線M1，M3，M5之金屬圖案MP1之佈線部MD1形成于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸)，且佈線M2，M4之金屬圖案MP3之佈線部MD4和佈線M1，M3，M5之金屬圖案MP2之佈線部MD2形成于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸)。另外，佈線M2，M4之金屬圖案MP3之佈線部MC3和佈線M1，M3，M5之金屬圖案MP1之佈線部MC1形成于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸)，且佈線M2，M4之金屬圖案MP4之佈線部MC4和佈線M1，M3，M5之金屬圖案MP2之佈線部MC2形成于平面重合(最好為相同的重合位置)的位置(最好是同一平面尺寸及平面形狀)。
但是，佈線M1，M3，M5之佈線部MD1與佈線部MC1連接且不與佈線部MC2連接，與此相反，被配置於與佈線部MD1平面上相同(重合)位置的佈線M2，M4之佈線部MD3連接到佈線部MC4而不連接到與佈線部MC1在同一平面位置之佈線部MC3。另外，佈線M1，M3，M5之佈線部MD2與佈線部MC2連接且不與佈線部MC1連接，與此相反，被配置於與佈線部MD2平面上相同(重合)位置之佈線M2，M4之佈線部MD4連接到佈線部MC3而不連接到與佈線部MC2在同一平面位置之佈線部MC4。
如圖6及圖16~圖18所示，在佈線M1~M5之佈線部MC1，MC3之重合位置上配置有插頭26，29，32，35(以及為了插入插頭26，29，32，35的通孔)，佈線M1~M5之佈線部MC1，MC3佈線部對經由這些插頭進行電性連接。即，佈線M1之佈線部MC1和佈線M2之佈線部MC3經由兩者間的插頭26進行電性連接，佈線M2之佈線部MC3和佈線M3之佈線部MC1經由兩者間的插頭29進行電性連接。接著，佈線M3之佈線部MC1和佈線M4之佈線部MC3經由兩者間的插頭32進行電性連接，佈線M4之佈線部MC3和佈線M5之佈線部MC1經由兩者間的插頭35進行電性連接。
另外，如圖5及圖16~圖18前述，佈線M1~M5之佈線部MC2，MC4的重合位置上，配置有插頭26，29，32，35(以及為了插入插頭26，29，32，35的通孔)，佈線M1~M5之佈線部MC2，MC4佈線部經由這些插頭進行電性連接。即，佈線M1之佈線部MC2和佈線M2之佈線部MC4經由兩者間的插頭26進行電性連接，佈線M2之佈線部MC4和佈線M3之佈線部MC2經由兩者間的插頭29進行電性連接。並且，佈線M3之佈線部MC2和佈線M4之佈線部MC4經由兩者間的插頭32進行電性連接，佈線M4之佈線部MC4和佈線M5之佈線部MC2經由兩者間的插頭35進行電性連接。
因此，由佈線M1之佈線部MD1，MC1構成之金屬圖案MP1、由佈線M2之佈線部MD4，MC3構成之金屬圖案MP3、由佈線M3之佈線部MD1，MC1構成之金屬圖案MP1、由佈線M4之佈線部MD4，MC3構成之金屬圖案MP3和由佈線M5之佈線部MD1，MC1構成之金屬圖案MP1進行電性連接，並成為電容元件C1的第一電極(一端之電極)。另外，由佈線M1之佈線部MD2，MC2構成之金屬圖案MP2、由佈線M2之佈線部MD3，MC4構成之金屬圖案MP4、由佈線M3之佈線部MD2，MC2構成之金屬圖案MP2、由佈線M4之佈線部MD3，MC4構成之金屬圖案MP4、由佈線M5之佈線部MD2，MC2構成之金屬圖案MP2進行電性連接，並成為電容元件C1的第二電極(另一端的電極)。並且，前述第一電極和前述第二電極之間的絕緣膜成為電容元件C1的電容絕緣膜(介電膜)。通過這些佈線M1~M5之金屬圖案MP1~MP4(前述第一電極及前述第二電極)和金屬圖案MP1~MP4間的絕緣膜形成MIM(Metal Insulator Metal)型電容元件(即電容元件C1)，在本實施方式及以下實施方式中將這些MIM型電容元件稱為電容元件C1。但是，由於佈線M1~M5之金屬圖案MP1~MP4及這些金屬圖案間的絕緣膜的全體形成了電容元件C1，所以在圖中省略掉了C1的符號。因此，各佈線M1~M5之金屬圖案MP1或金屬圖案MP3分別形成電容元件C1之第一電極的至少一部分，各佈線M1~M5之金屬圖案MP2或金屬圖案MP4分別形成電容元件C1的第二電極的至少一部分。
電容元件C1之總電容係以下第1~第13電容之總和。即，佈線M1之金屬圖案MP1和金屬圖案MP2之間形成之第1電容。佈線M2之金屬圖案MP3和金屬圖案MP4之間形成之第2電容。佈線M3之金屬圖案MP1和金屬圖案MP2之間形成之第3電容。佈線M4之金屬圖案MP3和金屬圖案MP4之間形成之第4電容。佈線M5之金屬圖案MP1和金屬圖案MP2之間形成之第5電容。佈線M1之金屬圖案MP1和佈線M2之金屬圖案MP4之間形成之第6電容。佈線M1之金屬圖案MP2和佈線M2之金屬圖案MP3之間形成之第7電容。佈線M2之金屬圖案MP3和佈線M3之金屬圖案MP2之間形成之第8電容。佈線M2之金屬圖案MP4和佈線M3之金屬圖案MP1之間形成之第9電容。佈線M3之金屬圖案MP1和佈線M4之金屬圖案MP4之間形成之第10電容。佈線M3之金屬圖案MP2和佈線M4之金屬圖案MP3之間形成之第11電容。佈線M4之金屬圖案MP3和佈線M5之金屬圖案MP2之間形成之第12容量。佈線M4之金屬圖案MP4和佈線M5之金屬圖案MP1之間形成之第13容量。由於電容元件C1之總電容係通過將上述第1~第13電容相加而得，所以可實現電容元件C1的大電容化。
構成電容元件C1之總電容的上述第1~第13電容中，第1~第5電容為同層金屬圖案之間(此處為金屬圖案MP1，MP2之間及金屬圖案MP3，MP4之間)之電容。因此，也可認為電容元件C1是利用了同層金屬圖案之間(此處為金屬圖案MP1，MP2之間及金屬圖案MP3，MP4之間)電容之電容元件。另外，還可把電容元件C1看作利用了佈線圖案(此處為M1~M5之金屬圖案MP1~MP4)邊緣電容容量之電容元件。
如上所述，電容元件C1係利用了形成於同層之金屬圖案MP1(第1金屬圖案)和金屬圖案MP2(第2金屬圖案)之間電容之電容元件，同時也係利用了形成於同層之金屬圖案MP3(第1金屬圖案)和金屬圖案MP4(第2金屬圖案)之間電容之電容元件。關於圖案形狀，如上所述，金屬圖案MP1(第1金屬圖案)具有梳狀圖案形狀，該梳狀圖案形狀為沿X方向(第1方向)延伸之複數個佈線部MD1(第一導體部)與沿與X方向交叉的Y方向(第2方向)延伸之佈線部MC1(第一連接部)連接而成。另外，金屬圖案MP2(第2金屬圖案)具有梳狀圖案形狀，該梳狀圖案形狀為沿X方向(第1方向)延伸且分別被配置於複數個佈線部MD1(第一導體部)之間之複數個佈線部MD2(第二導體部)與沿Y方向(第2方向)延伸之佈線部MC2(第二連接部)連接而成。金屬圖案MP3(第4金屬圖案)具有梳狀圖案形狀，該梳狀圖案形狀為沿X方向(第1方向)延伸之複數個佈線部MD4(第三導體部)與沿Y方向(第2方向)延伸之佈線部MC3(第三連接部)連接而成。金屬圖案MP4(第5金屬圖案)具有梳狀圖案形狀，該梳狀圖案形狀為沿X方向(第1方向)延伸且分別被配置於複數個佈線部MD4(第3導體部)之間之複數個佈線部MD3(第4導體部)與沿Y方向(第2方向)延伸之佈線部MC4(第4連接部)連接而成。通過將金屬圖案MP1~MP4設置為梳狀，可有效提高電容元件C1之單位面積(平面大小)的電容值。另外，各佈線M1~M5之金屬圖案MP1~MP4之佈線部MD1~MD4之佈線寬度(Y方向的寬度)最好與各佈線M1~M5之最小佈線寬度相同，因為因此可有效提高電容元件C1之單位面積(平面大小)的電容值。
本實施方式之半導體裝置之電容形成區域中，佈線M1~M5除了形成電容元件C1之金屬圖案MP1，MP2或金屬圖案MP3，MP4之外，還分別具有設置於金屬圖案MP1，MP2或金屬圖案MP3，MP4週邊且連接到固定電位之遮罩用金屬圖案(導體圖案、佈線圖案、金屬圖案)MG1~MG5。
即如圖9所示，在電容形成區域中，在由佈線M1構成之金屬圖案MP1，MP2的週邊，設置由佈線M1構成之遮罩用金屬圖案MG1(第3金屬圖案)，最好是平面地包圍金屬圖案MP1，MP2；如圖10所示，在電容形成區域中，在由佈線M2構成之金屬圖案MP3，MP4的週邊設置由佈線M2構成之遮罩用金屬圖案MG2(第6金屬圖案)，最好是平面地包圍金屬圖案MP3，MP4；如圖11所示，在電容形成區域中，在由佈線M3構成之金屬圖案MP1，MP2的週邊設置由佈線M3構成之遮罩用金屬圖案MG3，最好是平面地包圍金屬圖案MP1，MP2；如圖12所示，在電容形成區域中，在由佈線M4構成之金屬圖案MP3，MP4的週邊設置由佈線M4構成之遮罩用金屬圖案MG4，最好是平面地包圍金屬圖案MP3，MP4；如圖13所示，在電容形成區域中，在由佈線M5構成之金屬圖案MP1，MP2的週邊設置由佈線M5構成之遮罩用金屬圖案MG5，最好是平面地包圍金屬圖案MP1，MP2；由佈線M1構成之金屬圖案MP1，MP2，MG1為同層，由佈線M2構成之金屬圖案MP3，MP4，MG2為同層，由佈線M3構成之金屬圖案MP1，MP2，MG3為同層，由佈線M4構成之金屬圖案MP3，MP4，MG4為同層，由佈線M5構成之金屬圖案MP1，MP2，MG5為同層。
金屬圖案MG1，MG2，MG3，MG4，MG5金屬圖案對被配置于平面重合(最好為相同的重合位置)的位置，並通過插頭26，29，32，35互相進行電性連接。另外，除了具有金屬圖案MG1與導體圖案8b連接用之連接部MGC以外，金屬圖案MG1，MG2，MG3，MG4，MG5最好還具有同一平面大小及同一平面形狀。
例如，各金屬圖案MG1~MG5可有具有矩形的外周及內周之環狀的平面形狀，從平面上看，各金屬圖案MG1~MG5之矩形的環狀中，可配置由各佈線M1~M5構成之金屬圖案MP1，MP2或金屬圖案MP3，MP4。因此，通過遮罩用金屬圖案MG1~MG5可有效地遮罩電容元件C1，該電容元件C1將由佈線M1~M5構成之金屬圖案MP1，MP2，MP3，MP4作為電極。
金屬圖案MG1~MG5連接到固定電位。連接金屬圖案MG1~MG5之固定電位最好是接地電位或GND電位，但也可作為電源電位。因此，遮罩用金屬圖案MG1~MG5中至少有一個必須經由佈線M1～M5中的一個或者經由比佈線M5更高一層之佈線連接到固定電位(最好是接地電位或GND電位)。如上所述，由於金屬圖案MG1～MG5經由插頭26，29，32，35相互進行電性連接，所以金屬圖案MG1～MG5都為連接到固定電位的狀態。金屬圖案MG1～MG5是為了遮罩電容元件C1之金屬圖案。通過設置金屬圖案MG1～MG5，可對電容元件C1進行電磁遮罩，該電容元件C1將由佈線M1～M5構成之金屬圖案MP1，MP2，MP3，MP4作為電極。由此，可防止雜訊進入電容元件C1，還可防止電容元件C1成為噪音源。可從而提高利用了電容元件C1之電路特性。
另外，本實施方式之半導體裝置係在電容元件C1下方之半導體基板1之電容形成區域形成導體圖案8b。並且，如圖3、圖4及圖15前述，導體圖案8b(第1導體圖案)經由插入形成於絕緣膜21(第1絕緣膜)之接觸孔22b(第二開口部)內之插頭23b(第2連接導體部)與由佈線M1構成之金屬圖案MG1(第3金屬圖案)進行電性連接。如上所述，由於金屬圖案MG1～MG5連接到固定電位，所以與佈線M1之金屬圖案MG1電性連接之電容形成區域之導體圖案8b也與固定電位連接。
另外，在電容形成區域中，配置有複數個導體圖案8b，各導體圖案8b與金屬圖案MP1，MP2，MP3，MP4之佈線部MD1，MD2，MD3，MD4一樣，沿X方向延伸。其次，在電容形成區域中，沿X方向延伸之複數個導體圖案8b以Y方向按一定的間隔(最好是等間隔)排列。
導體圖案8b最好是配置在由佈線M1構成之相互鄰接之佈線部MD1(金屬圖案MP1之佈線部MD1)和佈線部MD2(金屬圖案MP2之佈線部MD2)之間的平面位置。這樣的配置係為了防止佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2和導體圖案8b為平面重合。因此，最好的方式是將導體圖案8b配置於佈線M1之金屬圖案MP1之佈線部MD1和佈線M1之金屬圖案MP2之佈線部MD2之間的平面位置，且佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2不與導體圖案8b平面重合。
但是，導體圖案8b與佈線M1之佈線部MC1，MC2平面交叉且延伸到金屬圖案MG1的連接部MGC的下方，由此，可使導體圖案8b經由插頭23b與佈線M1之金屬圖案MG1之連接部MGC連接。因此，從平面上看，導體圖案8b不與金屬圖案MP1，MP2之佈線部MD1，MD2(及金屬圖案MP2，MP4之佈線部MD3，MD4)平面重合，但是與金屬圖案MP1，MP2之佈線部MC1，MC2(及金屬圖案MP3，MP4之佈線部MC3，MC4)為在交叉區域重合，從導體圖案8b之整體平面大小來看，重合區域之面積非常小。因此，可以抑制導體圖案8b和電容元件C1的電極之間的寄生電容值。
另外，本實施方式之半導體裝置係在電容元件C1下方之半導體基板1之電容形成區域形成由元件隔離區域2規定之活性區域1b，1C(p型半導體區域11b，11C)。並且，如圖2及圖15所示，活性區域1C(p型半導體區域11C)係被配置於金屬圖案MG1的下方，並經由插入形成於絕緣膜21(第1絕緣膜)之接觸孔22a(第1開口部)內的插頭23a(第1連接導體部)與由佈線M1構成之金屬圖案MG1(第3金屬圖案)電性連接。如上所述，由於金屬圖案MG1～MG5與固定電位連接，所以電容形成區域之活性區域1C(p型半導體區域11C)也與固定電位連接，該電容形成區域與佈線M1之金屬圖案MG1電性連接。
另外，在電容形成區域之半導體基板1形成p型阱區域3(第1半導體區域)，以使活性區域1b(p型半導體區域11b)和活性區域1C(p型半導體區域11C)電性連接。在這裏，通過形成平面地包括活性區域1b，1C(p型半導體區域11b，11C)之p型阱區域3，使p型阱區域3之深度比元件隔離區域2之底部更深，並經由到不僅延伸到活性區域1b，1C、也延伸到元件隔離區域2下方之p型阱區域3，使活性區域1b之p型半導體區域11b和活性區域1C之p型半導體區域11C電性連接。因此，活性區域1b(p型半導體區域11b)經由p型阱區域3與活性區域1C(p型半導體區域11C)電性連接。因此，經由插頭23a將活性區域1C(p型半導體區域11C)與金屬圖案MG1電性連接，那麼，不僅是活性區域1C(p型半導體區域11C)、活性區域1b(p型半導體區域11b)也將與金屬圖案MG1電性連接，由此而與固定電位電性連接。
另外，在電容形成區域中，配置有複數個活性區域1b(p型半導體區域11b)，各p型半導體區域11b與導體圖案8b一樣，沿X方向延伸。並且，電容形成區域中，沿X方向延伸之複數個p型半導體區域11b以Y方向按一定的間隔(最好是等間隔)排列。
活性區域1b(p型半導體區域11b)最好是配置在由佈線M1構成之相互鄰接之佈線部MD1(金屬圖案MP1之佈線部MD1)和佈線部MD2(金屬圖案MP2之佈線部MD2)之間的平面位置。這樣的配置係為了防止佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2和活性區域1b(p型半導體區域11b)平面重合。因此，最好的方式係將活性區域1b(p型半導體區域11b)配置於佈線M1之金屬圖案MP1之佈線部MD1和佈線M1之金屬圖案MP2之佈線部MD2之間的平面位置，且佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2不與活性區域1b(p型半導體區域11b)平面重合。
另外，活性區域1C(p型半導體區域11C)被設置為平面地包圍設置在電容形成區域之複數個活性區域1b(p型半導體區域11b)。由此，可減低活性區域1C(p型半導體區域11C)和活性區域1b(p型半導體區域11b)之間的電阻。
p型半導體區域11C被配置於與佈線M1之金屬圖案MG1平面重合(最好為相同的重合位置)的位置，並經由插頭23a使p型半導體區域11C(活性區域1C)與佈線M1之金屬圖案MG1電性連接。例如，p型半導體區域11C(活性區域1C)可有具有矩形的外周及內周之環狀的平面形狀，從平面上看，p型半導體區域11C(活性區域1C)之矩形的環狀中，可配置沿X方向延伸並以一定的間隔排列於Y方向之複數個p型半導體區域11b(活性區域1b)。
另外，也可以不形成p型半導體區域11b，11C，而將電容形成區域之活性區域1b，1C保持為p型阱區域3(即將形成p型半導體區域11b，11C之區域也作為p型阱區域3)，但是，如本實施方式所述，最好是在電容形成區域之活性區域1b，1C形成p型半導體區域11b，11C。通過設置p型半導體區域11b，11C，可以減低插頭23a和半導體基板區域(此處係p型半導體區域11C)之間的電阻。另外，通過設置p型半導體區域11b，11C，可提高與固定電位連接的p型半導體區域11b，11C之電位之穩定性，而且還可有效防止佈線M1之金屬圖案MP1，MP2和半導體基板區域(此處係p型半導體區域11b)之間寄生電容值的變動。
形成電容元件C1之金屬圖案MP1~MP4和遮罩用金屬圖案MG1~MG5係由形成於半導體基板1上之佈線層(此處係佈線M1~M5)或佈線層之圖案形成。佈線層(此處係M1~M5)主要由銅或者鋁之類的金屬(金屬材料、具有金屬導電性之材料)形成的。因此，金屬圖案MP1，MP2，MP3，MP4和遮罩用金屬圖案MG1，MG2，MG3，MG4，MG5為具有金屬導電性之導體圖案。
另外，在本實施方式中的半導體基板1上形成複數個佈線層，並對在其中的佈線M1~M5形成電容元件C1之金屬圖案MP1~MP4及形成遮罩用金屬圖案MG1~MG5時進行了說明。但是，形成構成電容元件C1之金屬圖案(對應金屬圖案MP1~MP4之金屬圖案)及包圍該金屬圖案週邊的遮罩用金屬圖案(對應金屬圖案MG1~MG5之金屬圖案)之佈線之層數並不僅限於這些，可在複數個佈線層的至少1層形成構成電容元件C1之金屬圖案及包圍該金屬圖案週邊的遮罩用金屬圖案。如果僅在一層佈線層(如佈線M1)上形成構成電容元件C1之金屬圖案及遮罩用金屬圖案時，在該佈線層形成金屬圖案MP1，MP2，並形成遮罩用金屬圖案(如金屬圖案MG1)以包圍該金屬圖案MP1，MP2週邊即可。此時，電容元件C1為僅利用同層之金屬圖案MP1，MP2之間的容量而形成之電容元件。在至少2層之佈線層形成構成電容元件C1之金屬圖案及遮罩用金屬圖案時，只需將金屬圖案MP1，MP2和金屬圖案MP3，MP4交互堆積於前述至少2層之佈線層並設置包圍其週邊之遮罩用金屬圖案。
但是，在形成於半導體基板1上之複數個佈線層中，只需在不少於2層之佈線層形成構成電容元件C1之金屬圖案MP1~MP4以及包圍其週邊之遮罩用金屬圖案，即可有效地進行電容元件C1的大容量化。此時，電容元件C1之總電容為同層之金屬圖案之間(同層之金屬圖案MP1，MP2之間及同層之金屬圖案MP3，MP4之間)的電容(本實施方式中為對應前述第1~第5電容)加上不同層之金屬圖案間(一層之差的金屬圖案MP1，MP4之間、及1層之差的金屬圖案MP2，MP3之間)之容量(本實施方式中為對應前述第6~第13電容)。因此，如本實施方式所述，在半導體基板1上形成之金屬圖案MP1~MP4及包圍其週邊之遮罩用金屬圖案時，電容元件C1就是利用了同層金屬圖案間的電容和不同層之金屬圖案間的電容而形成的電容元件。前述金屬圖案MP1~MP4係在形成於半導體基板1上之複數個佈線層中至少2層上形成電容元件C1。
下面對本實施方式的效果進行更詳細的說明。
用於以類比電路為主之半導體積體電路之電容元件，最好是電壓係數和溫度係數小、對寄生電容比小等精度高且絕對和相對偏差小。另外，還有抑制形成電容元件之相關製造步驟從而降低半導體裝置之生產成本等方面的要求。由於利用了佈線的各線之間及各層間電容之電容元件可以抑制為了形成電容元件而增加之製造步驟，所以可以降低半導體裝置的生產成本。但是，因為還需要考慮到生產性(CMP平坦化技術)，為了得到寄生電容比小且穩定之電特性，必須對活性區域和閘極電極的虛擬設計圖案進行精心設計。
因為在絕緣膜21成膜時，由於底面的不平(如閘極電極8a底面不平)將造成絕緣膜21之上表面形成凹凸的形狀，但是在絕緣膜21成膜後，利用CMP法對絕緣膜21之上表面(表面)進行拋光等，就可使絕緣膜21之上表面(表面)平坦化。由此在其上表面(表面)可得平坦的層間絕緣膜(在這裏為絕緣膜21)。如果在絕緣膜21之上表面還是凹凸形狀時在其上形成多層佈線構造時，多層佈線構造將受到凹凸形狀的影響而無法很好地形成佈線層，但是如果在絕緣膜21之平坦的上表面形成多層佈線構造，就可精確地形成佈線層。
另外，在本實施方式中，雖然構成MISFET之閘極電極8a形成于MISFET形成區域，但是由於在電容形成區域中並不形成MISFET，所以也不形成閘極電極8a。與本實施方式不同，在電容形成區域中，以由佈線M1~M5構成之金屬圖案MP1~MP4作為電極的電容元件C1的下方如果形成MISFET等半導體裝置，將與電容元件C1和MISFET之間產生干擾，而有可能造成利用了電容元件C1或MISFET之電路之特性降低。所以，本實施方式的電容形成區域中，因為在將由佈線M1~M5構成之金屬圖案MP1~MP4作為電極的電容元件C1的下方並不形成MISFET等半導體裝置，由此可防止電容元件C1和MISFET等之間產生干擾，從而提高利用了電容元件C1或MISFET的電路特性。
但是，如果不在電容形成區域中形成構成MISFET之閘極電極8a時，就與本實施方式不同，如果電容形成區域中沒設置有導體圖案8b，就在絕緣膜21的成膜過程中，MISFET形成區域中的絕緣膜21之上表面存在與閘極電極8a對應的凸部，而在電容形成區域中不產生這樣的凸部。此時，在絕緣膜21的成膜後為了將絕緣膜21進行平坦化的CMP步驟中，可能使電容形成區域產生小凹坑等而致使絕緣膜21的平坦性下降，從而造成形成于電容形成區域之絕緣膜21上的電容元件C1(將由佈線M1~M5構成之金屬圖案MP1~MP4作為電極的電容元件C1)的精度下降。
針對這種情況，在本實施方式的電容形成區域中，不形成構成MISFET之閘極電極8a，而係形成與閘極電極8a同層之導體圖案8b。因此，在絕緣膜21的成膜過程中，在MISFET形成區域之絕緣膜21之上表面存在與閘極電極8a的不平對應的凸部，而在電容形成區域之絕緣膜21之上表面存在與導體圖案8b的不平對應的凸部。MISFET形成區域的閘極電極8a與電容形成區域之導體圖案8b係在同一步驟中形成的同層的圖案，所以在絕緣膜21的成膜過程中，在絕緣膜21之上表面形成的凸部與在MISFET形成區域和電容形成區域中所形成的凸部幾乎為同一高度。因此，在絕緣膜21成膜後為了將絕緣膜21進行平坦化之CMP步驟中，可防止在電容形成區域產生小凹坑等，從而可提高絕緣膜21之平坦性。由此，可提高絕緣膜21及形成於比絕緣膜21更上一層之各層的平坦性從而提高半導體裝置的生產性。另外，還可以提高電容形成區域之絕緣膜21上形成的電容元件C1(將由佈線M1~M5構成之金屬圖案MP1~MP4作為電極的電容元件C1)的精度。因此，可提高半導體裝置的性能。
但是，與本實施方式不同，如果設置于電容形成區域之導體圖案8b係什麼也不連接的孤立圖案(即所謂的浮動圖形)且為浮動(floating)電位時，導體圖案8b之電位將容易變得不穩定。從而將導致電容形成區域之導體圖案8b成為電容元件C1的噪音源，或者使構成電容元件C1之佈線M1之金屬圖案MP1，MP2和導體圖案8b之間的寄生電容量的值發生變動，導致使用了電容元件C1之電路之電特性之穩定性下降而造成難於進行半導體裝置的設計(電路設計)。
針對以上問題，本實施方式的電容形成區域中，在將由佈線M1～M5構成之金屬圖案MP1～MP4作為電極之電容元件C1的下方配置有導體圖案8b，該導體圖案8b經由插頭23b與遮罩用金屬圖案MG1電性連接，由此與固定電位連接。通過將電容形成區域之導體圖案8b與固定電位連接，可使導體圖案8b之電位穩定，還可以防止導體圖案8b之電位出現變動。由此，可防止電容形成區域之導體圖案8b成為電容元件C1的噪音源，還可防止構成電容元件C1之佈線M1之金屬圖案MP1，MP2和導體圖案8b之間的寄生電容值出現變動。因此，可提高具有電容元件C1之半導體裝置之性能。另外，還可提高使用了電容元件C1之電路之電特性的穩定性而使半導體裝置的設計(電路設計)更加容易進行。
另外，與本實施方式不同，在導體圖案8b和佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2平面重合且上下對向設置時，兩者將相互干擾而使寄生電容值增大，從而可能造成使用了電容元件C1之電路之電特性下降。
對此，本實施方式之導體圖案8b配置於電容元件C1的下方，但是不與佈線M1之金屬圖案MP1，MP2(特別是佈線部MD1，MD2)平面重合。即從平面上看，在電容形成區域中，導體圖案8b配置於金屬圖案MP1之佈線部MD1和金屬圖案MP2之佈線部MD2之間，並與佈線部MD1，MD2之延伸方向相同，沿X方向延伸，且不與導體圖案8b和佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2平面重合。因此，導體圖案8b之上表面與佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2之上表面不為上下(對應與半導體基板1之主面垂直的方向)對向的狀態，可抑制和防止兩者間的干擾及兩者間的寄生電容。因此，更能提高使用了電容元件C1之電路之電特性，從而更能提高具有電容元件C1之半導體裝置之性能。
另外，元件隔離區域2係由埋入了絕緣體的溝槽2a構成的。在半導體基板1上形成溝槽2a後，在半導體基板1之主面上形成埋入溝槽2a內之絕緣膜，並用CMP法除去溝槽2a外部之絕緣膜，通過在溝槽2a內殘留絕緣膜可形成元件隔離區域2a。
與本實施方式不同，如果在整個電容形成區域形成元件隔離區域2時，溝槽2a也將形成于整個電容形成區域，從而造成電容形成區域的溝槽2a面積過大，在為了在溝槽2a內埋入絕緣膜的CMP步驟中，可能在電容形成區域產生小凹坑等。這將造成包括元件隔離區域2之上表面的半導體基板1之主面平坦性下降，從而影響半導體基板1之上層的構造，可能造成將由佈線M1~M5構成之金屬圖案MP1~MP4作為電極之電容元件C1之精度下降。
對此，在本實施方式中，不是在整個電容形成區域形成元件隔離區域2而係在電容形成區域也設置由元件隔離區域2規定之活性區域(即不形成元件隔離區域2的區域)1b，1C。在前述活性區域1b，1C形成p型半導體區域11b，11C。通過在電容形成區域也設置由元件隔離區域2規定之活性區域1b，1C，可抑制和防止電容形成區域之溝槽2a成為大面積圖案，因此，在為了將絕緣膜埋入溝槽2a內之CMP步驟中，可防止在電.容形成區域產生小凹坑等。由此，可提高包括元件隔離區域2上表面的半導體基板1之主面的平坦性及提高半導體基板1上形成之各層的平坦性，從而提高半導體裝置的生產性。另外，由於可確實形成半導體基板1之上層的構造，所以可提高將由佈線M1~M5構成之金屬圖案MP1~MP4作為電極之電容元件C1之精度。因此，可提高半導體裝置的性能。
但是，與本實施方式不同，電容形成區域之活性區域1b，1C為浮動(floating)電位時，該活性區域之電位將容易變得不穩定。從而將導致電容形成區域之活性區域成為電容元件C1的噪音源，或者使構成電容元件C1之佈線M1之金屬圖案MP1，MP2和電容形成區域之活性區域之間的寄生電容量的值發生變動，導致使用了電容元件C1之電路之電特性的穩定性下降而難於進行半導體裝置的設計(電路設計)。
對此，在本實施方式之電容形成區域中，在將由佈線M1~M5構成之金屬圖案MP1~MP4作為電極之電容元件C1的下方配置有活性區域1b(p型半導體區域11b)，但是該活性區域1b(p型半導體區域11b)經由p型阱區域3、活性區域1C(p型半導體區域11C)及插頭23a與遮罩用金屬圖案MG1電性連接。因此，由於配置於電容元件C1下方之活性區域1b(p型半導體區域11b)與固定電位連接，所以活性區域1b(p型半導體區域11b)之電位變得穩定，且可防止活性區域1b(p型半導體區域11b)電位的變動。由此，可防止電容形成區域之活性區域1b，1C(特別是活性區域1b即p型半導體區域11b)成為電容元件C1的噪音源，還可防止構成電容元件C1之佈線M1之金屬圖案MP1，MP2和電容形成區域之活性區域1b，1C(特別是活性區域1b即p型半導體區域11b)之間的寄生電容值出現變動。因此，可提高具有電容元件C1之半導體裝置之性能。另外還可提高使用了電容元件C1之電路之電特性之穩定性而使半導體裝置的設計(電路設計)更加容易進行。
另外，與本實施方式不同，如果電容形成區域之活性區域(p型半導體區域11b)和佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2為平面重合且上下對向設置時，兩者將相互干擾而使寄生電容值增大，從而可能造成使用了電容元件C1之電路之電特性下降。
對此，本實施方式之活性區域1b(p型半導體區域11b)配置於電容元件C1的下方，但是不與佈線M1之金屬圖案MP1，MP2(特別是佈線部MD1，MD2)平面重合。即從平面上來看，在電容形成區域中，活性區域1b(p型半導體區域11b)配置於金屬圖案MP1之佈線部MD1和金屬圖案MP2之佈線部MD2之間，並與佈線部MD1，MD2的延伸方向相同，沿X方向延伸，且不與活性區域1b(p型半導體區域11b)和佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2平面重合。而且，最好是不與活性區域1b(p型半導體區域11b)和佈線M1之金屬圖案MP1，MP2之佈線部MC1，MC2平面重合。因此，電容形成區域之活性區域1b(p型半導體區域11b)之上表面和佈線M1之金屬圖案MP1，MP2(特別是佈線部MD1，MD2)之上表面不為上下(對應與半導體基板1之主面垂直的方向)對向的狀態，從而可以抑制和防止兩者間的干擾及兩者間的寄生電容。因此，更能提高使用了電容元件C1之電路之電特性，從而更能提高具有電容元件C1之半導體裝置之性能。
另外，本實施方式之電容形成區域中，導體圖案8b不配置於活性區域上，而係配置於元件隔離區域2上，且不與p型半導體區域11b，11C及導體圖案8b平面重合。通過將導體圖案8b配置於元件隔離區域2上，可防止導體圖案8b形成不需要之元件(寄生元件)。
另外，在電容形成區域中，如圖15所示的活性區域1b(p型半導體區域11b)的X方向之長度(尺寸)L1最好小於等於圖16所示的由佈線M1構成之金屬圖案MP1之佈線部MC1和由佈線M1構成之金屬圖案MP2之佈線部MC2之間的距離(間隔)。由此，就可使佈線M1之金屬圖案MP1，MP2之佈線部MC1，MC2不與活性區域1b(p型半導體區域11b)平面重合，並可減小佈線M1之金屬圖案MP1，MP2和活性區域1b(p型半導體區域11b)之間的寄生電容，從而提高使用了電容元件C1之電路之電特性。
另外，在電容形成區域中，活性區域1b(p型半導體區域11b)的X方向之長度(尺寸)L1最好是大於等於圖16所示的由佈線M1構成之金屬圖案MP1之佈線部MD1和由佈線M1構成之金屬圖案MP2之佈線部MD2沿X方向重複之長度(尺寸)L3(L1L3)。如果活性區域1b(p型半導體區域11b)的X方向之長度(尺寸)L1過短，就有可能造成設置在電容形成區域的由元件隔離區域2規定之活性區域1b(p型半導體區域11b)而形成的電容形成區域中的小凹坑(用於形成元件隔離區域2的CMP步驟中的小凹坑)的防止效果降低。通過使活性區域1b(p型半導體區域11b)的X方向之長度L1設為大於等於上述長度L3(L1L3)，就可確實提高電容形成區域中的小凹坑(用於形成元件隔離區域2的CMP步驟中的小凹坑)的防止效果。
另外，電容形成區域中，圖15所示的活性區域1b(P型半導體區域11b)的Y方向之寬度(尺寸)W1最好是圖16所示的由佈線M1構成且相互鄰接之佈線部MD1和佈線部MD2之間的尺寸(間隔)為小於等於W2(W1W2)。由此，如果將活性區域1b(p型半導體區域11b)配置於由佈線M1構成的相互鄰接之佈線部MD1(金屬圖案MP1之佈線部MD1)和佈線部MD2(金屬圖案MP2之佈線部MD2)之間，佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2就不會與活性區域1b(p型半導體區域11b)平面重合。因此，可更進一步降低佈線M1之金屬圖案MP1，MP2和活性區域1b(p型半導體區域11b)之間的寄生電容，從而提高使用了電容元件C1之電路之電特性。
另外，本實施方式中，導體圖案8b及活性區域1b(p型半導體區域11b)不與佈線M1～M5之金屬圖案MP1～MP4之佈線部MD1~MD4平面重合，由此可降低電容元件C1的電極和導體圖案8b及活性區域1b(p型半導體區域11b)之間的寄生電容。但是，在構成電容元件C1的電極之佈線M1~M5之金屬圖案MP1~MP4中，與導體圖案8b及活性區域1b之間的距離最短且寄生電容最容易增大的，是佈線M1之金屬圖案MP1，MP2。因此，通過使構成電容元件C1的電極之佈線M1~M5之金屬圖案MP1~MP4中至少不與佈線M1之金屬圖案MP1，MP2之佈線部MD1，MD2和導體圖案8b及活性區域1b(p型半導體區域11b)平面重合，就可有效降低寄生電容。因此，本實施方式中，導體圖案8b及活性區域1b(p型半導體區域11b)最好不與佈線M1之金屬圖案MP1，MP2(特別是佈線部MD1，MD2)平面重合，更好的是導體圖案8b及活性區域1b(p型半導體區域11b)不與佈線M1~M5之金屬圖案MP1~MP4(特別是佈線部MD1~MD4)平面重合。由此，可降低附加到電容元件C1之電極的寄生電容，從而提高半導體裝置的性能。
另外，在絕緣膜21上形成複數個佈線層(多層佈線構造)，在本實施方式中，在複數個佈線層中的佈線M1~M5形成成為電容元件C1之電極之金屬圖案MP1~MP4。但是，並不僅限於此，還可以在絕緣膜21上之複數個佈線層(多層佈線構造)中的任意的佈線層上形成成為電容元件C1之電極之金屬圖案(相當於金屬圖案MP1~MP4)及將之包圍的遮罩用金屬圖案(相當於金屬圖案MG1~MG5)。但是，導體圖案8b及活性區域1b(p型半導體區域11b)和電容元件C1之電極之金屬圖案之間距離越短，兩者間的寄生電容的影響越大。因此，在絕緣膜21上形成複數個佈線層(即多層佈線構造)，在包括前述複數個佈線層中的最下層佈線層(在這裏為佈線M1)的至少一層佈線層形成構成電容元件C1之電極之金屬圖案(相當於金屬圖案MP1~MP4)及遮罩用金屬圖案(相當於金屬圖案MG1~MG5)時，上述寄生電容的影響最大。本實施方式中，可以防止上述寄生電容的影響。因此，在絕緣膜21上形成複數個佈線層(即多層佈線構造)，並在包括前述複數個佈線層中最下層之佈線層(在這裏為佈線M1)的至少一層佈線層上形成構成電容元件C1之電極之金屬圖案(相當於金屬圖案MP1~MP4)及遮罩用金屬圖案(相當於金屬圖案MG1~MG5)時，遵照本實施方式實行，效果更好。
另外，在本實施方式之半導體裝置中，也可將各半導體區域之導電型進行逆設置。例如，在電容形成區域中，可將p型阱區域3、n型阱區域5及n型阱區域6分別設為逆導電型之n型阱區域、p型阱區域及p型阱區域，並可分別將p型半導體區域11b，11C設為逆導電型的n型半導體區域。另外，還可將形成于MISFET形成區域之MISFET作為n溝道型的MISFET，將在MISFET形成區域形成p溝道型MISFET和n溝道型MISFET兩者(即形成CMISFET(Complementary Metal Insulator SemiConduCtor Field EffeCt Transistor))。
(實施方式2)
圖31及圖32係本實施方式之半導體裝置主要部分之平面圖，分別對應上述實施方式1之圖15及圖14的內容。另外，圖32為平面圖，也與上述實施方式1之圖14一樣，為了更容易看懂圖面內容，而對導體圖案8b、p型半導體區域11b，11C(活性區域1b，1C)及佈線M1加上了剖面線。
配置於電容元件C1下方之各導體圖案8b必須與金屬圖案MG1電性連接。因此，電容形成區域中的各導體圖案8b至少與金屬圖案MP1之佈線部MC1或者金屬圖案MP2之佈線部MC2的一個平面交叉且沿X方向延伸，並必須經由埋入形成於絕緣膜21之接觸孔22b的插頭23b與金屬圖案MG1電性連接。
上述實施方式1之電容形成區域中的各導體圖案8b沿X方向延伸並與金屬圖案MP1之佈線部MC1平面交叉且與金屬圖案MP2之佈線部MC2平面交叉。這是為了將各導體圖案8b之兩端之端部經由插頭23b與佈線M1之金屬圖案MG1之連接部MGC連接，而使各導體圖案8b穿過金屬圖案MP1之佈線部MC1及金屬圖案MP2之佈線部MC2，並延伸到金屬圖案MG1之連接部MGC的下方。
對此，本實施方式中的電容形成區域之各導體圖案8b沿X方向延伸並與金屬圖案MP1之佈線部MC1和金屬圖案MP2之佈線部MC2中的一個(圖31、圖32時為佈線部MC2)平面交叉，但不與另一個(圖31、圖32時為佈線部MC1)平面交叉。並且，在本實施方式中的各導體圖案8b使穿過佈線部MC1或佈線部MC2並延伸到金屬圖案MG1之連接部MGC下方的一個佈線部之端部(圖31、圖32時為圖的右側端部)經由插頭23b與佈線M1之金屬圖案MG1的連接部MGC連接，且另一端的端部(圖31、圖32時為圖的左側的端部)不經由插頭與金屬圖案MG1連接。此外，因為本實施方式之半導體裝置與上述實施方式1之半導體裝置的構成幾乎相同，所以在此省略掉說明。
在本實施方式中，電容形成區域之各導體圖案8b沿X方向延伸並與金屬圖案MP1之佈線部MC1和金屬圖案MP2之佈線部MC2中的一個(圖31、圖32時為佈線部MC2)平面交叉，但是，不能與另一個(圖31、圖32時為佈線部MC1)平面交叉。由此，與各導體圖案8b跟金屬圖案MP1之佈線部MC1和金屬圖案MP2之佈線部MC2的兩個都交叉時相比，可減低導體圖案8b與金屬圖案MP1，MP2之交叉面積(重合區域的面積)，還可減低電容形成區域之導體圖案8b和由佈線M1構成之金屬圖案MP1，MP2之間的寄生電容。由此，可減低構成電容元件C1之佈線M1之金屬圖案MP1，MP2和導體圖案8b之間的寄生電容，從而提高利用了電容元件C1之電路之電特性。
另外，如圖31及圖32所示，如果電容形成區域之所有導體圖案8b與金屬圖案MP2之佈線部MC2平面交叉，但不與金屬圖案MP1之佈線部MC1平面交叉時，金屬圖案MP2，MP4就與導體圖案8b部分重合，但是金屬圖案MP1，MP3與導體圖案8b完全不重合。電容元件C1之第1電極(其中一個電極)由佈線M1～M5之金屬圖案MP1，MP3構成，電容元件C1之第2電極(另一個電極)由佈線M1～M5之金屬圖案MP2，MP4構成。如圖31及圖32所示，如果金屬圖案MP1，MP3與導體圖案8b完全不重合，就可防止導體圖案8b和電容元件C1之第1電極之間產生寄生電容。因此，本實施方式中，對電容元件C1之第2電極附加寄生成分(寄生電容)雖不會產生什麼問題，但如果使用於要儘量減少向電容元件C1之第1電極附加的寄生成分(寄生電容)的電路中時，效果非常明顯。
另外，將圖31及圖32之導體圖案8b、接觸孔22b及插頭23b之平面設計進行左右反轉，就可使電容形成區域之所有導體圖案8b與金屬圖案MP1之佈線部MC1平面交叉，而不與金屬圖案MP2之佈線部MC2平面交叉。此時，金屬圖案MP1，MP3與導體圖案8b部分重合，但是金屬圖案MP2，MP4與導體圖案8b完全不重合。由此，可防止由佈線M1～M5之金屬圖案MP2，MP4構成之電容元件C1的第2電極和導體圖案8b之間產生寄生電容。這對附加於電容元件C1之第1電極的寄生成分(寄生電容)雖不會產生什麼問題，但如果使用於要儘量減少向電容元件C1之第2電極附加的寄生成分(寄生電容)的電路中時，效果非常明顯。
(實施方式3)
圖33及圖34係本實施方式中半導體裝置的主要部分之平面圖，分別對應上述實施方式2之圖31及圖32。另外，雖然圖34為平面圖，但由於與上述實施方式1之圖14和上述實施方式2之圖32一樣，為了更容易看懂圖面內容，對導體圖案8b、p型半導體區域11b，11C(活性區域1b，1C)及佈線M1加上了剖面線。
本實施方式也與上述實施方式2一樣，電容形成區域之各導體圖案8b沿X方向延伸並與且金屬圖案MP1之佈線部MC1和金屬圖案MP2之佈線部MC2中的一個平面交叉，但不與另一個平面交叉。並且，本實施方式中，與上述實施方式2一樣，各導體圖案8b使穿過佈線部MC1或佈線部MC2並延伸到金屬圖案MG1之連接部MGC下方的一個端部經由插頭23b與佈線M1之金屬圖案MG1之連接部MGC連接，且另一個端部不經由插頭與金屬圖案MG1連接。
但是，上述實施方式2中，電容形成區域之所有導體圖案8b雖與金屬圖案MP2之佈線部MC2平面交叉，但是不與金屬圖案MP1之佈線部MC1平面交叉。對此，本實施方式中，與金屬圖案MP2之佈線部MC2平面交叉之導體圖案8b和與金屬圖案MP1之佈線部MC1平面交叉之導體圖案8b沿Y方向交互排列。此外，由於本實施方式之半導體裝置與上述實施方式2之半導體裝置的構成幾乎完全相同，所以在此不做重複說明。
本實施方式中如圖33及圖34所示，與金屬圖案MP2之佈線部MC2平面交叉之導體圖案8b和與金屬圖案MP1之佈線部MC1平面交叉之導體圖案8b沿Y方向交互排列。並且，與金屬圖案MP2之佈線部MC2平面交叉之導體圖案8b使穿過佈線部MC2並延伸到金屬圖案MG1之連接部MGC下方的端部(圖33、圖34時為圖右側的端部)經由插頭23b與佈線M1之金屬圖案MG1之連接部MGC連接。另外，與金屬圖案MP1之佈線部MC1平面交叉之導體圖案8b使穿過佈線部MC1並延伸到金屬圖案MG1之連接部MGC下方的端部(圖33、圖34時為圖左側的端部)經由插頭23b與佈線M1之金屬圖案MG1之連接部MGC連接。
由此，與各導體圖案8b和金屬圖案MP1之佈線部MC1及金屬圖案MP2之佈線部MC2兩個都交叉時相比，可減小導體圖案8b和金屬圖案MP1，MP2之交叉面積(重合區域的面積)，還可降低電容形成區域之導體圖案8b和由佈線M1構成之金屬圖案MP1，MP2之間的寄生電容。由此，可降低構成電容元件C1之佈線M1之金屬圖案MP1，MP2和導體圖案8b之間的寄生電容，從而提高利用了電容元件C1之電路之電特性。
另外，如圖33及圖34所示，與金屬圖案MP2之佈線部MC2平面交叉之導體圖案8b和與金屬圖案MP1之佈線部MC1平面交叉之導體圖案8b沿Y方向交互排列時，金屬圖案MP1和導體圖案8b交叉之區域面積(重合區域之面積)、金屬圖案MP2與導體圖案8b交叉之區域面積(重合部分之面積)大致均等(相同)。由此，可使附加於電容元件C1之第1電極(由佈線M1~M5之金屬圖案MP1，MP3構成之電容元件C1之電極)之寄生成分(寄生電容)和附加於電容元件C1之第2電極(由佈線M1~M5之金屬圖案MP2，MP4構成之電容元件C1之電極)之寄生成分(寄生電容)設為大致相同。因此，本實施方式對用於將附加於電容元件C1的第1電極的寄生成分(寄生電容)和附加於第2電極之寄生成分(寄生電容)之間的差儘量調為最小的電路時，非常有效。
以上基於實施方式對本案發明人所做的發明進行了具體說明，但是本發明不僅限於前述之實施方式，在不超過主要框架的範圍內可進行各種變更。
本發明特別適用於具有電容元件之半導體裝置。
1．．．半導體基板
1b．．．活性區域
2．．．元件隔離區域
2a．．．溝槽
3．．．P型阱區域
4．．．n型阱區域
5．．．n型阱區域
6．．．n型阱區域
7．．．閘極絕緣膜
7a．．．絕緣膜
8．．．導體膜
8a．．．閘極電極
8b．．．導體圖案
9．．．p- 型半導體區域
10a，10b．．．側牆
11a．．．p+ 型半導體區域
11b，11c．．．p型半導體區域
21．．．絕緣膜
22．．．接觸孔
23．．．插頭
24，25．．．絕緣膜
26．．．插頭
27，28．．．絕緣膜
29．．．插頭
30，31．．．絕緣膜
32．．．插頭
33，34．．．絕緣膜
35．．．插頭
36．．．絕緣膜
M1，M2，M3，M4，M5．．．佈線
MC1，MC2，MC3，MC4．．．佈線部
MD1，MD2，MD3，MD4．．．佈線部
MG1，MG2，MG3，MG4，MG5．．．金屬圖案
MGC．．．連接部
MP1，MP2，MP3，MP4．．．金屬圖案
圖1係本發明實施方式之一之半導體裝置主要部分之剖面圖。
圖2係本發明實施方式之一之半導體裝置主要部分之剖面圖。
圖3係本發明實施方式之一之半導體裝置主要部分之剖面圖。
圖4係本發明實施方式之一之半導體裝置主要部分之剖面圖。
圖5係本發明實施方式之一之半導體裝置主要部分之剖面圖。
圖6係本發明實施方式之一之半導體裝置主要部分之剖面圖。
圖7係本發明實施方式之一之半導體裝置主要部分之剖面圖。
圖8係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖9係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖10係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖11係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖12係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖13係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖14係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖15係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖16係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖17係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖18係本發明實施方式之一之半導體裝置主要部分之平面圖。
圖19係本發明實施方式之一之半導體裝置製造步驟中主要部分之剖面圖。
圖20係與圖19相同之半導體裝置製造步驟中主要部分之剖面圖。
圖21係續圖19之半導體裝置製造步驟中主要部分之剖面圖。
圖22係與圖21相同之半導體裝置製造步驟中主要部分之剖面圖。
圖23係續圖21之半導體裝置製造步驟中主要部分之剖面圖。
圖24係與圖23相同之半導體裝置製造步驟中主要部分之剖面圖。
圖25係續圖23之半導體裝置製造步驟中主要部分之剖面圖。
圖26係與圖25相同之半導體裝置製造步驟中主要部分之剖面圖。
圖27係續圖25之半導體裝置製造步驟中主要部分之剖面圖。
圖28係與圖27相同之半導體裝置製造步驟中主要部分之剖面圖。
圖29係續圖27之半導體裝置製造步驟中的主要部分之剖面圖。
圖30係與圖29相同之半導體裝置製造步驟中主要部分之剖面圖。
圖31係本發明之其他實施方式之半導體裝置主要部分之平面圖。
圖32係本發明之其他實施方式之半導體裝置主要部分之平面圖。
圖33係本發明之其他實施方式之半導體裝置主要部分之平面圖。
圖34係本發明之其他實施方式之半導體裝置主要部分之平面圖。
1．．．半導體基板
1b．．．活性區域
2．．．元件隔離區域
3．．．P型阱區域
5．．．n型阱區域
6．．．n型阱區域
8b．．．導體圖案
10b．．．側牆
11b,11c．．．p型半導體區域
21．．．絕緣膜
24,25．．．絕緣膜
27,28．．．絕緣膜
30,31．．．絕緣膜
33,34．．．絕緣膜
36．．．絕緣膜
M1,M2,M3,M4,M5．．．佈線

Claims (17)

  1. 一種半導體裝置，其具有：半導體基板，其係具有形成有第一MISFET之第一區域及形成有第一電容元件之第二區域；溝槽，其係形成於前述半導體基板並填埋有絕緣體；第一活性區域，其係形成於前述半導體基板之前述第一區域且由前述溝槽規定；第一閘極電極，其係形成於前述第一活性區域上；第一絕緣膜，其係形成於上述半導體基板上藉以覆蓋前述第一閘極電極且上表面已被平坦化；以及第一金屬圖案、第二金屬圖案和第三金屬圖案，該等金屬圖案係根據比前述第一絕緣膜更上一層之第一佈線層形成於前述第二區域，該第三金屬圖案係設置於前述第一及第二金屬圖案週邊且與固定電位連接；且前述第一金屬圖案係形成前述第一電容元件的其中一方之電極；前述第二金屬圖案係形成前述第一電容元件的另一方之電極；在前述第一電容元件下方的前述半導體基板之前述第二區域，形成由前述溝槽規定之第二活性區域；在前述第一電容元件下方之前述半導體基板之前述第二區域上，形成與前述第一閘極電極同層之第一導體圖案；前述第一導體圖案及前述第二活性區域係與前述第三 金屬圖案電性連接；前述第一導體圖案雖為與前述第一閘極電極同層之導體圖案，但是卻不具備閘極電極之功能；前述第一導體圖案形成於填埋有前述絕緣體之前述溝槽上；前述第二活性區域配置於前述第一電容元件的下方，但不與前述第一金屬圖案及第二金屬圖案平面重合。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中前述第一導體圖案配置於前述第一電容元件的下方，但不與前述第一金屬圖案及第二金屬圖案平面重合。
  3. 如申請專利範圍第2項所記載之半導體裝置，其中前述第三金屬圖案是為了遮罩前述第一電容元件之金屬圖案。
  4. 如申請專利範圍第1項所記載之半導體裝置，其中前述第一金屬圖案具有按第一方向延伸之複數個第一導體部在按和前述第一方向交叉之第二方向延伸之第一連接部連接之圖案形狀；前述第二金屬圖案具有按前述第一方向延伸且分別配置於前述複數個第一導體部之間的複數個第二導體部在按前述第二方向延伸之第二連接部連接之圖案形狀。
  5. 如申請專利範圍第4項所記載之半導體裝置，其中複數個前述第二活性區域被配置於前述第二區域，且分別按前述第一方向延伸。
  6. 如申請專利範圍第5項所記載之半導體裝置，其中 前述第二活性區域被配置於前述第一金屬圖案之前述第一半導體部和前述第二金屬圖案之前述第二導體部之間的平面位置。
  7. 如申請專利範圍第6項所記載之半導體裝置，其中前述第二活性區域不與前述第一金屬圖案之前述第一導體部及前述第二金屬圖案之前述第二導體部平面重合。
  8. 如申請專利範圍第6項所記載之半導體裝置，其中更具備有配置於前述第二區域之前述第三金屬圖案之下並由前述溝槽規定之第三活性區域，前述第三活性區域經由第一連接導體部與前述第三金屬圖案電性連接，該第一連接導體部被填埋在形成於前述第一絕緣膜之第一開口部。
  9. 如申請專利範圍第8項所記載之半導體裝置，其中前述第三活性區域以平面地包圍所配置之複數個前述第二活性區域之方式形成。
  10. 如申請專利範圍第8項所記載之半導體裝置，其中更具備有第一半導體區域，該第一半導體區域形成於前述半導體基板之前述第二區域，並與前述第二活性區域及第三活性區域電性連接。
  11. 如申請專利範圍第4項所記載之半導體裝置，其中複數個第一導體圖案被配置於前述第二區域，且分別按前述第一方向延伸。
  12. 如申請專利範圍第11項所記載之半導體裝置，其中 前述第一導體圖案配置於前述第一金屬圖案之前述第一導體部和前述第二金屬圖案之前述第二導體部之間的平面位置。
  13. 如申請專利範圍第12項所記載之半導體裝置，其中前述第一導體圖案不與前述第一金屬圖案之前述第一導體部及前述第二金屬圖案之前述第二導體部平面重合。
  14. 如申請專利範圍第12項所記載之半導體裝置，其中前述第一導體圖案至少與前述第一金屬圖案之前述第一連接部或前述第二金屬圖案之前述第二連接部的其中之一平面交叉且按前述第一方向延伸，並經由第二連接導體部與前述第三金屬圖案電性連接，該第二連接導體部被填埋在形成於前述第一絕緣膜之第二開口部。
  15. 如申請專利範圍第4項所記載之半導體裝置，其中在比前述第一絕緣膜之更上層形成複數個佈線層，該複數個佈線層包括前述第一佈線層；根據第二佈線層在前述第二區域形成第四金屬圖形、第五金屬圖形以及設置在前述第四金屬圖形和第五金屬圖形週邊之第六金屬圖形，前述第二佈線層為比前述複數個佈線層中之前述第一佈線層更上一層的佈線層；前述第一和第四金屬圖形互相電性連接並形成前述第一電容元件之前述其中一方之電極；前述第二和第五金屬圖形互相電性連接並形成前述第一電容元件的另一方之電極； 前述第三和第六金屬圖形互相電性連接。
  16. 如申請專利範圍第15項所記載之半導體裝置，其中前述第四金屬圖形具有按前述第一方向延伸之複數個第三導體部在按前述第二方向延伸之第三連接部連接之圖案形狀；前述第五金屬圖形具有按前述第一方向延伸且分別配置於前述複數個第三導體部之間的複數個第四導體部在按前述第二方向延伸之第四連接部連接之圖案形狀；前述第四金屬圖案之前述第三導體部配置於與前述第二金屬圖案之前述第二導體部平面重合的位置；前述第五金屬圖案之前述第四導體部配置於與前述第一金屬圖案之前述第一導體部平面重合的位置。
  17. 如申請專利範圍第1項所記載之半導體裝置，其中在比前述第一絕緣膜的更上層形成複數個佈線層，該複數個佈線層包括前述第一佈線層，且前述第一佈線層為前述複數個佈線層中最下層之佈線層。
TW098105009A 2008-03-18 2009-02-17 Semiconductor device TWI451559B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008068807A JP5103232B2 (ja) 2008-03-18 2008-03-18 半導体装置

Publications (2)

Publication Number Publication Date
TW200941707A TW200941707A (en) 2009-10-01
TWI451559B true TWI451559B (zh) 2014-09-01

Family

ID=41088001

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098105009A TWI451559B (zh) 2008-03-18 2009-02-17 Semiconductor device

Country Status (4)

Country Link
US (3) US8198698B2 (zh)
JP (1) JP5103232B2 (zh)
CN (1) CN101540324B (zh)
TW (1) TWI451559B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7656393B2 (en) 2005-03-04 2010-02-02 Apple Inc. Electronic device having display and surrounding touch sensitive bezel for user interface and control
JP2007207878A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 半導体装置
WO2010004695A1 (ja) 2008-07-09 2010-01-14 パナソニック株式会社 シークエンサー
JP5135374B2 (ja) * 2010-03-24 2013-02-06 株式会社東芝 キャパシタ、集積装置、高周波切替装置及び電子機器
US8476687B2 (en) * 2010-09-22 2013-07-02 Texas Instruments Incorporated Low impedance transmisson line
EP3534399A1 (en) * 2011-05-24 2019-09-04 Sony Corporation Semiconductor device
US8878337B1 (en) * 2011-07-19 2014-11-04 Xilinx, Inc. Integrated circuit structure having a capacitor structured to reduce dishing of metal layers
JP5696686B2 (ja) * 2011-08-30 2015-04-08 株式会社豊田中央研究所 半導体装置
US9287209B2 (en) * 2011-11-04 2016-03-15 Broadcom Corporation Metal finger capacitor for high-K metal gate processes
JP5942471B2 (ja) * 2012-02-27 2016-06-29 株式会社ソシオネクスト 半導体装置
US8860114B2 (en) * 2012-03-02 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a fishbone differential capacitor
CN102800646A (zh) * 2012-08-17 2012-11-28 中国科学院微电子研究所 电容器结构
KR101936036B1 (ko) * 2013-02-08 2019-01-09 삼성전자 주식회사 커패시터 구조물
CN104517803A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种集成无源器件中去耦合电容结构及其制备方法
CN104810265A (zh) * 2014-01-28 2015-07-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
FR3019320B1 (fr) * 2014-03-28 2017-12-15 Fogale Nanotech Dispositif electronique de type montre-bracelet avec interface de commande sans contact et procede de controle d'un tel dispositif
US9520461B1 (en) * 2015-08-28 2016-12-13 Texas Instruments Incorporated Integrated circuit with lateral flux capacitor
US10324620B2 (en) 2016-09-06 2019-06-18 Apple Inc. Processing capacitive touch gestures implemented on an electronic device
JP7105036B2 (ja) * 2017-04-13 2022-07-22 大日本印刷株式会社 インダクタ、インダクタの製造方法、受動素子および半導体装置
KR102282136B1 (ko) * 2017-07-07 2021-07-27 삼성전자주식회사 반도체 장치
CN109411465B (zh) 2017-08-17 2022-04-15 联华电子股份有限公司 半导体结构及虚拟图案布局的设计方法
EP3514828B1 (en) 2018-01-19 2021-08-25 Socionext Inc. Semiconductor integrated circuitry
CN109461713B (zh) * 2018-12-10 2024-04-12 宁波爱芯微电子有限公司 一种微电子电容
JP6831067B2 (ja) * 2019-04-25 2021-02-17 合肥晶合集成電路股▲ふん▼有限公司 容量性半導体素子
JP2021150573A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
JP6918173B1 (ja) * 2020-04-23 2021-08-11 合肥晶合集成電路股▲ふん▼有限公司 容量性半導体素子
CN115377091B (zh) * 2021-05-19 2024-10-25 瑞昱半导体股份有限公司 手指式半导体电容阵列布局
CN114582840B (zh) * 2022-02-18 2025-10-21 联芸科技(杭州)股份有限公司 一种mom电容器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050145987A1 (en) * 2004-01-06 2005-07-07 Renesas Technology Corp. Semiconductor device
US20070013029A1 (en) * 2005-03-17 2007-01-18 Fujitsu Limited Semiconductor device and MIM capacitor
US20070296020A1 (en) * 2006-06-22 2007-12-27 Renesas Technology Corp. Semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6020616A (en) * 1998-03-31 2000-02-01 Vlsi Technology, Inc. Automated design of on-chip capacitive structures for suppressing inductive noise
JP2001274255A (ja) 2000-03-28 2001-10-05 Mitsubishi Electric Corp 半導体集積回路の自動配置配線方法
JP2003188174A (ja) * 2001-12-19 2003-07-04 Denso Corp 半導体装置及びその製造方法
JP2005072233A (ja) * 2003-08-25 2005-03-17 Renesas Technology Corp 半導体装置
JP2006253498A (ja) 2005-03-11 2006-09-21 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP4805600B2 (ja) * 2005-04-21 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2007081044A (ja) * 2005-09-13 2007-03-29 Renesas Technology Corp 半導体装置
US7851861B2 (en) * 2007-01-22 2010-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor and metal gate transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050145987A1 (en) * 2004-01-06 2005-07-07 Renesas Technology Corp. Semiconductor device
US20070013029A1 (en) * 2005-03-17 2007-01-18 Fujitsu Limited Semiconductor device and MIM capacitor
US20070296020A1 (en) * 2006-06-22 2007-12-27 Renesas Technology Corp. Semiconductor device

Also Published As

Publication number Publication date
JP5103232B2 (ja) 2012-12-19
CN101540324B (zh) 2012-10-17
US20090236648A1 (en) 2009-09-24
US9054122B2 (en) 2015-06-09
CN101540324A (zh) 2009-09-23
US20120228690A1 (en) 2012-09-13
TW200941707A (en) 2009-10-01
US20120223375A1 (en) 2012-09-06
US8198698B2 (en) 2012-06-12
US8766399B2 (en) 2014-07-01
JP2009224637A (ja) 2009-10-01

Similar Documents

Publication Publication Date Title
TWI451559B (zh) Semiconductor device
US7193262B2 (en) Low-cost deep trench decoupling capacitor device and process of manufacture
US6724085B2 (en) Semiconductor device with reduced resistance plug wire for interconnection
JP2008235498A (ja) 半導体装置
JP4121356B2 (ja) 半導体装置
TW201511232A (zh) 半導體裝置及半導體裝置之製造方法
CN105990370A (zh) 存储元件及其制造方法
JP3564472B2 (ja) 半導体装置の製造方法
TW201515222A (zh) 半導體裝置
CN110021594A (zh) 集成填料电容器单元器件以及对应的制造方法
US9379233B2 (en) Semiconductor device
US20240038904A1 (en) Apparatuses including capacitors including multiple dielectric materials
JP5330899B2 (ja) 半導体装置及びその製造方法
JP4744103B2 (ja) 抵抗素子を含む半導体装置及びその製造方法
JP2024043345A (ja) 半導体装置、及び、半導体装置の製造方法
JP5666354B2 (ja) 半導体装置及びその製造方法
US20240188281A1 (en) Integrated circuit device and method of manufacturing the same
JP2005203455A (ja) 半導体装置およびその製造方法
JP4031777B2 (ja) 半導体装置
JP2014207295A (ja) 半導体装置
JP2021072365A (ja) 抵抗素子および電子機器
JP2005019741A (ja) 半導体装置及びその製造方法
JP2000012680A (ja) 半導体装置およびその製造方法
JP2013042034A (ja) 半導体装置およびその製造方法