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TWI536571B - 半導體元件 - Google Patents

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TWI536571B
TWI536571B TW102110437A TW102110437A TWI536571B TW I536571 B TWI536571 B TW I536571B TW 102110437 A TW102110437 A TW 102110437A TW 102110437 A TW102110437 A TW 102110437A TW I536571 B TWI536571 B TW I536571B
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TW
Taiwan
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layer
resistor
region
dielectric layer
metal layer
Prior art date
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TW102110437A
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English (en)
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TW201344914A (zh
Inventor
賴瑞堯
李俊毅
王世維
陳燕銘
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Publication of TW201344914A publication Critical patent/TW201344914A/zh
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Description

半導體元件
本發明係有關於一種半導體元件，且特別是有關於一種電阻元件。
積體電路(integrated circuits)一般形成於半導體材料的基板上以產生各種主動與被動元件。主動元件包括例如互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)電晶體(NMOS電晶體或PMOS電晶體)，且主動元件由基板中的半導體材料的部份而形成，其中基板包括與半導體材料相連接的(in conjunction with)其他結構。接著，這些主動元件可使用一系列形成於主動元件之上的導電與非導電層加以連接。
被動元件可包括例如電阻(resistors)。這些電阻具有所需的電阻值，以幫助控制所需的路徑(desired path)與積體電路的功能。藉由提供所需的電阻材料之導電度之量，以獲得電阻所需的電阻值。舉例而言，可將精準的(precise)的摻雜物含量導入一電阻中，其中該電阻由一材料，例如多晶矽所形成。
然而，當積體電路與其主動與被動元件之尺寸已逐年降低的同時(甚至於前幾年仍然持續微小化)，需要提高製作與操作電阻的準確度。此外，在維持製程整合的簡易程度 (ease)的前提下，其中製程需要符合積體電路量產的需求，用於製作電阻的材料與製程並未趕上(keep up with)進一步微型化所需高精密度(high precision)電阻的要求。
本發明提供一種半導體元件，包括：一第一介電層，於一半導體基板之上；一開口，於該第一介電層之中；一第二介電層，襯於該開口之中；一阻障金屬層，位於該開口中之該第二介電層之上；一閘極金屬層，位於該開口中之該阻障金屬層之上；一第三介電層，於該閘極金屬層之上，其中該阻障金屬層與該閘極金屬層形成一第一電阻(resistor)。
本發明另提供一種半導體元件，包括：一第一電阻於一基板之上，其中該第一電阻包括：一U型第一金屬層，其中該U型第一金屬層包括一第一金屬；一U型第二金屬層，其相鄰於該U型第一金屬層，其中該U型第二金屬層包括一第二金屬；一介電材料，位於該U型第二金屬層之中；以及一U型介電層，相鄰於該第一金屬層。
本發明亦提供一種半導體元件，包括一第一電阻於一半導體基板之上，其中該第一電阻包括一第一頂部層；以及一第二電阻於該半導體基板之上，其中該第二電阻包括一第二頂部層，其中該第二頂部層包括一不同於該第一頂部層之材料。
100‧‧‧半導體元件
101‧‧‧半導體基板
103‧‧‧NMOS元件區域
105‧‧‧PMOS元件區域
107‧‧‧電阻元件區域
111‧‧‧P型井
113‧‧‧N型井
115‧‧‧第一隔離區域
117‧‧‧第二隔離區域
119‧‧‧第一虛設介面層
121‧‧‧虛設閘極電極
123‧‧‧間隙壁
125‧‧‧第一源極/汲極
127‧‧‧第二源極/汲極
129‧‧‧佈植區域
131‧‧‧提升式區域
133‧‧‧第一層間介電層
201‧‧‧第一介電層
203‧‧‧第一金屬層
205‧‧‧第二介電層
207‧‧‧虛線圓圈
209‧‧‧第一次層
211‧‧‧第二次層
301‧‧‧第一光阻
401‧‧‧第二光阻
601‧‧‧第二金屬層
602‧‧‧電阻
603‧‧‧閘極填充材料
604‧‧‧NMOS電晶體
605‧‧‧PMOS電晶體
701‧‧‧第二基板
703‧‧‧第三隔離區域
705‧‧‧第二電阻區域
707‧‧‧第一類型電阻區域
709‧‧‧第二類型電阻區域
711‧‧‧第二虛設介面層
713‧‧‧虛設層
715‧‧‧第三光阻
717‧‧‧第一佈植
801‧‧‧第二類型電阻
803‧‧‧第一虛設區域
805‧‧‧第二虛設區域
901‧‧‧第三層間介電層
903‧‧‧第四光阻
905‧‧‧第一開口
907‧‧‧第二開口
1001‧‧‧第三介電層
1003‧‧‧第三金屬層
1005‧‧‧第四介電層
1009‧‧‧第五光阻
1101‧‧‧第四金屬層
1203‧‧‧第一類型電阻
第1圖顯示本發明一實施例具有NMOS元件區域、PMOS 元件區域與電阻元件區域之半導體基板。
第2A~2B圖顯示本發明一實施例之第一介電層、第一金屬層、第二介電層形成於半導體基板之上。
第3圖顯示本發明一實施例之第一介電層、第一金屬層、第二介電層之第一圖案化。
第4圖顯示本發明一實施例之第一介電層、第一金屬層、第二介電層之第二圖案化。
第5圖顯示本發明一實施例之第二介電層之回蝕刻(etch back)。
第6A-6B圖分別顯示本發明一實施例之平坦化製程之前與之後。
第7圖顯示本發明一實施例之多重電阻位於基板上之第二實施例。
第8圖顯示本發明一實施例之形成多晶矽電阻。
第9圖顯示本發明一實施例之移除虛設區域。
第10圖顯示本發明一實施例之形成介電層與金屬層。
第11圖顯示本發明一實施例之形成金屬與金屬閘極。
第12圖顯示本發明一實施例之平坦化製程用以幫助形成電阻與金屬電阻。
下述實施例將對應於特定內文，對於20 nm製程節點(node)而言，為具有電阻之半導體元件。然而，亦可將其他實施例應用於其他半導體或電子元件。
請參見第1圖，此圖顯示具有半導體基板101的 半導體元件100的一部份，其中半導體基板101具有NMOS元件區域103、PMOS元件區域105與電阻元件區域107。半導體基板101可包括塊材矽(bulk silicon)、摻雜或未摻雜、或絕緣層上覆矽(SOI)基板的主動層。一般而言，絕緣層上覆矽(SOI)基板包括一層半導體材料，例如矽(silicon)、鍺(germanium)、矽化鍺(silicon germanium)、絕緣層上覆矽(SOI)、絕緣層上覆矽化鍺(silicon germanium on insulator,SGOI)或上述之組合。亦可使用其他基板，包括多層基板(multi-layered substrates)、梯度基板(gradient substrate)或晶向混合基板(hybrid orientation substrate)。
於半導體基板101的NMOS元件區域103中，形成P型井111。P型井111可用於對NMOS電晶體604(未顯示於第1圖中且將對應第6圖進行討論)提供p型導電性，其中所形成NMOS電晶體604與P型井111連接。在一實施例中，P型井111可藉由佈植p型摻雜物(亦即，硼(boron)、鎵(gallium)、銦(indium)或類似之材料)到半導體基板101的NMOS元件區域103中而形成，亦可使用其他適合的方法形成P型井111。
於半導體基板101的PMOS元件區域105中，形成N型井113。N型井113可用於對PMOS電晶體605(未顯示於第1圖中且將對應第6圖進行討論)提供n型導電性，其中所形成PMOS電晶體605用於與N型井113連接。在一實施例中，N型井113可藉由佈植n型摻雜物(亦即，磷(phosphorous)、砷(arsenic)、銻(antimony)或類似之材料)到半導體基板101的 PMOS元件區域105中而形成，亦可使用其他適合的方法形成N型井113。
第一隔離區域115可形成於半導體基板101中且介於NMOS元件區域103和PMOS元件區域105之間，以使NMOS元件區域103和PMOS元件區域105彼此隔離。在一實施例中，第一隔離區域115是淺溝隔離結構(shallow trench isolation,STI)，且可藉由如本領域人士所熟知之蝕刻半導體基板101以形成溝槽以及填充介電材料於溝槽中而形成。舉例而言，可填充於第一隔離區域115之介電材料，例如氧化物材料、高密度電漿(high-density plasma,HDP)氧化物或類似之材料，第一隔離區域115藉由本領域人士所熟知之方法形成。
為了提供一非導電表面，使電阻602(未顯示於第1圖中且將對應第6圖進行討論)可形成於此非導電表面之上，亦可於半導體基板101中形成第二隔離區域117，其中所形成之電阻602不須接觸半導體基板101。在一實施例中，從半導體基板101之頂表面深入約150 nm-250 nm，例如200 nm，以形成第二隔離區域117。此外，第二隔離區域117具有足夠寬的寬度，以提供空間給電阻602。因此，在一實施例中，第二隔離區域117之寬度至少與電阻602之尺寸具有部份關聯性，第二隔離區域117可具有寬度為約0.3-2 m，例如1 m。
在一實施例中，第二隔離區域117可使用與第一隔離區域115類似的製程(或甚至是相同製程且於相同時間)而形成。舉例而言，第二隔離區域117亦可以是淺溝隔離結構(STI)，其藉由初時形成溝槽接續用介電材料填充溝槽而形成。 另外，第二隔離區域117也可使用與第一隔離區域115不同的製程或是不同的材料而各自分別形成。任何合適的製程或製程之結合皆可用於形成第一隔離區域115與第二隔離區域117，而這些製程全部在本發明所保護之範圍內。
於半導體基板101之上，可形成第一虛設介面層119、虛設閘極電極121與間隙壁123。第一虛設介面層119可以是介電材料，例如氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)、氮化矽(silicon nitride)、氧化物、含氮之氧化物、上述之組合或類似之材料，且可藉由熱氧化(thermal oxidation)、氮化(nitridation)、化學氣相沉積法(CVD)或類似之方法形成。第一虛設介面層119可具有厚度為約1 nm-10 nm，例如約4 nm。
虛設閘極電極121可包括一材料，例如摻雜或未摻雜多晶矽(或非晶矽)、金屬(例如鉭(tantalum)、鈦(titanium)、鉬(molybdenum)、鎢(tungsten)、鉑(platinum)、鋁(aluminum)、鉿(hafnium)、釕(ruthenium))；金屬矽化物(例如矽化鈦(titanium silicide)、矽化鈷(cobalt silicide)、矽化鎳(nickel silicide)、矽化鉭(tantalum silicide)；金屬氮化物(例如氮化鈦(titanium nitride)、氮化鉭(tantalum nitride))、其他導電材料、上述之組合或類似之材料。在一實施例中，虛設閘極電極121為多晶矽，虛設閘極電極121可藉由低壓化學氣相沉積法(low-pressure chemical vapor deposition,LPCVD)沉積摻雜或未摻雜多晶矽而形成，其具有厚度為約400-2,400埃(Å)，例如約1,400埃(Å)。
當形成第一虛設介面層119與虛設閘極電極121時，可圖案化第一虛設介面層119與虛設閘極電極121。在一實施例中，第一虛設介面層119與虛設閘極電極121可藉由例如微影製程(photolithographic masking)與蝕刻製程而進行圖案化，藉由微影光罩(photolithographic mask)(並未顯示於第1圖中)形成於虛設閘極電極121之上且接著曝光於一圖案化光(patterned light)。於曝光之後，微影光罩的所需部份轉移到下方已曝光的虛設閘極電極121，接著，用蝕刻方式移除虛設閘極電極121的已曝光部份，因此，完成虛設閘極電極121與第一虛設介面層119之圖案化。
藉由坦覆式地(blanket)沉積一或多層間隙壁層(並未顯示)於虛設閘極電極121與半導體基板101之上，以形成間隙壁123。間隙壁層可包括氮化矽(SiN)、氮氧化物(oxynitride)、碳化矽(SiC)、氮氧化矽(SiON)、氧化物、類似之材料，且間隙壁層可藉由一般使用之方法形成，例如化學氣相沉積法(CVD)、電漿增強化學氣相沉積法(plasma enhanced CVD)、濺鍍(sputter)與其他本領域人士所熟知之方法。可藉由例如等向性蝕刻(isotroptically)或非等向性(anisotropically)蝕刻圖案化間隙壁層，因而從結構的水平表面移除間隙壁層，而形成如第1圖所示之間隙壁123。
然而，熟知本領域之人士應能理解的是，上述製程與所形成如第1圖所示的間隙壁123僅是舉例說明，並非用以限定本發明。再者，為了形成間隙壁123，任何合適的數量、間隙壁組合與形狀皆可使用，且亦可另外使用任何合適的間隙 壁組合。
第一源極/汲極125可形成於半導體基板101之NMOS元件區域103之中，且位在NMOS元件區域103之上的第一虛設介面層119之相對側。於一實施例中，形成第一源極/汲極125，以定義位在NMOS元件區域103中的第一虛設介面層119底下的通道區域。藉由例如光罩保護PMOS元件區域105與電阻元件區域107，以及接著進行一種或多種摻雜物(例如n型摻雜物)之佈植，佈植到半導體基板101之中，而形成第一源極/汲極125。由於形成第一源極/汲極125，使元件成為NMOS元件。因為虛設閘極電極121與間隙壁123作為罩幕(mask)，因此，第一源極/汲極125對準於在NMOS元件區域103中的虛設閘極電極121以及相對應之間隙壁123。
須注意的是，雖然使用上述特定的製程形成第一源極/汲極125，然而本領域人士應可理解，亦可使用其他製程、步驟與類似之方法。舉例而言，本領域人士應可理解，為了特定的目的，可使用不同組合間隙壁與襯層(liners)，以進行複數種佈植，以形成具有特定形狀或特徵的第一源極/汲極125。這些製程的任意一種可用於形成第一源極/汲極125，且上述方法並非將本發明限定於上述提及之步驟。
第二源極/汲極127可形成於PMOS元件區域105中，且其位在半導體基板101之PMOS元件區域105之中的第一虛設介面層119與虛設閘極電極121的相對側。第二源極/汲極127可以是，例如複合區域，其中第二源極/汲極127包括佈植區域129與提升式區域(raised region)131，其中佈植區 域129形成於半導體基板101中，而提升式區域131相鄰於佈植區域129。所形成之佈植區域129用以定義位在PMOS元件區域105中的第一虛設介面層119底下的通道區域。藉由例如光罩保護NMOS元件區域103與電阻元件區域107，以形成佈植區域129，且接著於形成間隙壁123之前，進行一種或多種摻雜物(例如p型摻雜物)之佈植，佈植到半導體基板101之中。由於形成佈植區域129，使元件成為PMOS元件。因為虛設閘極電極121作為罩幕，因此佈植區域129大致上對準在PMOS元件區域105中的虛設閘極電極121。
當佈植區域129與間隙壁123形成之後，可形成提升式區域131，以對PMOS元件提供一提升式源極/汲極區域(raised source/drain region)。藉由初始形成凹口(recesses)(未顯示於圖中)於半導體基板101之中，且磊晶成長材料於凹口中，以形成提升式區域131。在一實施例中，可藉由非等向性蝕刻形成凹口。另外，也可利用與等向性排列相關之蝕刻製程(isotropic orientation dependent etching process)形成凹口，其中氫氧化四甲基铵(tetramethylammonium hydroxide,TMAH)或類似之材料可使用作為蝕刻劑(etchant)。
當凹口形成之後，藉由將材料磊晶成長於凹口中，以形成提升式區域131。於磊晶成長過程中，可添加蝕刻氣體，例如氯化氫(HCl)氣體，到製程氣體中，以使提升式區域131選擇性地成長於凹口中，而不會形成於閘極結構或電阻結構之上。於另一實施例中，NMOS元件區域103與電阻元件區域107可被一犧牲層(圖中並未顯示)所覆蓋，以避免磊晶成 長於其上。可藉由如上所述之佈植方法對提升式區域131進行摻雜，或當材料成長時進行原處摻雜(in-situ doping)。
提升式區域131的形成方法包括原子層沉積法(atomic layer deposition(ALD)、化學氣相沉積法(CVD)，例如低壓化學氣相沉積法(reduced pressure CVD,(RPCVD))、有機金屬化學氣相沉積法(metalorganic chemical vapor deposition(MOCVD))，或類似之方法。依據提升式區域131所需的成分，磊晶製程中所使用之前驅物(precursor)可包括含矽的氣體與含鍺的氣體，例如氫化矽(SiH4)、氫化鍺(GeH4)及/或類似之氣體，且藉由改變鍺含矽氣體與含鍺氣體的分壓比(partial pressure)，以調整鍺對矽的原子數比例。
在一實施例中，形成提升式區域131，以對PMOS元件區域105中的第一虛設介面層119底下的通道區域提供應變力(strain)。在一實施例中，半導體基板101包括矽，接著可藉由選擇性磊晶成長製程(selective epitaxial growth(SEG)process)一材料而形成提升式區域131，此材料與矽具有不同的晶格常數(lattice constant)，此材料例如矽化鍺(silicon germanium)、碳化矽(silicon carbon)或類似之材料。介於提升式區域131中的應力(stressor)提供材料與在PMOS元件區域105中的第一虛設介面層119底下的通道區域之間的晶格不匹配(lattice mismatch)，將會產生應力(stress)到通道區域中，如此會增加載子遷移率(carrier mobility)與提升元件的整體效能。
可形成第一層間介電層(interlayer dielectric(ILD) layer)133於半導體基板101、虛設閘極電極121與間隙壁123之上。在一實施例中，形成第一層間介電層(ILD layer)133的方法可包括原子層沉積法(ALD)、物理氣相沉積法(PVD)、化學氣相沉積法(CVD)或其他用於形成層間介電層之可接受的方法。第一層間介電層(ILD layer)133可包括摻雜或未摻雜之氧化矽，亦可使用其他材料，例如摻雜氮化矽之矽酸鹽玻璃(silicon nitride doped silicate glass)、高介電常數材料(high-k materials)、上述之組合或類似之材料。在形成一層間介電層(ILD layer)133之後，使用合適的技術，例如化學機械研磨製程(chemical mechanical polish(CMP),process)，平坦化第一層間介電層(ILD layer)133、虛設閘極電極121與間隙壁123。
第2A圖顯示移除虛設閘極電極121與第一虛設介面層119，以及形成第一介電層201與第一金屬層203於第一層間介電層(ILD layer)133與間隙壁123之上。針對形成虛設閘極電極121與第一虛設介面層119所選擇之材料，選擇適用於此材料之移除製程，藉由採用此製程，可移除虛設閘極電極121與第一虛設介面層119。如此一來，精準移除的方法至少會與所選擇的材料具有部份的關聯性，在一實施例中，虛設閘極電極121為多晶矽且第一虛設介面層119為氧化矽，可利用一製程移除虛設閘極電極121，此製程例如電漿蝕刻搭配蝕刻劑(etchant)，例如溴化氫/氯氣,氟氣(HBr/Cl2,F2)，或是濕式蝕刻搭配氨水(NH4OH)、或上述之組合，或類似之製程。
當移除虛設閘極電極121與第一虛設介面層119之後，可形成第一介電層201。在一實施例中，第一介電層201 可以是高介電常數材料層(high-k dielectric layer)且可包括氧化鉿(hafnium oxide(HfO2))或氧化矽酸鹽(silicate oxide)，例如矽氧化鉿(HfSiOx)。在另一實施例中，第一介電層201包括其他含有鉿之材料，例如氧化鋯鉿(HfZrOx)、氧化鋁鉿(HfAlOx)、氧化鑭鉿(HfLaOx)、氧化鉿(HfO2)、氧化鈦鉿(HfTiOx)、氧化鉭鉿(HfTaOx)、氧化鈦鉭鉿(HfTiTaOx)與上述之組合。在又一實施例中，第一介電層201可包括金屬氧化物，例如氧化鑭(LaO3)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鉭(Ta2O5)、氧化鈦(TiO2)與上述之組合。第一介電層201可具有厚度為約8埃(Å)-40埃(Å)，例如19埃(Å)，且可使用沉積製程而形成，例如原子層沉積法(atomic layer deposition(ALD))。然而，亦可使用其他一般常用之方法，例如電漿增強化學氣相沉積法(plasma enhanced chemical vapor deposition(PECVD))、低壓化學氣相沉積法(low-pressure chemical vapor deposition(LPCVD))、有機金屬化學氣相沉積法(metal-organic chemical vapor deposition(MOCVD))、電漿增強原子層沉積法(plasma enhanced atomic layer deposition(PEALD))，與類似之方法。
第2B圖為第2A圖中虛線圓圈207之近距離的放大圖，用以顯示第一金屬層203形成於第一介電層201之上。在一實施例中，第一金屬層203可由多個次層所組成，例如第一次層209與第二次層211。第一次層209可由阻障材料所形成，例如氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)或氮化鈦與氮化鉭之組合(例如一層氮化鈦位於一層氮化鉭之 下)，且可藉由使用化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、上述之組合或類似之方法而形成。在一實施例中，第一次層209由一層氮化鈦與一層氮化鉭所形成，其中氮化鈦層具有第一厚度為約5(Å)-100埃(Å)，例如約25埃(Å)，氮化鉭層具有厚度為約5(Å)-100埃(Å)，例如約15埃(Å)。
第二次層211可用於調整第一次層209之功函數(work function)，且第二次層211可視需要地為一種材料，此材料可作為在PMOS元件區域105中元件的閘極電極。因此，第二次層211之正確材料的選擇至少與第一次層209之材料選擇具有部份關聯性，於一實施例中，第一次層209包括一層氮化鈦與一層氮化鉭，為了調整第一次層209之功函數，第二次層211可由氮化鈦所形成。第二次層211可藉由沉積製程而形成，例如原子層沉積法(ALD)、物理氣相沉積法(PVD)或化學氣相沉積法(CVD)，且其厚度為約10(Å)-200埃(Å)，例如約50埃(Å)。
請再次參見第2A圖，當第一金屬層203形成於第一介電層201之上，隨後可形成第二介電層205，以填充移除虛設閘極電極121之後所留下的開口中。第二介電層205可以是，例如旋轉塗佈玻璃(spin-on glass(SOG))，且可以是矽酸鹽(silicate)、矽氧烷(siloxane)、聚矽氧烷(polysiloxane)、有機矽氧烷(organic siloxane)、上述之組合或類似之材料。在一實施例中，當半導體基板101以預先設定的旋轉速度(pre-determined spin rate)進行旋轉塗佈時，可藉由導入一包括 旋轉塗佈玻璃(SOG)溶質(例如矽酸鹽)之溶劑，以形成第二介電層205。來自於旋轉的向心力(centripetal forces)均勻地塗佈溶劑與溶質溶液到半導體基板101之上且進入移除虛設閘極電極121之後所留下的開口殘留部份中。在溶劑被平坦化之後，使用一製程例如熱烘烤製程(thermal baking)，以固化溶劑，其中溶劑被加熱到約150℃-450℃的溫度。
若有需要，可重複旋轉塗佈與烘烤的製程，以獲得所需的第二介電層205之厚度。在一實施例中，可重複上述製程，直到第二介電層205之厚度高於第一金屬層203之最高點為約500(Å)-5000埃(Å)，例如約1000埃(Å)。亦可使用其他厚度。
此外，雖然上述的第二介電層205為旋轉塗佈玻璃(SOG)層，然而，此敘述並非將第二介電層205限定為旋轉塗佈玻璃(SOG)層。亦可利用其他合適的介電材料，例如由化學氣相沉積法(CVD)形成之氧化矽、由化學氣相沉積法(CVD)、電漿增強化學氣相沉積法(plasma enhanced CVD)、或上述之組合或類似之方法所形成之氮化矽。上述這些與其他適用於保護PMOS元件區域105與電阻元件區域107中的第一金屬層203之材料皆在本發明所保護的範圍內。
第3圖顯示形成與圖案化第一光阻301。第一光阻301可包括習知的光阻材料，例如深紫外光光阻(deep ultra-violet(DUV)photoresist)，且其可藉由旋轉塗佈製程(spin-on process)沉積於第二介電層205之上。亦可使用其他適合的材料或方法形成或取代第一光阻301。
當第一光阻301被放置於第二介電層205之上時，可圖案化第一光阻301。在一實施例中，可形成第一光阻301，以保護PMOS元件區域105與電阻元件區域107免受後續蝕刻製程(下文將會敘述)之影響。為了使第一光阻301曝光於能量源的區域部份引發反應，可透過一圖案化光罩(patterned reticle)將第一光阻301暴露於能量源(例如光)中，以達到第一光阻301之圖案化。一旦發生反應時，可利用正型或負型顯影劑(developer)，以顯影第一光阻301，且可移除第一光阻301需移除的部份，而留下其餘部份作為罩幕(mask)。
當所形成之第一光阻301作為PMOS元件區域105與電阻元件區域107之罩幕時，可從NMOS元件區域103中移除第一金屬層203，以及從第一層間介電層(ILD layer)133之上移除第一介電層201，而保留移除NMOS元件區域103中的虛設閘極電極121之後所留下的開口。在一實施例中，可使用一種或多種蝕刻製程，例如非等向性蝕刻，使用第一光阻301作為罩幕，以移除第一金屬層203與第一介電層201。舉例而言，在一實施例中，使用蝕刻劑，例如鹽酸(HCl)，移除第一金屬層。亦可利用其他合適的移除製程或移除製程之組合。
第4圖顯示移除第一光阻301，形成第二光阻401，以及對第二介電層205進行第二圖案化。可使用製程，例如灰化(ashing)，移除第一光阻301，可藉由提升第一光阻301之溫度，直到第一光阻301經歷熱分解(thermal decomposition)以及被移除。亦可使用其他合適的製程，以移除第一光阻301。
當第一光阻301被移除之後，可形成第二光阻401於第二介電層205之上。第二光阻401類似於第一光阻301，且可使用類似於第3圖所述的方式形成。舉例而言，第二光阻401可以是深紫外光光阻(deep ultra-violet(DUV)photoresist)，且藉由旋轉塗佈製程(spin-on process)而形成，亦可使用其他合適的材料或方法。
在形成第二光阻401之後，為了保護在半導體基板101中的電阻元件區域107中的第二介電層205，可對第二光阻401進行圖案化。在一實施例中，被圖案化之第二光阻401具有第一寬度W1為約0.3 m-2 m，例如約1 m。如此一來，於蝕刻過程中，第一寬度W1會轉移到下方的第二介電層205。
可使用類似於第一光阻301之圖案化方法(敘述於第3圖中)對第二光阻401進行圖案化。舉例而言，第二光阻401透過一圖案化光罩(patterned reticle)，曝光於一能量源(例如光)下，且使用正型或負型顯影劑對第二光阻401進行顯影。可移除第二光阻401中不需要的部份，以形成罩幕(mask)於第二介電層205需要保留的部份之上。
當位於半導體基板101之電阻元件區域107之上的第二介電層205被第二光阻401所保護時，可移除PMOS元件區域105中在第一層間介電層133之上的第一金屬層203與第一介電層201，而留下第一金屬層203與第一介電層201於開口中，其中開口為移除PMOS元件區域105中的虛設閘極電極121之後所留下的開口。可使用一個或多個移除製程進行移 除。舉例而言，於一實施例中，可使用蝕刻劑，例如鹽酸(HCl)，移除第一金屬層203。亦可利用其他合適的製程或製程之結合，以從PMOS元件區域105中的第一層間介電層133之上移除第一金屬層203與第一介電層201。
第5圖顯示移除第二光阻401，以及視需要地對第二介電層205進行回蝕刻(etch back)。在一實施例中，可使用製程，例如灰化，移除第二光阻401，可藉由提升第二光阻401之溫度，直到第二光阻401經歷熱分解(thermal decomposition)以及被移除。亦可使用其他合適的製程，以移除第二光阻401。
當第二光阻401從第二介電層205移除之後，為了降低在電阻元件區域107中的第二介電層205之厚度，且為了使後續平坦化製程(將對應第6圖進行討論)更為容易，可對第二介電層205進行回蝕刻。在一實施例中，對第二介電層205進行回蝕刻，直到其具有一厚度高於第一金屬層703之頂部為約100(Å)-500埃(Å)，例如300埃(Å)，所使用之蝕刻劑，例如四氟甲烷(CF4)與三氟甲烷(CHF3)。此外，亦可使用其他蝕刻劑或蝕刻方法對第二介電層205進行回蝕刻。
第6A圖顯示形成第二金屬層601與閘極填充材料603於開口中，此開口為移除NMOS元件區域103與PMOS元件區域105中的虛設閘極電極之後所留下的開口。然而，在移除電阻元件區域107中的虛設閘極電極121之後所留下的開口被第二介電層205所阻擋，所以不會有任何的第二金屬層601與閘極填充材料603沉積於此開口中。在一實施例中，第二金屬層601可以是適用於NMOS元件的金屬，例如鋁(Al)、鈦 (Ti)、鋁鈦合金(TiAl)或鉭(Ta)。第二金屬層601可使用形成製程，例如化學氣相沉積法(CVD)、物理氣相沉積法(PVD)或原子層沉積法(ALD)而形成，且其厚度為約10(Å)-100埃(Å)，例如50埃(Å)。
閘極填充材料603可以是用於填充開口的材料，開口為移除NMOS元件區域103與PMOS元件區域105中的虛設閘極電極121之後所留下的開口。閘極填充材料603可以是鋁，亦可以使用其他合適的材料，例如鋁矽銅合金(AlSiCu)或鋁銅合金(AlCu)。可坦覆式地填充或過度填充(overfill)閘極填充材料603於開口中，其中開口為移除NMOS元件區域103與PMOS元件區域105中的虛設閘極電極121之後所留下的開口，且閘極填充材料603亦可沉積於電阻元件區域107中的第二介電層205之上。
第6B圖顯示平坦化製程(planarization process)，例如化學機械研磨製程(CMP process)，此製程可用於移除位於第一層間介電層133之上的第二介電層205、第二金屬層601與閘極填充材料603。此平坦化製程幫助形成NMOS電晶體604於在NMOS元件區域103中、PMOS電晶體605於PMOS元件區域105中與電阻602於電阻元件區域107中。此外，平坦化製程可移除第二介電層205與第二金屬層601，以致於移除電阻區域107中的虛設閘極電極121之後所留下的開口中，第二介電層205在開口之側壁與底部形成襯層，因而形成”U”型形狀。此外，第二金屬層601沿著第二介電層205的形狀形成襯層，因此第二金屬層601也呈現”U”型形狀。
當NMOS電晶體604、PMOS電晶體605與電阻602形成之後，這些元件彼此互相連接或連接到在半導體基板101之上的其他主動或被動元件。舉例而言，一系列交替的導電層與絕緣層可形成於NMOS電晶體604、PMOS電晶體605與電阻602之上，其包括接觸插塞(contacts)，用以電性連接到NMOS電晶體604、PMOS電晶體605與電阻602。當需要連接到內部或外部元件時，這些導電材料與絕緣材料的內連線層(interconnecting layers)提供所需的電路給NMOS電晶體604、PMOS電晶體605與電阻602。
藉由形成電阻602於如上所述之U型結構中，電阻602可符合半導體領域中的元件逐漸縮小的需求，例如20 nm的製程節點(node)，亦可符合所需的片電阻值(sheet resistance)的需求(例如介於400-1000 ohm/sq)。此外，藉由雙金屬閘極製程同時形成電阻，電阻602的形成容易整合於目前的製程，只需要一額外的光阻遮蔽製程(photoresist masking process)，例如第二光阻401。此種簡易的整合使得電阻602容易合併於目前的製程，與其他種類的電阻製程相比，本發明可達到較低的成本與較高效率。
第7圖顯示另一實施例，其中電阻602可伴隨其他類型的電阻形成於第二基板701之第三隔離區域703之上，其他類型的電阻例如第一類型電阻1203(例如，金屬電阻，未顯示於第7圖但顯示於後續的第12圖中)與第二類型電阻801(例如，多晶矽電阻，未顯示於第7圖但顯示於後續的第8圖中)。在此實施例中，電阻602可具有電阻值為約400-900 ohm/sq，第一類型電阻1203可具有電阻值少於約100 ohm/sq，以及第二類型電阻801可具有電阻值為約700-1000 ohm/sq。
在此實施例中，第二基板701與第三隔離區域703可具有與半導體基板101與第二隔離區域117(描述於第1圖中)類似的材料，並且由類似的製程形成。舉例而言，第二基板701可以是矽基板，而第三隔離區域703可以是位在矽基板中的淺溝隔離結構(shallow trench isolation,STI)。此外，第二基板701與第三隔離區域703亦可與半導體基板101與第二隔離區域117之材料不同，並且可藉由不同的方法形成。
位於第二基板701中的第三隔離區域703可具有第二電阻區域705、第一類型電阻區域707以及第二類型電阻區域709。須注意的是，雖然第二電阻區域705、第一類型電阻區域707、第二類型電阻區域709如圖所示形成於第三隔離區域703之上，然而並非將本發明限定於此。另外，第二電阻區域705、第一類型電阻區域707、第二類型電阻區域709可形成於彼此隔離的多重隔離區域(multiple isolation regions)之上，或形成於上述之組合中。可使用任何隔離區域與電阻區域之合適組合，且所有的組合皆在本發明所保護之範圍內。
可形成第二虛設介面層(second dummy interface layer)711於第三隔離區域703之上。第二虛設介面層(second dummy interface layer)711類似於第一虛設介面層119(敘述於第1圖中)，其可由類似的材料形成，並且藉由類似的製程形成。舉例而言，第二虛設介面層711可以是熱氧化或化學氣相沉積氧化物或氮化物。形成之第二虛設介面層711可具有厚度 為約10埃(Å)-100埃(Å)，例如50埃(Å)。
於第二虛設介面層711形成之後，形成虛設層(dummy layer)713於第二虛設介面層711之上。在一實施例中，第二層713之材料類似於虛設電極121(如上述第1圖所描述)，例如多晶矽材料。虛設層713可藉由化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)或類似之方法形成，其厚度為約300埃(Å)-1000埃(Å)，例如800埃(Å)。在一實施例中，多晶矽材料可以是未摻雜的，另外，亦可於形成製程過程中，對多晶矽材料進行原處(in-situ)摻雜。
第三光阻715形成於虛設層713之上。在後續佈植製程中，當第二類型電阻區域709中的虛設層713曝光時，第三光阻715可作為佈植罩幕(implantation mask)，用以保護第一類型電阻區域707與第二電阻區域705免受後續佈植製程影響。第三光阻715之材料可類似於第一光阻301，且其可使用類似於第3圖所討論的方法形成。舉例而言，第三光阻715可以是深紫外光光阻(deep ultra-violet(DUV)photoresist)，且其可藉由旋轉塗佈製程(spin-on process)形成並且使用其他材料、或使用其他形成方法。第三光阻715形成之後，當第二類型電阻區域709中的虛設層713曝光時，可圖案化第三光阻715，以保護位在第一類型電阻區域707與第二電阻區域705的虛設層713。
當第三光阻715圖案化之後，使第二類型電阻區域709中的虛設層713曝光時，可進行第一佈植(如第7圖中的箭頭717所示)，以摻雜在第二類型電阻區域709中的虛設 層713曝露出的部份。第一佈植717可佈植n型或p型摻雜物到虛設層713中，且可依據第二類型電阻801所需的摻雜物及摻雜濃度進行佈植。如此一來，佈植的濃度至少與所需電阻值具有部份的關聯性，第一佈植717可佈植之濃度為約1E15-5E15(1/cm2)，例如3E15(1/cm2)。
第8圖顯示，一旦在第二類型電阻區域709中的虛設層713摻雜完成後，可使用合適的製程例如灰化或硫酸(H2SO4)移除第三光阻715，且圖案化後的虛設層713變成第二類型電阻801，在第一類型電阻區域707中變成第一虛設區域803，在第二電阻區域705中變成第二虛設區域805。可使用合適的微影與蝕刻製程，以圖案化虛設層713，藉由塗佈與圖案化光罩(並未分別顯示於第8圖中)，以保護想要保留的區域，且使用蝕刻劑移除虛設層713的曝露區域。在一實施例中，第二類型電阻801、第一虛設區域803與第二虛設區域805可各自具有寬度為約0.02 m-5 m，例如0.36 m。
第9圖顯示，當虛設層713被圖案化成第二類型電阻801、第一虛設區域803與第二虛設區域805時，為了隔離第二類型電阻801、第一虛設區域803與第二虛設區域805，第三層間介電層901可形成於第二類型電阻801、第一虛設區域803與第二虛設區域805之上。第三層間介電層901可具有與第一層間介電層133(描述於第1圖中)類似的材料形成，並且由類似的製程形成，亦可使用其他材料或其他製程。當形成第三層間介電層901之後，可利用一製程，例如化學機械研磨製程(CMP)平坦化第三層間介電層901、第二類型電阻801、第 一虛設區域803與第二虛設區域805。
第三層間介電層901形成之後，在後續移除第一虛設區域803與第二虛設區域805的過程中，形成第四光阻903，以保護第二類型電阻801。第四光阻903之材料可類似於第一光阻301，且其可用類似於第3圖的方法形成。舉例而言，第四光阻903可以是深紫外光光阻(deep ultra-violet(DUV)photoresist)，且其可藉由旋轉塗佈製程(spin-on process)形成，亦可使用其他材料或使用其他形成方法。塗佈第四光阻903之後，當第一虛設區域803與第二虛設區域805曝光時，為了保護第二類型電阻801，可圖案化第四光阻903。
當第二類型電阻801受到第四光阻903的保護時，可從第三層間介電層901安全地移除第一虛設區域803與第二虛設區域805，而不傷害第二類型電阻801。利用濕式或乾式蝕刻製程，使用蝕刻劑例如溴化氫/氯氣(HBr/Cl2)，以進行移除製程。移除第一虛設區域803與第二虛設區域805之後，各自分別留下第一開口905與第二開口907。
第10圖顯示，於第一虛設區域803與第二虛設區域805移除之後，利用一製程，例如灰化，移除第四光阻903，且形成第三介電層1001與第三金屬層1003於第一開口905與第二開口907中作為襯層。在一實施例中，第三介電層1001之形成係採取第三介電層1001後製程(“last” type of process)(其中第三介電層1001在第三層間介電層901形成之後才形成)，而非第三介電層1001前製程(“first” type of process)，其中第三介電層1001直接形成於第三隔離區域703 之上且接著被圖案化，因此第三介電層1001前製程會使第三介電層1001僅位於第二開口907之底部而不會於側壁形成襯層。第三介電層1001與第三金屬層1003可分別具有與第一介電層201與第一金屬層203(描述於第2圖中)類似的材料且由類似的製程形成。舉例而言，第三介電層1001可以是高介電常數材料，例如氧化鉿(hafnium oxide)，且第三金屬層1003可以是氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)與氮化鈦(titanium nitride)之複合層(composite layer)。
當第三金屬層1003形成之後，可形成第四介電層1005以填充與過度填充第一開口905與第二開口907。第四介電層1005可具有與第二介電層205(描述於第2圖中)類似的材料且由類似的製程形成。舉例而言，第四介電層1005可以是旋轉塗佈玻璃(spin-on glass(SOG))，藉由旋轉塗佈製程(spin-on process)形成。當第四介電層1005形成於第一開口905與第二開口907之中時，亦可使用其他合適的材料與製程，例如化學氣相沉積氧化物。
當第四介電層1005形成之後，可形成第五光阻1009，以保護在第二電阻區域中的第四介電層1005，以及暴露在第一類型電阻區域707中的第四介電層1005。第五光阻1009類似於第一光阻301，且可使用上述第3圖中所討論的方法形成。舉例而言，第五光阻1009可以是深紫外光光阻(deep ultra-violet(DUV)photoresist)，且藉由旋轉塗佈製程(spin-on process)而形成，亦可使用其他合適的材料或方法形成。塗佈第五光阻1009之後，當第一類型電阻區域707中的第四介電 層1005曝光時，為了保護第二電阻區域705中的第四介電層1005，使用曝光與顯影製程以圖案化第五光阻1009。
第11圖顯示從第一類型電阻區域707移除第四介電層1005。可使用合適的移除製程，例如濕式或乾式蝕刻，移除第四介電層1005。在一實施例中，利用蝕刻劑，例如四氟甲烷(CF4)與三氟甲烷(CHF3)，從從第一類型電阻區域707移除第四介電層1005。
當第四介電層1005從第一類型電阻區域707被移除時，第四金屬層1101可形成在移除第一類型電阻區域707中的第四介電層1005之後所留下的開口中。第四金屬層1101可以是金屬，例如鋁，且其可藉由沉積製程而形成，例如可藉由化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)或類似之方法形成。可沉積第四金屬層1101以填充與過度填充在移除第一類型電阻區域707中的第四介電層1005之後所留下的開口中。然而，因為第四介電層1005仍然留在第二電阻區域705中，所以第四金屬層1101會形成於第二電阻區域705中的剩餘第四介電層1005之上，而非開口之中。
第12圖顯示一平坦化製程，此平坦化製程用於幫助形成電阻602與第一類型電阻1203。在一實施例中，可使用平坦化製程，以移除任何在第三層間介電層901之上的過量材料，例如留在第三層間介電層901之上的第三介電層1001或第三金屬層1003的任何部份。移除製程亦可電性分離與隔離電阻602與第一類型電阻1203。平坦化製程可以是化學機械研 磨製程(CMP process)，亦可使用其他合適的製程。
當第一類型電阻1203、第二類型電阻801與電阻602形成之後，其彼此互相連接或連接到在半導體基板101之上的其他主動或被動元件。舉例而言，一系列交替的導電層與絕緣層可形成於第一類型電阻1203、第二類型電阻801與電阻602之上，其中包括接觸插塞(contacts)，用以電性連接到第一類型電阻1203、第二類型電阻801與電阻602。當需要連接到內部或外部元件時，這些導電材料與絕緣材料的內連線層(interconnecting layers)提供所需的電路給第一類型電阻1203、第二類型電阻801與電阻602。
藉由上述第7-12圖所述的製程步驟，可將電阻602合併到具有其他類型電阻(例如第一類型電阻1203與第二類型電阻801)之半導體元件中。此外，電阻602易於與製程整合，其中電阻602僅需利用如同第五光阻1009形式之單一額外的光罩。此種簡易的製程整合，可使製程更有效率並可以較快的速率與較低的成本製造較高品質的電阻。
依據本發明之一實施例，一種半導體元件包括：一第一介電層於一半導體基板之上；一開口於該第一介電層之中；一第二介電層襯於該開口之中；一阻障金屬層位於該開口中之該第二介電層之上；一閘極金屬層位於該開口中之該阻障金屬層之上；一第三介電層於該閘極金屬層之上，其中該阻障金屬層與該閘極金屬層形成一第一電阻(resistor)。
依據本發明另一實施例，一種半導體元件包括：一第一電阻於一基板之上，其中該第一電阻包括：一U型第一 金屬層，其中該U型第一金屬層包括一第一金屬；一U型第二金屬層相鄰於該U型第一金屬層，其中該U型第二金屬層包括一第二金屬；一介電材料位於該U型第二金屬層之中；以及一U型介電層，相鄰於該第一金屬層。
依據本發明另一實施例，一種半導體元件包括一第一電阻於一半導體基板之上，其中該第一電阻包括一第一頂部層；以及一第二電阻於該半導體基板之上，其中該第二電阻包括一第二頂部層，其中該第二頂部層包括一不同於該第一頂部層之材料。
100‧‧‧半導體元件
101‧‧‧半導體基板
103‧‧‧NMOS元件區域
105‧‧‧PMOS元件區域
107‧‧‧電阻元件區域
111‧‧‧P型井
113‧‧‧N型井
115‧‧‧第一隔離區域
117‧‧‧第二隔離區域
119‧‧‧第一虛設介面層
123‧‧‧間隙壁
125‧‧‧第一源極/汲極
127‧‧‧第二源極/汲極
129‧‧‧佈植區域
131‧‧‧提升式區域
133‧‧‧第一層間介電層
601‧‧‧第二金屬層
602‧‧‧電阻
603‧‧‧閘極填充材料
604‧‧‧NMOS電晶體
605‧‧‧PMOS電晶體

Claims (9)

  1. 一種半導體元件，包括：一第一介電層，於一半導體基板之上；一開口，於該第一介電層之中；一第二介電層，襯於該開口之中；一阻障金屬層，位於該開口中之該第二介電層之上；一閘極金屬層，位於該開口中之該阻障金屬層之上；一第三介電層，於該閘極金屬層之上，其中該阻障金屬層與該閘極金屬層形成一第一電阻(resistor)；一PMOS元件於該半導體基板之上，其中該PMOS元件包括一閘極電極，該閘極電極包括一第一材料，該阻障金屬層包括該第一材料；以及一NMOS元件於該半導體基板之上，其中該NMOS元件不含有該第一材料，其中該PMOS元件、該NMOS元件與該第三介電層各自具有一頂部表面，該些頂部表面彼此是平坦的。
  2. 如申請專利範圍第1項所述之半導體元件，其中該阻障金屬層尚包括一氮化鈦(TiN)層與一氮化鉭層(TaN)。
  3. 如申請專利範圍第1項所述之半導體元件，尚包括：一第二電阻於該半導體基板之上，該第二電阻包括一不同於該第一電阻之材料；以及一第三電阻於該半導體基板之上，該第三電阻具有與該第一電阻不同的形狀。
  4. 一種半導體元件，包括： 一第一電阻於一基板之上，其中該第一電阻包括：一U型第一金屬層，其中該U型第一金屬層包括一第一金屬；一U型第二金屬層，其相鄰於該U型第一金屬層，其中該U型第二金屬層包括一第二金屬；一介電材料，位於該U型第二金屬層之中；以及一U型介電層，相鄰於該第一金屬層。
  5. 如申請專利範圍第4項所述之半導體元件，尚包括一第二電阻於該基板之上，其中該第二電阻包括一U型介電材料與一第三金屬層填充該U型介電材料，該第三金屬層包括一第三金屬。
  6. 如申請專利範圍第4項所述之半導體元件，尚包括一第一主動元件於該基板之上，該第一主動元件包括一第一閘極電極，該第一閘極電極包括該第一金屬與該第二金屬。
  7. 一種半導體元件，包括：一第一電阻於一半導體基板之上，其中該第一電阻包括一第一頂部層；以及一第二電阻於該半導體基板之上，其中該第二電阻包括一第二頂部層，其中該第二頂部層包括一不同於該第一頂部層之材料。
  8. 如申請專利範圍第7項所述之半導體元件，尚包括一第三電阻於該半導體基板之上，該第三電阻具有一第三頂部層，該第三頂部層包括一不同於該第一頂部層與該第二頂部層之材料。
  9. 如申請專利範圍第7項所述之半導體元件，其中該第二頂部層具有一U型之形狀。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102070094B1 (ko) * 2012-12-13 2020-01-29 삼성전자주식회사 저항 전극을 갖는 반도체 소자
US9093375B2 (en) 2013-03-12 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure and method
US9281372B2 (en) * 2014-07-17 2016-03-08 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
TW201611282A (zh) * 2014-09-05 2016-03-16 聯華電子股份有限公司 半導體結構及其製程
KR102235612B1 (ko) * 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
US9520477B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company Semiconductor device and fabricating method thereof
US9570571B1 (en) * 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors
US9972721B1 (en) * 2016-10-28 2018-05-15 Globalfoundries Inc. Thick FDSOI source-drain improvement
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
CN110265546B (zh) * 2018-03-12 2022-10-14 联华电子股份有限公司 半导体结构及其形成方法
US10797046B1 (en) * 2019-03-29 2020-10-06 GlobalFoundries, Inc. Resistor structure for integrated circuit, and related methods
TWI809384B (zh) * 2020-04-28 2023-07-21 台灣積體電路製造股份有限公司 積體電路結構及其形成方法
CN118919537B (zh) * 2024-10-11 2025-01-24 合肥晶合集成电路股份有限公司 半导体结构及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01152756A (ja) * 1987-12-10 1989-06-15 Nec Corp 半導体集積回路装置
US6759267B2 (en) * 2002-07-19 2004-07-06 Macronix International Co., Ltd. Method for forming a phase change memory
EP1984939B1 (en) * 2006-02-10 2010-09-01 Nxp B.V. Semiconductor device and method of manufacturing thereof
TWI427703B (zh) 2008-12-16 2014-02-21 United Microelectronics Corp 電導體元件結構及其製造方法
US20100148262A1 (en) * 2008-12-17 2010-06-17 Knut Stahrenberg Resistors and Methods of Manufacture Thereof
US7994576B2 (en) * 2009-06-22 2011-08-09 United Microelectronics Corp. Metal gate transistor and resistor and method for fabricating the same
US8193900B2 (en) * 2009-06-24 2012-06-05 United Microelectronics Corp. Method for fabricating metal gate and polysilicon resistor and related polysilicon resistor structure
US9000525B2 (en) * 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
US8637390B2 (en) 2010-06-04 2014-01-28 Applied Materials, Inc. Metal gate structures and methods for forming thereof
US8779526B2 (en) * 2011-10-28 2014-07-15 United Microelectronics Corp. Semiconductor device
US9147678B2 (en) * 2012-01-04 2015-09-29 United Microelectronics Corp. Resistor and fabrication method thereof
US8710593B2 (en) * 2012-04-12 2014-04-29 United Microelectronics Corp. Resistor and manufacturing method thereof

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