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TW201539663A - 半導體裝置及其形成方法 - Google Patents

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TW201539663A
TW201539663A TW103144713A TW103144713A TW201539663A TW 201539663 A TW201539663 A TW 201539663A TW 103144713 A TW103144713 A TW 103144713A TW 103144713 A TW103144713 A TW 103144713A TW 201539663 A TW201539663 A TW 201539663A
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semiconductor
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洪奕翔
孫維德
郝靜晨
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台灣積體電路製造股份有限公司
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Abstract

提供一種形成半導體裝置之機制的實施例。半導體裝置包含：位於半導體基底上的閘極堆疊。在一些實施例中，半導體裝置更包含：半導體元件，例如，電阻器，位於半導體基底上。半導體裝置包含：至少位於源極區、汲極區以及閘極堆疊其中之一上的金屬矽化物層。半導體裝置亦包含：位於半導體元件的一部分中的阻擋區。在一些實施例中，阻擋區包含：第一摻質及原子半徑小於第一摻質之第二摻質。

Description

半導體元件及形成方法
半導體積體電路(integrated circuit,IC)產業歷經了快速成長，積體電路材料及設計上的進步已產生了數代的積體電路，每一代皆具有體積更小且更精密的電路。然而，這些些進步亦增加了處理及製造積體電路的複雜度。
在積體電路發展的進程上，功能密度(即，每一晶片之內連線裝置的數量)逐漸增加的同時，幾何尺寸(即，利用製程步驟可以產生之最小元件(或線))逐漸縮小。此縮小(scaling down)製程通常可提供增加產率及降低相關成本之優點。
然而，由於特徵尺寸持續地縮小，使得製程步驟逐漸變得更難以操作。因此，形成尺寸越來越小且可靠的(reliable)半導體裝置相當具有挑戰性。
為了能夠更完整地理解實施例及其優點，以下敘述將配合所附圖式進行說明。
第1A至1G圖顯示根據一些實施例中，形成半導體裝置的製程中不同階段之剖面圖。
第2圖顯示根據一些實施例中，半導體裝置的剖面 圖。
第3A至3B圖顯示根據一些實施例中，形成半導體裝置的製程中不同階段之剖面圖。
以下將詳述本揭露的實施例之製造及使用。應理解的是，實施例可能包含於廣泛不同的特定內容中，所討論之特定的實施例僅為說明用，並非用以限定揭露之範圍。
應理解的是，以下揭露提供許多不同的實施例或例子用以實施揭露的不同特徵。以下描述具體的元件及排列的例子以簡化本揭露，當然這些僅是例子而並非限定用。此外，在接續的描述中實行第一步驟於第二步驟之前可能包含第二步驟立即於第一步驟之後實行的實施例，也可能包含在第一及第二步驟之間有額外步驟的實施例。為了簡單及清楚，不同的特徵可能以不同的尺度任意繪示。此外，在描述中提及第一個元件形成一第二個元件上時，其可能包含第一個元件與第二個元件直接接觸的實施例，也可能包含在第一元件與第二元件之間有額外元件的實施例，其中第一元件與第二元件並未直接接觸。
實施例的一些變化將被描述。於不同的圖示及說明之實施例中，將使用相似的標號以表示類似的元件。
第1A至1G圖顯示根據一些實施例中，形成半導體裝置100的製程中不同階段之剖面圖。如第1A圖所示，提供半導體基底110。在一些實施例中，半導體基底110為半導體晶圓(例如，矽晶圓)或半導體晶圓的一部分。
在一些實施例中，半導體基底110由基本(elementary)半導體材料所形成，包括：單晶結構、多晶結構或非晶形結構之矽(silicon)或鍺(germanium)。在另一些實施例中，半導體基底110是由化合物半導體所形成，例如，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、合金半導體，例如，矽化鍺(SiGe)或磷砷化鎵(GaAsP)，或其組合。在一些實施例中，半導體基底110可能也包括多層半導體基底、絕緣層上半導體(semiconductor-on-insulator,SOI)基底(例如，絕緣層上矽(silicon-on-insulator)或絕緣層上鍺(germanium-on-insulator))或其組合。
隔離結構120形成於半導體基底110中以定義半導體基底110中的各個主動區，以及使鄰近的裝置(例如，電晶體)彼此電性隔離。在一些實施例中，隔離結構120由介電材料所形成，例如，氧化矽(silicon oxide)、氧化氮(silicon nitride)、氮氧化矽(silicon oxynitride)、氟摻雜矽玻璃(fluoride-doped silicate glass,FSG)、低介電常數(low-K)介電材料、其它合適的材料或其組合。在一些實施例中，隔離結構120是藉由隔離技術而形成，例如，局部氧化半導體(local oxidation of semiconductor,LOCOS)、淺溝槽隔離(shallow trench isolation,STI)等。
在一些實施例中，隔離構造120的形成包含：藉由微影蝕刻製程圖案化半導體基底110、在半導體基底110中蝕刻溝 槽(例如，藉由乾蝕刻、濕蝕刻、電漿蝕刻製程或其組合)及以介電材料填充該溝槽(例如，藉由化學氣相沉積製程)。在一些實施例中，經填充的溝槽具有多層結構，例如，以氮化矽或氧化矽填充之熱氧化襯層(thermal oxide liner layer)。
如第1A圖所示，閘極堆疊(gate stack)130形成於半導體基底110之上，以定義主動區於半導體基底110中。閘極堆疊130包含閘極介電層132以及形成於閘極介電層132上的閘極電極134。閘極介電層132由氧化矽、氮氧化矽、高介電常數(high-K)材料或其組合所形成。在一些實施例中，閘極電極134可由多晶矽、其它包含矽的材料或其它合適的閘極材料所形成。
間隔物142形成於閘極堆疊130的側壁之上。在一些實施例中，間隔物142由介電材料所形成，例如，氮化矽層、氮氧化矽層或其組合。在一些實施例中，密封層(sealing layer)144形成於間隔物142及閘極堆疊130之間。在一些實施例中，密封層144由介電層(例如，氮化矽)所形成。
在一些實施例中，摻雜區150可利用合適的製程形成於半導體基底110中，例如，藉由離子佈植(ion implantation)製程。在一些實施例中，摻雜區150可為重摻雜源極區及重摻雜汲極區，其可於間隔物142形成之後形成。在一些實施例中，閘極堆疊130、間隔物142、密封層144以及摻雜區150構成電晶體T。
在一些實施例中，半導體元件(例如，電阻器160或其它需要避免金屬矽化物形成於其上或其中之半導體元件) 形成於半導體基底110之上。在一些實施例中，電阻器160形成於隔離結構120之上。電阻器160包含矽材料，矽材料包含，例如，多晶矽。在一些實施例中，電阻器160包含塊狀多晶矽(bulk polysilicon)162。在一些實施例中，電阻器160具有類似於閘極堆疊130之結構。電阻器160包含塊狀多晶矽162以及介電層164。在一些實施例中，塊狀多晶矽162以及閘極電極134於同一沉積製程中形成，且介電層164以及閘極介電層132於同一沉積製程中形成。在一些實施例中，介電層164及閘極介電層132具有相同材料。
在一些實施例中，電阻器160更包含形成於塊狀多晶矽162及介電層164的側壁之上的間隔物(spacer)166。在一些實施例中，間隔物166由介電材料所形成，例如，氮化矽層、氮氧化矽層或其組合。電阻器160可選擇性地(optionally)包含形成於間隔物166以及塊狀多晶矽162及介電層164之間的密封層168。在一些實施例中，密封層168由介電材料(例如，氮化矽)所形成。
如第1A圖所示，緩衝層210藉由，例如，化學氣相沉積製程，形成於半導體基底110之上。緩衝層210覆蓋電晶體T、電阻器160以及隔離結構120。緩衝層210被設置以緩衝之後的佈植製程。在一些實施例中，緩衝層210包含氧化物(例如，二氧化矽)及氮化物(例如，氮化矽)。在一些實施例中，緩衝層210的厚度K約在150Å至200Å的範圍。
之後，如第1B圖所示，罩幕層220形成於覆蓋電晶體T的緩衝層210之一部分上。罩幕層220被設置以於接續的佈 植製程當中保護電晶體T遠離摻質。在一些實施例中，罩幕層220為光阻層。
之後，如第1C圖所示，實行第一佈植製程以佈植第一摻質於塊狀多晶矽162以及隔離結構120的頂部部分之中。在一些實施例中，第一摻質包含鍺(germanium)或其它合適的材料。在一些實施例中，第一佈植製程包含鍺佈植製程。
接著實行第二佈植製程以佈植第二摻質於塊狀多晶矽162以及隔離結構120的頂部部分之中。第二摻質具小於第一摻質之原子半徑(atomic radius)。在一些實施例中，第二摻質包含碳或其它合適的材料。在一些實施例中，第二佈植製程包含碳佈植製程。
在一些實施例中，在第一佈植製程以及第二佈植製程中，利用緩衝層210以控制摻質深度以及摻質濃度，其係藉由選擇緩衝層210的材料及厚度K。
在一些實施例中，第一佈植製程以及第二佈置製程形成阻擋區(blocking region)230a以及230b於塊狀多晶矽162以及隔離結構120的頂部部分中。在一些實施例中，第一佈植製程以及第二佈植製程更形成阻擋區230c於半導體基底110鄰近隔離結構120之頂部部分中。每一阻擋區230a、230b以及230c包含第一摻質及第二摻質。在一些實施例中，阻擋區230b鄰近於電阻器160。在一些實施例中，阻擋區230c鄰近於隔離結構120。
在一些實施例中，先佈植且具有較大半徑之第一摻質(例如，鍺)阻擋其後佈植且具有較小半徑之第二摻質(例 如，碳)在阻擋區230a、230b及/或230c之內。在一些實施例中，第二摻質聚集於塊狀多晶矽162、隔離結構120及/或半導體基底110的頂表面上或鄰近於上述頂表面。
在一些實施例中，藉由調整第一及第二佈植製程的佈植能量以及劑量，阻擋區230a、230b以及230c中的第一及第二摻質阻擋在接續的金屬矽化物製程中金屬原子的擴散。因此，在一些實施例中，第一摻質及第二摻質防止金屬原子與在阻擋區230a、230b及230c之中及/或之下的塊狀多晶矽162、隔離結構120及半導體基底110接觸以及反應。
在一些實施例中，阻擋區230a、230b及230c亦作為金屬矽化物阻擋區。在一些實施例中，金屬矽化物阻擋區阻擋金屬矽化物形成於阻擋區230a、230b及230c之中及/或之下的塊狀多晶矽162、隔離結構120及半導體基底110中。在一些實施例中，若金屬矽化物形成於電阻器160中，則電阻器160的電阻下降。因此，阻擋區230a、230b及230c幫助電阻器160維持電阻在合適的範圍中。
在一些實施例中，第一佈植製程的佈植能量約在10keV至40keV的範圍。在一些實施例中，第一佈植製程的佈植能量約在20keV至30keV的範圍。在一些實施例中，第一佈植製程的第一摻質佈植劑量約在1E14cm-2至1E16cm-2之範圍。
在一些實施例中，第二佈植製程的佈植能量約在1keV至15keV的範圍。在一些實施例中，第二佈植製程的佈植能量約在5keV至10keV的範圍。在一些實施例中，第二佈植製程的第二摻質佈植劑量約在1E14cm-2至1E16cm-2之範圍。
在一些實施例中，第一佈植製程之佈植能量大於第二佈植製程之佈植能量。在一些實施例中，第一佈植製程及第二佈植製程的佈植能量差異約在9keV至39keV的範圍。在一些實施例中，第一佈植製程及第二佈植製程的佈植能量差異約在9keV至25keV的範圍。
在一些實施例中，第一佈植製程及第二佈植製程的佈植能量比約在0.67至40的範圍。在一些實施例中，第一佈植製程及第二佈植製程的佈植能量比約在2.37至10的範圍。
在一些實施例中，阻擋區230a、230b及230c的摻質深度D1、D2及D3的其中之一約在0.1Å至20Å的範圍。在一些實施例中，阻擋區230a、230b或230c的第二摻質濃度約在1E13cm-3至1E16cm-3之範圍。例如，阻擋區230a、230b或230c的第二摻質濃度約在1E14cm-3至1E16cm-3之範圍。
在一些實施例中，阻擋區230a、230b或230c的第一摻質濃度約在1E13cm-3至1E16cm-3之範圍。例如，阻擋區230a、230b或230c的第一摻質濃度約在1E14cm-3至1E16cm-3之範圍。
在一些實施例中，每一阻擋區230a、230b或230c更包含硼、氟及砷的其中之一或多種。在一些實施例中，不需要緩衝層210。
之後，如第1D圖所示，移除罩幕層220及緩衝層210。藉由，例如濕蝕刻製程，移除緩衝層210。在目前的實施例中，由於僅藉由濕蝕刻製程移除緩衝層210，而並未使用乾蝕刻製程，因此電晶體T免於受到乾蝕刻製程之破壞，且可降低製造成本。
之後，實行金屬矽化物製程(如第1E及1F圖所示)。如第1E圖所示，金屬層104藉由，例如，物理氣相沉積製程，形成於半導體基底110上。金屬層104包含，例如，鎳、鈷、鈦等。在一些實施例中，摻雜區150以及閘極電極134直接地接觸金屬層104。之後，在一些實施例中，實行退火製程以形成金屬矽化物層180於金屬層104以及摻雜區150之間，及/或於金屬層104以及閘極電極134之間。在一些實施例中，阻擋區230c鄰近金屬矽化物層180。
在一些實施例中，阻擋區230a、230b及230c中的第一摻質及第二摻質使金屬層104分別與塊狀多晶矽162、隔離結構120及/或於阻擋區230a、230b及230c之中及/或之下的部分半導體基底110隔離。因此，在一些實施例中，第一摻質及第二摻質分別防止金屬矽化物形成於塊狀多晶矽162、隔離結構120及/或於阻擋區230a、230b及230c之下的部分半導體基底110之中(或之上)。
之後，如第1F圖所示，移除未與半導體基底110及閘極電極134作用之金屬層104。接著，如第1G圖所示，藉由使用，例如，化學氣相沉積製程，沉積接觸蝕刻停止層(contact etch stop layer)240於半導體基底110之上。接觸蝕刻停止層240覆蓋電晶體T、電阻器160以及隔離結構120。在一些實施例中，接觸蝕刻停止層240由介電材料，例如，氮化矽所形成。在另一些實施例中，不需要接觸蝕刻停止層240。
如第1G圖所示，在一些實施例中，接著沉積絕緣層250於半導體基底110之上。在一些實施例中，絕緣層250由 任一合適的絕緣材料所形成，例如，氮氧化矽(silicon oxynitride)、氧化矽(silicon oxide)、硼矽玻璃(borosilicate glass,BSG)、磷矽玻璃(phosphoric silicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、氟矽玻璃(fluorinated silicate glass,FSG)、低介電常數(low-k)材料、多孔介電材料或其組合。在一些實施例中，絕緣層250由任一合適的製程沉積而成，例如，化學氣相沉積製程、高密度電漿化學氣相沉積(HDPCVD)製程、旋轉塗佈(spin-on)製程、濺鍍(sputtering)製程或其組合。
其後，在一些實施例中，圖案化絕緣層250以及接觸蝕刻停止層240以形成接觸開口260以暴露金屬矽化物層180的一部分180a。之後，在一些實施例中，形成接觸插塞270於接觸開口260中，以電性連接金屬矽化物層180的一部分180a以及金屬矽化物層180的部分180a之下的摻雜區150。接觸插塞270由，例如，鎢或其它合適的導電材料所形成。
第2圖顯示根據一些實施例中，半導體裝置200的剖面圖。如第2圖所示，在一些實施例中，半導體裝置200類似於第1G圖之半導體裝置100，除了半導體裝置200更具有位於阻擋區230a上的薄金屬矽化物層181。
在一些實施例中，阻擋區230a減少金屬矽化物於塊狀多晶矽162上(或之中)的形成。因此，在一些實施例中，阻擋區230a上的薄金屬矽化物層181之厚度H1小於在摻雜區150及閘極電極134上的金屬矽化物層180之厚度H2。
當薄金屬矽化物層181的厚度H1減少，電阻器160 的電阻隨之增加。因此，在一些實施例中，能夠藉由調整薄金屬矽化物層181之厚度H1而調整電阻器160之電阻。在一些實施例中，藉由摻質(或摻質混合物)的選擇、實行佈植製程的次數及/或調整佈植製程之佈植能量及劑量(如第1C圖所示且亦於此描述)，以調整薄金屬矽化物層181的厚度H1。在一些實施例中，厚度H1約在0.1nm至10nm之範圍。在一些實施例中，厚度H1約在0.1nm至5nm之範圍。
第3A至3B圖顯示根據一些實施例中，形成半導體裝置300的製程中不同階段之剖面圖。在一些實施例中，如第3A圖所示，在第1C圖的步驟之後，實行移除製程以移除覆蓋電晶體T之緩衝層210的一部分。因此，緩衝層210僅覆蓋電阻器160以及隔離結構120(及/或半導體基底110的一部分)。
其後，形成金屬層104於半導體基底110上。之後，實行退火製程以形成金屬矽化物層180於金屬層104以及摻雜區150之間，及於金屬層104以及閘極電極134之間。
接著，如第3B圖所示，移除未與半導體基底110及閘極電極134作用之金屬層104。接著，沉積接觸蝕刻停止層240於半導體基底110之上。之後，在一些實施例中，沉積絕緣層250於半導體基底110之上。之後，在一些實施例中，圖案化絕緣層250以及接觸蝕刻停止層240以形成接觸開口260以暴露金屬矽化物層180的一部分180a。接著，在一些實施例中，形成接觸插塞270於接觸開口260中，以電性連接金屬矽化物層180的部分180a以及金屬矽化物層180的部分180a之下的摻雜區150。
在一些實施例中，僅實行一次佈植製程以形成一(或多個)阻擋區。在一些實施例中，僅實行一次之佈植製程係以碳或鍺作為摻質。在一些實施例中，僅實行兩次佈植製程以形成一(或多個)阻擋區。在一些實施例中，僅實行三次佈植製程以形成一(或多個)阻擋區。在一些實施例中，至少實行兩次佈植製程以形成一(或多個)阻擋區。在一些實施例中，阻擋區的至少其中之一比其它一(或多個)阻擋區需要的佈植製程次數少。在一些實施例中，阻擋區的至少其中之一比其它一(或多個)阻擋區需要的佈植製程次數少一次。在一些實施例中，以相同或不同的摻質實行佈植製程。在一些實施例中，以半徑依序(successively)減小的摻質實行佈植製程。在一些實施例中，以原子半徑相似或實質上(substantially)相同的摻質實行佈植製程。
在一些實施例中，一種半導體裝置的形成方法，包含：形成半導體層於基底之上，且半導體層具有第一部份及第二部分；佈植一或多種摻質於第一部分之中；形成包含金屬的層於半導體層之上；以及形成金屬矽化物層於半導體層之上，其中位於第一部份之上的金屬矽化物層的厚度小於位於第二部份之上的金屬矽化物層的厚度，或並未有金屬矽化物層形成於第一部份上。在一些實施例中，佈植不同的摻質於第一部分之中。在一些實施例中，分開地(separately)佈植不同之摻質。在一些實施例中，摻質包含一或多種原子。在一些實施例中，原子彼此相同或相異。
以上描述之形成半導體裝置的機制之實施例，形 成阻擋區於半導體元件的頂部部分中，且阻擋區包含：第一摻質及原子半徑小於第一摻質之第二摻質。第一摻質及第二摻質能夠阻擋或減少金屬矽化物製程中之金屬原子的擴散，其防止金屬矽化物形成於半導體元件之上(或之中)。
在一些實施例中，提供一種半導體裝置。半導體裝置包含：位於半導體基底上的閘極堆疊。半導體裝置亦包含：位於半導體基底中且鄰近閘極堆疊之源極區以及汲極區。半導體裝置更包含：位於半導體基底上之電阻器，且電阻器包含：矽材料。半導體裝置包含：至少位於源極區、汲極區以及閘極堆疊其中之一上的金屬矽化物層。半導體裝置亦包含：位於電阻器的頂部部分中的阻擋區，其用以阻擋或減少金屬矽化物層於電阻器上的形成，且阻擋區包含：第一摻質及原子半徑小於第一摻質之第二摻質。
在一些實施例中，提供一種半導體裝置。上述半導體裝置包含：位於半導體基底上的閘極堆疊。半導體裝置亦包含：位於半導體基底中且鄰近閘極堆疊之源極區及汲極區。半導體裝置更包含：位於半導體基底上的半導體元件，且上述半導體元件包含：矽材料。半導體裝置包含：至少位於源極區、汲極區以及閘極堆疊其中之一上的金屬矽化物層。半導體裝置亦包含：位於半導體元件的頂部部分中之阻擋區，用以阻擋或減少金屬矽化物層於半導體元件上的形成。上述阻擋區包含：第一摻質及原子半徑小於第一摻質之第二摻質。
在一些實施例中，提供一種半導體裝置的形成方法。上述方法包含：形成閘極堆疊以及半導體元件於半導體基 底上，且半導體元件包含矽材料。此方法更包含：形成源極區以及汲極區於半導體基底中且鄰近閘極堆疊。此方法包含：形成罩幕層覆蓋閘極堆疊、源極區以及汲極區。此方法亦包含：實行第一佈植製程以佈植第一摻質於半導體元件的頂部部分之中。此方法包含：在第一佈植製程之後，實行第二佈植製程以佈植第二摻質於頂部部分之中，以形成阻擋區於頂部部分中。上述阻擋區包含：第一摻質以及原子半徑小於第一摻質之第二摻質。上述方法包含：移除罩幕層以及形成金屬矽化物層至少於源極區、汲極區以及閘極堆疊其中之一上。
雖然本發明之實施例及其優點已詳細揭露如上，應理解的是，在不脫離所附申請專利範圍所定義之實施例的精神和範圍內，可進行不同的改變、取代以及變更。此外，說明書中描述之特定實施例的製程、機器、製造、物質組成、裝置、方法及步驟並非用以限定本發明之範圍。任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的揭露、製程、機器、製造、物質組成、裝置、方法或步驟，只要可以在此處所述實施例中實施大致相同功能或獲得大致相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法或步驟。此外，每一申請專利範圍構成分開的實施例且不同的申請專利範圍及實施例的結合係在揭露的範圍之內。

Claims (20)

  1. 一種半導體裝置，包括：一閘極堆疊，位於一半導體基底上；一源極區及一汲極區，位於該半導體基底中且鄰近該閘極堆疊；一電阻器，位於該半導體基底上，其中該電阻器包括一矽材料；一金屬矽化物層，至少位於該源極區、該汲極區以及該閘極堆疊其中之一上；以及一第一阻擋區，位於該電阻器的一頂部部分中，用以阻擋或減少該金屬矽化物層於該電阻器上的形成，其中該第一阻擋區包括一第一摻質及一原子半徑小於該第一摻質之第二摻質。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻質包括鍺，以及該第二摻質包括碳。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該第一阻擋區之一碳濃度約在1E13 cm-3至1E16 cm-3之範圍。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該第一阻擋區之一鍺濃度約在1E13 cm-3至1E16 cm-3之範圍。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括：一隔離結構，位於該半導體基底中，其中該電阻器位在該隔離結構之上，其中該半導體裝置更包括：一第二阻擋區，位在該隔離結構的一頂部部分中，其中該第二阻擋區包括一第三摻質及一第四摻質，該第三摻質與 該第一摻質相同，以及該第四摻質與該第二摻質相同。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第二阻擋區鄰近該電阻器。
  7. 如申請專利範圍第5項所述之半導體裝置，更包括：一第三阻擋區，位於該半導體基底的一頂部部分中且鄰近該隔離結構，其中該第三阻擋區包括一第五摻質及一第六摻質，該第五摻質與該第一摻質相同，以及該第六摻質與該第二摻質相同。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第三阻擋區鄰近該金屬矽化物層。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該第一阻擋區的一摻質深度約在0.1Å至20Å之範圍。
  10. 一種半導體裝置，包括：一閘極堆疊，位於一半導體基底上；一源極區及一汲極區，位於該半導體基底中且鄰近該閘極堆疊；一半導體元件，位於該半導體基底上，其中該半導體元件包括一矽材料；一金屬矽化物層，至少位於該源極區、該汲極區以及該閘極堆疊其中之一上；以及一阻擋區，位於該半導體元件的一頂部部分中，用以阻擋或減少該金屬矽化物層於該半導體元件上的形成，其中該阻擋區包括一第一摻質及一原子半徑小於該第一摻質之第二摻質。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該第一摻質包括鍺，以及該第二摻質包括碳。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該阻擋區之一碳濃度約在1E13 cm-3至1E16 cm-3之範圍。
  13. 如申請專利範圍第11項所述之半導體裝置，其中該阻擋區之一鍺濃度約在1E13 cm-3至1E16 cm-3之範圍。
  14. 如申請專利範圍第10項所述之半導體裝置，更包括：一隔離結構，位於該半導體基底中，其中該半導體元件位在該隔離結構之上。
  15. 一種半導體裝置的形成方法，包括：形成一閘極堆疊以及一半導體元件於一半導體基底上，其中該半導體元件包括一矽材料；形成一源極區以及一汲極區於該半導體基底中且鄰近該閘極堆疊；形成一罩幕層覆蓋該閘極堆疊、該源極區以及該汲極區；實行一第一佈植製程以佈植一第一摻質於該半導體元件的一頂部部分之中；在該第一佈植製程之後，實行一第二佈植製程以佈植一第二摻質於該頂部部分之中，以形成一第一阻擋區於該頂部部分中，其中該第一阻擋區包括該第一摻質以及該原子半徑小於該第一摻質之第二摻質；移除該罩幕層；以及形成一金屬矽化物層至少於該源極區、該汲極區以及該閘極堆疊其中之一上。
  16. 如申請專利範圍第15項所述之半導體裝置的形成方法，其中該第一佈植製程包括一鍺佈植製程，該第二佈植製程包括一碳佈植製程，該第一摻質包括鍺，以及該第二摻質包括碳。
  17. 如申請專利範圍第15項所述之半導體裝置的形成方法，更包括：在該第一佈植製程及該第二佈植製程之前，形成一緩衝層覆蓋該半導體元件。
  18. 如申請專利範圍第17項所述之半導體裝置的形成方法，更包括：在該第一佈植製程及該第二佈植製程之後，移除該緩衝層。
  19. 如申請專利範圍第15項所述之半導體裝置的形成方法，更包括：在該半導體元件的形成之前，形成一隔離結構於該半導體基底中，其中該半導體元件形成於該隔離結構上，以及該第一佈植製程及該第二佈植製程形成一第二阻擋區於該隔離結構中，以及該第二阻擋區包括鍺及碳。
  20. 如申請專利範圍第15項所述之半導體裝置的形成方法，其中該第一佈植製程之一佈植能量大於該第二佈植製程之一佈植能量。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087864B (zh) * 2017-06-14 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11456293B2 (en) * 2019-08-23 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilicon resistor structures
CN118099162B (zh) * 2024-04-19 2024-07-12 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599831B1 (en) * 2002-04-30 2003-07-29 Advanced Micro Devices, Inc. Metal gate electrode using silicidation and method of formation thereof
US7314829B2 (en) * 2004-08-16 2008-01-01 Intel Corporation Method and apparatus for polysilicon resistor formation
US7172954B2 (en) 2005-05-05 2007-02-06 Infineon Technologies Ag Implantation process in semiconductor fabrication
US7429526B1 (en) * 2006-07-11 2008-09-30 Xilinx, Inc. Method of forming silicide gate with interlayer
US8865592B2 (en) * 2009-02-03 2014-10-21 Infineon Technologies Ag Silicided semiconductor structure and method of forming the same
US8193900B2 (en) * 2009-06-24 2012-06-05 United Microelectronics Corp. Method for fabricating metal gate and polysilicon resistor and related polysilicon resistor structure
DE102009043328B4 (de) 2009-09-30 2017-07-20 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellung von Halbleiterwiderständen in einem Halbleiterbauelement mit Metallgatestrukturen durch Erhöhen der Ätzwiderstandsfähigkeit der Widerstände
DE102010040058A1 (de) 2010-08-31 2012-03-01 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Polysiliziumwiderstände, die in einem Halbleiterbauelement mit Metallgateelektrodenstrukturen mit großem ε hergestellt sind
US8748256B2 (en) * 2012-02-06 2014-06-10 Texas Instruments Incorporated Integrated circuit having silicide block resistor
US8536072B2 (en) * 2012-02-07 2013-09-17 United Microelectronics Corp. Semiconductor process

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