TWI302741B - Nand type non-volatile memory and manufacturing method and operstion method thereof - Google Patents

Description

1302741 19618twf.doc/g 九、發明說明： 【發明所屬之技術領域】 本發明是有關於-種半導體元件，且特別是有關於一 種反及ffl(NAND)型非揮魏記憶體及其製打法與操作 方法。 ” 【先前技術】 *非揮發性記憶體元件由於具有可進行多次資料存入、 續取、抹除等動作，且存入之資料在斷電後也不會消失之 優點，因此已成為個人電腦和電子設備所廣泛採用的一種 記憶體元件。 典型的非揮發性記憶體元件，一般是被設計成具有堆 ®式閘極(Stacked-Gate)結構，其中包括以摻雜多晶石夕製作 的洋置閘極(Floating Gate)與控制閘極(c〇ntr〇1恤）。浮置 閘極位於控制極和基底之間，且歧浮置㈣，沒有和 任何電路，連接，而控制_職字元線(Wwd Une)相 接，此外還包括穿隨氧化層(TunneHng 〇xide)和問間介電 層(I齡Gate Dielectric Layer)分別位於基底和浮置間極之 間以及浮置閘極和控制閘極之間。 、另彳面’目别業界較常使用的快閃記憶體陣列包括 反或間(NOR)型陣列結構與反及閑(na肋)型陣列結構。由 =反及閘(NAND)型陣列的非揮發性記憶體結構是使各記 串接在—起，其積集度與面積率較反㈣(NOR) ㈣列的非揮發性記憶體佳，已經廣泛地應用在多種電子 產品中。 1302741 19618twf.doc/g 圖1所繪示為習知的反及閘型非揮發性記憶體的結構 剖面圖。 如圖1所示，在基底100上設置有多數個記憶胞M1 〜M8與兩個選擇電晶體ST1、ST2。記憶胞M1〜M8設置 於兩個選擇電晶體ST卜ST2之間。在記憶胞M1〜M8i 間的基底100中、記憶胞Ml與選擇電晶體ST1之間的基 底100中以及記憶胞M8與選擇電晶體ST2之間的基底1〇〇 中形成有摻雜區102。這些記憶胞Ml〜]VI8及選擇電晶體 ST1、ST2經由摻雜區102串接在一起而構成記憶胞行。 在記憶胞行兩侧設置有源極區104與汲極區1〇6。源極線 SL與源極區1〇4電性連接。位元線BL透過插塞1〇8與汲 極區106電性連接。 在上述的NAND型非揮發性記憶體中，由於各記憶胞 Ml〜M8之間藉由摻雜區102連接在一起。在元件尺寸持 續縮小的情況下，記憶胞寬度越來越小，相鄰的捧雜區1〇2 之間會有短通道效應、汲極引發的能帶降低(Drain hduad Barrier Lowering，DIBL)效應等問題，而影響記情體可 靠度。 〜 、此外，對於上述的NAND型非揮發性記憶體而言，在 私式化選定記憶胞時，在同一記憶胞列中的其他非選定記 憶胞都是作為傳輸閘極。因此，在進行程式化時，需 選定記憶胞處於完全敝之狀態。使麵定記憶胞:於* 全開啟狀態的偏壓將會限制記憶胞啟始電壓範圍的嗖二= 舉例來說，當此記憶胞為單階記憶胞時，藉由基準讀取電 1302741 19618twf.doc/g 來判別兩種不同啟始電壓（Vthl 壓 Vref vthi<vrefi<Vth2。Vthl 為小於 〇 伏特；Vrefl 為 〇 伏特左 右’ Itth2為大於0伏特左右。當非選定記憶胞處於完全開 啟狀態的偏壓為5伏特時，則vth2只能設定在〇伏特與5 伏特之严曰 1，而使得Vth2的範圍較小。#此記憶胞為多階記 憶胞時，藉由基準讀取電壓Vi*efl、Vl*ef2、Vref3，來_ 四種不同啟始電壓（VtM、Vth2、νω、_4)， νώι<νππ<νώ2<νΓεί2<νώ3<νΓεβ<·4。同樣的，當非 選定記憶胞處於完全開啟狀態的偏壓為5伏特時， 小於〇伏特；Vrefl為〇伏特左右；遍、、靴3 : Vref3、Vth4需設定在ο伏特與5伏特 …特、v㈣為u伏特、vth3為 ：為 =為2.4伏特、Vth4為2.8〜3魏

It、I:的範圍較*。如此，在習知的職D型非揮

St確卿:以使程式化記憶胞準確二 口包巧’如此將化費較長的時間。而且，在對 讀取操作時，在同—記憶胞列中的其他非選定記,i i亦谷易對於選定記憶胞造成讀取干擾。 〜 【發明内容】 本發明的目的就是在提供一種nand 憶體;錢造料鱗財法，何 本务明的再一目的是提供—種nand 憶體及其製造方法與操作方法，可容易的與=== 1302741 19618twf.doc/g 在一起，而可以增加製程裕度。 本發明的又一目的是提供一種NAND型非揮發性記 憶體及其製造方法與操作方法，可以加寬記憶胞的設定啟 始電壓範圍，縮短記憶胞的程式化時間。 本發明提出一種反及閘型非揮發性記憶體，此反及閘 型非揮發性記憶體包括多數個記憶單元行。各記憶單元行 包括源極區與汲極區、多數個記憶單元、多數個傳輸閘極、 第一遙擇電晶體與第二選擇電晶體。源極區與汲極區設置 ;基底中夕數個s己憶單元設置於源極區與沒極區之間的 ，，上、’,各個記憶單元包括記憶胞與電晶體，且記憶胞與 电晶，5聯連接在一起。多_傳輸閘極分別設置於相鄰 兩記！!單元之間的基底上，而使記憶單元串聯連接在一 ^第π麵電晶體與第二選擇電晶體分別與最外侧之兩 固記憶^元連接，且分別與源極區與秘區相鄰。 憶 憶 層 依照本發明的較佳實施例所述之反及閘型非揮發性記 ‘ j述傳輪閘極填滿相鄰兩記憶單元之間的間隙。 …、本lx明的較佳實施例所述之反及閘型非揮發性記 雷ίίίΓ些記憶胞由該基底起至少包括穿随介電 ft層1間介電層與控制閘極。 層之材質包括氧化發。貝為減多㈣。上述穿隨介電 本么月的較佳實施例所述之反及閘型非揮發性記 1302741 196l8twf.doc/g 體，更包括夕數條元件隔離結構。多數條元件隔離纟士構 平行設置於基底中，各記憶單元行設置於相鄰兩元件結構 之間。上述元件隔離結構的表面低於電荷儲存層與基底間 之介面而形成凹陷部，且控制閘極填滿上述凹陷部。一 依照本發明的較佳實施例所述之反及閘型非揮發性記 憶體，更包括閘介電層。此閘介電層設置於控制閘^與基 底之間，各電晶體係由控制閘極、閘介電層及該基 依照本發明的較佳實施例所述之反及閘型非揮^發性記 憶體’上述的記憶單元行，呈二維配置，而成記憶胞陣列。 反及閘型轉發性記憶體更包括多數條字元線、多數條位 元線、多數條源極線、多數條選擇閘極線與多數條傳輸閘 極線。多數條字元線在列方向平行排列，且連接同一列之 記憶胞之㈣閘極及f㈣之閘極。多數條位元線在行方 向平行排列，分卿接同—行之記憶單元行的汲極區。多 數條源極線在列方向平行排列，分別連接同—列之記憶單 元行的源極區。多數條選擇閘择線在列方向平行排列，分 別，接同一列之記憶單元行的第一選擇電晶體之閘極與第 二選擇電晶體之閘極。多數條傳輸閘極線在列方向平行排 列’分^連接同—列之記憶單元行的傳輸閘極。 立―依,、?、本發明的較佳實施例所述之反及閘型非揮發性記 更包括多數條元件隔離結構。元件隔離結構設置於 ^氐杜社且於仃方向平行排列，各記憶單元行設置於相鄰 構之間。上述元件隔離結構的表面低於電荷儲存 層人基f間之介面而形成凹陷部，且控制閘極填滿凹陷部。 依…、本务明的較佳實施例所述之反及閘型非揮發性記 !3〇2741 19618twf.doc/g 思—入0付旧"_…百▽ >U/r"丨电置於控制閘極盥基 底之間，各電晶體是由控制閘極、閘介電層與基底所構成。 在上述之反及閘型非揮發性記憶體中，由於元件隔離 結構之表面低於電荷儲存層與基底間之介面，而形成:陷 部，並在此凹陷部設置與記憶胞並聯連接的電晶體。此電 晶體的設置將有助於記憶單元的操作，可以縮短程式化操 作時間，並避免讀取干擾。 ” “，且，在上述之反及閘型非揮發性記憶體中，由於在 纪憶單兀之間設置傳輸閘極，而無須設置摻雜區，因此可 避免短通道效應、汲極引發的能帶降低效應等所造 =漏電流等。此外，於記憶單元之間設置的傳輪間極為 ¥體’可以遮蔽相鄰兩記憶胞的電荷儲存層 記憶胞對記憶胞之間_合干擾。 此別牛低 i另外’在上述之反及閘型非揮發性記憶體中，於 ^之間設置的傳輸閘極。在對本發明之非揮發性_: J行抹除操作時，可使電子從電荷儲存層穿過閘間介:： 減子移除。由於，此種抹除方式4 層之壽命，並二 =靠因此可以提高穿随介電 t發明提出-種反及閘型非揮 去，包括下列步驟。首先， 7衣造方 成有第-介雷Μ Μ先k基底’此基底上已依序形 導㈣、電層、弟—導體層與第二介電層。圖案化第1 苐二2成平行排列的多數個第-條狀導體層，之二 條狀導體層往第-方向延伸。於這些第-條狀導： 1302741 19618twf.doc/g 向延伸的多數條溝渠。接著， 於基底中的溝木内形成多數個隔離結構 表面低:第-條狀導體層與基底間之介面而开 部，。於暴露出的部分基底表面介 電層後，於基底上形成填滿凹陷部 成 第二導體層、第二介電層及第-條狀導體層 其中第二導體層經圖案化之後= 弟-方向《纽平列的多數個第二條狀導體層。之 後，的堆疊閘極結構之間及最外側之兩個堆疊閘極 結構之侧土形成多數個第三條狀導體層。 t立體例所述之反及閉型非揮發性記 ^體^方上條狀導體層_案化後形成多 數個浮置=。上述浮置閘極之材質包括摻雜多晶石夕。 明的較佳實施例所述之反及間型非揮發 上述第—介電層之材質包括氧化石夕。i 述第二¥體層之材質包括摻雜多晶㈣多砂化金屬之1 中之^上述第二介電層包括氧切/氮化石观化石夕， 實施例所述之反及閘型非揮發性記 LI U =方法，於基底中的溝渠内形成隔離結構之步驟 絕緣上形成—層絕緣層’然後移除部分絕 緣層使、、、巴緣層之表面低於基底表面。 氧化製程。 上这弟一，|电層之形成方法包括進行熱 12 1302741 19618twf.doc/g 憶體:施例所述之反及閑型非揮發性記 層之間形成絕緣間^堆豐間極結構與第三條狀導體 憶體議述之反及閘型非揮發性記 構成一電晶體迷弟三介電層與部分第二條狀導體層 憶體列所述之反及閉型非揮發性記 條狀導體居相鄰兩堆疊閑極結構之間的第三 構之側辟^第輪間極，·形成於最外侧之兩堆疊閘極結 X# t L 導體層作為選湖H條狀導體 層之材貝包括摻雜多晶矽。 于版 的較佳實施例所述之反及閑型非揮發性記 •，衣以方法，更包括於基底中形成源極區及汲極區。 離社摄夕Ϊ之非挥發性記憶體之製造方法中，由於元件隔 邻面低於基底表面，而形成凹陷部，並在此凹陷 體電層與部分第二條狀導體層構成的電晶 曰體與記憶胞並聯連接在一起。此電晶體的形成 名s於魏體的操作，可以縮短程式化操作 避 免讀取干擾。 而且，在上述之非揮發性記憶體之製造方法中，由於 在堆疊閑極結構之間形成第三條狀導體層（傳輸閑極），因 ^可避免短通道效應、沒極引發的能帶降低效應等所遠成 的記憶胞漏電流等。 此外，於堆疊閘極結構之間形成第三條狀導體層（傳輸 13 1302741 19618twf.doc/g =^^_層(傳輸_可以遮蔽相鄰 ==的子置閘極，而能夠降低記憶胞對記憶胞之間的 而且’田在上述之反及閘型非揮發性記憶體之 中，於堆豐閘極結構之間开彡#裳- ^ 極）。在嘛恢 ==介電層注入第三條狀導體層置 人J之由於’此種抹除方式可減少電子穿越穿隨 數’因此可以提高穿隨介電層之壽命，並增加 。上述之反及閘型非揮發性記憶體之製造方 法可=的與-般製程整合在一起，而可以增加製程裕度。 本㈣提出—種反及_非揮發性記憶體之操作方 適用於包括多數個記憶單元行的記憶體陣列。各記憶 早以丁設置於基底上，具有：多數個記憶單元，設置於源 ^區與沒極區之間，各記憶單元包括並聯連接在—起的記 憶胞與電晶體；多數個傳輸閘極，設置於記憶單元之間的 基底上，而使§己’丨思單元串聯連接在一起；第一選擇電晶體 f第二選擇電晶體’分別與最外側之兩記憶單元連接曰，曰且 第:選擇電晶體與汲極區相鄰，第二選擇電晶體與源極區 相郯，多數字元線在列方向平行排列，且分別連接同一列 之記憶胞之控制閘極及電晶體之閘極；多數條源極線分別 連接同一列之源極區；多數條位元線在行方向平行排列， 且分別連接同一行之汲極區；多數條第一選擇閘極線，在 列方向平行排列，分別連接同一列之記憶單元行的第一選 14 1302741 擇電晶體之閘極；多數條第一選擇閘極線，在列方向平行 排列，分別連接同一列之記憶單元行的第二選擇電晶體之 閘極；多數條傳輸閘極線，在列方向平行排列，分別連接 同一列之記憶單元行的傳輸閘極。反及閘型非揮發性記情 體之操作方法包括：對選定記憶單元的記憶胞進行程式化 、 操作時，於選定之記憶單元所耦接之位元線施加第一電 壓，於非選定之位元線施加第二電壓，於第一選擇閘極線 _ 施加第三電壓，於選定之記憶單元所耦接之字元線上施加 第四電壓，非選定字元線上施加第五電壓，於所有的傳輪 閘極線施加第六電壓，以利用通道Fowier-Nordheim (F-N) 牙隨效應私式化运疋之$己^思胞，其中第四電壓與第^一電厚 的電壓差可引發F-N穿隧效應，第三電壓大於或等於第一 選擇電晶體的啟始電壓，第二電壓可抑制非選定記憶單元 行的第-選擇電晶體開啟，第五電壓大於或等於該電晶體 的啟始電壓，且第六電壓可使傳輸閘極下方的通道導通。

依照本發明的較佳實施例所述之反及閘型非揮發性記 憶體之操作方法， 時，於選定之記II 於選定之記憶单元所知& ^ ^ ^ 對遠定記憶單元的記憶胞進行讀取操作

疋之义fe單元所耦接之字元線上施加第十電 1302741 19618twf.doc/g ，非运疋予元線上施加第^ 電壓，於所有的傳輪閘 線施加第十二電壓，以讀取選定之記憶胞，其中第八電^ 大於或等於第一選擇電晶體的啟始電壓，第九電壓大於^ . 等於第二選擇電晶體的啟始電壓，第十一電壓大於或等二 電晶體的啟始電壓，且第十二電壓可使傳輸閘極下方/ 道導通。 3通 依照本發明的較佳實施例所述之反及閘型非揮發性— • 憶體之操作方法，第七電壓為1.5伏特左右；第八電壓^ 5伏特左右；第九電壓為5伏特左右；第十電壓為〇伏特 左右；第十一電壓為5伏特左右；第十二電壓為5伏特^ 右。 二 依照本發明的較佳實施例所述之反及閘型非揮發性纪 fe體之刼作方法，對記憶單元的記憶胞進行抹除操作時， 於所有的傳輸閘極線施加第十三電壓，使基底浮置，以利 用F-N穿隧效應抹除該些記憶胞，其中第十三電壓與基 的電壓差可引發F_N穿隧效應。 〃 土一 眷 依照本發明的較佳實施例所述之反及閘型非揮發性記 憶體之操作方法，第十三電壓為15伏特左右。 在上述之反及閘型非揮發性記憶體之製造方法中，由 於各個記憶單元分別是由並聯設置的一個電晶體與一個記 ’ 憶胞所構成，因此即使未選定字元線上施加的電壓無法打 • 開記憶胞的通道，但是只要此電壓可打開電晶體的通道， 即可使電流通過，並到達選定記憶單元。於是，在進行程 式化操作時，由於可藉由電晶體導通電流，因此記憶胞啟 16 1302741 19618twf.doc/g 始電廢範圍的設定不t受到使非選定記憶胞處於完全開啟 狀態的偏壓的限制，使得記憶胞的啟始電壓範圍較廣，因 此可以減少程式化的確認次數與步驟，而可以縮短程式化 操作的時間。 而且在17買取运疋S己憶胞時，並不會受到共用同一條 位兀線之記憶胞的干擾。於記憶單元之間設置傳輸閘極， 可避免短通道效應、汲極引發的能帶降低效應等所造成的 記憶胞漏電流等。 此外，上述之反及閘型非揮發性記憶體之製造方法 中，利用通道F-N穿隧效應(F-N Tunneling)使電子經由通 道穿過穿隧介電層注入電荷儲存層中，以進行記憶胞之程 式化操作；並利用F-N穿隧效應使電子從電荷儲存層穿過 閘間介電層注入傳輸閘極中，以進行記憶胞之抹除操作。 由於’此種操作方式減少了電子穿越穿隧介電層之次數， 因此可以提高穿隧介電層之壽命，並增加元件的可靠度。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 '' σ 【實施方式】 圖2為繪示一種本發明之NAND(反及閘）型非揮發性 記憶體陣列之電路簡圖。在本實施例中係以8個記憶單元 為一行、且共三行之NAND記憶單元行為例做說明。 請參照圖2，NAND(反及閘）型非揮發性記憶體陣列包 括多數個選擇電晶體ST11〜ST31與ST12〜ST32、多數個 17 1302741 19618twf.doc/g 記憶單元Qll〜Q38、多數條字元線WL1〜WL8、選擇閘 極線SG1與SG2、位元線BL1〜BL3與傳輸閘極線(pass gate line)PLl 〜PL7 〇 • 記憶單元Q11〜Q18串聯連接於選擇電晶體stii與選 , 擇電晶體ST12之間，而在行之方向形成記憶單元行 MR卜記憶胞Q21〜Q28串聯連接於選擇電晶體阳丨與 選擇電晶體ST22之間，而在行之方向形成記憶單元;于 • MR2。記憶胞Q31〜Q38串聯連接於選擇電晶體ST31與 選擇電晶體ST32之間，而在行之方向形成記憶單元^ MR3 〇 吕己憶單元Q11〜Q38分別是由記憶胞Mn〜M38與電 晶體T11〜T38所構成，記憶胞M11〜M38與電晶體τη 〜T38並聯連接在一起。舉例來說，記憶單元Qn是由記 怳胞Mil與電晶體T11所構成，且記憶胞M11與電晶體 τιι並聯連接在一起;記憶單元Q12是由記憶胞組2與電 日日日體T12所構成，且記憶胞M12與電晶體T12並聯連接 在一起；…；依此類推，記憶單元Q38是由記憶胞Μ38 與電晶體Τ38所構成，且記憶胞顧與電晶體Τ3 連接在一起。 多數字元線WL1〜WL8在列方向平行排列，且連接 同一列之纪憶胞之控制閘極與電晶體之閘極。舉例來說， • 記憶胞M11〜Μ31之控制閘極與電晶體T11〜T31之閘極 則耦接至所對應之字元線WL1;記憶胞M12〜M32之^制 閘極與電晶體T12〜T32之閘極則耦接至所對應之字元線 18 1302741 19618twf.doc/g WL2 ·. ’依此類推，記憶胞龍〜M38之控制間極 晶體T18〜T38之閘極則耦接至所對應之字元線w y 選擇電晶體 ST11〜ST31 ^ ，綱晶體一如::;^ BL1〜犯。選擇電晶體ST12〜ST32之閘極物技= 閉極線SG2。選擇電晶體ST12〜ST32之源 接 極線SL。在同:行之相鄰兩記憶單元之間設置 極，亦即在ΐ憶皁7° Q11〜Q18彼此之間分別形成有二二 問極」記，單元Q21〜Q28彼此之間分別形成有傳幹二 極’記憶單7G Q31〜Q38彼此之間分別形成有傳門= 多數傳輸閘極線PL1〜PL7在列方向平行排列，且二 列之傳輸閘極。亦即，記憶單元Q11〜Q31與記憶⑽ 〜Q32之間_輸閘極姑至所對應之傳輸閉 記憶單元⑽〜Q32與記憶衫Q13〜Q33之間的=’ 極減至所對應之傳輸卩雜線PL2 ;依此錄 :: QH〜Q输憶單元Q18〜Q38之間的傳輪閑極：： 所對應之傳輸閘極線PL7。 馬接至 一在上述實施例中，係以使八個記憶單元串接在 貫例做說明。當然，在本發明中串接的記憶單 了 可以視實際需要串接適當的數目，舉例來說，同 ^ 線可以串接32至64個記憶單元。 /卞70 圖3A所緣示為對記憶胞進行程式化操作之 不意圖。圖3B所繪示為記憶胞進行讀取操作之—實 不意圖。@ 3C所繪示為對所有記憶胞進行抹除摔作之一 19 1302741 19618twf.doc/g 實例的示意圖。 接著，說明本發明之NAND(反及閘）型非揮發性記憶 W歹⑷_模式，其係包括程式化、抹除與資料讀取等 刼作模^。就本發明之非揮發性記憶體之操作方法而言， 以下僅提供一較佳實施例作為說明。但本發明之非揮發性 、脰的知作方法，並不限定於這些方法。在下述說明中 係以圖2所f之記憶單元Q22為實例做說明。 Γ It麥照圖2及圖3A，當對選定記憶單元行MR2 中的記憶單元Q22進行程式化操作時，於選定之位元線 BL2知加電壓Vpl。於非選定之位元線BL1、BL3施加電 壓Vp2。於選擇閘極線SG1施加電壓Vp3。於選擇閘極線 SG2施加電壓Vp4。於選定之記憶單$⑽所減之字元 線yL2上^加電壓Vp5。非選定字元線wli、〜 士鉍加电壓Vp6。於所有的傳輸閘極線pu〜pL7施加電 壓Vp7’以利用通道F-N穿隧效應程式化選定記憶單元 Q22之記憶胞M22。 ★、,由於電壓Vp5與電壓Vpl的電壓差需足以引發F_N 牙隧效應’因此電| Vp5與電壓Vpl白勺電壓差需為12〜 20伏特左右。在本實例中，電壓Vp5例如是2〇伏特左右， 電壓Vpl例如是〇伏特左右。 由於選擇電晶體ST21需處於開啟狀態，因此電壓Vp3 而^於或等於逵擇電晶體s丁21的啟始電壓。在本實例中， 電壓Vp3例如疋5伏特左右。由於，選擇電晶體ST22需 處於關閉狀怨，因此電壓Vp4需小於選擇電晶體ST22的 20 1302741 19618twf.doc/g 啟始電壓。在本實例中，電壓Vp4例如是〇伏特左右。 而且，為了避免共用字元線WL2的其他非選定記憶 單元Q12〜Q32受到程式化干擾，也可以在其他非選定位 • 元線施加電壓VP2。電壓Vp2需抑制非選定記憶單元行 MR1、MR3的選擇電晶體STn、ST31開啟，因此電壓 • VP2需大於等於選擇電晶體ST1卜ST31的啟始電壓。$ 本實例中，電壓VP2例如是5伏特左右。當然，亦^以使 # 電壓Vp5與電壓VP2的電壓差不足以引發F-N穿隧效應， 此時電壓Vp2例如是1〇伏特左右。 由於品要使έ己憶單元行MR2中的其他非選定的記憶 單元Q2卜Q23〜Q28(包括記憶胞Μ2][、Μ23〜Μ28或電 晶體Τ21、Τ23〜Τ28)的通道都為開啟狀態(非選定的記憶 單元Q21、Q23〜Q28皆作為通過閘）。因此，電壓Vp6至 J需大於或等於電晶體T11〜T38的啟始電壓，甚至大於 或等於記憶胞M21、M23〜M28的啟始電壓。在本實例中， • 電壓VP6例如是10伏特左右。電壓Vp7可使傳輸閘極下 方的通道導通。在本實例中，電壓Vp7例如是5伏特左右。 在上述偏壓情況下，即可在選定記憶胞M22之浮置閘 極與基底之間建立一個大的電場，而得以利用通道F-N穿 随效應(Channel F-N Tunneling)使電子由通道注入電荷儲 存層中。

Y 在進行上述程式化操作時，共用同一條字元線WL2 之記憶單元Q12、Q32並不會程式化。這是因為未選定位 元線BL1、BL3上施加5伏特之電壓，故選擇電晶體ST11、 21 1302741 19618twf.doc/g ST3^ 二I 隧現象，當然就不會程式化記憶胞 Q12、Q32 〇 而且，由於未選定字元線WL1、WL3〜㈣上施加 10伏特之電壓’此電壓只是用於打開記憶單元之通道，而 不足以引發通道F-N雜現象，因此非選定字元線、 WL3〜WL8所連接的記憶胞qU〜⑼、即 ％ 4

〜Q38不會被程式化。 Q

此外，由於本發明之各個記憶單元Qn〜Q38分別是 由並聯設置的-個電晶體T11〜T38與—個記憶胞Mu〜 M38所構成，而電晶體T11〜T38的啟始電壓低於記憶胞 Mil〜Μ38的啟始電壓，因此即使未選定字元線WL1、 WL3〜WL8上施加的電壓無法打開記憶胞的通道，但是只 要此電壓可打開電晶體的通道，即可使電流通過，並到達 選定記憶單元。於是，在程式化操作時，由於可藉由電晶 體T11〜T38導通電流，因此，記憶胞啟始電壓範圍的設 定不會受到使非選定記憶胞處於完全開啟狀態的偏壓的限 制，使得記憶胞Mil〜M38的啟始電壓範圍較廣，因此可 以減少程式化的確認次數與步驟，而可以縮短程式化操作 的時間。 舉例來說，當此記憶胞為單階記憶胞時，藉由基準讀 取電壓Vref，來判別兩種不同啟始電壓（Threshold Voltage)(Vthl、Vth2)，Vthl<Vrefl<Vth2。Vthl 為小於 0 伏特；Vrefl為〇伏特左右；Vth2為大於〇伏特左右。當 22 1302741 19618twf.doc/g 非選定記憶胞處於完全開啟狀態的偏壓為5伏特時，V也2 也可以設定為大於5伏特，而使得Vth2的範陳廣。舍此 記憶胞為多階記憶胞時，藉由基準讀取電 V-，來判別四種…始電二： V〇ltage)(Vthl 、Vth2 、Vth3 、VtM)， Vthl<Vrefl<Vth2<Vref2<Vth3<Vref3<Vth4。同樣的，當非 選定記憶胞處於完全開啟狀態的偏壓為5伏 7 小於〇伏f為〇伏特左右；购為〇^2伏特為 Vref2為2.2伏特、Vth3為2.4〜4 2伏特、Vref3為4 4伏 特、Vth4為4.6〜6.4伏特；而使得vth2、Vth3、m 範圍較大。 时一而且在上述說明中，雖係以記憶元件陣列中單一記憶 早凡為單位進行程式化U本發明之NAND(反及閘)型 非揮發性記題_之程式化切藉由各字元線、選擇問 極線、位TL線的控制，而以位元組、節區，或是區塊為單 位進行程式化。 ^同時麥照圖2及圖3B，當對選定記憶單元行MR2 的。己匕、單元Q22進行讀取操作日夺，於選定之位元線 紅加私壓Vrl。於非選定之位元、線BU、BL3施加電壓 。於廷擇閘極、線SG1施加電壓Vr3。於選擇閘極線SG2 :力电[Vr4。於選定之記憶單a⑽所弟馬接之字元線 上知加電M Vr5。非選定字元線WL1、WL3〜WL8 ^加包壓Vr6 °於所有的傳輸閘極線PL1〜PL7施加電 【Vl7 ’以碩取選定記憶單元Q22之記憶胞M22。 23 1302741 19618twf.d〇c/g 電壓Vrl為施加於選定位元線BL2的讀取偏壓。在本 實例中，電壓Vrl例如是L5伏特左右。電壓Vr2則例如 是〇伏特左右。 由於選擇電晶體ST21及選擇電晶體ST22需處於開啟 狀態，因此電壓Vr3及電壓Vr4需大於或等於選擇電晶體 ST21及選擇電晶體ST22的啟始電壓。在本實例中，電壓 Vr3及電壓vr4例如是5伏特左右。 由於需要使記憶單元行MR2中的其他非選定的記憶 單元Q2卜Q23〜Q28(包括記憶胞M21、M23〜M28或電 晶體T21、T23〜T28)的通道都為開啟狀態(非選定的記憶 單元Q21、Q23〜Q28皆作為通過閘）。因此，電壓vr6需 大於或等於電晶體T11〜丁38的啟始電壓。在本實例中， 電壓Vr6例如是5伏特左右。電壓Vr7可使傳輸閘極下方 的通道導通。在本實例中，電壓Vr7例如是5伏特左右。 在上述偏壓情況下，可藉由偵測記憶胞之通道電流大 小來判斷儲存於此記憶胞中的數位資訊。 而且，由於本發明之各個記憶單元Q11〜Q38分別是 由並聯設置的一個電晶體T11〜T38與一個記憶胞Mil〜 M38所構成，而電晶體T11〜T38的啟始電壓低於記憶胞 Mil〜M38的啟始電壓，因此即使未選定字元線WL1、 WL3〜WL8上施加的電壓無法打開記憶胞的通道，但是只 要此電壓可打開電晶體的通道，即可使電流通過。因此， 在讀取選定記憶單元Q22時，並不會受到共用同一條位元 線BL2之記憶胞Q21、Q23〜Q28的干擾。 24 1302741 19618twf.doc/g 此外，在本發明之記憶單元之間，以傳輸閘極取代習 知的摻雜區，因此可避免短通道效應、汲極引發的能帶降 低(Drain Induced· Barrier Lowering，DIBL)效應等所造成的 記憶胞漏電流等。 而且在上述說明中，雖係以記憶元件陣列中單一記憶 元件為單位進行讀取操作，然而本發明之NAND(反及閘) 型快閃記憶胞陣列之讀取操作也可藉由各字元線、選擇閘 極線、位元線的控制，而讀取以位元組、節㊣，或是區塊 為早位之貧料。 接著說明本發明NAND(反及閘)型非揮發性記憶體陣 列之抹除料。本發明之抹除方法係為對整個nand(反及 閘)型非揮發性記憶體陣列作抹除為例作說明。 請同時參照圖2及圖3C,當對記憶單元陣列進行抹除 :，於所有傳輸閘極線PL1至PL7上施加偏壓％卜源極 、字元線WL1〜WL8、位元線阳〜bu及選擇閉 ;、，、SG1〜SG2及基底為浮置。於是施加於傳輸閉極 紅間的足以在傳輸閘極與基底之間建立—個大㈣ :::得以利用F-N穿隧效離N Tu 電荷刪之間: and (反及閘)型非揮發性記憶: 由傳輸_㈣彳，响==== 25 1302741 19618twf.doc/g 除。舉例來說，若尸選遮 右建擇於傳輸閘極線PL1施加偏壓Vel， 貝z、。己_Mll〜M3卜記憶胞M12〜M32中的資料會 f抹除。亦即’共用一傳輪閘極線的兩列記憶胞中的資料 會被抹除。 此外’。本發明於進行Ναν〇(反及問)型非揮發性記憶 • ^列之#作時’係利用通道F_N穿隧效應(F-N Tunneling) ，電由通道穿過穿隨介電層注人電荷儲存層中，以進 1丁°己十思胞之程式化操作；並利用F_N穿隧效應（F-N Tunneling)使電子從電荷儲存層穿電層注入傳輸 1極中以進行胞之抹除操作。由於，本發明之操作 方=減4 了電子穿越穿隧介電層之次數，因此可以提高穿 電層之哥命，並增加元件的可靠度。而且，由於在進 行％式化刼作時，係利用電子注入效率較高的通道f_n穿 隨效應，故可以降低記憶胞電流，並且能夠提高操作速度。 另外由於程式化及抹除之動作均利用F-N f隧效應，電流 消耗小，可有效降低整個記憶體元件之功率損耗。 圖4A為繪示本發明之較佳實施例的反及閘型非揮發 陡记憶體之上視圖。圖4B為繪示圖4A中沿A_A，線之結 構剖面圖。圖4C為繪示圖4A中沿B_B，線之結構剖面圖。 九請參照圖4A至圖4C，本發明之反及閘型非揮發性記 ，體包括多數個記憶單元行]y[Rl〜MR氕Mem()ry R〇w)、 夕數條字元線WL1〜WL8、多數條位元線BL1〜BL4、多 數條源極線SL1、多數條傳輸閘極線pL1〜pL7、多數條選 擇閘極線SG卜SG2。 26 1302741 19618twf.doc/g 多數個記憶單元行MR1〜MR4例如是排列成行/列陣 列A。在本實施例中，只繪示由四個記憶單元行MRl〜 MR4構成的記憶胞陣列。但是，本發明之反及閘型非揮發 性纪fe體例如是由多數個陣列A所構成，在行方向(X方向) 上，相鄰的兩陣列A例如是以鏡向對稱的方式配置。相鄰 的兩陣列A共用源極線SL與位元線BL1〜BL4。 多數個記憶單元行MR 1〜MR4例如是設置於基底2 0 0 上。在基底200例如是N型矽基底或p型矽基底。在基底 200中例如是設置有深N型井區2〇la與位於深N型井區 201a上的P型井區201b。在基底2〇〇中例如是設置有多數 個元件隔離結構202，以定義出主動區。這些元件隔離結 構202例如是位於p型井區2〇ib中，而且這些元件隔離 結構202之表面低於基底200表面，而在基底2〇〇中形成 凹陷部204。元件隔離結構202在行方向(X方向）平行排列。 接著’說明記憶單元行之結構。由於各記憶單元行之 結構均相同，因此在下述說明中只以記憶單元行MR2為 例作說明。記憶單元行MR2包括源極區206、汲極區208、 多數個記憶單元Q、傳輸閘極210、選擇閘極212a與選擇 閘極212b。 源極區206與汲極區208例如是設置於基底200中， 且源極區206與汲極區208例如是相距一段距離。 多數個記憶單元Q例如是設置於源極區206與汲極區 2〇8之間的基底200上。在相鄰的兩個記憶單元q彼此之 間具有間隙214。 27 1302741 19618twf.doc/g 接著，說明記憶單元Q之結構。各記憶單元Q包括記 憶胞Μ及電晶體Τ。記憶胞M及電晶體τ並聯設置在一 起。 §己憶胞Μ由基底200起依序為穿隧介電層216、電荷 儲存層218、閘間介電層220、控制閘極222。 控制閉極222例如是設置於基底細上，且填滿凹陷 部204。控制間極222的材質例如是摻雜多晶石夕、金屬或 金屬矽化物等導體材料。 電何儲存層川例如是設置於控制閉極從與基底 200 ^間’包荷儲存層218的材質包括導體材料(如換雜多 晶矽等）或電荷陷入材料(如氮化矽等）。 穿隨介電層216例如是設置於基底2〇〇與電荷儲存層 ⑽之間’其材質例如是氧化石夕。間間介電層從例如是 設置於控制閑極222與電荷儲存層218 =㈣質例如是氧切'氮切'氮物或= 材料如乳切化切、氧切/氮切/氧化石夕等。 创二上亦可選擇性的設置頂蓋層 員皿曰224之材貝包括絕緣材料，例如是氧化石夕、氮 入1 [此外’在由穿随介電層216、電荷儲存層218、閘^ =層220、控制閘極222所構成之堆疊間極結構的側^ ^可以设置有絕緣間隙壁226。絕緣間隙壁226之^ 括絕緣材料，例如是氧化矽、氮化矽等。 才貝匕 電晶體Τ包括閘介電層22 8及閘極。電晶體 為控制閘極222的一部分。閑介電層挪設置於凹陷 28 1302741 19618twf.doc/g 所暴露的基底2G()表面，且位於 之間。電晶體τ例如是由吃㈣/鎌222與基底200 的導體層延伸至電冇儲存厚ΓΙ ^白勺作為控制閘極222 曰、丨甲王甩何儲存層（汙置閘極）旁 202的凹陷部204處，而和電符儲m 、、、口 ^ 200 ^ -V 〇啫存層（洋置閘極)下方的基 底200所軸之寄生電㈣所構成。由於 222做為電晶體T的閑極，因此可使她 Τ並聯設置在一起。 及屯日日體

多數個傳輸閘極210例如是分別設置於記憶單元〇之 間的^底2GQ上，且填滿相鄰兩記憶單元Q之間的間隙 214。藉由傳輸閘極21〇而使記憶單元Q串聯連接在一起。 在傳輸閘極21G與基底2GG之間例如是設置有閘介電層 230/閘介電層230之材質例如是氧化矽。傳輸閘極21〇 亦會填滿元件隔離結構的凹陷部204，如此當利用電晶體 τ(寄生電晶體)通過電流時，傳輸閘極21〇則可打開其旁邊 的通道。 選擇閘極212a與選擇閘極212b分別設置記憶單元q 中隶外侧之兩個s己憶早元Q之侧壁’且分別與源極區鱼汲 極區相鄰。舉例來說，選擇閘極212a與源極區204相鄰， 且選擇閘極212b與汲極區206相鄰。 多數條字元線WL1〜WL8，在列方向(Y方向）平行排 列，且分別連接同一列之記憶胞之控制閘極222。 多數條位元線BL1〜BL4，在行方向(X方向）平行排 列，分別連接同一行之記憶單元行的汲極區208。各位元 線BL1〜BL4例如是猎由插基232而與〉及極區208電性連 29 1302741 196I8twf.doc/g 接。 多數條源極線SL1，在列方向(Y方向）平行排列，分 別連接同一列之記憶單元行的源極區206。 在本發明之非揮發性記憶體中，由於元件隔離結構 202之表面低於電荷儲存層218與基底200間之介面，而 形成凹陷部204，並在此凹陷部204設置與記憶胞μ並聯 連接的電晶體Τ。此電晶體Τ的設置將有助於記憶單元的 操作，可以縮短程式化操作時間，並避免讀取干擾。 一而且，在本發明之非揮發性記憶體中，由於在記憶單 元之間，以傳輸閘極210取代習知的摻雜區，因此可避免 短通道效應、汲極引發的能帶降低(Drain Induced. Lowering ’ DIBL)效應等所造成的記憶胞漏電流等。 此外’於5己丨思單元之間設置傳輸閘極21Q，此傳輸閘 極210之材質為導體，而可以遮蔽相鄰兩記憶胞的電荷儲 存層’而降低記憶胞對記憶胞之間的耦合干擾。 、、另外，在操作本發明之非揮發性記憶體時，係利用通 ，穿隧效應(F-N Tunnding)使電子經由通道穿過穿隧 =電層注入電荷儲存層中，以進行記憶胞之程式化操作； 二利用F-N穿隧效應(F-N Tunneling)使電子從電荷儲存層 ^過閘間介電層注人傳輸閘極巾，以進行記憶胞之抹除操 ^由於，本發明之操作方式減少了電子穿越穿隧介電層 可，因此可以提高穿隧介電層之壽命，並增加元件的 接著，說明本發明之非揮發性記憶體之製造方法。 30 1302741 19618twf.doc/g 第5Aj圖至第5H圖、第6A圖至第6H圖為分別繪示 本备明一較佳貫施例的一種非揮發性記憶體之製造流程剖 面圖。第5A圖至第5H圖為對應於圖4A中a_a，線的剖面 示圖弟6A圖至弟6H圖為對應於圖4A中;B-B，線的剖 面示意圖。 凊簽知、圖5A與圖6A，首先提供基底3〇〇。此基底3〇〇 例如是矽基底。接著，於基底3〇〇上形成一層介電層3〇2。

介電層302之材質例如是氧化石夕。介電層3〇2之形成方法 例如是熱氧化法。 然後，於基底300上形成一層導體層3〇4。導體層3〇4 ，材貝例如是#雜多晶發，此導體層遍之形成方法例如 疋利用化學IU目沈積法形成-層未摻雜乡㈣層後（未緣 ’進行離子植人步驟以形成之；或者是採用臨場植I 备貝的方式以化學氣相沈積法形成之。

底綱上形成閘間介電層3〇6，此閘間介 ^ Γ 例如是氧切/氮切/氮切，此閘間介 :二，成方法例如是先以熱氧化法形成―層底氧化 "接者，再利用化學氣相沈積法形成一層氮化 其後再於氮切層上形成頂氧切層。當然 ^ :之材質也可以是氧化㈣嶋化石夕或其= 请翏照圖5B與圖6B，於基底3〇〇上形成一眉 罩幕層3〇8。此圖案化罩幕層删具有開口 sl〇 分閘間介電層3〇6。圖案化罩幕層通例如是硬罩^層。 31 1302741 19618twf.doc/g 其材質例如是氮化矽。硬罩幕層形成方法例如是先於基底 上形成一層材料層後，進行微影、蝕刻製程而形成之:當 然，圖案化罩幕層308的材質亦可以是光阻材料，其形成 f法例如是先於基底上形成一層光阻層後，對該光阻層進 行曝光、顯影而形成之。 θ 接著，以圖案化罩幕層3〇8為罩幕，移除部分閘間介 電層306、導體層3〇4、介電層3〇2與基底3〇〇，而於基底 中幵〆成夕數條溝渠312。移除部分閘間介電層306、導 體層304、介電層3〇2與基底3⑽之方法包括乾式姓刻法， 例如是反應性離子蝕刻法。溝渠312在對應圖4Α中的χ 方向上平行排列。在此步驟中，導體層304經圖案化後， 形成^條狀佈局（對應圖4Α的X方向）的導體層3〇4a。 请麥照圖5C與圖6C，於基底300上形成襯層314。 = 314之材質例如是氧化石夕。襯，314之形成方法 疋熱氧化法。 材料ΪΪμ於基底上形成一層絕緣材料層316。絕緣 ^層316之材質例如是氧化石夕。絕騎料層3!6之形成 二=如疋化學氣相沈積法。接著，移除部分絕緣材料層 I直到暴露出罩幕層规表面。移除部分絕緣材料層训 ίνΐ例如是化學機械研磨法或回1虫刻法。在此步驟中， 罩幕層规例如是作為研磨（或钱刻)終止層。 mi麥照圖5D與圖6D，移除部分絕緣材料層316與墊 "14，以形成絕緣材料層316a與墊声31½。絕缘; 316a與墊層314a之#“…· 材枓層 之表面低於導體層304與基底300間之 32 1302741 19618twf.doc/g 介面’而形成凹陷部318，絕緣材料層316a與墊層M4a 即作為元件隔離結構。移除部分絕緣材料層316與墊層3i4 之方法例如是乾飯刻法。接著，移除圖案化罩幕層3〇8， 移除圖，化罩幕層3。8之方法例如是濕式侧法。 接著，於基底300上形成介電層32〇，於導體層3〇4& 側壁形成介電層322。介電層32〇與介電層奶之材質例 如是氧化石夕。介電層320與介電層322之形成方法例如是 熱氧化法。在此步驟中，亦會在介電層306表面上形成一 層介電層（未緣示）。 请茶照目5E與圖6E，於基底300上形成另一層 層324 ’導體層324填滿凹陷部318。導體層似之^質例 j多晶魏金屬’由—層摻雜多晶梦層與—層金屬石夕化 物層所構成，其中摻雜多晶石夕層填滿凹 化，形成於摻雜多晶石夕層上。導體層似的形

Li，，氣相沈積法依序形成摻雜多晶發層與金屬石夕 化物層。當然，導體厚3> 44· # 其他金屬材料。、θ之材貝也可以是摻雜多晶石夕或 接著於基底3〇〇上形成一層頂蓋層326。頂苗声％$ 例如是由頂蓋層326盥頂芸芦 、广曰 . 〃、項里層326b所構成。頂蓋層326a 了切。頂蓋層326b的材質例如是氮化石夕。 積法U盖層遍之形成方法例如是化學氣相沈 後’圖案化頂蓋層326、導體層324，使導體層似 >、’订排列的多數個條狀導體層（對應圖4Α中，在^方 33 1302741 19618twf.doc/g 向平行排列的字元線WL1〜WL8)。圖案化頂蓋層326、導 體層324之方法例如是微影蝕刻技術。 請參照圖5F與圖6F，於頂蓋層326、導體層324之 侧壁形成絕緣間隙壁328。絕緣間隙壁328之材質例如是 氛化梦。絶緣間隙壁3 2 8之形成方法例如是先以化學氣相 沈積法形成一層絕緣材料層後，進行非等向性蝕刻製程而 形成之。

接著’以具有絕緣間隙壁328的頂蓋層326、導體層 324為罩幕’移除部分導體層304a，直到暴露出介電層3〇2。 移除部分導體層304a之後’形成彼此隔離的多數個導電塊 304b。導電塊304b是作為記憶胞的浮置閘極。介電層3〇6 是作為記憶胞的閘間介電層。導體層324是作為印情始的 控制閘極。介電層302是作為記憶胞之穿隧介電層導體 層324、介電層306、導電塊304b、介電層3〇2 ^成堆疊 閘極結構(記憶胞）。而且，導體層324填入凹陷部318之 部分及介電層320構成電晶體。藉由導體層324使得呓情 胞與電晶體並聯設置在一起。 " 然後，於基底300上形成介電層33〇，於導體層3〇仆 側壁形成介電層332。介電層现與介電層332之^ 2氧化石夕。介電層330與介電層332之形成方法例士貝口是 請參照圖5G與圖6G，於基底上形成另— 層（未緣示），此導體層填滿堆疊閘極結構之間的間;，，缺 後進行非等向性侧製程，以歸部分物層，以於相^ 34 1302741 19618twf.doc/g :=:結構之間形成導體層说並於最外側之兩堆 構的側壁形成導體層334b。導體層例如是 目 '卜兀隔離結構的凹陷部318。在導體層334a盥 ^ = 2的介電層330及介電層3〇2例如是作為傳輸 甲極的閘；丨电層。在導體層334b與基底300之間的介電層 330及介電層302例如是作為選擇閘極的閘介電層。在導

版層334a與導電塊304b之間及在導體層334b與導電塊 3〇4b之間的介電層332亦作為閘間介電層。 接著’於基底300中形成源極區336a與；:及極區336b。 源極區336a與汲極區336b之形成方法例如是離子植入 法。之後，於基底300上形成覆蓋層338。覆蓋層338之 材貝例如是氮化矽。覆蓋層338之形成方法例如是化學氣 相沈積法。 請芩照圖5H與圖6H，於基底300上形成層間絕緣層 340。層間絕緣層340的材質例如是磷矽玻璃、硼鱗矽玻璃 等。層間絕緣層340的形成方法例如是化學氣相沈積法。 接著，於層間絕緣層340中形成與源極區336a電性連 接的導體層342。導體層342即作為源極線。導體層342 之形成方法例如是先圖案化層間絕緣層340以形成暴露源 極區336a之開口，然後於開口中填入導體材料而形成之。 然後，於基底300上形成層間絕緣層344。層間絕緣 層344的材質例如是磷矽玻璃、硼磷矽玻璃等。層間絕緣 層344的形成方法例如是化學氣相沈積法。 35 1302741 19618twf.doc/g 接著，於層間絕緣層344、層間絕緣層34〇中形成與 汲極區336b電性連接的導體層346(導體插塞)。導體層3牝 之形成方法例如是先圖案化層間絕緣層344、層間絕緣層 • 340以形成暴露汲極區336b之開口，然後於開口中埴入^ 體材料而形成之。 ^然後，於基底3〇〇上形成導體層348。此導體層348 是作為位元線(對應圖4A中的BU〜BL4)。導體層3佔的 • 形，方法例如是於基底3〇〇上形成一層導體材料層後，進 灯微影、蝕刻製程而形成之。後續完成非揮發性記憶體之 製程為習知技術者所周知，在此不再贅述。 在本發明之非揮發性記憶體之製造方法中，由於元件 隔離結構之表面低於導體層3〇4與基底3⑻間之介面，而 形成凹陷部318，並在此凹陷部318形成與記憶胞並聯連 接的電μ體。此電晶體的形成將有助於記憶體的操作，可 以縮短程式化操作時間，並避免讀取干擾。而且，傳輸閘 極亦會填滿元件隔離結構的凹陷部31 §，如此當利用電晶 ❿ 體(寄生電晶體)通過電流時，傳輸閘極則可打開其旁邊的 通道。 而且’在本發明之非揮發性記憶體之製造方法中，由 於在記憶胞之間形成導體層334a(傳輸閘極），因此可避免 • 短通道效應、汲極引發的能帶降低（Drain Induced Barrier • LowerinS，DIBL)效應等所造成的記憶胞漏電流等。 此外，於記憶胞之間形成導體層334a(傳輸閘極），此 導體層334a(傳輸閘極）可以遮蔽相鄰兩記憶胞的導體層 36 1302741 19618twf.doc/g 304b(洋置閘極），而降低記憶胞對記憶胞之間_合干擾。 〜而=記憶胞在進行抹除操作時’可以藉由F，穿隧 =將電由:從浮置酬至導體層_ =數=種Ϊ除方式可減少了電子穿越穿隨介電 。此可以提高穿隨介電層之壽命，並增加元件 的二發性記憶體之製造方法可容易 、叙衣私I合在一起，而可以增加製程裕度。 雖然本發明已以較佳實施例揭露如上，铁 限定本發明，任何熟習此技藝者，在不脫縣發 ，圍内’當可作些許之更動與潤飾，因此本發t 範圍當視_之ΐ請專職_界定者 保達 【圖式簡單說明】 # 剖面=麟示Μ㈣反及__發性記倾的結構 記憶之練聊非揮發性 操作之一實 圖3Α所繪示為對一般記憶胞進行程 例的示意圖。 7 實 圖3Β所緣示為對源極側記憶胞進行讀取摔作之 例的示意圖。 貝斗w木TF之— 圖3C所繪示為對汲極側記憶胞進行抹除_ 例的示意®。 $仃雜作之-實 圖4Α為緣示本發明之較佳實施例的反及間型非揮發 37 1302741 19618twf.doc/g 性記憶體的上視圖。 圖4B為繪示圖4A中沿A-A’線之結構剖面圖。 圖4C為繪示圖4A中沿B-B’線之結構剖面圖。 第5A圖至第5H圖是依照本發明一較佳實施例一種非 揮發性記憶體之製造流程剖面圖。 第6A圖至第6H圖是依照本發明一較佳實施例一種非 揮發性記憶體之製造流程剖面圖。 【主要元件符號說明】 100、200、300 :基底 102 :摻雜區 104、206、336a :源極區 106、208、336b ··没極區 108 ··插塞 201a :深N型井區 201b : P型井區 202 :元件隔離結構 204 :凹陷部204 210 :傳輸閘極 212a、212b :選擇閘極 214 :間隙 216 :穿隧介電層 218 :電荷儲存層 220 :閘間介電層 222 :控制閘極 38 1302741 19618twf.doc/g 224 :頂蓋層 226、328 :絕緣間隙壁 228、230 :閘介電層 230 :插塞 • 302、320、322、330、332 :介電層 • 304、304a、324、334a、334b、342、346、348 :導體 層 304b :導體塊 ® 3G6 :賴介電層 308 ··圖案化罩幕層 310 :開口 312 :溝渠 314、314a :襯層 316、316a :絕緣材料層 326、326a、326b :頂蓋層 338 :覆蓋層 • 340、344 :層間絕緣層 BL、BL1〜BL4 :位元線

Ml〜M8、Mil〜M38 :記憶胞 MR1〜MR4 :記憶單元行 . PL1〜PL7 :傳輸閘極線 Q、Q11〜Q38 :記憶單元 SGI、SG2 :選擇閘極線 SL :源極線 39 1302741 19618twf.doc/g ST1、ST2、ST11 〜ST31、ST12〜ST32 :選擇電晶體 T、Til〜T38 :電晶體 WL1〜WL8 :字元線

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Claims (1)

1302741 19618twf.doc/g 十、申請專利範圍： 包括多數個記憶單 1·一種反及閘型非揮發性記憶髅 元行，各該記憶單元行包括： _ 一源極區與一汲極區，設置於一基底中· 元，設置於該源‘與該汲極區之間的 纪,[咅胞些⑽早凡包括—記憶胞與—電晶體，該 °己“1兵该電晶體並聯連接在一起； 間的’㈣設置於相鄰兩該些記憶單元之 二二ϊ該些記憶單元串聯連接在-起；以及 側之該兩^單==與—第二選擇電晶體，分別與最外 鄰。己^早疋連接’且分別與該源極區與該沒極區相 憶體圍第1項所述之反及閉型非揮發性記 間隙。輪閘極填滿相鄰兩該些記憶單元之間的 層、一1儲^5己憶胞由該基底起至少包括—穿隨介電 电何鍺存層、—間間介電層與—控制閉極。 憶體==利範圍第3項所述之反及間型非揮發性記 石夕。間介電層之材質包括氧化石夕/氮化石夕/氧化 憶體3項所述之反及_揮發性記 、何储存層之材質為摻雜多晶矽。 •如申叫專利範圍第3項所述之反及卿非揮發性記 41 1302741 19618twf.doc/g 憶體，其中該穿隧介電層之材質包括氧化矽。 7.如專利範圍第3項所述之反及閘型非揮發性記 憶體’更包括多數條元件隔離結構，平行設置於該基底 各该些記憶單元行設置於相鄰兩元件結構之間。 體’其中轉讀隔離結構的表面低於該電荷儲存触 =基底間之介面而形成—凹陷部，該控制閘極填滿該二陷

9.如申請專利範圍第8項所述之反及閘型非揮 憶體’更包括-閘介電層，設置於該控制閘極與該基紅 間’各該些電晶體係由該控糊極、制介電層及該基 構成。 土 & 10.如申請專利範圍第3項所述之反及閘型非揮發，丨 記憶體，其中該些記憶單元行，呈二維配置， 胞陣列，該反及閘型非揮發性記憶體更包括 性 而成一記憶

二多數條字元線，在列方向平行排列，且連接同一 该些記憶胞之該控制閘極及該些電晶體之閘極； 多數條位元線，在行方向平行排列，分別連 /一 之該記憶單元行的該汲極區； 订 分別連接同一列 多數條源極線，在列方向平行排列， 之該記憶單元行的該源極區； 多數條選擇閘極線，在财向平行㈣，分 二 一列之該記憶單兀行的該第一選擇電晶體之閘極鱼 選擇電晶體之閘極；以及 多數條傳輸閘極線，在列方向平行排列，分別連接门 42 1302741 19618twf.doc/g 一列之該記憶單元行的該些傳輸閘極。 二、丨1·如申请專利範圍第10項所述之反及閘型非揮發性 己L肢更包括多數條元件隔離結構，設置於該基底中， 且於行方向平行排列，各該記憶單元行設置於相鄰兩元件 結構之間。 二立12·如申請專利範圍第11項所述之反及閘型非揮發性 =憶體，其中該些元件隔離結構的表面低於該電荷儲存層 基底間之介面而形成一凹陷部，該控制閘極填滿該二 “立13.如申請專利範圍第12項所述之反及閘型非揮發性 d憶體’更包括—閘介電層，設置於該控制閘極與該基底 ’各°亥些笔日日體疋由部分該控制閘極與該閘介電層所 構成。 曰 1曰4.一種反及閘型非揮發性記憶體的製造方法，包括： μ提供一基底，該基底上已依序形成有一第一介 —第一導體層與一第二介電層； 曰 圖案化該第-導體層’以形成平行排列的多數個第一 也卞狀導體層’該些第-條狀導體層往—第—方向延伸. 士於該些第-條狀導體層之間的該基底中形成往該第一 方向延伸的多數條溝渠； 於該基底中的該些溝渠_成多數個隔離結構，該些 二離結構的表面低於該些第—條狀導體層與縣底間之介 面而形成一凹陷部，並暴露出部分該基底； 於恭露出的部分該基底表面形成一第三介電層； 於遠基底上形成-第二導體層，其中該第二導體層填 43 1302741 19618twf.doc/g 滿該凹陷部； 圖案化該第二導體層、該第二介電層及該第—條 圖二：Γίϊ個堆疊間極結構’其中該第 第二條狀導體層成::弟-方向延伸且平行排列的多數個 極結極結構之間及最外側之該兩堆疊問 稱之侧壁形成多數個第三條狀導體層。 記憶14销狀反射㈣非揮發性 ❹其中該第—條狀導體層經圖案化後形 記憶==方專，非揮發性 晶石夕。 e其中杜子置閘極之材質包括摻雜多 ihn申料鄕㈣14韻狀反及_非揮發性 ，的4造方法，其巾該第—介電層之材質包 X “ϊ=:屬::= 記憶目/ !：销敎反及_非揮發性 /氧^錢方法，其中該第二介電層包括氧切/氮化石夕 44 1302741 19618twf.doc/g 於该基底上形成一絕緣層；以及 面。移除部分該絕緣層，使該絕緣層之表面低於該基底表 如申請專·圍第14項所述之 記憶體的製造方法，豆中哕篦-八+ & F ^ 行熱氧化製程。，、中為二介電層之形成方法包括進 範圍第14項所述之反及閘型非揮發性 a體的錢方法，更包括於該些堆疊閘極結構與該些第 二條狀導體層之間形成一絕緣間隙壁。 23.如申請專魏圍第14項所述之反及閘 記憶體的製造方法，其找第三介電層與料該第二條狀 導體層構成一電晶體。 24·如申凊專利範圍第14項所述之反及閘型非揮發性 記憶體的製造方:^，其巾形成於相賴麵疊閑極結構之 間的該些第三條狀導體層作為―傳輸閘極；形成於最外侧 之該兩堆疊閘極結構之側壁的該些第三條狀導體層作為一 選擇閘極。

25.如申請專利範圍第14項所述之反及閘型非揮發性 記憶體的製造方法，其中該也第 摻雜多晶石夕。 26·如申請專利範圍第14項所述之反及閘型非揮發性 記憶體的製造方法，更包括於該基底巾形成源極區及没極 區。 27.—種反及閘型非揮發性記憶體之操作方法，適用於 45 1302741 19618twf.doc/g ^括多數個記憶單元行的—記憶體陣列，各該記憶單元行 "又置於基底上，具有··多數個記憶單元，設置於一源極 區與二^極區之間，各該些記憶單元包括並聯連接在一起 t二己k、胞與-電·；多數個傳輸閘極，設置於該些記 單兀^間的錄底上，而使該些記憶單元串聯連接在一 ，，ϋ擇電晶體與_第二選擇電晶體，分別與最外 單元連接，且該第-選擇電晶體與該汲極區 選擇電晶體與該源極區相鄰·，多數字 且分別連接同-列之該些記憶胞之控Ϊ 電日Β體之閘極；多數條源極線分別連接同1 2:，區:多數條位元線在行方向平行排列，且‘ 方二：之5亥些汲極區；多數條第一選擇閘極線，在列 選擇電門f別Ϊ接同—列之該記憶單元行的該第— 多數條第二選擇閘極線，在列方向平 b體之二別ΐ接同一列之該記憶單元行的該第二選擇電 _傳輸閘極線，在列方向平行排列二 括：5敎觀憶單元行的該些傳輸陳，該方法= 選定記憶單元的·"記憶胞進行程式化操作時，於 μ之—憶單元所耦接之該位 $於 非選定之該位元線施加一第二電壓，於亥第:二於 =7第，轉’於選定之該記憶單元所二 ^加—㈣麵，非選定該些字⑽上施加 ， 屋’於所有的傳輪間極線施加一第六電麼’以利用通道= 46 1302741 19618twf.doc/g 穿隧效應程式化選定之該記憶胞，其中該第四電壓與該第 一電壓的電壓差可引發F-N穿隧效應，該第三電壓大於或 等於該第一選擇電晶體的啟始電壓，該第二電壓可抑制非 選定記憶單元行的該第一選擇電晶體開啟，該第五電壓大 於或等於該電晶體的啟始電壓，且該第六電壓可使傳輸閘 極下方的通道導通。 28. 如申請專利範圍第27項所述之反及閘型非揮發性 記憶體之操作方法，其中該第一電壓為〇伏特左右；該第 二電壓為5伏特左右；該第三電壓為5伏特左右；該第四 電壓為20伏特左右；該第五電壓為10伏特左右；該第六 電壓為5伏特左右。 29. 如申請專利範圍第27項所述之反及閘型非揮發性 記憶體之操作方法，更包括： 對一選定記憶單元的一記憶胞進行讀取操作時，於選 定之該記憶單元所耦接之該位元線施加一第七電壓，於該 第一選擇閘極線施加一第八電壓，於該第二選擇閘極線施 加一第九電壓，於選定之該記憶單元所耦接之該字元線上 施加一第十電壓，非選定該些字元線上施加一第十一電 壓，於所有的傳輸閘極線施加一第十二電壓，以讀取選定 之該記憶胞，其中該第八電壓大於或等於該第一選擇電晶 體的啟始電壓，該第九電壓大於或等於該第二選擇電晶體 的啟始電壓，該第十一電壓大於或等於該電晶體的啟始電 壓，且該第十二電壓可使傳輸閘極下方的通道導通。 30. 如申請專利範圍第29項所述之反及閘型非揮發性 47 1302741 19618twf.doc/g 記憶體之操作方法，其中該第七電壓為1.5伏特左右；該 第八電壓為5伏特左右；該第九電壓為5伏特左右；該第 十電壓為0伏特左右；該第十一電壓為5伏特左右；該第 十二電壓為5伏特左右。 31. 如申請專利範圍第27項所述之反及閘型非揮發性 記憶體之操作方法，更包括： 對記憶單元的記憶胞進行抹除操作時，於所有的傳輸 閘極線施加一第十三電壓，使該基底浮置，以利用F-N穿 隧效應抹除該些記憶胞，其中該第十三電壓與基底的電壓 差可引發F-N穿隧效應。 32. 如申請專利範圍第31項所述之反及閘型非揮發性 記憶體之操作方法，其中該第十三電壓為15伏特左右。

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