JP4065671B2 - 不揮発性半導体記憶装置、その製造方法及びその動作方法 - Google Patents
不揮発性半導体記憶装置、その製造方法及びその動作方法 Download PDFInfo
- Publication number
- JP4065671B2 JP4065671B2 JP2001264158A JP2001264158A JP4065671B2 JP 4065671 B2 JP4065671 B2 JP 4065671B2 JP 2001264158 A JP2001264158 A JP 2001264158A JP 2001264158 A JP2001264158 A JP 2001264158A JP 4065671 B2 JP4065671 B2 JP 4065671B2
- Authority
- JP
- Japan
- Prior art keywords
- control gate
- voltage
- cell
- semiconductor substrate
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、その製造方法及びその動作方法に関する。更に詳しくは、本発明は、浮遊ゲートを有し、電気的に書き換え可能な不揮発性半導体記憶装置、その製造方法及びその動作方法に関するものである。
【０００２】
【従来の技術】
従来技術として、図１（Ａ）及び（Ｂ）に示すような構成（シングルソースドレイン構成）が知られている。図中、１は半導体基板、２Ａはドレイン拡散領域、２Ｂはソース拡散領域、４は浮遊ゲート、５は素子分離用の酸化膜、７Ａは制御ゲート線、ＢＬはビット線、ＷＬはワード線を意味する。この構成では、チャネル長方向に隣接するセル毎に一対の不純物領域が必要であるため、セルの面積が大きくなるという課題があった。
上記課題から、仮想接地型のアレイ構造を用いた、ＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリと呼ばれる不揮発性半導体記憶装置が提案されている（米国特許第５，８７７，０５４号）。そのメモリセルの断面図及びアレイ構成図を図２（Ａ）及び（Ｂ）に示す。
【０００３】
ＡＣＴ型メモリセルは、不純物濃度の薄いソース拡散領域２Ｂ1及び２Ｂ2と不純物濃度の濃いドレイン拡散領域２Ａ1及び２Ａ2と、浮遊ゲート４を有するｎチャンネルトランジスタ構造をもち、浮遊ゲート４上にはワード線として機能する制御ゲート線７Ａをもつ。アレイ構成は、図２（Ｂ）の構成図に示されるように、ソース拡散領域２Ｂ1及びドレイン拡散領域２Ａ1を１本の不純物拡散層として共有する仮想接地構造となっている。このソースとドレイン拡散領域の非対称な不純物濃度分布が、書き込みと消去の両方でＦＮトンネル現象を用いうるシンプルな仮想接地構造を可能にしている。また、メモリセルは、隣り合うワード線間をボロン注入のＰＮ分離のみで素子分離されているため、フィールド酸化膜が不要であり、高集積化に向いている。図中、６はＯＮＯ積層膜を意味する。
【０００４】
次に、ＡＣＴ型メモリセルの動作原理を示す。書き込みは、まず、ドレインサイドのＦＮトンネル現象により、浮遊ゲートからドレイン拡散領域に電子を引き抜き、閾値電圧を下げる。例えば、選択セルの書き込みは、選択制御ゲート線に−１２Ｖ、ドレイン拡散領域に＋４Ｖを印加して、閾値を１Ｖから２Ｖの間に下げる。この時、非選択の隣接セルのｎ−ソース拡散領域側のトンネル酸化膜に印加される電界は、ｎ＋領域のドレイン拡散領域側のトンネル酸化膜に印加される電界に比べて、小さくなる。これは、ｎ−領域を有するソース拡散領域側のトンネル酸化膜直下に、空乏層が存在するためである。よって、同一制御ゲート線上の隣接する非選択セルは、書き込みが起こらない。これが、ＦＮトンネル現象を用いて書き込みを行い、かつ仮想接地構造を実現できる理由である。
【０００５】
消去は、選択制御ゲート線に＋１０Ｖ、半導体基板・不純物拡散層にそれぞれ−８Ｖを印加することにより、チャネル領域のＦＮトンネル現象により、半導体基板から浮遊ゲートに電子を注入し、閾値電圧を４Ｖ以上に上げる。消去は、ブロック単位、制御ゲート線単位で可能である。
読み出し動作は、制御ゲート線の電圧を＋３Ｖ、ドレイン電圧を＋１Ｖ、ソース電圧を０Ｖとし、セル電流が流れるか流れないかで、選択セルが書き込み状態か消去状態かを判定する。
【０００６】
【発明が解決しようとする課題】
図２（Ａ）及び（Ｂ）では、非対称ソースドレイン構造のため、ビット線の不純物濃度をｎ−領域とｎ＋領域に分ける必要があり、シングルソースドレイン構成に比べ製造が困難である。
書き込み時、ＦＮトンネル現象を用いて、浮遊ゲートからドレイン拡散領域側に電子を引き抜く時、バンド間トンネル現象により電子・正孔対が発生する。次いで、半導体基板に流れ込む正孔の一部が空乏層で加速されて大きなエネルギーを得て、縦方向の電界（浮遊ゲートの負電位）に引かれてトンネル酸化膜に捕獲される。この捕獲により、トンネル酸化膜が劣化し、エンデュランス耐性やデータ保持特性の信頼性を劣化させることとなる。よって、高速書き込み時に高信頼性を維持できないという課題があった。
【０００７】
更に、読み出し特性が、隣接セルを通しての横方向リーク電流に大きく影響されるので、タイトな閾値分布を得るのが難しく、多値化が困難であるという課題もあった。
また、図３（Ａ）及び（Ｂ）に示すように、他の不揮発性半導体記憶装置として、ワード線としての制御ゲートを２つに分け浮遊ゲート上に並列に配置する構成（図中、７Ａ1及び７Ａ2に対応）が提案されている（特開平７−３１２３９４号公報）。しかし、２つの制御ゲートが浮遊ゲート上に第２ゲート絶縁膜を介して並んで配置されているため、セル面積が大きくなり高集積化が困難であるという課題もあった。
【０００８】
【課題を解決するための手段】
かくして本発明によれば、半導体基板の表面層に形成されたドレイン拡散領域及びソース拡散領域と、前記ソース及びドレイン拡散領域間に形成された第1絶縁膜と、前記第1絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１制御ゲートと、前記第１制御ゲート上とその側壁及び前記浮遊ゲートの側壁に形成された第３絶縁膜と、前記第１制御ゲート上に第３絶縁膜を介して形成された第２制御ゲートとからなるセルを有し、
前記セルが、チャネル長方向及びチャネル幅方向に複数位置し、
チャネル幅方向に隣接するセルを構成する前記第１制御ゲートが、１本の第１制御ゲート線として共有され、前記第１制御ゲート線に対して直交する方向に連続する一列のセルの前記第２制御ゲートが、１本の第２制御ゲート線として共有され、
一のセルの前記ソース拡散領域と、一のセルに対してチャネル長方向に隣接する他のセルの前記ドレイン拡散領域とが、１本のビット線として共有され、
チャネル幅方向に隣接するセルを構成する前記ドレイン拡散領域及びソース拡散領域が、それぞれ１本のビット線として共有されていることを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
また、本発明によれば、（ａ）半導体基板上に第１絶縁膜と第１導体膜とをこの順で積層し、前記第１導体膜を加工して浮遊ゲートを形成する工程と、
（ｂ）前記浮遊ゲート上に第２絶縁膜と第２導体膜とをこの順で積層し、前記第２導体膜を加工して第１制御ゲートを形成する工程と、
（ｃ）前記第１制御ゲートをマスクとして、前記半導体基板の表面層に不純物を注入してドレイン拡散領域及びソース拡散領域を形成する工程と、
（ｄ）前記第１制御ゲート上とその側壁及び前記浮遊ゲートの側壁に第３絶縁膜を形成する工程と、
（ｅ）前記第３絶縁膜上に第３導体膜を積層し、前記第３導体膜をサイドウォールスペーサーを備えたマスクを用いて加工して前記第１制御ゲート上に第３絶縁膜を介して第２制御ゲートを形成する工程とを含むことでセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００１０】
更に、本発明によれば、上記不揮発性半導体記憶装置の動作方法であって、
【００１１】
（Ａ）所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、半導体基板を接地することで、半導体基板から浮遊ゲートへ電子を注入し、又は所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、半導体基板を接地することで、浮遊ゲートから半導体基板へ電子を注入して書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法
【００１２】
（Ｂ）所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記正電圧より低い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、半導体基板から浮遊ゲートへ電子を注入し、又は所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、浮遊ゲートから半導体基板へ電子を注入して書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法；
【００１３】
（Ｃ）所定の負電圧を選択するセルの第１制御ゲート線に印加し、半導体基板を接地することで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線に印加し、半導体基板を接地することで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１４】
（Ｄ）所定の負電圧を選択するセルの第１制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線に印加し、前記正電圧より低い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１５】
（Ｅ）所定の負電圧を選択するセルの第２制御ゲート線に印加し、半導体基板を接地することで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第２制御ゲート線に印加し、半導体基板を接地することで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１６】
（Ｆ）所定の負電圧を選択するセルの第２制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第２制御ゲート線に印加し、前記正電圧より低い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１７】
（Ｇ）所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、半導体基板を接地することで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、半導体基板を接地することで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１８】
（Ｈ）所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１９】
（Ｉ）所定の正電圧を選択するセルの第２制御ゲート線とソース拡散領域に対応するビット線に印加し、選択するセルのドレイン拡散領域に対応するビット線を接地することで、読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法；
【００２０】
（Ｊ）所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線とソース拡散領域に対応するビット線に印加し、選択するセルのドレイン拡散領域に対応するビット線を接地することで、読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法；
【００２１】
（Ｋ）所定の正電圧を選択するセルの第２制御ゲート線に印加し、奇数番目の第１制御ゲート線と奇数番目のドレイン拡散領域に対応するビット線に正電圧を印加し、偶数番目の第１制御ゲート線と偶数番目のソース拡散領域に対応するビット線を接地することにより、奇数番目のセルを読み出し、続けて所定の正電圧を選択するセルの第２制御ゲート線に印加したまま、偶数番目の第１制御ゲート線と偶数番目のドレイン拡散領域に対応するビット線に正電圧を印加し、奇数番目の第１制御ゲート線と奇数番目のソース拡散領域に対応するビット線を接地することにより、偶数番目のセルを読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法
が提供される。
【００２２】
【発明の実施の形態】
本発明の不揮発性半導体記憶装置の構成を、その製造方法を参照しつつ説明する。
まず、（ａ）半導体基板上に第１絶縁膜と第１導体膜とをこの順で積層し、第１導体膜を加工して浮遊ゲートを形成する。
半導体基板には、通常シリコン基板が使用される。半導体基板はＰ又はＮ型の導電性を有していてもよい。半導体基板上に形成される第１絶縁膜は、通常シリコン酸化膜からなり、基板がシリコン基板の場合、熱酸化法により形成することができる。また、ＣＶＤ法やスパッタ法により形成してもよい。なお、この第１絶縁膜はトンネル絶縁膜として機能する。
【００２３】
第１導体膜には、例えば、ポリシリコン、シリサイド等のシリコン膜、アルミニウム、銅等の金属膜を使用することができる。この第１導体膜は、例えば、ウェットやドライエッチングのような公知の方法で加工することにより、浮遊ゲートとなる。
次に、（ｂ）浮遊ゲート上に第２絶縁膜及び第２導体膜とをこの順で積層し、第２導体膜を加工して第１制御ゲートを形成する。
【００２４】
第２絶縁膜は、シリコン酸化膜、シリコン窒化膜及びその積層膜を使用できる。更に、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ膜を使用していもよい。第２絶縁膜の形成方法は、特に限定されず。熱酸化法、ＣＶＤ法、スパッタ法等が挙げられる。
第２導体膜には、例えば、ポリシリコン、シリサイド等のシリコン系膜、アルミニウム、銅等の金属膜を使用することができる。この第２導体膜は、例えば、ウェットやドライエッチングのような公知の方法で加工することにより、第１制御ゲートとなる。
【００２５】
次いで、（ｃ）第１制御ゲートをマスクとして、半導体基板の表面層に不純物を注入してドレイン拡散領域及びソース拡散領域を形成する。本発明では、従来のＡＣＴ型の不揮発性半導体記憶装置のように、濃度の異なる２領域に拡散領域を分ける必要はない。
注入される不純物としては、リン、砒素等のＮ型不純物、ホウ素のようなＰ型不純物が挙げられる。注入の条件は、使用する不純物の種類により相違する。
また、ドレイン拡散領域とソース拡散領域とは、互いに対称な構造を有していてもよい。
次に、（ｄ）第１制御ゲート上とその側壁及び浮遊ゲートの側壁に第３絶縁膜を形成する。
【００２６】
第３絶縁膜は、シリコン酸化膜、シリコン窒化膜及びその積層膜を使用できる。更に、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ膜を使用していもよい。第３絶縁膜の形成方法は、特に限定されず、ＣＶＤ法、スパッタ法等が挙げられる。
更に、（ｅ）第３絶縁膜上に第３導体膜を積層し、第３導体膜を加工して第１制御ゲート上に第３絶縁膜を介して第２制御ゲートを形成する。
【００２７】
第３導体膜には、例えば、ポリシリコン、シリサイド等のシリコン系膜、アルミニウム、銅等の金属膜を使用することができる。この第３導体膜は、例えば、ウェットやドライエッチングのような公知の方法で加工することにより、第２制御ゲートとなる。
なお、第３導電膜の第２制御ゲートへの加工を、サイドウォールスペーサーを備えたマスクを用いて行うことが好ましい。これによりアクティブ領域と第２制御ゲートとのミスアライメントマージンを広げることができる。
以上の工程により、本発明の基本的なセルを形成することができる。
【００２８】
上記セルにおいて、第１制御ゲートと第２制御ゲートとが、列デコーダーと行デコーダーとにそれぞれ接続され、浮遊ゲートと第１及び第２制御ゲートとが容量結合していることが好ましい。
更に、上記セルは、チャネル長方向及び／又は幅方向に複数配置されていてもよい。例えば、チャネル長方向に複数のセルを有し、一のセルのソース拡散領域と、一のセルに対してチャネル長方向に隣接する他のセルのドレイン拡散領域とが１本のビット線として共有させることができる。また、チャネル長方向及び幅方向に複数のセルを有し、チャネル長方向又は幅方向に連続する一列のセルの第１制御ゲートが、１本の第１制御ゲート線として共有され、第１制御ゲート線に対して直交する方向に連続する一列のセルの第２制御ゲートが、１本の第２制御ゲート線として共有させることもできる。
【００２９】
なお、チャネル幅方向に複数のセルを有する場合、工程（ａ）の後、工程（ｂ）の前に、シャロートレンチ分離（ＳＴＩ）法により浮遊ゲート間の半導体基板に素子分離領域を形成する工程と、工程（ｂ）の後、工程（ｃ）の前に、隣接するセルを構成するソース拡散領域とドレイン拡散領域とをそれぞれ１本のビット線として共有しうるように、素子分離領域を除去する工程とを含むことが好ましい。
【００３０】
本発明の不揮発性半導体記憶装置の書き込みは、第１制御ゲート、第２制御ゲート、ソース拡散領域、ドレイン拡散領域及び基板に印加する電圧を適宜調整して、基板から浮遊ゲートへ電子を注入する又は、浮遊ゲートから基板へ電子を注入することにより行うことができる。
一方、消去は、第１制御ゲート、第２制御ゲート、ソース拡散領域、ドレイン拡散領域及び基板に印加する電圧を適宜調整して、書き込みが基板から浮遊ゲートへ電子を注入することにより行う場合、浮遊ゲートから基板へ電子を注入することにより又は、書き込みが浮遊ゲートから基板へ電子を注入することにより行う場合、基板から浮遊ゲートへ電子を注入することにより行うことができる。
【００３１】
また、読み出しは、第１制御ゲート、第２制御ゲート、ソース拡散領域、ドレイン拡散領域及び基板に印加する電圧を適宜調整して、セルに電流が流れるか流れないかを調べることで行うことができる。
上記書き込み、消去及び読み出し方法からなる動作方法については、下記の実施例で具体的に説明する。
【００３２】
【実施例】
以下、本発明を図面を参照しつつ説明する。
本発明の不揮発性半導体記憶装置の一例のレイアウト図を図４に、行デコーダーにつながる第１制御ゲートに沿った方向（Ｘ方向）のＸ−Ｘ′断面図を図５（Ａ）に、列デコーダーにつながる第２制御ゲートに沿った方向（Ｙ方向）のＹ−Ｙ′断面図を図５（Ｂ）に示す。図中、２は不純物拡散領域、４は浮遊ゲート、５は埋め込み酸化膜、６はＯＮＯ積層膜、７は第２制御ゲート、８は第１制御ゲート、９はシリコン窒化膜を意味する。
【００３３】
本発明の不揮発性半導体記憶装置の製造方法について、図６に示すように、Ｘ１−Ｘ１’方向のライン部断面図である図７（Ａ）〜図２２（Ａ）、Ｘ２−Ｘ２’方向のスペース部断面図である図７（Ｂ）〜図２２（Ｂ）、Ｙ１−Ｙ１’方向のライン部断面図である図７（Ｃ）〜図２２（Ｃ）、Ｙ２−Ｙ２’方向のスペース部断面図である図７（Ｄ）〜図２２（Ｄ）を用いて説明する。
以下の実施例において、半導体基板としてシリコン基板、第1絶縁膜としてトンネル酸化膜、浮遊ゲートとして第１ポリシリコン層、第２絶縁膜としてＯＮＯ膜、第１制御ゲートとして第２ポリシリコン層、第３絶縁膜としてＯＮＯ膜、第２制御ゲートとして第３ポリシリコン層を使用している。
【００３４】
まず、図７（Ａ）〜（Ｄ）に示すように、第１導電型のシリコン基板１１に熱酸化を行い、トンネル酸化膜１２を１０ｎｍ程度の膜厚に形成した後、第１ポリシリコン層１３（膜厚５０ｎｍ）、シリコン窒化膜１４（膜厚２５０ｎｍ）を順次積層する。
次に、図８（Ａ）〜（Ｄ）に示すように、リソグラフィー技術を用いたパターンニングによりレジストパターン１５を形成する。
次いで、図９（Ａ）〜（Ｄ）に示すように、シリコン窒化膜１４／第１ポリシリコン層１３／トンネル酸化膜１２／シリコン基板１１を合計深さが２７５ｎｍとなるようにエッチング除去した後、レジストパターン１５を剥離する。この工程で、図９（Ｃ）及び(Ｄ)のＹ−Ｙ’方向の断面図に示されるように、ＳＴＩ領域を形成するための溝を形成する。第１ポリシリコン層１３は、Ｙ方向に走っている。
【００３５】
次いで、図１０（Ａ）〜（Ｄ）に示すように、溝にシリコン酸化膜１６を埋め込み、第１ポリシリコン層１３が完全に露出するまでエッチバックを行う。図１０（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、シャロートレンチ分離領域が形成される。ここで、シリコン窒化膜１４は、浮遊ゲートを保護するために用いられている。
次いで、図１１（Ａ）〜（Ｄ）に示すように、シリコン窒化膜１４を除去したのち、シリコン酸化膜１７（膜厚４〜５ｎｍ）、シリコン窒化膜１８（５〜１０ｎｍ）、シリコン酸化膜１９（５〜１０ｎｍ）のＯＮＯ膜を積層する。その後、第２ポリシリコン層２０を５０ｎｍ程度の膜厚で堆積する。
【００３６】
次いで、図１２（Ａ）〜（Ｄ）に示すように、リソグラフィー技術によりパターンニングしてレジストパターン２１（ＣＧ）を形成した後、第２ポリシリコン層２０／ＯＮＯ膜１９、１８、１７／第１ポリシリコン層１３／トンネル酸化膜１２をエッチング除去する。図１２（Ａ）及び(Ｂ)のＸ−Ｘ’方向の断面図に示されるように、浮遊ゲートと同じ方向のＹ方向に走る第１制御ゲートが形成される。
次いで、図１３（Ａ）〜（Ｄ）に示すように、シャロートレンチ領域の埋め込みシリコン酸化膜１６をエッチング除去し、Ａｓ+を１５ｋｅＶ、５Ｅ１４ｃｍ-2の注入条件でイオン注入を行う。図１３（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、拡散層がつながるようにイオン注入される。
【００３７】
次いで、図１４（Ａ）〜（Ｄ）に示すように、レジストパターン２１を剥離した後、注入領域の結晶性回復及び注入不純物の活性化のため、８００℃／３０ｍｉｎでアニールを行う。図１４（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、ビット線２２が形成される。
次いで、図１５（Ａ）〜（Ｄ）に示すように、再度、シャロートレンチ領域を埋め込むために、ＨＤＰ酸化膜２３を５００〜８００ｎｍの膜厚で堆積する。図１５（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、シャロートレンチ領域が埋め込まれる。
【００３８】
次いで、図１６（Ａ）〜（Ｄ）に示すように、ＨＤＰ酸化膜２３をシリコン基板１１が露出するまで、エッチバックを行い、平坦化する。
次いで、図１７（Ａ）〜（Ｄ）に示すように、シリコン酸化膜２４（膜厚４〜５ｎｍ）、シリコン窒化膜２５（５〜１０ｎｍ）、シリコン酸化膜２６（５〜１０ｎｍ）のＯＮＯ膜を積層する。その後、第３ポリシリコン層２７（１５０ｎｍ）、タングステンシリサイド膜２８（１５０ｎｍ）を堆積する。
次いで、図１８（Ａ）〜（Ｄ）に示すように、シリコン窒化膜２９を１０〜２０ｎｍの膜厚に堆積する。
【００３９】
次いで、図１９（Ａ）〜（Ｄ）に示すように、リソグラフィー技術を用いてパターンニングしてレジストパターン３０を形成した後、シリコン窒化膜２９をエッチング除去する。
次いで、図２０（Ａ）〜（Ｄ）に示すように、レジストパターン３０を剥離した後、シリコン窒化膜３１を５〜１０ｎｍの膜厚に堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行う。図２０（Ｃ）及び(Ｄ)のＹ−Ｙ’方向の断面図に示されるように、サイドウォールスペーサーが形成される。これは、第２制御ゲート線とアクティブ領域のミスアライメントマージンを広げるためである。
【００４０】
次いで、図２１（Ａ）〜（Ｄ）に示すように、このサイドウォールスペーサー３１を用いて、タングステンシリサイド膜２８／第３ポリシリコン層２７をエッチング除去する。図２１（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、第２制御ゲートが形成される。
次いで、図２２（Ａ）〜（Ｄ）に示すように、最後に、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）保護膜３２を１０００ｎｍ程度の膜厚に堆積する。
その後は、通常の工程に従って、コンタクトホールを形成し、アルミ電極等を形成して、本発明の不揮発性半導体記憶装置が提供される。
【００４１】
本発明の不揮発性半導体記憶装置の書き込み、消去及び読み出し方法の一例を図２３を用いて説明する。表１に動作電圧条件を示す。ここでは、第１制御ゲートを制御ゲート（ＣＧ）、第２制御ゲートをワード線（ＷＬ）と呼ぶことにする。以下では、書き込み及び消去にチャネルＦＮ現象を利用した、チャネルＦＮ現象とは、浮遊ゲートと基板との間で電子のやり取りを行う現象を意味する。
【００４２】
【表１】
【００４３】
＜チャネルＦＮ書き込み＞
ブロック内のセルは、消去状態となっており、全て閾値電圧が４Ｖ以上に分布している。よって、書き込みとは書き込みたいセルのみ選択的に浮遊ゲートから電子を放出し、閾値電圧を１Ｖ〜２Ｖにすることである。図２３において、メモリセル２０（Ｍ２０）に書き込みを行う場合を考える。
制御ゲート２（ＣＧ２）に−１５Ｖを、ワード線０（ＷＬ０）に−１５Ｖを印加する。非選択の制御ゲート及び非選択のワード線、メインビット線０〜４（ＭＢＬ０〜４）はそれぞれ０Ｖあるいは０Ｖフローティングを印加し、基板電圧と選択ゲート０及び１（ＳＧ０及びＳＧ１）にはそれぞれ０Ｖを印加する。このとき、容量結合により、浮遊ゲートは−１０Ｖ以上に印加される（ＧＣＲ（Ｇａｔｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｉｏ）＝０．６６で−１０．０Ｖ）。結果として、浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が印加され、ＦＮトンネル現象により、電子が浮遊ゲートからシリコン基板へ放出され、選択セル（Ｍ２０）の閾値電圧を１〜２Ｖの書き込み状態に下げる。
【００４４】
選択された制御ゲート及びワード線につながる非選択セルは（図２３では、Ｍ００、１０、３０、２ｎ）、浮遊ゲートに−１０Ｖ以下の電位（ＧＣＲ＝０．６６で−５．０Ｖ）しか印加されないので、ＦＮトンネル現象による電子放出は起こらない。よって、選択制御ゲートと選択ワード線の交点にある選択セルのみに書き込むことができる（表１のＰｇｍ１参照）。
また、書き込み時に基板電圧を＋５Ｖの正電圧を印加しながら書き込むこともできる。この場合、選択制御ゲート電圧及び選択ワード線電圧は−１０Ｖとなり、書き込み印加電圧の低電圧化が可能となる（表１のＰｇｍ２参照）。なお、非選択の制御ゲート及び非選択のワード線にはそれぞれ０Ｖあるいは０Ｖフローティングを印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１（ＳＧ０及び１）にはそれぞれ＋５Ｖと＋５Ｖ、あるいはそれぞれ０Ｖフローティングと０Ｖを印加する。
【００４５】
＜チャネルＦＮ消去＞
ここでいう消去とは基板から浮遊ゲートに電子を注入し、閾値電圧を４Ｖ以上にすることである。図２３において、セルＭ００、１０、２０、３０、０ｎ、１ｎ、２ｎ、３ｎに消去を行う場合を考える。
制御ゲート（ＣＧ０〜４）にそれぞれ＋１５Ｖを、ワード線（ＷＬ０〜ｎ）にそれぞれ＋１５Ｖを印加する。メインビット線（ＭＢＬ０〜４）は０Ｖあるいは０Ｖフローティングに印加し、基板電圧と選択ゲート（ＳＧ０及び１）はそれぞれ０Ｖを印加する。この時、容量結合により、浮遊ゲートは＋１０Ｖ以上に印加される（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が印加され、ＦＮトンネル現象により、電子がシリコン基板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ以上の消去状態に上げる（表１のＥｒｓ１参照）。
この消去方法の最小の消去範囲は、ビット単位となる。
【００４６】
また、消去時に基板電圧を−５Ｖの負電圧を印加しながら消去することもできる。この場合、選択制御ゲート電圧及び選択ワード線電圧は＋１０Ｖとなり、消去印加電圧の低電圧が可能となる。なお、メインビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１（ＳＧ０及び１）にはそれぞれ−５Ｖと０Ｖ、あるいはそれぞれ０Ｖフローティングと−５Ｖを印加する（表１のＥｒｓ２参照）。
また、制御ゲート（ＣＧ０〜４）にそれぞれ＋３０Ｖを印加する。ワード線（ＷＬ０〜ｎ）とメインビット線（ＭＢＬ０〜４）にはそれぞれ０Ｖあるいは０Ｖフローティングを印加し、基板電圧と選択ゲート（ＳＧ０及び１）にはそれぞれ０Ｖを印加する。この時、容量結合により浮遊ゲートは＋１０Ｖに印加される（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が印加され、ＦＮトンネル現象により、電子がシリコン基板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ以上の消去状態に上げる（表１のＥｒｓ３参照）。
この消去方法の最小の消去範囲は、制御ゲート線単位となる。
【００４７】
また、消去時に基板電圧を−８Ｖの負電圧を印加しながら消去することもできる。この場合、選択制御ゲート電圧は＋１５Ｖとなり、消去印加電圧の低電圧化が可能となる（表１のＥｒｓ４参照）。なお、ワード線には、それぞれ０Ｖあるいは０Ｖフローティングを印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１（ＳＧ０及び１）には、それぞれ−８Ｖと０Ｖ、あるいはそれぞれ０Ｖフローティングと−８Ｖを印加する。
また、ワード線（ＷＬ０〜ｎ）にそれぞれ＋３０Ｖを印加する。制御ゲート（ＣＧ０〜４）とメインビット線（ＭＢＬ０〜４）にはそれぞれ０Ｖあるいは０Ｖフローティングを印加し、基板電圧と選択ゲート（ＳＧ０及び１）にはそれぞれ０Ｖを印加する。この時、容量結合により浮遊ゲートは＋１０Ｖに印加される（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が印加され、ＦＮトンネル現象により、電子がシリコン基板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ以上の消去状態に上げる（表１のＥｒｓ５参照）。
この消去方法の最小の消去範囲は、ワード線単位となる。
【００４８】
また、消去時に基板電圧を−８Ｖの負電圧を印加しながら消去することもできる。この場合、選択ワード線電圧は＋１５Ｖとなり、消去印加電圧の低電圧化が可能となる（表１のＥｒｓ６参照）。なお、制御ゲートには、それぞれ０Ｖあるいは０Ｖフローティングを印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１（ＳＧ０及び１）には、それぞれ−８Ｖと０Ｖ、あるいはそれぞれ０Ｖフローティングと−８Ｖを印加する。
以上、本発明の不揮発性半導体記憶装置の書き換え（書き込みと消去）方法よりわかるように、電子注入／放出ともにビットを選択できる。つまり、本発明では、基板から浮遊ゲートへの電子放出を書き込み、電子注入を消去としたが、電子放出を消去、電子注入を書き込みとすることも可能である。
【００４９】
＜読み出し＞
セルＭ００と２０を同時に読み出す場合を考える。メインビット線ＭＢＬ１及び３に０Ｖ、メインビット線ＭＢＬ０，２，４に１Ｖを印加し、制御ゲート０及び２（ＣＧ０及び２）に＋３Ｖを印加して、ワード線０（ＷＬ０）の電圧を＋３Ｖとし、セルに電流が流れるか流れないか、すなわち、ＭＢＬ０，２，４の電位が１Ｖから０Ｖに下がるか下がらないかで、選択セル（Ｍ００，２０）が書込状態か消去状態かを判定する。
また、メインビット線ＭＢＬ１、２及び３に１Ｖフローティング、メインビット線ＭＢＬ３及び４に０Ｖを印加し、ワード線０（ＷＬ０）の電圧を＋６Ｖとし、セルに電流が流れるか流れないかで、選択セル（Ｍ２０）が書込状態か消去状態かを判定する（表１のＲｅａｄ２参照）。
ここで、図２４（Ａ）に従来の仮想接地アレイでの８サイクル読み出し方法を、図２４（Ｂ）に本発明の２サイクル読み出し方法を示す。
【００５０】
従来方法では、選択セルを読み出す場合、ワード線を＋３Ｖ、選択ビット線（ＳＢＬ５）を＋１Ｖにプリチャージ（＋１ＶになったらＯＦＦに）し、ＳＢＬ０，６〜８を０Ｖ、ＳＢＬ１，２，４，９，１０を１Ｖフローティング、ＳＢＬ３，１１を１Ｖに設定し、選択ビット線ＳＢＬ５からＳＢＬ６に流れる読み出し電流（Ｉｒｅａｄ）を判定し、読み出しを行う。従来の仮想接地アレイ構造では、隣接セルとビット線を共有しているため、非選択セル（Ｍ１〜５）の閾値電圧が３Ｖ以下の場合、非選択セルがオン状態となり、横方向の隣接セル間に電流が流れてしまう。よって、横方向のリーク電流を防ぐためにワード線上のセルを８回に分けて読む８サイクル読み出しを採用し、さらに、選択ビット線１Ｖ（ＳＢＬ５）から逆側のＧＮＤ線（ＳＢＬ０）にリーク電流が流れないように（図中点線１３）、選択ビット線１Ｖ（ＳＢＬ５）と逆側のＧＮＤ線（ＳＢＬ０）との間に１Ｖフォースのビット線（ＳＢＬ３）を挿入している。この場合、非選択セル（Ｍ１〜５やＭ９〜１１）が書き込み状態で閾値電圧が低ければ、ワード線電圧によりオン状態となり、１Ｖフォース（読み出しの間は常時１Ｖを印加している）のビット線（ＳＢＬ３）から選択ビット線１Ｖ（ＳＢＬ５）に電流が流れ込んだり（図中点線矢印Ｉ１）、１Ｖフォースのビット線（ＳＢＬ３，１１）からコモンソース線（ＳＢＬ０，８）のＧＮＤに電流が流れ込んで（図中点線矢印Ｉ２）、コモンソース線が浮き上がったりして、読み出しセル電流が他の非選択セルの影響を受け、読み出し精度が悪化する。
【００５１】
一方、本発明の読み出し方法（図２４（Ｂ））では、選択された第１制御ゲート（ＣＧ１，３，５，７，９）と選択された第２制御ゲート（ワード線（ＷＬ））の２本に３Ｖを印加して、選択セル（Ｍ２，４，６，８，１０）を同時に読み出す。結合容量の関係から、非選択セル（Ｍ１，３，５，７，９，１１）には約１．５Ｖの電圧しか印加されないが、非選択セルが書き込み状態で閾値電圧が低くても横方向のリーク電流は大幅に低減され、かつワード線上のセルを２回に分けて読む２サイクル読み出しが可能となる。よって、前者から読み出し精度が向上し、多値化が容易となり、さらに後者から読み出し速度を高速化できる。
【００５２】
【発明の効果】
１つのメモリセルの浮遊ゲート電圧を、制御ゲート電圧とワード線電圧で制御することにより、チャネルＦＮ現象によって書き込み・消去動作を行うことができる。よって、非対称ソースドレイン構造が不要となり、微細化が容易である。シングルソースドレインを用いることにより、セル面積４Ｆ２を実現できる。
チャネルＦＮ現象によって書き込み・消去動作を行うことにより、バンド間トンネル電流の発生がなくなり、信頼性が向上する。よって、高速書き込みと高信頼性を実現できる。
読み出し時、２本の制御ゲートにより浮遊ゲート電圧を制御することにより、横方向リーク電流を抑制でき、読み出し特性の精度が向上する。よって、多値化が容易になり、セル面積２Ｆ２（４値）以下を実現できる。更に、１本の第２制御ゲートにつながるセルを読み出す時の読み出し回数を、従来の８サイクルから２サイクルに減らすことができ、読み出し時間を短縮できる。
【００５３】
１つのメモリセルの浮遊ゲート電圧を、制御ゲート電圧とワード線電圧で制御することにより、ビット単位で書き換えができる。つまり、低い閾値電圧側に書き込みを行うことができる。これは、従来のＮＯＲ型チャネルＦＮ書き換えフラッシュメモリが、高い閾値電圧側にしか書き込みを行えなかったため、ベリファイなしの消去側の閾値分布が広いため、読み出し電圧が高かったという欠点を解決し、読み出し時の消費電力を低減するという効果がある。
【図面の簡単な説明】
【図１】従来の不揮発性半導体記憶装置の概略図である。
【図２】従来の不揮発性半導体記憶装置の概略図である。
【図３】従来の不揮発性半導体記憶装置の概略図である。
【図４】本発明の不揮発性半導体記憶装置の概略平面図である。
【図５】図４の装置の概略断面図である。
【図６】本発明の不揮発性半導体記憶装置の概略平面図である。
【図７】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図８】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図９】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１０】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１１】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１２】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１３】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１４】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１５】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１６】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１７】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１８】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１９】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図２０】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図２１】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図２２】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図２３】本発明の不揮発性半導体記憶装置の等価回路図である。
【図２４】不揮発性半導体記憶装置の動作方法を説明するための図である。
【符号の説明】
１ 半導体基板
２ 不純物拡散領域
２Ａ、２Ａ1、２Ａ2 ドレイン拡散領域
２Ｂ、２Ｂ1、２Ｂ2 ソース拡散領域
４ 浮遊ゲート
５ 酸化膜
６ ＯＮＯ積層膜
７ 第２制御ゲート
７Ａ 制御ゲート線
７Ａ1、７Ａ2 制御ゲート
８ 第１制御ゲート
９、１４、１８、２５、２９、３１ シリコン窒化膜
１１ シリコン基板
１２ トンネル酸化膜
１３ 第１ポリシリコン層
１５ レジストパターン（ＦＧ）
１６、１７、１９、２４、２６ シリコン酸化膜
２０ 第２ポリシリコン層
２１ レジストパターン（ＣＧ）
２２ ビット線
２３ ＨＤＰ酸化膜
２７ 第３ポリシリコン層
２８ タングステンシリサイド膜
３０ レジストパターン（ＷＬ）
３２ ＢＰＳＧ保護膜
ＢＬ ビット線
ＣＧ 制御ゲート
Ｉ リーク電流
Ｉｒｅａｄ 読み出し電流
Ｍ メモリセル
ＭＢＬ メインビット線
ＳＢＬ 選択ビット線
ＳＧ 選択ゲート
ＳＴ 選択トランジスタ
ＷＬ ワード線
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、その製造方法及びその動作方法に関する。更に詳しくは、本発明は、浮遊ゲートを有し、電気的に書き換え可能な不揮発性半導体記憶装置、その製造方法及びその動作方法に関するものである。
【０００２】
【従来の技術】
従来技術として、図１（Ａ）及び（Ｂ）に示すような構成（シングルソースドレイン構成）が知られている。図中、１は半導体基板、２Ａはドレイン拡散領域、２Ｂはソース拡散領域、４は浮遊ゲート、５は素子分離用の酸化膜、７Ａは制御ゲート線、ＢＬはビット線、ＷＬはワード線を意味する。この構成では、チャネル長方向に隣接するセル毎に一対の不純物領域が必要であるため、セルの面積が大きくなるという課題があった。
上記課題から、仮想接地型のアレイ構造を用いた、ＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリと呼ばれる不揮発性半導体記憶装置が提案されている（米国特許第５，８７７，０５４号）。そのメモリセルの断面図及びアレイ構成図を図２（Ａ）及び（Ｂ）に示す。
【０００３】
ＡＣＴ型メモリセルは、不純物濃度の薄いソース拡散領域２Ｂ1及び２Ｂ2と不純物濃度の濃いドレイン拡散領域２Ａ1及び２Ａ2と、浮遊ゲート４を有するｎチャンネルトランジスタ構造をもち、浮遊ゲート４上にはワード線として機能する制御ゲート線７Ａをもつ。アレイ構成は、図２（Ｂ）の構成図に示されるように、ソース拡散領域２Ｂ1及びドレイン拡散領域２Ａ1を１本の不純物拡散層として共有する仮想接地構造となっている。このソースとドレイン拡散領域の非対称な不純物濃度分布が、書き込みと消去の両方でＦＮトンネル現象を用いうるシンプルな仮想接地構造を可能にしている。また、メモリセルは、隣り合うワード線間をボロン注入のＰＮ分離のみで素子分離されているため、フィールド酸化膜が不要であり、高集積化に向いている。図中、６はＯＮＯ積層膜を意味する。
【０００４】
次に、ＡＣＴ型メモリセルの動作原理を示す。書き込みは、まず、ドレインサイドのＦＮトンネル現象により、浮遊ゲートからドレイン拡散領域に電子を引き抜き、閾値電圧を下げる。例えば、選択セルの書き込みは、選択制御ゲート線に−１２Ｖ、ドレイン拡散領域に＋４Ｖを印加して、閾値を１Ｖから２Ｖの間に下げる。この時、非選択の隣接セルのｎ−ソース拡散領域側のトンネル酸化膜に印加される電界は、ｎ＋領域のドレイン拡散領域側のトンネル酸化膜に印加される電界に比べて、小さくなる。これは、ｎ−領域を有するソース拡散領域側のトンネル酸化膜直下に、空乏層が存在するためである。よって、同一制御ゲート線上の隣接する非選択セルは、書き込みが起こらない。これが、ＦＮトンネル現象を用いて書き込みを行い、かつ仮想接地構造を実現できる理由である。
【０００５】
消去は、選択制御ゲート線に＋１０Ｖ、半導体基板・不純物拡散層にそれぞれ−８Ｖを印加することにより、チャネル領域のＦＮトンネル現象により、半導体基板から浮遊ゲートに電子を注入し、閾値電圧を４Ｖ以上に上げる。消去は、ブロック単位、制御ゲート線単位で可能である。
読み出し動作は、制御ゲート線の電圧を＋３Ｖ、ドレイン電圧を＋１Ｖ、ソース電圧を０Ｖとし、セル電流が流れるか流れないかで、選択セルが書き込み状態か消去状態かを判定する。
【０００６】
【発明が解決しようとする課題】
図２（Ａ）及び（Ｂ）では、非対称ソースドレイン構造のため、ビット線の不純物濃度をｎ−領域とｎ＋領域に分ける必要があり、シングルソースドレイン構成に比べ製造が困難である。
書き込み時、ＦＮトンネル現象を用いて、浮遊ゲートからドレイン拡散領域側に電子を引き抜く時、バンド間トンネル現象により電子・正孔対が発生する。次いで、半導体基板に流れ込む正孔の一部が空乏層で加速されて大きなエネルギーを得て、縦方向の電界（浮遊ゲートの負電位）に引かれてトンネル酸化膜に捕獲される。この捕獲により、トンネル酸化膜が劣化し、エンデュランス耐性やデータ保持特性の信頼性を劣化させることとなる。よって、高速書き込み時に高信頼性を維持できないという課題があった。
【０００７】
更に、読み出し特性が、隣接セルを通しての横方向リーク電流に大きく影響されるので、タイトな閾値分布を得るのが難しく、多値化が困難であるという課題もあった。
また、図３（Ａ）及び（Ｂ）に示すように、他の不揮発性半導体記憶装置として、ワード線としての制御ゲートを２つに分け浮遊ゲート上に並列に配置する構成（図中、７Ａ1及び７Ａ2に対応）が提案されている（特開平７−３１２３９４号公報）。しかし、２つの制御ゲートが浮遊ゲート上に第２ゲート絶縁膜を介して並んで配置されているため、セル面積が大きくなり高集積化が困難であるという課題もあった。
【０００８】
【課題を解決するための手段】
かくして本発明によれば、半導体基板の表面層に形成されたドレイン拡散領域及びソース拡散領域と、前記ソース及びドレイン拡散領域間に形成された第1絶縁膜と、前記第1絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１制御ゲートと、前記第１制御ゲート上とその側壁及び前記浮遊ゲートの側壁に形成された第３絶縁膜と、前記第１制御ゲート上に第３絶縁膜を介して形成された第２制御ゲートとからなるセルを有し、
前記セルが、チャネル長方向及びチャネル幅方向に複数位置し、
チャネル幅方向に隣接するセルを構成する前記第１制御ゲートが、１本の第１制御ゲート線として共有され、前記第１制御ゲート線に対して直交する方向に連続する一列のセルの前記第２制御ゲートが、１本の第２制御ゲート線として共有され、
一のセルの前記ソース拡散領域と、一のセルに対してチャネル長方向に隣接する他のセルの前記ドレイン拡散領域とが、１本のビット線として共有され、
チャネル幅方向に隣接するセルを構成する前記ドレイン拡散領域及びソース拡散領域が、それぞれ１本のビット線として共有されていることを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
また、本発明によれば、（ａ）半導体基板上に第１絶縁膜と第１導体膜とをこの順で積層し、前記第１導体膜を加工して浮遊ゲートを形成する工程と、
（ｂ）前記浮遊ゲート上に第２絶縁膜と第２導体膜とをこの順で積層し、前記第２導体膜を加工して第１制御ゲートを形成する工程と、
（ｃ）前記第１制御ゲートをマスクとして、前記半導体基板の表面層に不純物を注入してドレイン拡散領域及びソース拡散領域を形成する工程と、
（ｄ）前記第１制御ゲート上とその側壁及び前記浮遊ゲートの側壁に第３絶縁膜を形成する工程と、
（ｅ）前記第３絶縁膜上に第３導体膜を積層し、前記第３導体膜をサイドウォールスペーサーを備えたマスクを用いて加工して前記第１制御ゲート上に第３絶縁膜を介して第２制御ゲートを形成する工程とを含むことでセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００１０】
更に、本発明によれば、上記不揮発性半導体記憶装置の動作方法であって、
【００１１】
（Ａ）所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、半導体基板を接地することで、半導体基板から浮遊ゲートへ電子を注入し、又は所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、半導体基板を接地することで、浮遊ゲートから半導体基板へ電子を注入して書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法
【００１２】
（Ｂ）所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記正電圧より低い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、半導体基板から浮遊ゲートへ電子を注入し、又は所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、浮遊ゲートから半導体基板へ電子を注入して書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法；
【００１３】
（Ｃ）所定の負電圧を選択するセルの第１制御ゲート線に印加し、半導体基板を接地することで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線に印加し、半導体基板を接地することで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１４】
（Ｄ）所定の負電圧を選択するセルの第１制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線に印加し、前記正電圧より低い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１５】
（Ｅ）所定の負電圧を選択するセルの第２制御ゲート線に印加し、半導体基板を接地することで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第２制御ゲート線に印加し、半導体基板を接地することで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１６】
（Ｆ）所定の負電圧を選択するセルの第２制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第２制御ゲート線に印加し、前記正電圧より低い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１７】
（Ｇ）所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、半導体基板を接地することで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、半導体基板を接地することで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１８】
（Ｈ）所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、浮遊ゲートから半導体基板へ電子を注入し、又は所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記負電圧より高い電圧を基板に印加し、選択するセルのビット線に基板への電圧と同程度の電圧を印加するか開放状態とすることで、半導体基板から浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法；
【００１９】
（Ｉ）所定の正電圧を選択するセルの第２制御ゲート線とソース拡散領域に対応するビット線に印加し、選択するセルのドレイン拡散領域に対応するビット線を接地することで、読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法；
【００２０】
（Ｊ）所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線とソース拡散領域に対応するビット線に印加し、選択するセルのドレイン拡散領域に対応するビット線を接地することで、読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法；
【００２１】
（Ｋ）所定の正電圧を選択するセルの第２制御ゲート線に印加し、奇数番目の第１制御ゲート線と奇数番目のドレイン拡散領域に対応するビット線に正電圧を印加し、偶数番目の第１制御ゲート線と偶数番目のソース拡散領域に対応するビット線を接地することにより、奇数番目のセルを読み出し、続けて所定の正電圧を選択するセルの第２制御ゲート線に印加したまま、偶数番目の第１制御ゲート線と偶数番目のドレイン拡散領域に対応するビット線に正電圧を印加し、奇数番目の第１制御ゲート線と奇数番目のソース拡散領域に対応するビット線を接地することにより、偶数番目のセルを読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法
が提供される。
【００２２】
【発明の実施の形態】
本発明の不揮発性半導体記憶装置の構成を、その製造方法を参照しつつ説明する。
まず、（ａ）半導体基板上に第１絶縁膜と第１導体膜とをこの順で積層し、第１導体膜を加工して浮遊ゲートを形成する。
半導体基板には、通常シリコン基板が使用される。半導体基板はＰ又はＮ型の導電性を有していてもよい。半導体基板上に形成される第１絶縁膜は、通常シリコン酸化膜からなり、基板がシリコン基板の場合、熱酸化法により形成することができる。また、ＣＶＤ法やスパッタ法により形成してもよい。なお、この第１絶縁膜はトンネル絶縁膜として機能する。
【００２３】
第１導体膜には、例えば、ポリシリコン、シリサイド等のシリコン膜、アルミニウム、銅等の金属膜を使用することができる。この第１導体膜は、例えば、ウェットやドライエッチングのような公知の方法で加工することにより、浮遊ゲートとなる。
次に、（ｂ）浮遊ゲート上に第２絶縁膜及び第２導体膜とをこの順で積層し、第２導体膜を加工して第１制御ゲートを形成する。
【００２４】
第２絶縁膜は、シリコン酸化膜、シリコン窒化膜及びその積層膜を使用できる。更に、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ膜を使用していもよい。第２絶縁膜の形成方法は、特に限定されず。熱酸化法、ＣＶＤ法、スパッタ法等が挙げられる。
第２導体膜には、例えば、ポリシリコン、シリサイド等のシリコン系膜、アルミニウム、銅等の金属膜を使用することができる。この第２導体膜は、例えば、ウェットやドライエッチングのような公知の方法で加工することにより、第１制御ゲートとなる。
【００２５】
次いで、（ｃ）第１制御ゲートをマスクとして、半導体基板の表面層に不純物を注入してドレイン拡散領域及びソース拡散領域を形成する。本発明では、従来のＡＣＴ型の不揮発性半導体記憶装置のように、濃度の異なる２領域に拡散領域を分ける必要はない。
注入される不純物としては、リン、砒素等のＮ型不純物、ホウ素のようなＰ型不純物が挙げられる。注入の条件は、使用する不純物の種類により相違する。
また、ドレイン拡散領域とソース拡散領域とは、互いに対称な構造を有していてもよい。
次に、（ｄ）第１制御ゲート上とその側壁及び浮遊ゲートの側壁に第３絶縁膜を形成する。
【００２６】
第３絶縁膜は、シリコン酸化膜、シリコン窒化膜及びその積層膜を使用できる。更に、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ膜を使用していもよい。第３絶縁膜の形成方法は、特に限定されず、ＣＶＤ法、スパッタ法等が挙げられる。
更に、（ｅ）第３絶縁膜上に第３導体膜を積層し、第３導体膜を加工して第１制御ゲート上に第３絶縁膜を介して第２制御ゲートを形成する。
【００２７】
第３導体膜には、例えば、ポリシリコン、シリサイド等のシリコン系膜、アルミニウム、銅等の金属膜を使用することができる。この第３導体膜は、例えば、ウェットやドライエッチングのような公知の方法で加工することにより、第２制御ゲートとなる。
なお、第３導電膜の第２制御ゲートへの加工を、サイドウォールスペーサーを備えたマスクを用いて行うことが好ましい。これによりアクティブ領域と第２制御ゲートとのミスアライメントマージンを広げることができる。
以上の工程により、本発明の基本的なセルを形成することができる。
【００２８】
上記セルにおいて、第１制御ゲートと第２制御ゲートとが、列デコーダーと行デコーダーとにそれぞれ接続され、浮遊ゲートと第１及び第２制御ゲートとが容量結合していることが好ましい。
更に、上記セルは、チャネル長方向及び／又は幅方向に複数配置されていてもよい。例えば、チャネル長方向に複数のセルを有し、一のセルのソース拡散領域と、一のセルに対してチャネル長方向に隣接する他のセルのドレイン拡散領域とが１本のビット線として共有させることができる。また、チャネル長方向及び幅方向に複数のセルを有し、チャネル長方向又は幅方向に連続する一列のセルの第１制御ゲートが、１本の第１制御ゲート線として共有され、第１制御ゲート線に対して直交する方向に連続する一列のセルの第２制御ゲートが、１本の第２制御ゲート線として共有させることもできる。
【００２９】
なお、チャネル幅方向に複数のセルを有する場合、工程（ａ）の後、工程（ｂ）の前に、シャロートレンチ分離（ＳＴＩ）法により浮遊ゲート間の半導体基板に素子分離領域を形成する工程と、工程（ｂ）の後、工程（ｃ）の前に、隣接するセルを構成するソース拡散領域とドレイン拡散領域とをそれぞれ１本のビット線として共有しうるように、素子分離領域を除去する工程とを含むことが好ましい。
【００３０】
本発明の不揮発性半導体記憶装置の書き込みは、第１制御ゲート、第２制御ゲート、ソース拡散領域、ドレイン拡散領域及び基板に印加する電圧を適宜調整して、基板から浮遊ゲートへ電子を注入する又は、浮遊ゲートから基板へ電子を注入することにより行うことができる。
一方、消去は、第１制御ゲート、第２制御ゲート、ソース拡散領域、ドレイン拡散領域及び基板に印加する電圧を適宜調整して、書き込みが基板から浮遊ゲートへ電子を注入することにより行う場合、浮遊ゲートから基板へ電子を注入することにより又は、書き込みが浮遊ゲートから基板へ電子を注入することにより行う場合、基板から浮遊ゲートへ電子を注入することにより行うことができる。
【００３１】
また、読み出しは、第１制御ゲート、第２制御ゲート、ソース拡散領域、ドレイン拡散領域及び基板に印加する電圧を適宜調整して、セルに電流が流れるか流れないかを調べることで行うことができる。
上記書き込み、消去及び読み出し方法からなる動作方法については、下記の実施例で具体的に説明する。
【００３２】
【実施例】
以下、本発明を図面を参照しつつ説明する。
本発明の不揮発性半導体記憶装置の一例のレイアウト図を図４に、行デコーダーにつながる第１制御ゲートに沿った方向（Ｘ方向）のＸ−Ｘ′断面図を図５（Ａ）に、列デコーダーにつながる第２制御ゲートに沿った方向（Ｙ方向）のＹ−Ｙ′断面図を図５（Ｂ）に示す。図中、２は不純物拡散領域、４は浮遊ゲート、５は埋め込み酸化膜、６はＯＮＯ積層膜、７は第２制御ゲート、８は第１制御ゲート、９はシリコン窒化膜を意味する。
【００３３】
本発明の不揮発性半導体記憶装置の製造方法について、図６に示すように、Ｘ１−Ｘ１’方向のライン部断面図である図７（Ａ）〜図２２（Ａ）、Ｘ２−Ｘ２’方向のスペース部断面図である図７（Ｂ）〜図２２（Ｂ）、Ｙ１−Ｙ１’方向のライン部断面図である図７（Ｃ）〜図２２（Ｃ）、Ｙ２−Ｙ２’方向のスペース部断面図である図７（Ｄ）〜図２２（Ｄ）を用いて説明する。
以下の実施例において、半導体基板としてシリコン基板、第1絶縁膜としてトンネル酸化膜、浮遊ゲートとして第１ポリシリコン層、第２絶縁膜としてＯＮＯ膜、第１制御ゲートとして第２ポリシリコン層、第３絶縁膜としてＯＮＯ膜、第２制御ゲートとして第３ポリシリコン層を使用している。
【００３４】
まず、図７（Ａ）〜（Ｄ）に示すように、第１導電型のシリコン基板１１に熱酸化を行い、トンネル酸化膜１２を１０ｎｍ程度の膜厚に形成した後、第１ポリシリコン層１３（膜厚５０ｎｍ）、シリコン窒化膜１４（膜厚２５０ｎｍ）を順次積層する。
次に、図８（Ａ）〜（Ｄ）に示すように、リソグラフィー技術を用いたパターンニングによりレジストパターン１５を形成する。
次いで、図９（Ａ）〜（Ｄ）に示すように、シリコン窒化膜１４／第１ポリシリコン層１３／トンネル酸化膜１２／シリコン基板１１を合計深さが２７５ｎｍとなるようにエッチング除去した後、レジストパターン１５を剥離する。この工程で、図９（Ｃ）及び(Ｄ)のＹ−Ｙ’方向の断面図に示されるように、ＳＴＩ領域を形成するための溝を形成する。第１ポリシリコン層１３は、Ｙ方向に走っている。
【００３５】
次いで、図１０（Ａ）〜（Ｄ）に示すように、溝にシリコン酸化膜１６を埋め込み、第１ポリシリコン層１３が完全に露出するまでエッチバックを行う。図１０（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、シャロートレンチ分離領域が形成される。ここで、シリコン窒化膜１４は、浮遊ゲートを保護するために用いられている。
次いで、図１１（Ａ）〜（Ｄ）に示すように、シリコン窒化膜１４を除去したのち、シリコン酸化膜１７（膜厚４〜５ｎｍ）、シリコン窒化膜１８（５〜１０ｎｍ）、シリコン酸化膜１９（５〜１０ｎｍ）のＯＮＯ膜を積層する。その後、第２ポリシリコン層２０を５０ｎｍ程度の膜厚で堆積する。
【００３６】
次いで、図１２（Ａ）〜（Ｄ）に示すように、リソグラフィー技術によりパターンニングしてレジストパターン２１（ＣＧ）を形成した後、第２ポリシリコン層２０／ＯＮＯ膜１９、１８、１７／第１ポリシリコン層１３／トンネル酸化膜１２をエッチング除去する。図１２（Ａ）及び(Ｂ)のＸ−Ｘ’方向の断面図に示されるように、浮遊ゲートと同じ方向のＹ方向に走る第１制御ゲートが形成される。
次いで、図１３（Ａ）〜（Ｄ）に示すように、シャロートレンチ領域の埋め込みシリコン酸化膜１６をエッチング除去し、Ａｓ+を１５ｋｅＶ、５Ｅ１４ｃｍ-2の注入条件でイオン注入を行う。図１３（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、拡散層がつながるようにイオン注入される。
【００３７】
次いで、図１４（Ａ）〜（Ｄ）に示すように、レジストパターン２１を剥離した後、注入領域の結晶性回復及び注入不純物の活性化のため、８００℃／３０ｍｉｎでアニールを行う。図１４（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、ビット線２２が形成される。
次いで、図１５（Ａ）〜（Ｄ）に示すように、再度、シャロートレンチ領域を埋め込むために、ＨＤＰ酸化膜２３を５００〜８００ｎｍの膜厚で堆積する。図１５（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、シャロートレンチ領域が埋め込まれる。
【００３８】
次いで、図１６（Ａ）〜（Ｄ）に示すように、ＨＤＰ酸化膜２３をシリコン基板１１が露出するまで、エッチバックを行い、平坦化する。
次いで、図１７（Ａ）〜（Ｄ）に示すように、シリコン酸化膜２４（膜厚４〜５ｎｍ）、シリコン窒化膜２５（５〜１０ｎｍ）、シリコン酸化膜２６（５〜１０ｎｍ）のＯＮＯ膜を積層する。その後、第３ポリシリコン層２７（１５０ｎｍ）、タングステンシリサイド膜２８（１５０ｎｍ）を堆積する。
次いで、図１８（Ａ）〜（Ｄ）に示すように、シリコン窒化膜２９を１０〜２０ｎｍの膜厚に堆積する。
【００３９】
次いで、図１９（Ａ）〜（Ｄ）に示すように、リソグラフィー技術を用いてパターンニングしてレジストパターン３０を形成した後、シリコン窒化膜２９をエッチング除去する。
次いで、図２０（Ａ）〜（Ｄ）に示すように、レジストパターン３０を剥離した後、シリコン窒化膜３１を５〜１０ｎｍの膜厚に堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行う。図２０（Ｃ）及び(Ｄ)のＹ−Ｙ’方向の断面図に示されるように、サイドウォールスペーサーが形成される。これは、第２制御ゲート線とアクティブ領域のミスアライメントマージンを広げるためである。
【００４０】
次いで、図２１（Ａ）〜（Ｄ）に示すように、このサイドウォールスペーサー３１を用いて、タングステンシリサイド膜２８／第３ポリシリコン層２７をエッチング除去する。図２１（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示されるように、第２制御ゲートが形成される。
次いで、図２２（Ａ）〜（Ｄ）に示すように、最後に、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）保護膜３２を１０００ｎｍ程度の膜厚に堆積する。
その後は、通常の工程に従って、コンタクトホールを形成し、アルミ電極等を形成して、本発明の不揮発性半導体記憶装置が提供される。
【００４１】
本発明の不揮発性半導体記憶装置の書き込み、消去及び読み出し方法の一例を図２３を用いて説明する。表１に動作電圧条件を示す。ここでは、第１制御ゲートを制御ゲート（ＣＧ）、第２制御ゲートをワード線（ＷＬ）と呼ぶことにする。以下では、書き込み及び消去にチャネルＦＮ現象を利用した、チャネルＦＮ現象とは、浮遊ゲートと基板との間で電子のやり取りを行う現象を意味する。
【００４２】
【表１】
＜チャネルＦＮ書き込み＞
ブロック内のセルは、消去状態となっており、全て閾値電圧が４Ｖ以上に分布している。よって、書き込みとは書き込みたいセルのみ選択的に浮遊ゲートから電子を放出し、閾値電圧を１Ｖ〜２Ｖにすることである。図２３において、メモリセル２０（Ｍ２０）に書き込みを行う場合を考える。
制御ゲート２（ＣＧ２）に−１５Ｖを、ワード線０（ＷＬ０）に−１５Ｖを印加する。非選択の制御ゲート及び非選択のワード線、メインビット線０〜４（ＭＢＬ０〜４）はそれぞれ０Ｖあるいは０Ｖフローティングを印加し、基板電圧と選択ゲート０及び１（ＳＧ０及びＳＧ１）にはそれぞれ０Ｖを印加する。このとき、容量結合により、浮遊ゲートは−１０Ｖ以上に印加される（ＧＣＲ（Ｇａｔｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｉｏ）＝０．６６で−１０．０Ｖ）。結果として、浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が印加され、ＦＮトンネル現象により、電子が浮遊ゲートからシリコン基板へ放出され、選択セル（Ｍ２０）の閾値電圧を１〜２Ｖの書き込み状態に下げる。
【００４４】
選択された制御ゲート及びワード線につながる非選択セルは（図２３では、Ｍ００、１０、３０、２ｎ）、浮遊ゲートに−１０Ｖ以下の電位（ＧＣＲ＝０．６６で−５．０Ｖ）しか印加されないので、ＦＮトンネル現象による電子放出は起こらない。よって、選択制御ゲートと選択ワード線の交点にある選択セルのみに書き込むことができる（表１のＰｇｍ１参照）。
また、書き込み時に基板電圧を＋５Ｖの正電圧を印加しながら書き込むこともできる。この場合、選択制御ゲート電圧及び選択ワード線電圧は−１０Ｖとなり、書き込み印加電圧の低電圧化が可能となる（表１のＰｇｍ２参照）。なお、非選択の制御ゲート及び非選択のワード線にはそれぞれ０Ｖあるいは０Ｖフローティングを印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１（ＳＧ０及び１）にはそれぞれ＋５Ｖと＋５Ｖ、あるいはそれぞれ０Ｖフローティングと０Ｖを印加する。
【００４５】
＜チャネルＦＮ消去＞
ここでいう消去とは基板から浮遊ゲートに電子を注入し、閾値電圧を４Ｖ以上にすることである。図２３において、セルＭ００、１０、２０、３０、０ｎ、１ｎ、２ｎ、３ｎに消去を行う場合を考える。
制御ゲート（ＣＧ０〜４）にそれぞれ＋１５Ｖを、ワード線（ＷＬ０〜ｎ）にそれぞれ＋１５Ｖを印加する。メインビット線（ＭＢＬ０〜４）は０Ｖあるいは０Ｖフローティングに印加し、基板電圧と選択ゲート（ＳＧ０及び１）はそれぞれ０Ｖを印加する。この時、容量結合により、浮遊ゲートは＋１０Ｖ以上に印加される（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が印加され、ＦＮトンネル現象により、電子がシリコン基板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ以上の消去状態に上げる（表１のＥｒｓ１参照）。
この消去方法の最小の消去範囲は、ビット単位となる。
【００４６】
また、消去時に基板電圧を−５Ｖの負電圧を印加しながら消去することもできる。この場合、選択制御ゲート電圧及び選択ワード線電圧は＋１０Ｖとなり、消去印加電圧の低電圧が可能となる。なお、メインビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１（ＳＧ０及び１）にはそれぞれ−５Ｖと０Ｖ、あるいはそれぞれ０Ｖフローティングと−５Ｖを印加する（表１のＥｒｓ２参照）。
また、制御ゲート（ＣＧ０〜４）にそれぞれ＋３０Ｖを印加する。ワード線（ＷＬ０〜ｎ）とメインビット線（ＭＢＬ０〜４）にはそれぞれ０Ｖあるいは０Ｖフローティングを印加し、基板電圧と選択ゲート（ＳＧ０及び１）にはそれぞれ０Ｖを印加する。この時、容量結合により浮遊ゲートは＋１０Ｖに印加される（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が印加され、ＦＮトンネル現象により、電子がシリコン基板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ以上の消去状態に上げる（表１のＥｒｓ３参照）。
この消去方法の最小の消去範囲は、制御ゲート線単位となる。
【００４７】
また、消去時に基板電圧を−８Ｖの負電圧を印加しながら消去することもできる。この場合、選択制御ゲート電圧は＋１５Ｖとなり、消去印加電圧の低電圧化が可能となる（表１のＥｒｓ４参照）。なお、ワード線には、それぞれ０Ｖあるいは０Ｖフローティングを印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１（ＳＧ０及び１）には、それぞれ−８Ｖと０Ｖ、あるいはそれぞれ０Ｖフローティングと−８Ｖを印加する。
また、ワード線（ＷＬ０〜ｎ）にそれぞれ＋３０Ｖを印加する。制御ゲート（ＣＧ０〜４）とメインビット線（ＭＢＬ０〜４）にはそれぞれ０Ｖあるいは０Ｖフローティングを印加し、基板電圧と選択ゲート（ＳＧ０及び１）にはそれぞれ０Ｖを印加する。この時、容量結合により浮遊ゲートは＋１０Ｖに印加される（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が印加され、ＦＮトンネル現象により、電子がシリコン基板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ以上の消去状態に上げる（表１のＥｒｓ５参照）。
この消去方法の最小の消去範囲は、ワード線単位となる。
【００４８】
また、消去時に基板電圧を−８Ｖの負電圧を印加しながら消去することもできる。この場合、選択ワード線電圧は＋１５Ｖとなり、消去印加電圧の低電圧化が可能となる（表１のＥｒｓ６参照）。なお、制御ゲートには、それぞれ０Ｖあるいは０Ｖフローティングを印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１（ＳＧ０及び１）には、それぞれ−８Ｖと０Ｖ、あるいはそれぞれ０Ｖフローティングと−８Ｖを印加する。
以上、本発明の不揮発性半導体記憶装置の書き換え（書き込みと消去）方法よりわかるように、電子注入／放出ともにビットを選択できる。つまり、本発明では、基板から浮遊ゲートへの電子放出を書き込み、電子注入を消去としたが、電子放出を消去、電子注入を書き込みとすることも可能である。
【００４９】
＜読み出し＞
セルＭ００と２０を同時に読み出す場合を考える。メインビット線ＭＢＬ１及び３に０Ｖ、メインビット線ＭＢＬ０，２，４に１Ｖを印加し、制御ゲート０及び２（ＣＧ０及び２）に＋３Ｖを印加して、ワード線０（ＷＬ０）の電圧を＋３Ｖとし、セルに電流が流れるか流れないか、すなわち、ＭＢＬ０，２，４の電位が１Ｖから０Ｖに下がるか下がらないかで、選択セル（Ｍ００，２０）が書込状態か消去状態かを判定する。
また、メインビット線ＭＢＬ１、２及び３に１Ｖフローティング、メインビット線ＭＢＬ３及び４に０Ｖを印加し、ワード線０（ＷＬ０）の電圧を＋６Ｖとし、セルに電流が流れるか流れないかで、選択セル（Ｍ２０）が書込状態か消去状態かを判定する（表１のＲｅａｄ２参照）。
ここで、図２４（Ａ）に従来の仮想接地アレイでの８サイクル読み出し方法を、図２４（Ｂ）に本発明の２サイクル読み出し方法を示す。
【００５０】
従来方法では、選択セルを読み出す場合、ワード線を＋３Ｖ、選択ビット線（ＳＢＬ５）を＋１Ｖにプリチャージ（＋１ＶになったらＯＦＦに）し、ＳＢＬ０，６〜８を０Ｖ、ＳＢＬ１，２，４，９，１０を１Ｖフローティング、ＳＢＬ３，１１を１Ｖに設定し、選択ビット線ＳＢＬ５からＳＢＬ６に流れる読み出し電流（Ｉｒｅａｄ）を判定し、読み出しを行う。従来の仮想接地アレイ構造では、隣接セルとビット線を共有しているため、非選択セル（Ｍ１〜５）の閾値電圧が３Ｖ以下の場合、非選択セルがオン状態となり、横方向の隣接セル間に電流が流れてしまう。よって、横方向のリーク電流を防ぐためにワード線上のセルを８回に分けて読む８サイクル読み出しを採用し、さらに、選択ビット線１Ｖ（ＳＢＬ５）から逆側のＧＮＤ線（ＳＢＬ０）にリーク電流が流れないように（図中点線１３）、選択ビット線１Ｖ（ＳＢＬ５）と逆側のＧＮＤ線（ＳＢＬ０）との間に１Ｖフォースのビット線（ＳＢＬ３）を挿入している。この場合、非選択セル（Ｍ１〜５やＭ９〜１１）が書き込み状態で閾値電圧が低ければ、ワード線電圧によりオン状態となり、１Ｖフォース（読み出しの間は常時１Ｖを印加している）のビット線（ＳＢＬ３）から選択ビット線１Ｖ（ＳＢＬ５）に電流が流れ込んだり（図中点線矢印Ｉ１）、１Ｖフォースのビット線（ＳＢＬ３，１１）からコモンソース線（ＳＢＬ０，８）のＧＮＤに電流が流れ込んで（図中点線矢印Ｉ２）、コモンソース線が浮き上がったりして、読み出しセル電流が他の非選択セルの影響を受け、読み出し精度が悪化する。
【００５１】
一方、本発明の読み出し方法（図２４（Ｂ））では、選択された第１制御ゲート（ＣＧ１，３，５，７，９）と選択された第２制御ゲート（ワード線（ＷＬ））の２本に３Ｖを印加して、選択セル（Ｍ２，４，６，８，１０）を同時に読み出す。結合容量の関係から、非選択セル（Ｍ１，３，５，７，９，１１）には約１．５Ｖの電圧しか印加されないが、非選択セルが書き込み状態で閾値電圧が低くても横方向のリーク電流は大幅に低減され、かつワード線上のセルを２回に分けて読む２サイクル読み出しが可能となる。よって、前者から読み出し精度が向上し、多値化が容易となり、さらに後者から読み出し速度を高速化できる。
【００５２】
【発明の効果】
１つのメモリセルの浮遊ゲート電圧を、制御ゲート電圧とワード線電圧で制御することにより、チャネルＦＮ現象によって書き込み・消去動作を行うことができる。よって、非対称ソースドレイン構造が不要となり、微細化が容易である。シングルソースドレインを用いることにより、セル面積４Ｆ２を実現できる。
チャネルＦＮ現象によって書き込み・消去動作を行うことにより、バンド間トンネル電流の発生がなくなり、信頼性が向上する。よって、高速書き込みと高信頼性を実現できる。
読み出し時、２本の制御ゲートにより浮遊ゲート電圧を制御することにより、横方向リーク電流を抑制でき、読み出し特性の精度が向上する。よって、多値化が容易になり、セル面積２Ｆ２（４値）以下を実現できる。更に、１本の第２制御ゲートにつながるセルを読み出す時の読み出し回数を、従来の８サイクルから２サイクルに減らすことができ、読み出し時間を短縮できる。
【００５３】
１つのメモリセルの浮遊ゲート電圧を、制御ゲート電圧とワード線電圧で制御することにより、ビット単位で書き換えができる。つまり、低い閾値電圧側に書き込みを行うことができる。これは、従来のＮＯＲ型チャネルＦＮ書き換えフラッシュメモリが、高い閾値電圧側にしか書き込みを行えなかったため、ベリファイなしの消去側の閾値分布が広いため、読み出し電圧が高かったという欠点を解決し、読み出し時の消費電力を低減するという効果がある。
【図面の簡単な説明】
【図１】従来の不揮発性半導体記憶装置の概略図である。
【図２】従来の不揮発性半導体記憶装置の概略図である。
【図３】従来の不揮発性半導体記憶装置の概略図である。
【図４】本発明の不揮発性半導体記憶装置の概略平面図である。
【図５】図４の装置の概略断面図である。
【図６】本発明の不揮発性半導体記憶装置の概略平面図である。
【図７】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図８】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図９】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１０】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１１】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１２】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１３】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１４】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１５】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１６】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１７】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１８】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１９】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図２０】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図２１】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図２２】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図２３】本発明の不揮発性半導体記憶装置の等価回路図である。
【図２４】不揮発性半導体記憶装置の動作方法を説明するための図である。
【符号の説明】
１ 半導体基板
２ 不純物拡散領域
２Ａ、２Ａ1、２Ａ2 ドレイン拡散領域
２Ｂ、２Ｂ1、２Ｂ2 ソース拡散領域
４ 浮遊ゲート
５ 酸化膜
６ ＯＮＯ積層膜
７ 第２制御ゲート
７Ａ 制御ゲート線
７Ａ1、７Ａ2 制御ゲート
８ 第１制御ゲート
９、１４、１８、２５、２９、３１ シリコン窒化膜
１１ シリコン基板
１２ トンネル酸化膜
１３ 第１ポリシリコン層
１５ レジストパターン（ＦＧ）
１６、１７、１９、２４、２６ シリコン酸化膜
２０ 第２ポリシリコン層
２１ レジストパターン（ＣＧ）
２２ ビット線
２３ ＨＤＰ酸化膜
２７ 第３ポリシリコン層
２８ タングステンシリサイド膜
３０ レジストパターン（ＷＬ）
３２ ＢＰＳＧ保護膜
ＢＬ ビット線
ＣＧ 制御ゲート
Ｉ リーク電流
Ｉｒｅａｄ 読み出し電流
Ｍ メモリセル
ＭＢＬ メインビット線
ＳＢＬ 選択ビット線
ＳＧ 選択ゲート
ＳＴ 選択トランジスタ
ＷＬ ワード線
Claims (17)
- 半導体基板の表面層に形成されたドレイン拡散領域及びソース拡散領域と、前記ソース及びドレイン拡散領域間に形成された第1絶縁膜と、前記第1絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１制御ゲートと、前記第１制御ゲート上とその側壁及び前記浮遊ゲートの側壁に形成された第３絶縁膜と、前記第１制御ゲート上に前記第３絶縁膜を介して形成された第２制御ゲートとからなるセルを有し、
前記セルが、チャネル長方向及びチャネル幅方向に複数位置し、
チャネル幅方向に隣接するセルを構成する前記第１制御ゲートが、１本の第１制御ゲート線として共有され、前記第１制御ゲート線に対して直交する方向に連続する一列のセルの前記第２制御ゲートが、１本の第２制御ゲート線として共有され、
一のセルの前記ソース拡散領域と、一のセルに対してチャネル長方向に隣接する他のセルの前記ドレイン拡散領域とが、１本のビット線として共有され、
チャネル幅方向に隣接するセルを構成する前記ドレイン拡散領域及びソース拡散領域が、それぞれ１本のビット線として共有されていることを特徴とする不揮発性半導体記憶装置。 - 前記第１制御ゲートと前記第２制御ゲートとが、列デコーダーと行デコーダーとにそれぞれ接続され、前記浮遊ゲートと前記第１及び第２制御ゲートとが容量結合していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記ドレイン拡散領域とソース拡散領域とが、互いに対称な構造を有することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
- （ａ）半導体基板上に第１絶縁膜と第１導体膜とをこの順で積層し、前記第１導体膜を加工して浮遊ゲートを形成する工程と、
（ｂ）前記浮遊ゲート上に第２絶縁膜と第２導体膜とをこの順で積層し、前記第２導体膜を加工して第１制御ゲートを形成する工程と、
（ｃ）前記第１制御ゲートをマスクとして、前記半導体基板の表面層に不純物を注入してドレイン拡散領域及びソース拡散領域を形成する工程と、
（ｄ）前記第１制御ゲート上とその側壁及び前記浮遊ゲートの側壁に第３絶縁膜を形成する工程と、
（ｅ）前記第３絶縁膜上に第３導体膜を積層し、前記第３導体膜をサイドウォールスペーサーを備えたマスクを用いて加工して前記第１制御ゲート上に第３絶縁膜を介して第２制御ゲートを形成する工程とを含むことでセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第２絶縁膜及び／又は第３絶縁膜が、ＯＮＯ膜であることを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
- チャネル幅方向に複数のセルを有し、工程（ａ）の後、工程（ｂ）の前に、ＳＴＩ法により前記浮遊ゲート間の前記半導体基板に素子分離領域を形成する工程と、工程（ｂ）の後、工程（ｃ）の前に、隣接するセルを構成する前記ソース拡散領域とドレイン拡散領域とをそれぞれ１本のビット線として共有しうるように、前記素子分離領域の一部を除去する工程とを含むことを特徴とする請求項４又は５に記載の不揮発性半導体記憶装置の製造方法。
- 請求項１に記載の不揮発性半導体記憶装置の書き込み方法であって、所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記半導体基板を接地することで、前記半導体基板から前記浮遊ゲートへ電子を注入し、又は所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記半導体基板を接地することで、前記浮遊ゲートから前記半導体基板へ電子を注入して書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
- 請求項１に記載の不揮発性半導体記憶装置の書き込み方法であって、所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記正電圧より低い電圧を前記半導体基板に印加し、前記選択するセルのビット線に前記半導体基板への電圧と同程度の電圧を印加するか開放状態とすることで、前記半導体基板から前記浮遊ゲートへ電子を注入し、又は所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記負電圧より高い電圧を前記半導体基板に印加し、前記選択するセルのビット線に前記半導体基板への電圧と同程度の電圧を印加するか開放状態とすることで、前記浮遊ゲートから前記半導体基板へ電子を注入して書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
- 請求項１に記載の不揮発性半導体記憶装置の消去方法であって、所定の負電圧を選択するセルの第１制御ゲート線に印加し、前記半導体基板を接地することで、前記浮遊ゲートから前記半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線に印加し、前記半導体基板を接地することで、前記半導体基板から前記浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法。
- 請求項１に記載の不揮発性半導体記憶装置の消去方法であって、所定の負電圧を選択するセルの第１制御ゲート線に印加し、前記負電圧より高い電圧を前記半導体基板に印加し、前記選択するセルのビット線に前記半導体基板への電圧と同程度の電圧を印加するか開放状態とすることで、前記浮遊ゲートから前記半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線に印加し、前記正電圧より低い電圧を基板に印加し、前記選択するセルのビット線に前記半導体基板への電圧と同程度の電圧を印加するか開放状態とすることで、前記半導体基板から前記浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法。
- 請求項１に記載の不揮発性半導体記憶装置の消去方法であって、所定の負電圧を選択するセルの第２制御ゲート線に印加し、前記半導体基板を接地することで、前記浮遊ゲートから前記半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第２制御ゲート線に印加し、前記半導体基板を接地することで、前記半導体基板から前記浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法。
- 請求項１に記載の不揮発性半導体記憶装置の消去方法であって、所定の負電圧を選択するセルの第２制御ゲート線に印加し、前記負電圧より高い電圧を前記半導体基板に印加し、前記選択するセルのビット線に前記半導体基板への電圧と同程度の電圧を印加するか開放状態とすることで、前記浮遊ゲートから前記半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第２制御ゲート線に印加し、前記正電圧より低い電圧を前記半導体基板に印加し、前記選択するセルのビット線に前記半導体基板への電圧と同程度の電圧を印加するか開放状態とすることで、前記半導体基板から前記浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法。
- 請求項１に記載の不揮発性半導体記憶装置の消去方法であって、所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記半導体基板を接地することで、前記浮遊ゲートから前記半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記半導体基板を接地することで、前記半導体基板から前記浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法。
- 請求項１に記載の不揮発性半導体記憶装置の消去方法であって、所定の負電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記負電圧より高い電圧を前記半導体基板に印加し、前記選択するセルのビット線に前記半導体基板への電圧と同程度の電圧を印加するか開放状態とすることで、前記浮遊ゲートから前記半導体基板へ電子を注入し、又は所定の正電圧を選択するセルの第１制御ゲート線と第２制御ゲート線に印加し、前記正電圧より低い電圧を前記半導体基板に印加し、前記選択するセルのビット線に前記半導体基板への電圧と同程度の電圧を印加するか開放状態とすることで、前記半導体基板から前記浮遊ゲートへ電子を注入して消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法。
- 請求項１に記載の不揮発性半導体記憶装置の読み出し方法であって、所定の正電圧を選択するセルの第２制御ゲート線と前記ソース拡散領域に対応するビット線に印加し、前記選択するセルのドレイン拡散領域に対応するビット線を接地することで、読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。
- 請求項１に記載の不揮発性半導体記憶装置の読み出し方法であって、所定の正電圧を選択するセルの第１制御ゲート線と前記第２制御ゲート線と前記ソース拡散領域に対応するビット線に印加し、前記選択するセルのドレイン拡散領域に対応するビット線を接地することで、読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。
- 請求項１に記載の不揮発性半導体記憶装置の読み出し方法であって、所定の正電圧を選択するセルの第２制御ゲート線に印加し、奇数番目の第１制御ゲート線と奇数番目のドレイン拡散領域に対応するビット線に正電圧を印加し、偶数番目の第１制御ゲート線と偶数番目のソース拡散領域に対応するビット線を接地することにより、奇数番目のセルを読み出し、続けて所定の正電圧を前記選択するセルの第２制御ゲート線に印加したまま、前記偶数番目の第１制御ゲート線と偶数番目のドレイン拡散領域に対応するビット線に正電圧を印加し、前記奇数番目の第１制御ゲート線と奇数番目のソース拡散領域に対応するビット線を接地することにより、偶数番目のセルを読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264158A JP4065671B2 (ja) | 2001-08-31 | 2001-08-31 | 不揮発性半導体記憶装置、その製造方法及びその動作方法 |
| KR10-2002-0050576A KR100495892B1 (ko) | 2001-08-31 | 2002-08-26 | 비휘발성 반도체 기억장치, 그의 제조 방법 및 그의 동작방법 |
| US10/230,369 US7187029B2 (en) | 2001-08-31 | 2002-08-29 | Nonvolatile semiconductor memory device with floating gate and two control gates |
| EP02019493A EP1289023A3 (en) | 2001-08-31 | 2002-08-30 | Nonvolatile semiconductor memory device, fabricating method thereof and operation method thereof |
| TW091119894A TW560011B (en) | 2001-08-31 | 2002-08-30 | Nonvolatile semiconductor memory device, fabricating method thereof and operation method thereof |
| CNB021416117A CN1244156C (zh) | 2001-08-31 | 2002-09-02 | 非易失性半导体存储器件及其制造方法和操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264158A JP4065671B2 (ja) | 2001-08-31 | 2001-08-31 | 不揮発性半導体記憶装置、その製造方法及びその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003078042A JP2003078042A (ja) | 2003-03-14 |
| JP4065671B2 true JP4065671B2 (ja) | 2008-03-26 |
Family
ID=19090808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001264158A Expired - Fee Related JP4065671B2 (ja) | 2001-08-31 | 2001-08-31 | 不揮発性半導体記憶装置、その製造方法及びその動作方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7187029B2 (ja) |
| EP (1) | EP1289023A3 (ja) |
| JP (1) | JP4065671B2 (ja) |
| KR (1) | KR100495892B1 (ja) |
| CN (1) | CN1244156C (ja) |
| TW (1) | TW560011B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888755B2 (en) | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US20040197992A1 (en) * | 2003-04-03 | 2004-10-07 | Hsiao-Ying Yang | Floating gates having improved coupling ratios and fabrication method thereof |
| JP3762385B2 (ja) | 2003-04-28 | 2006-04-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US8022489B2 (en) * | 2005-05-20 | 2011-09-20 | Macronix International Co., Ltd. | Air tunnel floating gate memory cell |
| US7951669B2 (en) | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
| JP4936790B2 (ja) * | 2006-05-22 | 2012-05-23 | 株式会社東芝 | 半導体装置 |
| JP4908238B2 (ja) * | 2007-01-11 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR20100080243A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
| US9064460B2 (en) * | 2010-05-20 | 2015-06-23 | Sharp Kabushiki Kaisha | Display device with touch sensor including photosensor |
| US9337099B1 (en) | 2015-01-30 | 2016-05-10 | Globalfoundries Inc. | Special constructs for continuous non-uniform active region FinFET standard cells |
| US11515314B2 (en) * | 2020-06-04 | 2022-11-29 | Globalfoundries Singapore Pte. Ltd. | One transistor two capacitors nonvolatile memory cell |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0138439B1 (en) * | 1983-09-28 | 1990-12-19 | Kabushiki Kaisha Toshiba | Electrically erasable programable nonvolatile semiconductor memory device having dual-control gate |
| US4599706A (en) * | 1985-05-14 | 1986-07-08 | Xicor, Inc. | Nonvolatile electrically alterable memory |
| US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| JP3541958B2 (ja) * | 1993-12-16 | 2004-07-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3671432B2 (ja) | 1994-05-17 | 2005-07-13 | ソニー株式会社 | 不揮発性メモリ及びその製造方法 |
| US5429971A (en) * | 1994-10-03 | 1995-07-04 | United Microelectronics Corporation | Method of making single bit erase flash EEPROM |
| JP3123921B2 (ja) * | 1995-05-18 | 2001-01-15 | 三洋電機株式会社 | 半導体装置および不揮発性半導体メモリ |
| US5877054A (en) | 1995-06-29 | 1999-03-02 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| JP3081543B2 (ja) * | 1996-03-29 | 2000-08-28 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| JP3123924B2 (ja) * | 1996-06-06 | 2001-01-15 | 三洋電機株式会社 | 不揮発性半導体メモリ |
| KR100215883B1 (ko) * | 1996-09-02 | 1999-08-16 | 구본준 | 플래쉬 메모리 소자 및 그 제조방법 |
| JPH11224940A (ja) * | 1997-12-05 | 1999-08-17 | Sony Corp | 不揮発性半導体記憶装置及びその書き込み方法 |
| US5991225A (en) * | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
| KR20000027275A (ko) * | 1998-10-27 | 2000-05-15 | 김영환 | 플래쉬 메모리 셀 및 그 제조 방법 |
| US6154018A (en) * | 1999-09-01 | 2000-11-28 | Vlsi Technology, Inc. | High differential impedance load device |
-
2001
- 2001-08-31 JP JP2001264158A patent/JP4065671B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-26 KR KR10-2002-0050576A patent/KR100495892B1/ko not_active Expired - Fee Related
- 2002-08-29 US US10/230,369 patent/US7187029B2/en not_active Expired - Lifetime
- 2002-08-30 TW TW091119894A patent/TW560011B/zh not_active IP Right Cessation
- 2002-08-30 EP EP02019493A patent/EP1289023A3/en not_active Withdrawn
- 2002-09-02 CN CNB021416117A patent/CN1244156C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1404152A (zh) | 2003-03-19 |
| KR20030019111A (ko) | 2003-03-06 |
| TW560011B (en) | 2003-11-01 |
| US20030047774A1 (en) | 2003-03-13 |
| EP1289023A3 (en) | 2007-11-14 |
| EP1289023A2 (en) | 2003-03-05 |
| CN1244156C (zh) | 2006-03-01 |
| US7187029B2 (en) | 2007-03-06 |
| JP2003078042A (ja) | 2003-03-14 |
| KR100495892B1 (ko) | 2005-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7315056B2 (en) | Semiconductor memory array of floating gate memory cells with program/erase and select gates | |
| JP3966707B2 (ja) | 半導体装置及びその製造方法 | |
| US7253055B2 (en) | Pillar cell flash memory technology | |
| JP3573691B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20050091702A (ko) | 메모리 셀 전하 저장 요소 당 2중 제어 게이트들을구비하는 플래시 메모리 셀 어레이 | |
| JP2007299975A (ja) | 半導体装置およびその製造方法 | |
| JPH0567791A (ja) | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 | |
| JP2002164446A (ja) | 不揮発性半導体記憶装置、動作方法および製造方法 | |
| JPH11163303A (ja) | 不揮発性半導体記憶装置 | |
| JP2002368141A (ja) | 不揮発性半導体メモリ装置 | |
| JP4547749B2 (ja) | 不揮発性半導体記憶装置 | |
| KR20080051014A (ko) | 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법 | |
| JP4065671B2 (ja) | 不揮発性半導体記憶装置、その製造方法及びその動作方法 | |
| US6774428B1 (en) | Flash memory structure and operating method thereof | |
| CN110364198A (zh) | 编码型快闪存储器及其制造方法 | |
| US6392927B2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| JP3949749B2 (ja) | フラッシュメモリ装置及びその製造方法 | |
| JP7520928B2 (ja) | フラッシュメモリ | |
| JP3090738B2 (ja) | 不揮発性半導体記憶素子 | |
| JP3090739B2 (ja) | 不揮発性半導体記憶素子の製造方法 | |
| JPH0992739A (ja) | 不揮発性半導体メモリとその駆動方法及び製造方法 | |
| KR20060043534A (ko) | 트렌치 내에 독립적인 제어 가능한 제어 게이트를 갖는 매립형 비트 라인 불휘발성 부동 게이트 메모리 셀, 및 그 어레이, 및 형성 방법 | |
| JP2006173452A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2007012739A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2003031700A (ja) | 不揮発性半導体記憶装置、その動作方法および製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070918 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4065671 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140111 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |