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JP4762041B2 - 不揮発性半導体メモリ - Google Patents

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Description

本発明は、不揮発性半導体メモリのメモリセル構造に関し、特に、ＮＡＮＤ型フラッシュメモリに使用される。
フローティングゲートとコントロールゲートとを持つスタックゲート構造のメモリセルを備えた不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリにおいては、比例縮小則(scaling rule)に従ってメモリセルを縮小(shrink)していくことにより、世代ごとにメモリ容量の増大が図られる。
しかし、メモリセルを縮小すると、隣接セル間の寄生容量が増大し、カップリング比が低下するため、カップリング比を維持又は向上させる別の手段を検討しなければならない。
その一つは、フローティングゲートとコントロールゲートとが対向する面積を３次元的なセル構造により増やし、容量結合比を維持するというものである。
例えば、半導体基板の表面に対して、フローティングゲートを縦長形状(柱形、凸形など)とする構造は、メモリセルのサイズを大きくすることなく、カップリング比を向上できるものとして、次世代のメモリセル構造の有力候補である（特許文献１，２参照）。
この構造の欠点は、隣接する２つのメモリセルのフローティングゲートが対向する面積も同時に増える結果、セル間干渉効果により、閾値変動によるセル特性の劣化が生じる点にある。
このセル特性の劣化は、特に、繊細な閾値制御が要求されるＭＬＣ(multi level cell)技術が適用されたＮＡＮＤ型フラッシュメモリに重大な影響を及ぼす。
特開２００４−２２８１９号公報 米国特許第６，９０８，８１７号
本発明の例では、セル間干渉効果による閾値変動なく、カップリング比を向上できる新規なデバイス構造を提案する。
本発明の例に係わる不揮発性半導体メモリは、フローティングゲート、コントロールゲート及びそれらの間のゲート間絶縁層を備えるスタックゲート構造を有し、コントロールゲートが延びる方向に隣接する第１及び第２メモリセルを備え、第１及び第２のメモリセルのフローティングゲートは、それぞれ、第１部分と、第１部分上に配置され、コントロールゲートが延びる方向における幅が第１部分のそれよりも狭い第２部分とから構成され、第１部分は、ストライプ状の素子分離絶縁層の間に配置され、素子分離絶縁層の上面は、第１部分の上面よりも低い位置に存在し、ゲート間絶縁層は、フローティングゲートの上面、側面及び素子分離絶縁層の上面に沿うように形成され、フローティングゲート上の第１層と、第１層上の第２層とを備え、第２層の誘電率は、第１層及び素子分離絶縁層の誘電率よりも高く、第１及び第２メモリセルの第１部分の間の第１スペースには、素子分離絶縁層及び第１層が満たされ、第１及び第２メモリセルの第２部分の間の第２スペースには、第１及び第２層が配置される。
本発明の例によれば、新規なデバイス構造により、セル間干渉効果による閾値変動なく、カップリング比を向上できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例は、フローティングゲートの形状が凸形の２つのメモリセルを対象とし、両メモリセルのフローティングゲートが最も近接する領域に低い誘電率を持つ１種類の絶縁体を満たし、その他の領域に高い誘電率を持つ誘電体を配置する点に特徴を有する。
低い誘電率を持つ絶縁体により、２つのメモリセルの間に生じる寄生容量(セル間干渉)を小さくし、メモリセルの閾値変動によるセル特性の劣化を防止する。また、高い誘電率を持つ誘電体により、フローティングゲートとコントロールゲートの容量を大きくし、カップリング比を向上させる。
ここで、凸形の下部を第１部分とし、上部を第２部分とした場合、２つのメモリセルのフローティングゲートが最も近接する領域は、フローティングゲートの第１部分の間の第１スペースとなり、その他の領域は、第２部分の間の第２スペースとなる。
また、１種類の絶縁体とは、材料が同じであることを意味し、製造時期又は製造方法が異なることによる膜質の多少の相違は、１種類の絶縁体に含まれる。
２． 実施の形態
ＮＡＮＤ型フラッシュメモリを例に実施の形態を説明する。
(1) 全体図
図１は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
データラッチ回路１２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。
ロウデコーダ１５及びカラムデコーダ１６は、アドレス信号に基づいてメモリセルアレイ１１内のメモリセルを選択する。ワード線ドライバ１７は、選択されたブロック内の選択されたワード線を駆動する。
基板電圧制御回路１８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。
例えば、基板電圧制御回路１８は、読み出し／書き込み時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
電圧発生回路１９は、選択されたブロック内のワード線に与える電圧を発生する。
例えば、読み出し時には、電圧発生回路１９は、読み出し電圧と中間電圧を発生する。読み出し電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
また、書き込み時には、電圧発生回路１９は、書き込み電圧と中間電圧を発生する。書き込み電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
制御回路２０は、例えば、基板電圧制御回路１８及び電圧発生回路１９の動作を制御する。
(2) 参考例
まず、参考例について説明する。
図２は、参考例に関わるＮＡＮＤ型フラッシュメモリのメモリセルアレイのレイアウトを示している。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面、図４は、図２のＩＶ−ＩＶ線に沿う断面、図５は、図２のＶ−Ｖ線に沿う断面をそれぞれ示している。
これらの図においては、説明を分かり易くするため、コントロールゲートよりも上の絶縁層及び導電層(ビット線、金属線など)を省略する。
メモリセルアレイ１１は、図１のメモリセルアレイ１１に相当し、複数のブロックＢＫ１，ＢＫ２，ＢＫ３，・・・から構成される。
各々のブロックは、ロウ方向に配置される複数のセルユニットを有する。複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリング２１と、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
半導体基板３１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３２が配置される。素子分離絶縁層３２は、カラム方向に長いストライプ状に形成され、その間の領域は、アクティブ領域ＡＡとなる。アクティブ領域ＡＡには、セルユニットが配置される。
メモリセルＭＣは、半導体基板３１の表面領域に形成されるソース／ドレイン拡散層３８と、ソース／ドレイン拡散層３８間のチャネル領域上にトンネル酸化膜３３を介して配置されるフローティングゲート３４，３５と、フローティングゲート３４，３５上にＩＰＤ(inter-poly dielectric)層３６を介して配置されるコントロールゲート３７とから構成される。
選択ゲートトランジスタＳＴは、半導体基板３１の表面領域に形成されるソース／ドレイン拡散層３８と、ソース／ドレイン拡散層３８間のチャネル領域上にゲート酸化膜３９を介して配置されるゲート電極３４’，３５’，３７’とから構成される。
ゲート電極３４’，３５’は、フローティングゲート３４，３５と同じ材料、例えば、導電性ポリシリコンから構成され、ゲート電極３７’は、コントロールゲート３７と同じ材料、例えば、導電性ポリシリコンとシリサイドとのスタック構造から構成される。絶縁層３６’は、ＩＰＤ層３６と同じ構造、例えば、ＯＮＯ(oxide-nitride-oxide)構造を有する。
ここで、フローティングゲート３４は、素子分離絶縁層３２の間のスペースに配置される。フローティングゲート３５は、図３に示すように、フローティングゲート３４上に配置され、ＮＡＮＤストリング２１が延びる方向(カラム方向)における幅がフローティングゲート３４のそれよりも狭い。
その結果、フローティングゲート３４，３５のカラム方向の断面形状は、全体として凸形となり、メモリセルＭＣの微細化とカップリング比の増大を両立できる。
一方、フローティングゲート３５は、図４に示すように、コントロールゲート３７が延びる方向(ロウ方向)における幅がフローティングゲート３４のそれと同じである。
この場合、素子分離絶縁層３２の幅を広げることにより、カップリング比を低下させずに、２つのメモリセルＭＣのフローティングゲート３４，３５の間に生じる寄生容量(セル間干渉)を小さくでき、メモリセルの閾値変動によるセル特性の劣化を防止できる。
しかし、メモリセルアレイ１１の面積を一定とすると、素子分離絶縁層３２の幅を広げるということは、アクティブ領域ＡＡの幅を狭くすることを意味する。アクティブ領域の幅が狭くなると、メモリセルＭＣのチャネル幅が狭くなるため、メモリセルＭＣの電流駆動力が低下する。
そこで、特許文献１に開示される技術を用い、例えば、図４において、コントロールゲート３７が延びる方向(ロウ方向)におけるフローティングゲート３５の幅を、フローティングゲート３４のそれよりも狭くすることも可能である。
この場合、フローティングゲート３４，３５のロウ方向の断面は、図６に示すように、全体として凸形となる。
しかし、図６から明らかなように、フローティングゲート３４，３５のロウ方向の断面を凸形にするということは、素子分離絶縁層３２の幅を狭めることを意味する。つまり、互いに隣接する２つのメモリセルＭＣについて、凸形の下部、即ち、フローティングゲート３４の間のスペースが狭くなる結果、両メモリセルＭＣの寄生容量が増大し、セル特性の劣化が生じる。
これは、特に、ＩＰＤ層３６に、酸化シリコンよりも高い誘電率を持つ高誘電体(例えば、窒化シリコン)又はこれを含む複数の材料からなるスタック構造を使用する場合に顕著となる。
即ち、製造プロセス上、素子分離絶縁層３２の上面は、フローティングゲート３４の上面よりも低くなるのが一般的である。このため、フローティングゲート３４，３５が最も近接する領域(フローティングゲート３４の間)に高誘電体が配置されると、セル間干渉効果が増長される。
(3) 第１実施の形態
図７は、第１実施の形態に関わるＮＡＮＤ型フラッシュメモリのメモリセルアレイのレイアウトを示している。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面、図９は、図７のＩＸ−ＩＸ線に沿う断面、図１０は、図７のＸ−Ｘ線に沿う断面をそれぞれ示している。
これらの図においては、説明を分かり易くするため、コントロールゲートよりも上の絶縁層及び導電層(ビット線、金属線など)を省略する。
メモリセルアレイ１１は、図１のメモリセルアレイ１１に相当し、複数のブロックＢＫ１，ＢＫ２，ＢＫ３，・・・から構成される。
各々のブロックは、ロウ方向に配置される複数のセルユニットを有する。複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリング２１と、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
半導体基板３１内には、ＳＴＩ構造の素子分離絶縁層３２が配置される。素子分離絶縁層３２は、カラム方向に長いストライプ状に形成され、その間の領域は、アクティブ領域ＡＡとなる。アクティブ領域ＡＡには、セルユニットが配置される。
メモリセルＭＣは、半導体基板３１の表面領域に形成されるソース／ドレイン拡散層３８と、ソース／ドレイン拡散層３８間のチャネル領域上にトンネル酸化膜３３を介して配置されるフローティングゲート３４，３５と、フローティングゲート３４，３５上にＩＰＤ層３６を介して配置されるコントロールゲート３７とから構成される。
選択ゲートトランジスタＳＴは、半導体基板３１の表面領域に形成されるソース／ドレイン拡散層３８と、ソース／ドレイン拡散層３８間のチャネル領域上にゲート酸化膜３９を介して配置されるゲート電極３４’，３５’，３７’とから構成される。
ゲート電極３４’，３５’は、フローティングゲート３４，３５と同じ材料、例えば、導電性ポリシリコンから構成され、ゲート電極３７’は、コントロールゲート３７と同じ材料、例えば、導電性ポリシリコンとシリサイドとのスタック構造から構成される。絶縁層３６’は、ＩＰＤ層３６と同じ構造、例えば、ＯＮＯ構造を有する。
第１実施の形態では、フローティングゲート３４が素子分離絶縁層３２の間のスペースに配置される。フローティングゲート３５は、フローティングゲート３４上に配置され、カラム方向及びロウ方向における幅がフローティングゲート３４のそれよりも狭い。
ここで、第１実施の形態が参考例と異なる点は、カラム方向とロウ方向の両方向について、それぞれフローティングゲート３５の幅がフローティングゲート３４のそれよりも狭い点にある。言い換えると、フローティングゲート３５の全ての方向における幅が、フローティングゲート３４の全ての方向における幅よりも狭いことになる。
その結果、フローティングゲート３４，３５のカラム方向及びロウ方向の断面形状は、それぞれ凸形となり、参考例に比べ、さらなるメモリセルＭＣの微細化とカップリング比の増大を図ることができる。
また、第１実施の形態では、素子分離絶縁層３２の上面がフローティングゲート３４の上面よりも低い位置に存在する。その結果、ＩＰＤ層３６が、互いに隣接する２つのメモリセルＭＣのフローティングゲート３４の間にも配置される。
しかし、第１実施の形態が参考例と異なる点は、フローティングゲート３４の間に生じる寄生容量(セル間干渉)を小さくするために、フローティングゲート３４の間のスペースには、１種類の絶縁体が満たされる点にある。
１種類の絶縁体とは、概要で定義したように、材料が同じであることを意味する。従って、本例の場合、フローティングゲート３４の間には、素子分離絶縁層３２とＩＰＤ層３６とが配置されるため、ＩＰＤ層３６は、少なくとも、素子分離絶縁層３２を構成する材料と同じ材料を含んでいる必要がある。
例えば、素子分離絶縁層３２が酸化シリコン(SiO2)から構成される場合、ＩＰＤ層３６は、ＯＮＯ構造、ＯＮＯＮ構造のように、酸化シリコン(Oxide)を含む構造とする。
そして、重要な点は、例えば、図１１に示すように、フローティングゲート３４の間には、酸化シリコン(Oxide)が自己整合的に満たされる点にある。
また、フローティングゲート３５の間のスペースには、フローティングゲート３４の間の１種類の絶縁体の誘電率よりも高い誘電率を持つ誘電体を介してコントロールゲート３７が配置される。
この誘電体は、例えば、ＩＰＤ層３６が、ＯＮＯ構造又はＯＮＯＮ構造の場合には、窒化シリコン(Nitride)である。
このように、フローティングゲート３４，３５を凸形とし、フローティングゲート３４，３５が最も近接する領域に低い誘電率を持つ１種類の絶縁体を満たし、その他の領域に高い誘電率を持つ誘電体を配置することで、メモリセルＭＣが微細化されても、セル干渉効果による閾値変動なく、カップリング比を向上させることができる。
(4) 第２実施の形態
図１２は、第２実施の形態に関わるＮＡＮＤ型フラッシュメモリのメモリセルアレイのレイアウトを示している。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面、図１４は、図１２のＸＩＶ−ＸＩＶ線に沿う断面、図１５は、図１２のＸＶ−ＸＶ線に沿う断面をそれぞれ示している。
これらの図においては、第１実施の形態と同様に、コントロールゲートよりも上の絶縁層及び導電層を省略する。また、メモリセルアレイ１１の構造については、第１実施の形態と同じであるため、その説明を省略する。
半導体基板３１内には、ＳＴＩ構造の素子分離絶縁層３２が配置される。素子分離絶縁層３２は、カラム方向に長いストライプ状に形成され、その間の領域は、アクティブ領域ＡＡとなる。アクティブ領域ＡＡには、セルユニットが配置される。
メモリセルＭＣは、半導体基板３１の表面領域に形成されるソース／ドレイン拡散層３８と、ソース／ドレイン拡散層３８間のチャネル領域上にトンネル酸化膜３３を介して配置されるフローティングゲート３４，３５と、フローティングゲート３４，３５上にＩＰＤ層３６を介して配置されるコントロールゲート３７とから構成される。
選択ゲートトランジスタＳＴは、半導体基板３１の表面領域に形成されるソース／ドレイン拡散層３８と、ソース／ドレイン拡散層３８間のチャネル領域上にゲート酸化膜３９を介して配置されるゲート電極３４’，３５’，３７’とから構成される。
ゲート電極３４’，３５’は、フローティングゲート３４，３５と同じ材料、例えば、導電性ポリシリコンから構成され、ゲート電極３７’は、コントロールゲート３７と同じ材料、例えば、導電性ポリシリコンとシリサイドとのスタック構造から構成される。絶縁層３６’は、ＩＰＤ層３６と同じ構造、例えば、ＯＮＯ構造を有する。
第２実施の形態では、フローティングゲート３４が素子分離絶縁層３２の間のスペースに配置される。また、フローティングゲート３５は、フローティングゲート３４上に配置され、カラム方向及びロウ方向の両方向における幅がフローティングゲート３４のそれよりも狭いため、第１実施の形態と同様に、メモリセルＭＣの微細化とカップリング比の増大を図ることができる。
ここで、第２実施の形態が第１実施の形態と異なる点は、素子分離絶縁層３２の上面がフローティングゲート３４の上面と同じ位置に存在する点にある。
この場合、フローティングゲート３４の間のスペースには、素子分離絶縁層３２のみが満たされるため、結果として、フローティングゲート３４の間のスペースには、１種類の絶縁体が満たされる。
また、フローティングゲート３５の間のスペースには、フローティングゲート３４の間の１種類の絶縁体の誘電率よりも高い誘電率を持つ誘電体を介してコントロールゲート３７が配置される。
従って、第２実施の形態によれば、第１実施の形態と同様に、メモリセルＭＣが微細化されても、セル干渉効果による閾値変動なく、カップリング比を向上させることができる。
また、第２の実施の形態では、素子分離絶縁層３２の上面とフローティングゲート３４の上面とが一致するため、ＩＰＤ層３６の構造に制限を受けない。
例えば、ＩＰＤ層３６は、図１６に示すように、ＯＮＯ構造を有していてもよいし、図１７に示すように、ＮＯＮＯ構造を有していてもよい。また、ＩＰＤ層３６は、図１８に示すように、単層の高誘電体から構成されていてもよい。
さらに、ＩＰＤ層３６は、ＯＮ構造、ＯＮＯＮ構造、ＮＯＮ構造、ＮＯＮＯＮ構造のような、酸化シリコン(Oxide)と窒化シリコン(Nitride)のスタック構造であってもよい。
また、ＩＰＤ膜３６は、ＮＯＡＯＮ(Ａは、Al2O3)であってもよい。
このように、第２実施の形態においても、フローティングゲート３４，３５を凸形とし、フローティングゲート３４，３５が最も近接する領域に低い誘電率を持つ１種類の絶縁体を満たし、その他の領域に高い誘電率を持つ誘電体を配置することで、第１実施の形態と同様の効果を得ることができる。
(5) 第３実施の形態
図１９は、第３実施の形態に関わるＮＡＮＤ型フラッシュメモリのメモリセルアレイのレイアウトを示している。図２０は、図１９のＸＸ−ＸＸ線に沿う断面、図２１は、図１９のＸＸＩ−ＸＸＩ線に沿う断面、図２２は、図１９のＸＸＩＩ−ＸＸＩＩ線に沿う断面をそれぞれ示している。
これらの図においては、第１実施の形態と同様に、コントロールゲートよりも上の絶縁層及び導電層を省略する。また、メモリセルアレイ１１の構造については、第１実施の形態と同じであるため、その説明を省略する。
半導体基板３１内には、ＳＴＩ構造の素子分離絶縁層３２が配置される。素子分離絶縁層３２は、カラム方向に長いストライプ状に形成され、その間の領域は、アクティブ領域ＡＡとなる。アクティブ領域ＡＡには、セルユニットが配置される。
メモリセルＭＣは、半導体基板３１の表面領域に形成されるソース／ドレイン拡散層３８と、ソース／ドレイン拡散層３８間のチャネル領域上にトンネル酸化膜３３を介して配置されるフローティングゲート３４，３５と、フローティングゲート３４，３５上にＩＰＤ層３６を介して配置されるコントロールゲート３７とから構成される。
選択ゲートトランジスタＳＴは、半導体基板３１の表面領域に形成されるソース／ドレイン拡散層３８と、ソース／ドレイン拡散層３８間のチャネル領域上にゲート酸化膜３９を介して配置されるゲート電極３４’，３５’，３７’とから構成される。
ゲート電極３４’，３５’は、フローティングゲート３４，３５と同じ材料、例えば、導電性ポリシリコンから構成され、ゲート電極３７’は、コントロールゲート３７と同じ材料、例えば、導電性ポリシリコンとシリサイドとのスタック構造から構成される。絶縁層３６’は、ＩＰＤ層３６と同じ構造、例えば、ＯＮＯ構造を有する。
第３実施の形態では、フローティングゲート３４がいわゆるガルウイング形を有している。即ち、フローティングゲート３４は、ロウ方向における幅が素子分離絶縁層３２のそれよりも広い。このような形状は、素子分離絶縁層３２を形成した後に、フローティングゲート３４のパターニングを行うことにより容易に得ることができる。
また、フローティングゲート３５は、フローティングゲート３４上に配置される。フローティングゲート３５は、カラム方向及びロウ方向の両方向における幅がフローティングゲート３４のそれよりも狭いため、第１実施の形態と同様に、メモリセルＭＣの微細化とカップリング比の増大を図ることができる。
ここで、第３実施の形態では、素子分離絶縁層３２上に存在するフローティングゲート３４の間のスペースが、互いに隣接する２つのメモリセルＭＣが最も近接する領域となる。
そこで、例えば、図２３に示すように、素子分離絶縁層３２上におけるフローティングゲート３４の間のスペースに、ＩＰＤ層３６を構成する異なる誘電率の複数の材料のうち、最も低い誘電率を有する材料、即ち、素子分離絶縁層３２を構成する材料と同じ材料 (例えば、酸化シリコン)を満たす。
結果として、フローティングゲート３４の間のスペースには、１種類の材料が満たされることになる。
また、フローティングゲート３５の間のスペースには、フローティングゲート３４の間の１種類の絶縁体の誘電率よりも高い誘電率を持つ誘電体を介してコントロールゲート３７が配置される。この誘電体は、例えば、ＩＰＤ層３６が、ＯＮＯ構造の場合には、窒化シリコン(SixNy)である。
このように、第３実施の形態においても、フローティングゲート３４，３５を凸形とし、フローティングゲート３４，３５が最も近接する領域に低い誘電率を持つ１種類の絶縁体を満たし、その他の領域に高い誘電率を持つ誘電体を配置することで、メモリセルＭＣが微細化されても、セル干渉効果による閾値変動を少なく抑えて、カップリング比を向上させることができる。
(6) 製造方法
本発明の例に関わる不揮発性半導体メモリの製造方法を説明する。
以下の製造方法は、凸形フローティングゲートの下部を形成した後に素子分離絶縁層を形成するプロセスに関し、上述の第１及び第２実施の形態の構造を作るのに適している。
まず、図２４に示すように、熱酸化法により、半導体基板３１の表面にトンネル酸化膜３３を形成する。続けて、ＣＶＤ法により、トンネル酸化膜３３上に導電性ポリシリコン膜３４Ａを形成する。また、ＣＶＤ法により、導電性ポリシリコン膜３４Ａ上にスペーサとしての窒化シリコン膜４１を形成し、さらに、窒化シリコン膜４１上に酸化シリコン膜４２を形成する。
そして、フォトリソグラフィー(PEP: photo engraving process)により、レジストパターンを形成し、このレジストパターンをマスクにして酸化シリコン膜４２をパターニングし、これをハードマスクする。この後、レジストパターンを除去する。
次に、図２５に示すように、酸化シリコン膜４２をマスクにして、例えば、ＲＩＥ(reactive ion etching)により、窒化シリコン膜４１、導電性ポリシリコン膜３４Ａ、トンネル酸化膜３３及び半導体基板３１を順次エッチングする。その結果、ストライプ状のトレンチ４３が形成される。
次に、図２６に示すように、ＣＶＤ法により、トレンチ４３を完全に満たす酸化シリコン膜を形成する。また、ＣＭＰ(chemical mechanical polishing)法により、トレンチ４３の外部に存在する酸化シリコン膜(図２５の酸化シリコン膜４２を含む)を除去し、トレンチ４３内に素子分離絶縁層３２を形成する。
この後、素子分離絶縁層３２をマスクにして、例えば、ホットリン酸により、窒化シリコン膜４１をエッチングすると、図２７に示すように、素子分離絶縁層３２の上部が導電性ポリシリコン膜３４Ａの上面よりも上方に突出した構造が得られる。
次に、図２８に示すように、ＣＶＤ法により、導電性ポリシリコン膜３４Ａ上及び素子分離絶縁層３２上に窒化シリコン膜４６を形成する。窒化シリコン膜４６は、素子分離絶縁層３２の上部の間のスペース４５を完全に満たす厚さで形成される。
この後、ＣＭＰ法により、素子分離絶縁層３２の上面が露出するまで窒化シリコン膜４６を研磨し、窒化シリコン膜４６の上面を平坦化する。
また、フォトリソグラフィー(PEP)によりレジストパターンを形成し、このレジストパターンをマスクにして、窒化シリコン膜４６に導電性ポリシリコン膜３４Ａに達する穴４７を形成する。この後、レジストパターンを除去する。
次に、図２９に示すように、ＣＶＤ法により、窒化シリコン膜４６に形成された穴４７を完全に満たす導電性ポリシリコン膜３５Ａを形成する。また、ＣＭＰ法により、穴４７の外部に存在する導電性ポリシリコン膜３５Ａを除去する。
この後、素子分離絶縁層３２のみを選択的にエッチングすると、図３０に示すように、素子分離絶縁層３２の上面は、窒化シリコン膜４６の上面よりも下となる位置まで後退する。
ここで、素子分離絶縁層３２の上面を後退させる量を調整することにより、第１又は第２実施の形態の構造を得ることができる。
尚、メモリセルのカップリング比を最大限に向上させるためには、素子分離絶縁層３２の上面は、導電性ポリシリコン膜３４Ａの上面よりも下となる位置まで後退させるのが好ましい。
続けて、例えば、ホットリン酸により、窒化シリコン膜４６を除去する。
次に、図３１に示すように、ＣＶＤ法により、導電性ポリシリコン膜３４Ａ，３５Ａを覆うＩＰＤ層３６を形成する。ＩＰＤ層３６は、例えば、ＯＮＯ構造とする。また、ＣＶＤ法により、ＩＰＤ層３６上に、導電性ポリシリコン膜３７Ａを形成する。
この後、フォトリソグラフィー(PEP)によりレジストパターンを形成し、このレジストパターンをマスクにして、導電性ポリシリコン膜３７Ａ、ＩＰＤ層３６、導電性ポリシリコン膜３４Ａ及びトンネル酸化膜３３を順次エッチングする。
レジストパターンは、ストライプ状に形成され、図２５のトレンチ４３のストライプとは交差するように形成される。
その結果、図３２に示すように、半導体基板３１上に、トンネル酸化膜３３を介して、フローティングゲート３４，３５、ＩＰＤ層３６及びコントロールゲート３７がスタックされた構造が完成する。
ここで、フローティングゲート３５は、柱状となっているため、その上面及び全ての側面は、コントロールゲート３７により覆われる。
この後、コントロールゲート３７をマスクにして、イオン注入法により、半導体基板１１内に不純物を自己整合的に注入し、かつ、不純物を活性化させるためのアニールを行うと、ソース／ドレイン拡散層３８が形成される。
以上のプロセスにより、本発明の例に関わるメモリセルの構造が完成する。
この後は、図３３に示すように、ＣＶＤ法により、コントロールゲート３７を覆い、コントロールゲート３７の間のスペースを満たす層間絶縁膜(例えば、SiO2)４８を形成する。
また、層間絶縁膜４８の上面をＣＭＰ法により平坦化した後、ＮＡＮＤストリングの一端となる領域にコンタクトホールを形成する。ＣＶＤ法により導電性ポリシリコン膜を形成し、さらに、フォトリソグラフィー(PEP)により形成されたフォトレジストをマスクにして、ＲＩＥ法により、導電性ポリシリコン膜をパターニングし、ビット線４９を形成する。
尚、以上の製造方法は、第１及び第２実施の形態の構造を対象としているが、凸形フローティングゲートの下部の形成と素子分離絶縁層の形成の順序を入れ替えれば、第３実施の形態の構造にも適用が可能である。
(7) その他
第１実施の形態に関し、ＩＰＤ膜は、フローティングゲートに接触する部分に薄い高誘電率の誘電体が配置されていても、フローティングゲート間の大部分が低誘電率の誘電体に満たされていれば、本発明の効果を得ることができる。
例えば、ＩＰＤ膜としては、ＮＯＮＯＮ、ＮＯＡＯＮ(Ａは、Al2O3)であってもよいが、この場合、フローティングゲート間の大部分は、Ｏ(oxide)により満たされ、フローティングゲート間においては、Ｎ(nitride)は、ＩＰＤ膜とフローティングゲートとの界面にのみ存在する形にするのが好ましい。
上述の実施の形態は、ＮＡＮＤ型フラッシュメモリについて説明したが、本発明の例は、フローティングゲートとコントロールゲートとを持つスタックゲート構造のメモリセルを備えた不揮発性半導体メモリ全般に適用できる。
３． まとめ
本発明の例によれば、新規なデバイス構造により、セル間干渉効果による閾値変動なく、カップリング比を向上できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
ＮＡＮＤ型フラッシュメモリの主要部を示すブロック図。 参考例としてのレイアウトを示す平面図。 図２のＩＩＩ−ＩＩＩ線に沿う断面図。 図２のＩＶ−ＩＶ線に沿う断面図。 図２のＶ−Ｖ線に沿う断面図。 参考例のＮＡＮＤストリングを示す断面図。 第１実施の形態としてのレイアウトを示す平面図。 図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 図７のＩＸ−ＩＸ線に沿う断面図。 図７のＸ−Ｘ線に沿う断面図。 第１実施の形態のＮＡＮＤストリングを示す断面図。 第２実施の形態としてのレイアウトを示す平面図。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。 図１２のＸＩＶ−ＸＩＶ線に沿う断面図。 図１２のＸＶ−ＸＶ線に沿う断面図。 第２実施の形態のＮＡＮＤストリングを示す断面図。 第２実施の形態のＮＡＮＤストリングを示す断面図。 第２実施の形態のＮＡＮＤストリングを示す断面図。 第３実施の形態としてのレイアウトを示す平面図。 図１９のＸＸ−ＸＸ線に沿う断面図。 図１９のＸＸＩ−ＸＸＩ線に沿う断面図。 図１９のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。 第３実施の形態のＮＡＮＤストリングを示す断面図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。 本発明の例に関わる製造方法の一工程を示す斜視図。
符号の説明
１１： メモリセルアレイ、 １２： データラッチ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： カラムデコーダ、 １７： ドライバ、 １８： 基板電圧制御回路、 １９： 電圧発生回路、 ２０： 制御回路、 ２１： ＮＡＮＤストリング、 ３１： 半導体基板、 ３２： 素子分離絶縁層、 ３３： トンネル酸化膜、 ３４，３５： フローティングゲート、 ３６： ＩＰＤ層、 ３７： コントロールゲート、 ３８： ソース／ドレイン拡散層、 ３９： ゲート酸化膜、 ＷＬ１，ＷＬ２，・・・ＷＬｎ： ワード線(コントロールゲート)、 ＭＣ： メモリセル、 ＳＴ： 選択ゲートトランジスタ、 ＡＡ： アクティブ領域。

Claims (5)

  1. フローティングゲート、コントロールゲート及びそれらの間のゲート間絶縁層を備えるスタックゲート構造を有し、前記コントロールゲートが延びる方向に隣接する第１及び第２メモリセルを具備し、
    前記第１及び第２のメモリセルのフローティングゲートは、それぞれ、第１部分と、前記第１部分上に配置され、前記コントロールゲートが延びる方向における幅が前記第１部分のそれよりも狭い第２部分とから構成され、
    前記第１部分は、ストライプ状の素子分離絶縁層の間に配置され、前記素子分離絶縁層の上面は、前記第１部分の上面よりも低い位置に存在し、
    前記ゲート間絶縁層は、前記フローティングゲートの上面、側面及び前記素子分離絶縁層の上面に沿うように形成され、前記フローティングゲート上の第１層と、前記第１層上の第２層とを備え、前記第２層の誘電率は、前記第１層及び前記素子分離絶縁層の誘電率よりも高く、
    前記第１及び第２メモリセルの前記第１部分の間の第１スペースには、前記素子分離絶縁層及び前記第１層が満たされ、前記第１及び第２メモリセルの前記第２部分の間の第２スペースには、前記第１及び第２層が配置される
    ことを特徴とする不揮発性半導体メモリ。
  2. 前記第１スペースの上部は、前記ゲート間絶縁層を構成する前記第１及び第２層を含む複数の絶縁層のうち最も誘電率が低い前記第１層により満たされることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記素子分離絶縁層及び前記第１層は、同じ材料から形成されることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  4. 前記ゲート間絶縁層は、前記第２層上の第３層を備えることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ。
  5. 前記第１部分は、前記素子分離絶縁層上にも配置されることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
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