CN101118907A - 与非门型非挥发性存储器及其制造方法与操作方法 - Google Patents

Abstract

一种与非门型非挥发性存储器，其具有多个存储单元行。各存储单元行包括源极区与漏极区、多个存储单元、多个传输栅极、第一选择晶体管与第二选择晶体管。源极区与漏极区设置在基板中。多个存储单元设置在源极区与漏极区之间的基板上，各个存储单元包括一个存储单元与一个晶体管，且存储单元与晶体管并联连接在一起。多个传输栅极分别设置在相邻两存储单元之间的基板上，而使存储单元串联连接在一起。第一选择晶体管与第二选择晶体管分别与最外侧的两个存储单元连接，且分别与源极区与漏极区相邻。

Description

与非门型非挥发性存储器及其制造方法与操作方法

技术领域

本发明涉及一种半导体元件，特别是涉及一种与非门(NAND)型非挥发性存储器及其制造方法与操作方法。

背景技术

非挥发性存储器元件由于具有可进行多次数据存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人计算机和电子设备所广泛采用的一种存储器元件。

典型的非挥发性存储器件，一般被设计成具有堆叠式栅极((Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基板之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字线(Word Line)相接，此外还包括穿隧氧化层(Tunneling Oxide)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基板和浮置栅极之间以及浮置栅极和控制栅极之间。

另一方面，目前本领域较常使用的闪存阵列包括或非门(NOR)型阵列结构与与非门(NAND)型阵列结构。由于与非门(NAND)型阵列的非挥发性存储器结构是使各存储单元串接在一起，其集成度与面积利用率较非门(NOR)型阵列的非挥发性存储器为佳，已经广泛地应用在多种电子产品中。

图1所展示为现有的与非门型非挥发性存储器的结构的截面图。

如图1所示，在基板100上设置有多个存储单元M1～M8与两个选择晶体管ST1、ST2。存储单元M1～M8设置在两个选择晶体管ST1、ST2之间。在存储单元M1～M8之间的基板100中、存储单元M1与选择晶体管ST1之间的基板100中以及存储单元M8与选择晶体管ST2之间的基板100中形成有掺杂区102。这些存储单元M1～M8及选择晶体管ST1、ST2经由掺杂区102串接在一起而构成存储单元行。在存储单元行两侧设置有源极区104与漏极区106。源极线SL与源极区104电连接。位线BL通过插塞108与漏极区106电连接。

在上述的NAND型非挥发性存储器中，由于各存储单元M1～M8之间通过掺杂区102连接在一起。在元件尺寸持续缩小的情况下，存储单元宽度越来越小，相邻的掺杂区102之间会有短沟道效应、漏极引发的能带降低(Drain Induced.Barrier Lowering，DIBL)效应等问题，而影响存储器的可靠度。

此外，对于上述的NAND型非挥发性存储器而言，在程序化选定存储单元时，在同一存储单元列中的其它非选定存储单元都是作为传输栅极。因此，在进行程序化时，需使非选定存储单元处于完全开启的状态。使非选定存储单元处于完全开启状态的偏压将会限制存储单元启始电压范围的设定。举例来说，当此存储单元为单阶存储单元时，通过基准读取电压Vref，来判别两种不同启始电压(Vth1、Vth2)，Vth1＜Vref1＜Vth2。Vth1为小于0伏特；Vref1为0伏特左右；Vth2为大于0伏特左右。当非选定存储单元处于完全开启状态的偏压为5伏特时，则Vth2只能设定在0伏特与5伏特之间，而使得Vth2的范围较小。当此存储单元为多阶存储单元时，通过基准读取电压Vref1、Vref2、Vref3，来判别四种不同启始电压(Vth1、Vth2、Vth3、Vth4)，Vth1＜Vref1＜Vth2＜Vref2＜Vth3＜Vref3＜Vth4。同样，当非选定存储单元处于完全开启状态的偏压为5伏特时，Vth1为小于0伏特；Vref1为0伏特左右；Vth2、Vref2、Vth3、Vref3、Vth4需设定在0伏特与5伏特之间，例如Vth2为0.2～1伏特、Vref2为1.2伏特、Vth3为1.4～2.2伏特、Vref3为2.4伏特、Vth4为2.8～3.6伏特；而使得Vth2、Vth3、Vth4的范围较小。如此，在现有的NAND型非挥发性存储器的程序化操作中，就需要进行多次程序化步骤及程序化确认步骤，以使程序化存储单元准确处于设定的启始电压中，如此将花费较长的时间。而且，在对选定存储单元进行读取操作时，在同一存储单元列中的其它非选定存储单元也容易对于选定存储单元造成读取干扰。

发明内容

本发明的目的就是提供一种NAND型非挥发性存储器及其制造方法与操作方法，而可以提高元件的可靠度。

本发明的再一目的是提供一种NAND型非挥发性存储器及其制造方法与操作方法，可容易的与一般工艺整合在一起，而可以增加工艺余量。

本发明的又一目的是提供一种NAND型非挥发性存储器及其制造方法与操作方法，可以加宽存储单元的设定启始电压范围，缩短存储单元的程序化时间。

本发明提出一种与非门型非挥发性存储器，此与非门型非挥发性存储器包括多个存储单元行。各存储单元行包括源极区与漏极区、多个存储单元、多个传输栅极、第一选择晶体管与第二选择晶体管。源极区与漏极区设置在基板中。多个存储单元设置在源极区与漏极区之间的基板上，各个存储单元包括存储单元与晶体管，且存储单元与晶体管并联连接在一起。多个传输栅极分别设置在相邻两存储单元之间的基板上，而使存储单元串联连接在一起。第一选择晶体管与第二选择晶体管分别与最外侧的两个存储单元连接，且分别与源极区与漏极区相邻。

依照本发明的优选实施例所述的与非门型非挥发性存储器，上述传输栅极填满相邻两存储单元之间的间隙。

依照本发明的优选实施例所述的与非门型非挥发性存储器，上述各该些存储单元由该基板起至少包括穿隧介电层、电荷储存层、栅间介电层与控制栅极。

依照本发明的优选实施例所述的与非门型非挥发性存储器，上述栅间介电层的材料包括氧化硅/氮化硅/氧化硅。上述电荷储存层的材料为掺杂多晶硅。上述穿隧介电层的材料包括氧化硅。

依照本发明的优选实施例所述的与非门型非挥发性存储器，还包括多条元件隔离结构。多条元件隔离结构平行设置在基板中，各存储单元行设置在相邻两元件结构之间。上述元件隔离结构的表面低于电荷储存层与基板间的接口而形成凹陷部，且控制栅极填满上述凹陷部。

依照本发明的优选实施例所述的与非门型非挥发性存储器，还包括门介电层。此门介电层设置在控制栅极与基板之间，各晶体管由控制栅极、门介电层和该基板构成。

依照本发明的优选实施例所述的与非门型非挥发性存储器，上述的存储单元行，呈二维配置，而成存储单元阵列。与非门型非挥发性存储器还包括多条字线、多条位线、多条源极线、多条选择栅极线与多条传输栅极线。多条字线在列方向平行排列，且连接同一列的存储单元的控制栅极和晶体管的栅极。多条位线在行方向平行排列，分别连接同一行的存储单元行的漏极区。多条源极线在列方向平行排列，分别连接同一列的存储单元行的源极区。多条选择栅极线在列方向平行排列，分别连接同一列的存储单元行的第一选择晶体管的栅极与第二选择晶体管的栅极。多条传输栅极线在列方向平行排列，分别连接同一列的存储单元行的传输栅极。

依照本发明的优选实施例所述的与非门型非挥发性存储器，还包括多条元件隔离结构。元件隔离结构设置在基板中，且在行方向上平行排列，各存储单元行设置在相邻两元件结构之间。上述元件隔离结构的表面低于电荷储存层与基板间的接口而形成凹陷部，且控制栅极填满凹陷部。

依照本发明的优选实施例所述的与非门型非挥发性存储器，还包括门介电层。此门介电层设置在控制栅极与基板之间，各晶体管是由控制栅极、门介电层与基板所构成。

在上述的与非门型非挥发性存储器中，由于元件隔离结构的表面低于电荷储存层与基板间的接口，而形成凹陷部，并在此凹陷部设置与存储单元并联连接的晶体管。此晶体管的设置将有助于存储单元的操作，可以缩短程序化操作时间，并避免读取干扰。

而且，在上述的与非门型非挥发性存储器中，由于在存储单元之间设置传输栅极，而无须设置掺杂区，因此可避免短沟道效应、漏极引发的能带降低效应等所造成的存储单元漏电流等。此外，在存储单元之间设置的传输栅极为导体，可以遮蔽相邻两存储单元的电荷储存层，而能够降低存储单元对存储单元之间的耦合干扰。

另外，在上述的与非门型非挥发性存储器中，在存储单元之间设置的传输栅极。在对本发明的非挥发性存储器进行抹除操作时，可使电子从电荷储存层穿过栅间介电层注入传输栅极中，而将电子移除。由于，此种抹除方式可减少电子穿越穿隧介电层的次数，因此可以提高穿隧介电层的寿命，并增加元件的可靠度。

本发明提出一种与非门型非挥发性存储器的制造方法，包括下列步骤。首先，提供基板，此基板上已依次形成有第一介电层、第一导体层与第二介电层。图案第一导体层，以形成平行排列的多个第一条状导体层，这些第一条状导体层往第一方向延伸。在这些第一条状导体层之间的基板中形成往第一方向延伸的多条沟槽。接着，在基板中的沟槽内形成多个隔离结构。这些隔离结构的表面低于第一条状导体层与基板间的接口而形成凹陷部，并暴露出部分基板。在暴露出的部分基板表面形成第三介电层后，在基板上形成填满凹陷部的第二导体层。图案第二导体层、第二介电层和第一条状导体层，以形成多个堆叠栅极结构，其中第二导体层经图案之后，形成往第二方向延伸且平行排列的多个第二条状导体层。之后，在相邻的堆叠栅极结构之间和最外侧的两个堆叠栅极结构的侧壁形成多个第三条状导体层。

依照本发明的优选实施例所述的与非门型非挥发性存储器的制造方法，上述第一条状导体层经图案后形成多个浮置栅极。上述浮置栅极的材料包括掺杂多晶硅。

依照本发明的优选实施例所述的与非门型非挥发性存储器的制造方法，上述第一介电层的材料包括氧化硅。上述第二导体层的材料包括掺杂多晶硅或多晶硅化金属其中之一。上述第二介电层包括氧化硅/氮化硅/氧化硅。

依照本发明的优选实施例所述的与非门型非挥发性存储器的制造方法，在基板中的沟槽内形成隔离结构的步骤如下。首先，在基板上形成一层绝缘层，然后移除部分绝缘层，使绝缘层的表面低于基板表面。

依照本发明的优选实施例所述的与非门型非挥发性存储器的制造方法，上述第三介电层的形成方法包括进行热氧化工艺。

依照本发明的优选实施例所述的与非门型非挥发性存储器的制造方法，还包括在堆叠栅极结构与第三条状导体层之间形成绝缘间隙壁。

依照本发明的优选实施例所述的与非门型非挥发性存储器的制造方法，上述第三介电层与部分第二条状导体层构成晶体管。

依照本发明的优选实施例所述的与非门型非挥发性存储器的制造方法，形成在相邻两堆叠栅极结构之间的第三条状导体层作为传输栅极；形成在最外侧的两堆叠栅极结构的侧壁的第三条状导体层作为选择栅极。第三条状导体层的材料包括掺杂多晶硅。

依照本发明的优选实施例所述的与非门型非挥发性存储器的制造方法，还包括在基板中形成源极区及漏极区。

在上述的非挥发性存储器的制造方法中，由于元件隔离结构的表面低于基板表面，而形成凹陷部，并在此凹陷部形成由第三介电层与部分第二条状导体层构成的晶体管，此晶体管与存储单元并联连接在一起。此晶体管的形成将有助于存储器的操作，可以缩短程序化操作时间，并避免读取干扰。

而且，在上述的非挥发性存储器的制造方法中，由于在堆叠栅极结构之间形成第三条状导体层(传输栅极)，因此可避免短沟道效应、漏极引发的能带降低效应等所造成的存储单元漏电流等。

此外，在堆叠栅极结构之间形成第三条状导体层(传输栅极)，此导体层第三条状导体层(传输栅极)可以遮蔽相邻两存储单元的浮置栅极，而能够降低存储单元对存储单元之间的耦合干扰。

而且，在上述的与非门型非挥发性存储器的制造方法中，在堆叠栅极结构之间形成第三条状导体层(传输栅极)。在抹除本发明的非挥发性存储器时，可使电子从浮置栅极穿过栅间介电层注入第三条状导体层(传输栅极)中，而将电子移除。由于，此种抹除方式可减少电子穿越穿隧介电层的次数，因此可以提高穿隧介电层的寿命，并增加元件的可靠度。上述的与非门型非挥发性存储器的制造方法可容易与一般工艺整合在一起，而可以增加工艺余量。

本发明提出一种与非门型非挥发性存储器的操作方法，适用于包括多个存储单元行的存储器组。各存储单元行设置在基板上，具有：多个存储单元，设置在源极区与漏极区之间，各存储单元包括并联连接在一起的存储单元与晶体管；多个传输栅极，设置在存储单元之间的基板上，而使存储单元串联连接在一起；第一选择晶体管与第二选择晶体管，分别与最外侧的两存储单元连接，且第一选择晶体管与漏极区相邻，第二选择晶体管与源极区相邻；多条字线在列方向平行排列，且分别连接同一列的存储单元的控制栅极和晶体管的栅极；多条源极线分别连接同一列的源极区；多条位线在行方向平行排列，且分别连接同一行的漏极区；多条第一选择栅极线，在列方向平行排列，分别连接同一列的存储单元行的第一选择晶体管的栅极；多条第二选择栅极线，在列方向平行排列，分别连接同一列的存储单元行的第二选择晶体管的栅极；多条传输栅极线，在列方向平行排列，分别连接同一列的存储单元行的传输栅极。与非门型非挥发性存储器的操作方法包括：对选定存储单元的存储单元进行程序化操作时，在选定的存储单元所耦接的位线施加第一电压，在非选定的位线施加第二电压，在第一选择栅极线施加第三电压，在选定的存储单元所耦接的字线上施加第四电压，非选定字线上施加第五电压，在所有的传输栅极线施加第六电压，以利用沟道Fowler-Nordheim(F-N)穿隧效应程序化选定的存储单元，其中第四电压与第一电压的电压差可引发F-N穿隧效应，第三电压大于或等于第一选择晶体管的启始电压，第二电压可抑制非选定存储单元行的第一选择晶体管开启，第五电压大于或等于该晶体管的启始电压，且第六电压可使传输栅极下方的沟道导通。

依照本发明的优选实施例所述的与非门型非挥发性存储器的操作方法，第一电压为0伏特左右；第二电压为5伏特左右；第三电压为5伏特左右；第四电压为20伏特左右；第五电压为10伏特左右；第六电压为5伏特左右。

依照本发明的优选实施例所述的与非门型非挥发性存储器的操作方法，对选定存储单元的存储单元进行读取操作时，在选定的存储单元所耦接的位线施加第七电压，在第一选择栅极线施加第八电压，在第二选择栅极线施加第九电压，在选定的存储单元所耦接的字线上施加第十电压，非选定字线上施加第十一电压，在所有的传输栅极线施加第十二电压，以读取选定的存储单元，其中第八电压大于或等于第一选择晶体管的启始电压，第九电压大于或等于第二选择晶体管的启始电压，第十一电压大于或等于晶体管的启始电压，且第十二电压可使传输栅极下方的沟道导通。

依照本发明的优选实施例所述的与非门型非挥发性存储器的操作方法，第七电压为1.5伏特左右；第八电压为5伏特左右；第九电压为5伏特左右；第十电压为0伏特左右；第十一电压为5伏特左右；第十二电压为5伏特左右。

依照本发明的优选实施例所述的与非门型非挥发性存储器的操作方法，对存储单元的存储单元进行抹除操作时，在所有的传输栅极线施加第十三电压，使基板浮置，以利用F-N穿隧效应抹除该些存储单元，其中第十三电压与基板的电压差可引发F-N穿隧效应。

依照本发明的优选实施例所述的与非门型非挥发性存储器的操作方法，第十三电压为15伏特左右。

在上述的与非门型非挥发性存储器的制造方法中，由于各个存储单元分别是由并联设置的一个晶体管与一个存储单元所构成，因此即使未选定字线上施加的电压无法打开存储单元的沟道，但是只要此电压可打开晶体管的沟道，即可使电流通过，并到达选定存储单元。于是，在进行程序化操作时，由于可通过晶体管导通电流，因此存储单元启始电压范围的设定不会受到使非选定存储单元处在完全开启状态的偏压的限制，使得存储单元的启始电压范围较广，因此可以减少程序化的确认次数与步骤，而可以缩短程序化操作的时间。

而且，在读取选定存储单元时，并不会受到共享同一条位线的存储单元的干扰。在存储单元之间设置传输栅极，可避免短沟道效应、漏极引发的能带降低效应等所造成的存储单元漏电流等。

此外，上述的与非门型非挥发性存储器的制造方法中，利用沟道F-N穿隧效应(F-N Tunneling)使电子经由沟道穿过穿隧介电层注入电荷储存层中，以进行存储单元的程序化操作；并利用F-N穿隧效应使电子从电荷储存层穿过栅间介电层注入传输栅极中，以进行存储单元的抹除操作。由于，此种操作方式减少了电子穿越穿隧介电层的次数，因此可以提高穿隧介电层的寿命，并增加元件的可靠度。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并结合附图，作详细说明如下。

附图说明

图1所展示为现有的与非门型非挥发性存储器的结构截面图。

图2为展示本发明的优选实施例的与非门型非挥发性存储器的电路简图。

图3A所展示为对一般存储单元进行程序化操作的实例的示意图。

图3B所展示为对源极侧存储单元进行读取操作的实例的示意图。

图3C所展示为对漏极侧存储单元进行抹除操作的实例的示意图。

图4A为展示本发明的优选实施例的与非门型非挥发性存储器的上视图。

图4B为展示图4A中沿A-A’线的结构截面图。

图4C为展示图4A中沿B-B’线的结构截面图。

图5A至图5H是依照本发明优选实施例一种非挥发性存储器的制造流程截面图。

图6A至图6H是依照本发明优选实施例一种非挥发性存储器的制造流程截面图。

简单符号说明

100、200、300：基板

102：掺杂区

104、206、336a：源极区

106、208、336b：漏极区

108：插塞

201a：深N型井区

201b：P型井区

202：元件隔离结构

204：凹陷部204

210：传输栅极

212a、212b：选择栅极

214：间隙

216：穿隧介电层

218：电荷储存层

220：栅间介电层

222：控制栅极

224：顶盖层

226、328：绝缘间隙壁

228、230：门介电层

230：插塞

302、320、322、330、332：介电层

304、304a、324、334a、334b、342、346、348：导体层

304b：导体块

306：栅间介电层

308：图案掩模层

310：开口

312：沟槽

314、314a：衬层

316、316a：绝缘材料层

326、326a、326b：顶盖层

338：覆盖层

340、344：层间绝缘层

BL、BL1～BL4：位线

M1～M8、M11～M38：存储单元

MR1～MR4：存储单元行

PL1～PL7：传输栅极线

Q、Q11～Q38：存储单元

SG1、SG2：选择栅极线

SL：源极线

ST1、ST2、ST11～ST31、ST12～ST32：选择晶体管

T、T11～T38：晶体管

WL1～WL8：字线

具体实施方式

图2为展示一种本发明的NAND(与非门)型非挥发性存储器阵列的电路简图。在本实施例中以8个存储单元为一行、且共三行的NAND存储单元行为例作说明。

请参照图2，NAND(与非门)型非挥发性存储器阵列包括多个选择晶体管ST11～ST31与ST12～ST32、多个存储单元Q11～Q38、多条字线WL1～WL8、选择栅极线SG1与SG2、位线BL1～BL3与传输栅极线(pass gateline)PL1～PL7。

存储单元Q11～Q18串联连接在选择晶体管ST11与选择晶体管ST12之间，而在行的方向形成存储单元行MR1。存储单元Q21～Q28串联连接在选择晶体管ST21与选择晶体管ST22之间，而在行的方向形成存储单元行MR2。存储单元Q31～Q38串联连接在选择晶体管ST31与选择晶体管ST32之间，而在行之方向形成存储单元行MR3。

存储单元Q11～Q38分别由存储单元M11～M38与晶体管T11～T38所构成，存储单元M11～M38与晶体管T11～T38并联连接在一起。举例来说，存储单元Q11由存储单元M11与晶体管T11所构成，且存储单元M11与晶体管T11并联连接在一起；存储单元Q12由存储单元M12与晶体管T12所构成，且存储单元M12与晶体管T12并联连接在一起；...；依此类推，存储单元Q38是由存储单元M38与晶体管T38所构成，且存储单元M38与晶体管T38并联连接在一起。

多数字线WL1～WL8在列方向平行排列，且连接同一列的存储单元的控制栅极与晶体管的栅极。举例来说，存储单元M11～M31的控制栅极与晶体管T11～T31的栅极则耦接至所对应的字线WL1；存储单元M12～M32的控制栅极与晶体管T12～T32的栅极则耦接至所对应的字线WL2；...；依此类推，存储单元M18～M38的控制栅极与晶体管T18～T38的栅极则耦接至所对应的字线WL8。

选择晶体管ST11～ST31的栅极则耦接至选择栅极线SG1。选择晶体管ST11～ST31的漏极分别耦接至位线BL1～BL3。选择晶体管ST12～ST32的栅极则耦接至选择栅极线SG2。选择晶体管ST12～ST32的源极则耦接至源极线SL。在同一行的相邻两存储单元之间设置有传输栅极，即在存储单元Q11～Q18彼此之间分别形成有传输栅极；存储单元Q21～Q28彼此之间分别形成有传输栅极；存储单元Q31～Q38彼此之间分别形成有传输栅极。多数传输栅极线PL1～PL7在列方向平行排列，且连接同一列的传输栅极。即，存储单元Q11～Q31与存储单元Q12～Q32之间的传输栅极耦接至所对应的传输栅极线PL1；存储单元Q12～Q32与存储单元Q13～Q33之间的传输栅极耦接至所对应的传输栅极线PL2；依此类推，存储单元Q17～Q37与存储单元Q18～Q38之间的传输栅极耦接至所对应的传输栅极线PL7。

在上述实施例中，是以使八个存储单元串接在一起为实例作说明。当然，在本发明中串接的存储单元的数目，可以视实际需要串接适当的数目，举例来说，同一条位线可以串接32至64个存储单元。

图3A所展示为对存储单元进行程序化操作的实例的示意图。图3B所展示为存储单元进行读取操作的实例的示意图。图3C所展示为对所有存储单元进行抹除操作的实例的示意图。

接着，说明本发明的NAND(与非门)型非挥发性存储器阵列的操作模式，其包括程序化、抹除与数据读取等操作模式。就本发明的非挥发性存储器的操作方法而言，以下仅提供优选实施例作为说明。但本发明的非挥发性存储器的操作方法，并不限定于这些方法。在下述说明中是以图2所示的存储单元Q22为实例作说明。

请同时参照图2和图3A，当对选定存储单元行MR2中的存储单元Q22进行程序化操作时，在选定的位线BL2上施加电压Vp1。在非选定的位线BL1、BL3上施加电压Vp2。在选择栅极线SG1上施加电压Vp3。在选择栅极线SG2上施加电压Vp4。在选定的存储单元Q22所耦接的字线WL2上施加电压Vp5。非选定字线WL1、WL3～WL8上施加电压Vp6。在所有的传输栅极线PL1～PL7上施加电压Vp7，以利用沟道F-N穿隧效应程序化选定存储单元Q22的存储单元M22。

由于电压Vp5与电压Vp1的电压差需足以引发F-N穿隧效应，因此电压Vp5与电压Vp1的电压差需为12～20伏特左右。在本实例中，电压Vp5例如是20伏特左右，电压Vp1例如是0伏特左右。

由于选择晶体管ST21需处于开启状态，因此电压Vp3需大于或等于选择晶体管ST21的启始电压。在本实例中，电压Vp3例如是5伏特左右。由于，选择晶体管ST22需处于关闭状态，因此电压Vp4需小于选择晶体管ST22的启始电压。在本实例中，电压Vp4例如是0伏特左右。

而且，为了避免共享字线WL2的其它非选定存储单元Q12～Q32受到程序化干扰，也可以在其它非选定位线施加电压Vp2。电压Vp2需抑制非选定存储单元行MR1、MR3的选择晶体管ST11、ST31开启，因此电压Vp2需大于等于选择晶体管ST11、ST31的启始电压。在本实例中，电压Vp2例如是5伏特左右。当然，也可以使电压Vp5与电压Vp2的电压差不足以引发F-N穿隧效应，此时电压Vp2例如是10伏特左右。

由于需要使存储单元行MR2中的其它非选定的存储单元Q21、Q23～Q28(包括存储单元M21、M23～M28或晶体管T21、T23～T28)的沟道都为开启状态(非选定的存储单元Q21、Q23～Q28都作为通过门)。因此，电压Vp6至少需大于或等于晶体管T11～T38的启始电压，甚至大于或等于存储单元M21、M23～M28的启始电压。在本实例中，电压Vp6例如是10伏特左右。电压Vp7可使传输栅极下方的沟道导通。在本实例中，电压Vp7例如是5伏特左右。

在上述偏压情况下，即可在选定存储单元M22的浮置栅极与基板之间建立一个大的电场，而得以利用沟道F-N穿隧效应(Channel F-N Tunneling)使电子由沟道注入电荷储存层中。

在进行上述程序化操作时，共享同一条字线WL2的存储单元Q12、Q32并不会程序化。这是因为未选定位线BL1、BL3上施加5伏特的电压，故选择晶体管ST11、ST31处于关闭状态，使得浮置栅极与沟道之间的电场不足以引发沟道F-N穿隧现象，当然就不会程序化存储单元Q12、Q32。

而且，由于未选定字线WL1、WL3～WL8上施加10伏特的电压，此电压只是用于打开存储单元的沟道，而不足以引发沟道F-N穿隧现象，因此非选定字线WL1、WL3～WL8所连接的存储单元Q11～Q31、Q13～Q33、Q14～Q38不会被程序化。

此外，由于本发明的各个存储单元Q11～Q38分别是由并联设置的一个晶体管T11～T38与一个存储单元M11～M38所构成，而晶体管T11～T38的启始电压低于存储单元M11～M38的启始电压，因此即使未选定字线WL1、WL3～WL8上施加的电压无法打开存储单元的沟道，但是只要此电压可打开晶体管的沟道，即可使电流通过，并到达选定存储单元。于是，在程序化操作时，由于可通过晶体管T11～T38导通电流，因此，存储单元启始电压范围的设定不会受到使非选定存储单元处于完全开启状态的偏压的限制，使得存储单元M11～M38的启始电压范围较广，因此可以减少程序化的确认次数与步骤，而可以缩短程序化操作的时间。

举例来说，当此存储单元为单阶存储单元时，通过基准读取电压Vref，来判别两种不同启始电压(Threshold Voltage)(Vth1、Vth2)，Vth1＜Vref1＜Vth2。Vth1为小于0伏特；Vrefl为0伏特左右；Vth2为大于0伏特左右。当非选定存储单元处于完全开启状态的偏压为5伏特时，Vth2也可以设定为大于5伏特，而使得Vth2的范围较广。当此存储单元为多阶存储单元时，通过基准读取电压Vref1、Vref2、Vref3，来判别四种不同启始电压(ThresholdVoltage)(Vth1、Vth2、Vth3、Vth4)，Vth1＜Vref1＜Vth2＜Vref2＜Vth3＜Vref3＜Vth4。同样，当非选定存储单元处于完全开启状态的偏压为5伏特时，Vth1为小于0伏特；Vref1为0伏特左右；Vth2为0.2～2伏特、Vref2为2.2伏特、Vth3为2.4～4.2伏特、Vref3为4.4伏特、Vth4为4.6～6.4伏特；而使得Vth2、Vth3、Vth4的范围较大。

而且在上述说明中，虽以存储元件阵列中单一存储单元为单位进行程序化，然而本发明的NAND(与非门)型非挥发性存储器阵列的程序化也可通过各字线、选择栅极线、位线的控制，而以字节、节区，或是区块为单位进行程序化。

请同时参照图2和图3B，当对选定存储单元行MR2中的存储单元Q22进行读取操作时，在选定的位线BL2上施加电压Vr1。在非选定的位线BL1、BL3上施加电压Vr2。在选择栅极线SG1上施加电压Vr3。在选择栅极线SG2上施加电压Vr4。在选定的存储单元Q22所耦接的字线WL2上施加电压Vr5。非选定字线WL1、WL3～WL8上施加电压Vr6。在所有的传输栅极线PL1～PL7上施加电压Vr7，以读取选定存储单元Q22的存储单元M22。

电压Vr1为施加于选定位线BL2的读取偏压。在本实例中，电压Vr1例如是1.5伏特左右。电压Vr2则例如是0伏特左右。

由于选择晶体管ST21和选择晶体管ST22需处于开启状态，因此电压Vr3和电压Vr4需大于或等于选择晶体管ST21和选择晶体管ST22的启始电压。在本实例中，电压Vr3和电压Vr4例如是5伏特左右。

由于需要使存储单元行MR2中的其它非选定的存储单元Q21、Q23～Q28(包括存储单元M21、M23～M28或晶体管T21、T23～T28)的沟道都为开启状态(非选定的存储单元Q21、Q23～Q28都作为通过门)。因此，电压Vr6需大于或等于晶体管T11～T38的启始电压。在本实例中，电压Vr6例如是5伏特左右。电压Vr7可使传输栅极下方的沟道导通。在本实例中，电压Vr7例如是5伏特左右。

在上述偏压情况下，可通过检测存储单元的沟道电流大小来判断储存在此存储单元中的数字信息。

而且，由于本发明的各个存储单元Q11～Q38分别是由并联设置的一个晶体管T11～T38与一个存储单元M11～M38所构成，而晶体管T11～T38的启始电压低于存储单元M11～M38的启始电压，因此即使未选定字线WL1、WL3～WL8上施加的电压无法打开存储单元的沟道，但是只要此电压可打开晶体管的沟道，即可使电流通过。因此，在读取选定存储单元Q22时，并不会受到共享同一条位线BL2的存储单元Q21、Q23～Q28的干扰。

此外，在本发明的存储单元之间，以传输栅极取代现有的掺杂区，因此可避免短沟道效应、漏极引发的能带降低(Drain Induced.Barrier Lowering，DIBL)效应等所造成的存储单元漏电流等。

而且在上述说明中，虽系以存储元件阵列中单一存储元件为单位进行读取操作，然而本发明的NAND(与非门)型快闪存储单元阵列的读取操作也可通过各字线、选择栅极线、位线的控制，而读取以字节、节区，或是区块为单位的数据。

接着说明本发明NAND(与非门)型非挥发性存储器组的抹除方法。本发明的抹除方法为对整个NAND(与非门)型非挥发性存储器组作抹除为例作说明。

请同时参照图2和图3C，当对存储单元阵列进行抹除时，在所有传输栅极线PL1至PL7上施加偏压Ve1。源极线SL、字线WL1～WL8、位线BL1～BL3和选择栅极线SG1～SG2及基板为浮置。于是施加在传输栅极与基板之间的电压足以在传输栅极与基板之间建立一个大的电场，而得以利用F-N穿隧效应(F-N Tunneling)使电子由电荷储存层穿过栅间介电层(传输栅极与电荷储存层之间的介电层)注入传输栅极而移除。

上述本发明的抹除方法是以对整个NAND(与非门)型非挥发性存储器组作抹除为例作说明。当然本发明的NAND(与非门)型非挥发性存储器组的抹除操作也可通过传传输栅极线的控制，而以节区或是区块为单位进行抹除。举例来说，若只选择在传输栅极线PL1上施加偏压Ve1，则只有存储单元M11～M31、存储单元M12～M32中的数据会被抹除。即，共享传输栅极线的两列存储单元中的数据会被抹除。

此外，本发明在进行NAND(与非门)型非挥发性存储器组的操作时，利用沟道FF-N穿隧效应(F-N Tunneling)使电子经由沟道穿过穿隧介电层注入电荷储存层中，以进行存储单元的程序化操作；并利用F-N穿隧效应(F-NTunneling)使电子从电荷储存层穿过栅间介电层注入传输栅极中，以进行存储单元的抹除操作。由于，本发明的操作方式减少了电子穿越穿隧介电层的次数，因此可以提高穿隧介电层的寿命，并增加元件的可靠度。而且，由于在进行程序化操作时，利用电子注入效率较高的沟道F-N穿隧效应，故可以降低存储单元电流，并且能够提高操作速度。另外由于程序化和抹除的动作均利用F-N穿隧效应，电流消耗小，可有效降低整个存储器元件的功率损耗。

图4A为展示本发明的优选实施例的与非门型非挥发性存储器的上视图。图4B为展示图4A中沿A-A’线的结构截面图。图4C为展示图4A中沿B-B’线的结构截面图。

请参照图4A至图4C，本发明的与非门型非挥发性存储器包括多个存储单元行MR1～MR4(Memory Row)、多条字线WL1～WL8、多条位线BL1～BL4、多条源极线SL1、多条传输栅极线PL1～PL7、多条选择栅极线SG1、SG2。

多个存储单元行MR1～MR4例如是排列成行/列阵列A。在本实施例中，只展示由四个存储单元行MR1～MR4构成的存储单元阵列。但是，本发明的与非门型非挥发性存储器例如是由多个阵列A所构成，在行方向(X方向)上，相邻的两阵列A例如是以镜向对称的方式配置。相邻的两阵列A共享源极线SL与位线BL1～BL4。

多个存储单元行MR1～MR4例如是设置在基板200上。在基板200例如是N型硅基板或P型硅基板。在基板200中例如是设置有深N型井区201a与位于深N型井区201a上的P型井区201b。在基板200中例如是设置有多个元件隔离结构202，以定义出有源区。这些元件隔离结构202例如是位于P型井区201b中，而且这些元件隔离结构202的表面低于基板200表面，而在基板200中形成凹陷部204。元件隔离结构202在行方向(X方向)平行排列。

接着，说明存储单元行的结构。由于各存储单元行的结构均相同，因此在下述说明中只以存储单元行MR2为例作说明。存储单元行MR2包括源极区206、漏极区208、多个存储单元Q、传输栅极210、选择栅极212a与选择栅极212b。

源极区206与漏极区208例如是设置在基板200中，且源极区206与漏极区208例如是相距一段距离。

多个存储单元Q例如是设置在源极区206与漏极区208之间的基板200上。在相邻的两个存储单元Q彼此之间具有间隙214。

接着，说明存储单元Q的结构。各存储单元Q包括存储单元M和晶体管T。存储单元M和晶体管T并联设置在一起。

存储单元M由基板200起依次为穿隧介电层216、电荷储存层218、栅间介电层220、控制栅极222。

控制栅极222例如是设置在基板200上，且填满凹陷部204。控制栅极222的材料例如是掺杂多晶硅、金属或金属硅化物等导体材料。

电荷储存层218例如是设置在控制栅极222与基板200之间，电荷储存层218的材料包括导体材料(如掺杂多晶硅等)或电荷陷入材料(如氮化硅等)。

穿隧介电层216例如是设置在基板200与电荷储存层218之间，其材料例如是氧化硅。栅间介电层222例如是设置在控制栅极222与电荷储存层218之间。栅间介电层212的材料例如是氧化硅、氮化硅、氮氧化硅或复合介电材料如氧化硅/氮化硅、氧化硅/氮化硅/氧化硅等。

而且，在控制栅极222上也可选择性的设置顶盖层224。顶盖层224的材料包括绝缘材料，例如是氧化硅、氮化硅。此外，在由穿隧介电层216、电荷储存层218、栅间介电层220、控制栅极222所构成的堆叠栅极结构的侧壁也可以设置有绝缘间隙壁226。绝缘间隙壁226的材料包括绝缘材料，例如是氧化硅、氮化硅等。

晶体管T包括门介电层228与门极。晶体管T的栅极为控制栅极222的一部分。门介电层228设置在凹陷部204所暴露的基板200表面，且位于控制栅极222与基板200之间。晶体管T例如是由存储单元M的作为控制栅极222的导体层延伸至电荷储存层(浮置栅极)旁的元件隔离结构202的凹陷部204处，而和电荷储存层(浮置栅极)下方的基板200所形成的寄生晶体管所构成。由于以部分控制栅极222作为晶体管T的栅极，因此可使得存储单元M和晶体管T并联设置在一起。

多个传输栅极210例如是分别设置在存储单元Q之间的基板200上，且填满相邻两存储单元Q之间的间隙214。通过传输栅极210而使存储单元Q串联连接在一起。在传输栅极210与基板200之间例如是设置有门介电层230。门介电层230的材料例如是氧化硅。传输栅极210也会填满元件隔离结构的凹陷部204，如此当利用晶体管T(寄生晶体管)通过电流时，传输栅极210则可打开其旁边的沟道。

选择栅极212a与选择栅极212b分别设置存储单元Q中最外侧的两个存储单元Q的侧壁，且分别与源极区与漏极区相邻。举例来说，选择栅极212a与源极区204相邻，且选择栅极212b与漏极区206相邻。

多条字线WL1～WL8，在列方向(Y方向)平行排列，且分别连接同一列的存储单元的控制栅极222。

多条位线BL1～BL4，在行方向(X方向)平行排列，分别连接同一行的存储单元行的漏极区208。各位线BL1～BL4例如是通过插塞232而与漏极区208电连接。

多条源极线SL1，在列方向(Y方向)平行排列，分别连接同一列的存储单元行的源极区206。

在本发明的非挥发性存储器中，由于元件隔离结构202的表面低于电荷储存层218与基板200间的接口，而形成凹陷部204，并在此凹陷部204设置与存储单元M并联连接的晶体管T。此晶体管T的设置将有助于存储单元的操作，可以缩短程序化操作时间，并避免读取干扰。

而且，在本发明的非挥发性存储器中，由于在存储单元之间，以传输栅极210取代现有的掺杂区，因此可避免短沟道效应、漏极引发的能带降低(Drain Induced.Barrier Lowering，DIBL)效应等所造成的存储单元漏电流等。

此外，在存储单元之间设置传输栅极210，此传输栅极210的材料为导体，而可以遮蔽相邻两存储单元的电荷储存层，而降低存储单元对存储单元之间的耦合干扰。

另外，在操作本发明的非挥发性存储器时，利用沟道F-N穿隧效应(F-NTunneling)使电子经由沟道穿过穿隧介电层注入电荷储存层中，以进行存储单元的程序化操作；并利用F-N穿隧效应(F-N Tunneling)使电子从电荷储存层穿过栅间介电层注入传输栅极中，以进行存储单元的抹除操作。由于，本发明的操作方式减少了电子穿越穿隧介电层的次数，因此可以提高穿隧介电层的寿命，并增加元件的可靠度。

接着，说明本发明的非挥发性存储器的制造方法。

图5A至图5H、图6A至图6H为分别展示本发明优选实施例的一种非挥发性存储器的制造流程截面图。图5A图至第5H为对应于图4A中A-A’线的截面示意图。图6A至图6H为对应于图4A中B-B’线的截面示意图。

请参照图5A与图6A，首先提供基板300。此基板300例如是硅基板。接着，在基板300上形成一层介电层302。介电层302的材料例如是氧化硅。介电层302的形成方法例如是热氧化法。

然后，在基板300上形成一层导体层304。导体层304的材料例如是掺杂多晶硅，此导体层304的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后(未展示)，进行离子注入步骤以形成之；或者是采用现场注入掺杂的方式以化学气相沉积法形成之。

之后，在基板300上形成栅间介电层306，此栅间介电层306的材料例如是氧化硅/氮化硅/氮化硅，此栅间介电层306的形成方法例如是先以热氧化法形成一层底氧化硅层，接着，再利用化学气相沉积法形成一层氮化硅层，其后再于氮化硅层上形成顶氧化硅层。当然，栅间介电层306的材料也可以是氧化硅、氧化硅/氮化硅或其它的介电材料。

请参照图5B与图6B，在基板300上形成一层图案掩模层308。此图案掩模层308具有开口310暴露出部分栅间介电层306。图案掩模层308例如是硬掩模层，其材料例如是氮化硅。硬掩模层形成方法例如是先在基板上形成一层材料层后，进行光刻、蚀刻工艺而形成之。当然，图案掩模层308的材料也可以是光致抗蚀剂材料，其形成方法例如是先在基板上形成一层光致抗蚀剂层后，对该光致抗蚀剂层进行曝光、显影而形成之。

接着，以图案掩模层308为掩模，移除部分栅间介电层306、导体层304、介电层302与基板300，而在基板300中形成多条沟槽312。移除部分栅间介电层306、导体层304、介电层302与基板300的方法包括干式蚀刻法，例如是反应性离子蚀刻法。沟槽312在对应图4A中的X方向上平行排列。在此步骤中，导体层304经图案后，形成呈条状布局(对应图4A的X方向)的导体层304a。

请参照图5C与图6C，在基板300上形成衬层314。衬层314的材料例如是氧化硅。衬层314的形成方法例如是热氧化法。

然后，在基板300上形成一层绝缘材料层316。绝缘材料层316的材料例如是氧化硅。绝缘材料层316的形成方法例如是化学气相沉积法。接着，移除部分绝缘材料层316直到暴露出掩模层308表面。移除部分绝缘材料层316的方法例如是化学机械研磨法或回蚀刻法。在此步骤中，掩模层308例如是作为研磨(或蚀刻)终止层。

请参照图5D与图6D，移除部分绝缘材料层316与垫层314，以形成绝缘材料层316a与垫层314a。绝缘材料层316a与垫层314a的表面低于导体层304与基板300间的接口，而形成凹陷部318，绝缘材料层316a与垫层314a即作为元件隔离结构。移除部分绝缘材料层316与垫层314的方法例如是干蚀刻法。接着，移除图案掩模层308，移除图案掩模层308的方法例如是湿式蚀刻法。

接着，在基板300上形成介电层320，在导体层304a侧壁形成介电层322。介电层320与介电层322的材料例如是氧化硅。介电层320与介电层322的形成方法例如是热氧化法。在此步骤中，也会在介电层306表面上形成一层介电层(未展示)。

请参照图5E与图6E，在基板300上形成另一层导体层324，导体层324填满凹陷部318。导体层324的材料例如是多晶硅化金属，由一层掺杂多晶硅层与一层金属硅化物层所构成，其中掺杂多晶硅层填满凹陷部318，金属硅化物层形成在掺杂多晶硅层上。导体层324的形成方法例如是利用化学气相沉积法依次形成掺杂多晶硅层与金属硅化物层。当然，导体层324的材料也可以是掺杂多晶硅或其它金属材料。

接着，在基板300上形成一层顶盖层326。顶盖层326例如是由顶盖层326a与顶盖层326b所构成。顶盖层326a的材料例如是氧化硅。顶盖层326b的材料例如是氮化硅。顶盖层326a与顶盖层326b的形成方法例如是化学气相沉积法。

然后，图案顶盖层326、导体层324，使导体层324形成平行排列的多个条状导体层(对应图4A中，在Y方向平行排列的字线WL1～WL8)。图案顶盖层326、导体层324的方法例如是光刻蚀刻技术。

请参照图5F与图6F，在顶盖层326、导体层324的侧壁形成绝缘间隙壁328。绝缘间隙壁328的材料例如是氮化硅。绝缘间隙壁328的形成方法例如是先以化学气相沉积法形成一层绝缘材料层后，进行各向异性蚀刻工艺而形成之。

接着，以具有绝缘间隙壁328的顶盖层326、导体层324为掩模，移除部分导体层304a，直到暴露出介电层302。

移除部分导体层304a之后，形成彼此隔离的多个导电块304b。导电块304b是作为存储单元的浮置栅极。介电层306是作为存储单元的栅间介电层。导体层324是作为存储单元的控制栅极。介电层302是作为存储单元的穿隧介电层。导体层324、介电层306、导电块304b、介电层302构成堆叠栅极结构(存储单元)。而且，导体层324填入凹陷部318的部分和介电层320构成晶体管。通过导体层324使得存储单元与晶体管并联设置在一起。

然后，在基板300上形成介电层330，在导体层304b侧壁形成介电层332。介电层330与介电层332的材料例如是氧化硅。介电层330与介电层332的形成方法例如是热氧化法。

请参照图5G与图6G，在基板300上形成另一层导体层(未展示)，此导体层填满堆叠栅极结构之间的间隙，然后进行各向异性蚀刻工艺，以移除部分导体层，以在相邻两堆叠栅极结构之间形成导体层334a并在最外侧的两堆叠栅极结构的侧壁形成导体层334b。导体层334a例如是作为传输栅极。导体层334b例如是作为选择栅极。传输栅极也会填满元件隔离结构的凹陷部318。在导体层334a与基板300之间的介电层330和介电层302例如是作为传输栅极的门介电层。在导体层334b与基板300之间的介电层330和介电层302例如是作为选择栅极的门介电层。在导体层334a与导电块304b之间及在导体层334b与导电块304b之间的介电层332也作为栅间介电层。

接着，在基板300中形成源极区336a与漏极区336b。源极区336a与漏极区336b的形成方法例如是离子注入法。之后，在基板300上形成覆盖层338。覆盖层338的材料例如是氮化硅。覆盖层338的形成方法例如是化学气相沉积法。

请参照图5H与图6H，在基板300上形成层间绝缘层340。层间绝缘层340的材料例如是磷硅玻璃、硼磷硅玻璃等。层间绝缘层340的形成方法例如是化学气相沉积法。

接着，在层间绝缘层340中形成与源极区336a电连接的导体层342。导体层342即作为源极线。导体层342的形成方法例如是先图案层间绝缘层340以形成暴露源极区336a的开口，然后在开口中填入导体材料而形成之。

然后，在基板300上形成层间绝缘层344。层间绝缘层344的材料例如是磷硅玻璃、硼磷硅玻璃等。层间绝缘层344的形成方法例如是化学气相沉积法。

接着，在层间绝缘层344、层间绝缘层340中形成与漏极区336b电连接的导体层346(导体插塞)。导体层346的形成方法例如是先图案层间绝缘层344、层间绝缘层340以形成暴露漏极区336b的开口，然后在开口中填入导体材料而形成之。

然后，在基板300上形成导体层348。此导体层348是作为位线(对应图4A中的BL1～BL4)。导体层348的形成方法例如是在基板300上形成一层导体材料层后，进行光刻、蚀刻工艺而形成之。后续完成非挥发性存储器的工艺为本领域的技术人员所周知，在此不再赘述。

在本发明的非挥发性存储器的制造方法中，由于元件隔离结构的表面低于导体层304与基板300间的接口，而形成凹陷部318，并在此凹陷部318形成与存储单元并联连接的晶体管。此晶体管的形成将有助于存储器的操作，可以缩短程序化操作时间，并避免读取干扰。而且，传输栅极也会填满元件隔离结构的凹陷部318，如此当利用晶体管(寄生晶体管)通过电流时，传输栅极则可打开其旁边的沟道。

而且，在本发明的非挥发性存储器的制造方法中，由于在存储单元之间形成导体层334a(传输栅极)，因此可避免短沟道效应、漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应等所造成的存储单元漏电流等。

此外，在存储单元之间形成导体层334a(传输栅极)，此导体层334a(传输栅极)可以遮蔽相邻两存储单元的导体层304b(浮置栅极)，而降低存储单元对存储单元之间的耦合干扰。

而且，存储单元在进行抹除操作时，可以通过F-N穿隧效应，将电子从浮置栅极拉出至导体层334a(传输栅极)而移除之。由于，此种抹除方式可减少了电子穿越穿隧介电层的次数，因此可以提高穿隧介电层的寿命，并增加元件的可靠度。

而且，在本发明的非挥发性存储器的制造方法可容易与一般工艺整合在一起，而可以增加工艺余量。

虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，可对其进行些许更动与修改，因此本发明的保护范围以所附权利要求所界定的为准。

Claims (32)

1.一种与非门型非挥发性存储器，包括多个存储单元行，各该存储单元行包括：

源极区与漏极区，设置在基板中；

多个存储单元，设置在该源极区与该漏极区之间的该基板上，各该存储单元包括存储单元与晶体管，该存储单元与该晶体管并联连接在一起；

多个传输栅极，分别设置在相邻两该存储单元之间的该基板上，而使该存储单元串联连接在一起；和

第一选择晶体管与第二选择晶体管，分别与最外侧的该两存储单元连接，且分别与该源极区与该漏极区相邻。

2.如权利要求1所述的与非门型非挥发性存储器，其中该传输栅极填满相邻两该存储单元之间的间隙。

3.如权利要求1所述的与非门型非挥发性存储器，其中各该存储单元由该基板起至少包括穿隧介电层、电荷储存层、栅间介电层与控制栅极。

4.如权利要求3所述的与非门型非挥发性存储器，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅。

5.如权利要求3所述的与非门型非挥发性存储器，其中该电荷储存层的材料为掺杂多晶硅。

6.如权利要求3所述的与非门型非挥发性存储器，其中该穿隧介电层的材料包括氧化硅。

7.如权利要求3所述的与非门型非挥发性存储器，还包括多条元件隔离结构，平行设置在该基板中，各该存储单元行设置在相邻两元件结构之间。

8.如权利要求7所述的与非门型非挥发性存储器，其中该元件隔离结构的表面低于该电荷储存层与该基板间的接口而形成凹陷部，该控制栅极填满该凹陷部。

9.如权利要求8所述的与非门型非挥发性存储器，还包括门介电层，设置在该控制栅极与该基板之间，各该晶体管由该控制栅极、该门介电层和该基板构成。

10.如权利要求3所述的与非门型非挥发性存储器，其中该存储单元行，呈二维配置，而成存储单元阵列，该与非门型非挥发性存储器还包括：

多条字线，在列方向平行排列，且连接同一列的该些存储单元的该控制栅极和该些晶体管的栅极；

多条位线，在行方向平行排列，分别连接同一行的该存储单元行的该漏极区；

多条源极线，在列方向平行排列，分别连接同一列的该存储单元行的该源极区；

多条选择栅极线，在列方向平行排列，分别连接同一列的该存储单元行的该第一选择晶体管的栅极与该第二选择晶体管的栅极；和

多条传输栅极线，在列方向平行排列，分别连接同一列的该存储单元行的该传输栅极。

11.如权利要求10所述的与非门型非挥发性存储器，还包括多条元件隔离结构，设置在该基板中，且在行方向平行排列，各该存储单元行设置在相邻两元件结构之间。

12.如权利要求11所述的与非门型非挥发性存储器，其中该元件隔离结构的表面低于该电荷储存层与该基板间的接口而形成凹陷部，该控制栅极填满该凹陷部。

13.如权利要求12所述的与非门型非挥发性存储器，还包括门介电层，设置在该控制栅极与该基板之间，各该晶体管是由部分该控制栅极与该门介电层所构成。

14.一种与非门型非挥发性存储器的制造方法，包括：

提供基板，该基板上已依次形成有第一介电层、第一导体层与第二介电层；

图案该第一导体层，以形成平行排列的多个第一条状导体层，该第一条状导体层往第一方向延伸；

在该第一条状导体层之间的该基板中形成往该第一方向延伸的多条沟槽；

在该基板中的该些沟槽内形成多个隔离结构，该隔离结构的表面低于该第一条状导体层与该基板间的接口而形成凹陷部，并暴露出部分该基板；

在暴露出的部分该基板表面形成第三介电层；

在该基板上形成第二导体层，其中该第二导体层填满该凹陷部；

图案该第二导体层、该第二介电层及该第一条状导体层，以形成多个堆叠栅极结构，其中该第二导体层经图案之后，形成往第二方向延伸且平行排列的多个第二条状导体层；并且

在相邻该堆叠栅极结构之间和最外侧的该两堆叠栅极结构的侧壁形成多个第三条状导体层。

15.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中该第一条状导体层经图案后形成多个浮置栅极。

16.如权利要求15所述的与非门型非挥发性存储器的制造方法，其中该浮置栅极的材料包括掺杂多晶硅。

17.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中该第一介电层的材料包括氧化硅。

18.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中该第二导体层的材料包括掺杂多晶硅或多晶硅化金属其中之一。

19.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中该第二介电层包括氧化硅/氮化硅/氧化硅。

20.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中在该基板中的该沟槽内形成该隔离结构的方法包括：

在该基板上形成绝缘层；并且

移除部分该绝缘层，使该绝缘层的表面低于该基板表面。

21.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中该第三介电层的形成方法包括进行热氧化工艺。

22.如权利要求14所述的与非门型非挥发性存储器的制造方法，还包括在该堆叠栅极结构与该第三条状导体层之间形成绝缘间隙壁。

23.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中该第三介电层与部分该第二条状导体层构成晶体管。

24.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中形成在相邻该堆叠栅极结构之间的该第三条状导体层作为传输栅极；形成在最外侧的该两堆叠栅极结构的侧壁的该第三条状导体层作为选择栅极。

25.如权利要求14所述的与非门型非挥发性存储器的制造方法，其中该第三条状导体层的材料包括掺杂多晶硅。

26.如权利要求14所述的与非门型非挥发性存储器的制造方法，还包括在该基板中形成源极区和漏极区。

27.一种与非门型非挥发性存储器的操作方法，适用于包括多个存储单元行的存储器组，各该存储单元行设置在基板上，具有：多个存储单元，设置在源极区与漏极区之间，各该存储单元包括并联连接在一起的存储单元与晶体管；多个传输栅极，设置在该存储单元之间的该基板上，而使该存储单元串联连接在一起；第一选择晶体管与第二选择晶体管，分别与最外侧的该两存储单元连接，且该第一选择晶体管与该漏极区相邻，该第二选择晶体管与该源极区相邻；多数字线在列方向平行排列，且分别连接同一列的该存储单元的控制栅极和该晶体管的栅极；多条源极线分别连接同一列的该源极区；多条位线在行方向平行排列，且分别连接同一行的该漏极区；多条第一选择栅极线，在列方向平行排列，分别连接同一列的该存储单元行的该第一选择晶体管的栅极；多条第二选择栅极线，在列方向平行排列，分别连接同一列的该存储单元行的该第二选择晶体管的栅极；多条传输栅极线，在列方向平行排列，分别连接同一列的该存储单元行的该传输栅极，该方法包括：

对选定存储单元的存储单元进行程序化操作时，在选定的该存储单元所耦接的该位线施加第一电压，在非选定的该位线施加第二电压，在该第一选择栅极线施加第三电压，在选定的该存储单元所耦接的该字线上施加第四电压，非选定该字线上施加第五电压，在所有的传输栅极线施加第六电压，以利用沟道F-N穿隧效应程序化选定的该存储单元，其中该第四电压与该第一电压的电压差可引发F-N穿隧效应，该第三电压大于或等于该第一选择晶体管的启始电压，该第二电压可抑制非选定存储单元行的该第一选择晶体管开启，该第五电压大子或等于该晶体管的启始电压，且该第六电压可使传输栅极下方的沟道导通。

28.如权利要求27所述的与非门型非挥发性存储器的操作方法，其中该第一电压为0伏特左右；该第二电压为5伏特左右；该第三电压为5伏特左右；该第四电压为20伏特左右；该第五电压为10伏特左右；该第六电压为5伏特左右。

29.如权利要求27所述的与非门型非挥发性存储器的操作方法，还包括：

对选定存储单元的存储单元进行读取操作时，在选定的该存储单元所耦接的该位线施加第七电压，在该第一选择栅极线施加第八电压，在该第二选择栅极线施加第九电压，在选定的该存储单元所耦接的该字线上施加第十电压，非选定该字线上施加第十一电压，在所有的传输栅极线施加第十二电压，以读取选定的该存储单元，其中该第八电压大于或等于该第一选择晶体管的启始电压，该第九电压大于或等于该第二选择晶体管的启始电压，该第十一电压大于或等于该晶体管的启始电压，且该第十二电压可使传输栅极下方的沟道导通。

30.如权利要求29所述的与非门型非挥发性存储器的操作方法，其中该第七电压为1.5伏特左右；该第八电压为5伏特左右；该第九电压为5伏特左右；该第十电压为0伏特左右；该第十一电压为5伏特左右；该第十二电压为5伏特左右。

31.如权利要求27所述的与非门型非挥发性存储器的操作方法，还包括：

对存储单元的存储单元进行抹除操作时，在所有的传输栅极线施加第十三电压，使该基板浮置，以利用F-N穿隧效应抹除该存储单元，其中该第十三电压与基板的电压差可引发F-N穿隧效应。

32.如权利要求31所述的与非门型非挥发性存储器的操作方法，其中该第十三电压为15伏特左右。

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