TWI376034B - Method of forming doped regions in the bulk substrate of an soi substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same - Google Patents

Description

1376034 九、發明說明： 【發明所屬之技術領域】 本發明是關於半導體製造技術’特別是關於在S0I基 板之原基板上形成摻雜質區域以控制形成於該基板上之二 曰^體的動作特性之方法，以及具有該基板之積體電 【先前技術】 半導體產業中-直有個增加積體電路裝置（例如，微 處理器、記憶體裝置和類似裳置）之動作速率的驅動力。 此驅動力係藉由消費者對以較高速率動作之電腦和電子裝 •置的需求而刺激。對速率增加之需求導致半導體裝置（例 .如，.電晶體）之尺寸持續下降。也就是，典型場效電晶體 (filed effect transistor，FET)之許多元件，例如： 通道長度、接合深度、閘極絕緣厚度和類似者縮小了。例 如，所有其它東西皆相等.，電晶體的通道長度愈小，電晶 體的動作愈快。因此，一直有個縮小典型電晶體元件之尺 鲁寸、或比例驅動力，以增加電晶體整體速度，而結合諸如 電晶體之積體電路裝置亦相同。

當電晶體按比例持續地縮小以符合技術提昇之需 求’裝置可靠度支配著電源供應器電壓之相對下降。因此， 每一連續技術世代經常伴隨著電晶體之動作電壓下降。已 知製於絶緣體上梦（si 1 icon-on-insulator，SOI )，，基 板上電晶體裝置在低動作電壓下比製造於原矽基板中之類 似尺寸的電晶體裝置呈現較佳性能。相較於類似尺寸的原 矽裝置，在低動作電壓下’ SOI裝置之優越性能與在S0I 6 92352D1 ^76034 裝置上所獲得的相對上較低的接合電容有關。s〇i裝置中 之埋藏絕緣層從原碎基板分離主動電晶體區域，如此降低 /接合電容。 _ ' 帛1圖顯示一例子，其中說明電晶體10是製造於用 於說明的絕緣體上石夕基板上。如圖所示，s〇I基板u由原 基板11A、埋藏氧化物層11B、以及主動層nc所構成。電 晶體ίο由閘極絕緣層14、閘極電極16、側壁間隔件19、 汲極區域18A、和源極區域18B所構成。數個溝渠隔離區 域17设於主動層lie内。第J圖中亦顯示數個導電接點 .20设於一層絕緣材料21中。導電接點2〇提供電性連接至 .汲極區域18A和源極區域18B。如上所述，電晶體1〇定義 一位於閘極絕緣層14下方主動層11C内的通道區域12。 原基板11A —般摻入適當掺雜質材料，即，對丽〇s裝置而 言例如為硼或二氟化硼等P型摻雜質，或對PM〇s裝置而言 例如為砷或磷等摻雜質。一般，原基板11A的摻雜^ 鲁度彳示準之數量級約為if)” i〇nS/Cm3。埋藏氧化物層1 Μ可 由二氧化矽構成’且該埋藏氧化物層，llB之厚度約為5〇 至360nm (500至3600A)。主動層11C可由摻雜矽構成， 且該主動層11C之厚度約為5至30nm (50至300A)。 相較於製於原矽基板内的電晶體，製於S〇i基板内的 電晶體提供若千性能上的優點。例如，製於基板内的 互補式金氧半導體（CMOS)較不致於使電容耦合失能，如已 知的閉鎖（1 atch-up)。此外，製於SOI基板内的電晶體通 常具有大驅動電流和高互導（transconductance)值。另 7 92352D1 丄 =當相較於製成與原電晶體相同大小之次 ,力。 电日日肢對紐通道效應具有較佳的免疫 雖然相較於相同大小的尼石Φ 性处卜祕η 4 裝置而言’S01裝置提供 的優點，然而’和所有薄膜電晶體-樣，S0I裝置 亦面臨某些問題。例如，S0i 、 眩古#Λ ® 11 r Ho 电日日體之主動兀件係製於薄 膜主動層11 c内。將薄膜電晶俨 主動層nc之厚度。秋而1:小至較小尺寸需要減少 m λλη s主動層hc之厚度減少時， =動層w的電阻對應地增加。由料具有高電

-中所製造的電晶體元件會降低雷曰舻1n AA 電曰曰體10的驅動電流，所以 ‘这對電日日體性能之-種負面衝擊。再者，當观基板的主 動廣厚度持續減少時，裝置的臨界電慶…發生變 二匕間而5之，當主動層！ lc厚度減少時，裝置的臨 口 不侍不，在备今的積體電路產 '(例如，微處理器、記憶體裝置、邏輯裝置等等）中係 .儘罝不使用此種不穩定的裝置。 此外，離態線（〇ff-state)漏電流一直是積體電路 設計中的顧慮’因為此電流會（除了其他的問題之外）增 加電源消耗。此-增加的電源消耗特別在許多採用積體^ 路之現代可攜式消費性產品（例如，可攜式電腦）是不樂 見的。最終地’當裝置尺寸在完全耗盡的S0i結構中持續 減少，將使短通道效應增加。也就是，在此完全耗盡的S0I 結構中，至少某些汲極區域18A之電場的場線傾向於透過 相當厚的（ 200至360 nm)聲藏氧化物層11B而搞合於電 92352D1 1376034 晶體10的通道區域12I此卜主, 雷广作,田^ 在某些情況中’及極區域18A的 .減：:藏氣：：Γ電晶體1〇。理論上，此等問題可藉由 mr!層㈣厚度和/或增加原基板ha摻摻雜 而，若採取此行動，將導致沒極與源極區 域m、則和原基板11A之間接合電容增加以致於使 SOI技術之主要好處（即降低接合電容）無效。 此外，電晶體之臨界電壓（ντ)是一個非常重要 數。一般而言，臨界電壓（ντ)是一重要的因子，因為臨 ί電屋與電晶體和具有此電晶體的積體電路產品的動作速 -:’以及此電晶體或產品之漏電流和電源消耗 .者;這些電性參數的重要性（例如動作逮率、漏電流、電 源消耗等）可依據最終消費性產品的性質和需求而定。例 2。’在行動計算或通訊應时，電源消耗是非常重要的考 里°因此’至少在某些情形卜呈現較高臨 ”體是行動計算或通訊應用中所需要::相對地:、= >吊同性能應用（例如’高階祠服器）中’動作速度是積體 電路產品之最需要的動作特性。因此，在這些情形中，、 需要製造具有臨界電壓相當低的電晶體之積體電路產品。 ，有技術企圖藉著選擇設計參數平衡這些計算考量，以使 出之電晶體和積體電路產品呈現出至少可接受此計 π而求之性能特性（即使此能特性並非對每一情況皆理 想）。可替代地，可選擇努力地改變產品設計以吻合 二希望可在小尺寸產品上。例如，若積體電路集： 泣商接獲用於行動計算及/或通訊活動之—些零件的定 92352D1 9 1376034 一些或全部 上述問 本發明是關於可解決或至少減少 題之一種裝置和不同的方法。 【發明内容】 d域之^ 在撕基板之原基板上形成摻雜質 :域之方法’以控制形成於該基板上之電晶體的： 二’以及具有該基板之積體電路裝置。在一說明實施例中’ :方：包括：提供由主動層、埋藏絕緣層、和 =肌基板、在埋藏絕緣層下方的原基板中形成推雜= = = :上方之面積中於S〇i基板上方形成數 個電S曰體以及形成接點至掺雜質區域。在另一實施例中， 此方法包括施加電塵至摻雜質區域，以改變數㈣晶 至少一者的臨界電塵。 在另一說明實施例中，該方法包括：提供由至少一積 #體電路產品所構成之消費性產品，該積體電路產品則由數 個設於SOI基板之主動層中之電晶體所構成，s〇i基板之 主動層位於設在S0I基板之原基板中推雜質區域上方，推 ，質區域設於主動層下方，用於感應積體電路產品之活動 里（activity level)以及施加某一強度和極性之電壓至摻 雜貝區域’所知加的電壓之強度和極性取決於所感應到的. 積體電路產品之活動量。 可以茶妝以下說明與隨附圖式來了解本發明，圖式中 類似的元件賦予類似的符號。 92352D1 10 1376034 【實施方式】 =發明之說明實施例說明如下。為求清晰，並非所有 ::…的特徵皆記載於說明書中。當然，必須了解的是， =何實際實補的研發過程中，為達成研發者之特定目 多特定實施之決定而這些實施方;出許 須了解的是，此研發努力可能㈣而^ ” °再者’必 ，揭不而受惠之一般熟習此技術者而言，此乃例行工作。 :在夢照附圖以說明本發明。雖然圖式 Γ的結構及輪康來說明半導體裝置之不同區域和結 如但一般熟習此技術者可認知到實際上這些區域和結構 所示那般精確而明顯。此外，相較於製造完成的 區域的尺寸，圖式中所說明的不同特徵物 域之相對尺寸可能為誇大或縮減者。儘管如 丄將所附圖式併人以說明並解釋本發明的實施例。此處 、子眼和片語應以一般熟習相關技術者對這些字眼和片語 解來予以了解並解讀其意義。我們將賦予無特定定義 之子眼和片語（即’異於一般熟習此技術者所了解之一般 |·貝用的疋義）别後一致的定義。就具有特殊意義之字眼 片f(即，一般熟習此技術者所了解之意義）而言，此 特殊意義將以明確的方式明嗓地記載於說明書中，如此可 直接而毫不含糊地提供這些字眼和片語特殊意義。 大體而5 ’本發明有關一種在SOI基板之原基板上形 成袼雜貝區域之方法，以控制形成於該基板上之電晶體的 92352D1 11 1376034 動作特性，以及具有該基板之積體電路裝置 之後，熟習此技術者可認知到 來完成本發明，並將二: 裝置等痛記憶體裝置、微處理器、邏輯 體電路裝置中，、肖㈣Γ用於多種消費性產品之積 行動叙品包括個人電腦、可攜式電腦、 備因Τ 相機、個人數位助理以及無線網際網路設 制條件明確地記载於申請專利範圍中， 本發明不應該限制於任何型態的積體電路裝置。 如第2圖所示，數個概略說明的電晶體32係設於邠工 土板30上方。在一個實施例中，該S(H基板係由原基板 3〇A、埋藏絕緣層3〇B、和主動層3〇c所構成。當然，第2 圖僅顯不整個基板或晶圓之—小部分。原基板繼可捧入 P型摻雜質材料（例如：硼、二氟化硼等等），且該原基板 3〇A摻雜漠度約為1〇15i〇n/cm3。在—個實施例中，埋藏絕 緣層3GB之厚度變化範圍約介於5至5(]⑽⑸至5嶋 或更大且該埋藏絕緣層30B係由例如二氧化矽所構成。 …、:而除非限制條件明確地記載於申請專利範圍中，建構 S〇I基板30之細節不應該認為是對本發明的限制條件。 主動層30C厚度變化範圍約介於5至3〇 nm (5〇至 3〇=)，而在NM0S裝置的情況中，該主動層3〇c可以約 l〇17ionS/cm3之濃度標準摻入p型摻雜質材料。實務上， SOI基板30可提供給半導體製造商，其中主動層3〇(：摻入 象徵性標準的雜質材料，例如，約1〇15i〇ns/cm3的適當摻 92352D1 12 雜質材料，即P刑 造商藉由適當的光質材料。之後，積體電路製 增加主動層30Γ々2技術可執行一個或多個植入製程，以 質材料（例如·· 雜j!農f至約1〇17ions/cm3的適當摻雜 使用適當的光罩層(=/材料）；而當需要時，可 域以執行上述過程。孰:=動層3GC之多個所需區 雷曰舻r p .，，、白此技術者可認知到：不同型態的 冤日日體（即，麵〇S和P ♦ 並且位於該主動層3GCr^將設於主動層挪中 4A X p ^ . M 上方，而此主動層30C則具有分別 技入P型和N型摻雜質材料之局部化區域。 F1搞雷月於第2圖中的電晶體32可由閘極絕緣層、 壁間隔件和源極/汲極區域所構成，這些元件 ==術和材料所形成。如此，在此所述之電晶體 32 了以疋任何於現代積體電路中常見的型態。 Q依據本發明之一個實施例’摻雜質區域34設於原基. 板ΟΑΘ且數個電晶體32設於捧雜質區域％上方的主 動層30C中。特別是，如筮9阅& _ 如弟2圖所不’摻雜質區域34係由 隔離區域36所隔離。在此實施例中，隔離區域36為溝竿 隔離區域且深度4。約為200至5〇〇nm，而寬度42約為⑽ 至3〇〇niD。摻雜質區域34之深度38約為80至刚nm，且 該摻雜質區域34可以離子植入製程（細節詳述如後）來妒 成。設置接點35以由下述方式偏壓摻雜質區域％，以改 善設於摻雜質區域3 4上方之電晶體3 2的一個或多個動 特性。 一般，晶圓或基板30可由許多晶粒（die)所構成。每 92352D1 13 1376034 晶圓之晶粒數取決於生產中之產品型態。就典型的8吋曰 圓而言，可能有數百個晶粒形成於基板3〇 曰:曰曰 產出的積體電路裝置即將形成於基板3〇之區域。最終，& 裝置製程完成後，晶粒將分別進行測試、封裝，並以—敕 的積體電路裝置（例如，微處理器、特殊應 ^整 邏輯襄置等等）販#。 第3圖為依據本發明之一個實施例顯示—晶粒w 平面圖，該晶粒31具有數個設於其中的摻雜質區域之 晶粒或積體電路產品可包括—個或數個摻雜質 34,每一摻雜質區域34皆具有數個電晶體 ： =)設於其上。由於第3圖為-平面圖 :弟3圖所示之主動層寫下方摻雜質區域 =中，並由係隔離㈣所定義。亦顯示於第：圖: 34^:該^ %可用來與位於其下之推雜質區域 置可Λ、$ °虽然’接點35之數量、尺寸、構造與位 置可加以變化，例如：每一個摻 ϋ π 心雜貝£域34可設有多個接 ::5、接點35可設於靠近摻雜質區域34之中間處等等 如弟3圖所不，摻雜質區域34 ’ 、 τ； 士 π J形成為任何構造，例如· 正方形、矩形、圓形、不規則形等等。 』如. 第2圖中所說明的摻雜f區域3 $ ^ ^㈣ =質材料，而所摻人之材料類型係取決於對特M = 裝置的特定區段之考量。例如， 、置或 F +々〇 a a 個實施例中’摻雜皙 。域34係摻入N型摻雜質材料（例 雜貝 設於摻雜質區域34上方之電晶體 s +)且所有 駿32為PMOS電晶體。在另 14 92352D1 1J/5U34 一個貫施例中’摻雜質 如：硼或二氟化蝴）日 p型推雜質材料（例 •晶體32為咖電曰/斤有設於接雜質區域34上方之電 閱讀本案之後可然而’―般熟習此技術者在完全 域34上方電晶體& :由：發明亦可應用在設於摻雜質區 下，而與形成摻雜質“ 雜貝材料的型態無關。 η避刑奋有5又於晶粒31中之推雜質區域34益需由相 / =之摻雜f材料來形成。也就是，^ Μ。: 夕，入N型摻雜質材料之摻雜質於 .入P型摻雜質材料之摻 :^夕個摻 .-實施例，其中摻雜質區1=域第4圖顯示本發明之 ” 、。°戌34N係毗鄰p型摻雜質區域 而设於原基板30A中。换吨所广α〜 離，並藉由隔離區域str 係彼此電性隔 35N、35P分別用來接觸松”周圍結構隔離。分離的接點 刀另J用末接觸推雜質區域34N、34P容後詳述。 =固實，中，設於 ►挪之母一者皆為職電晶體，且設於摻雜質區域34P上 ΓΛ一恭個電晶體32N皆為娜電晶體。當然，如先前所 述，在本發明的某些實施例中，兩個型態的電 和_可設於每一個摻雜質區請、34P之上方。設 於每一個摻雜質區域34上方的電晶體將依據製造中的產 品以及對完成的積體電路裝置之動作特性的所需衝擊而變 化。 上述的摻雜質區域34可利用多種流程、以多種技術 來形成。掺雜質區域34可藉由執行離子植人製程來形成， 92352D1 15 1376034 在摻雜質劑量範圍介於ι〇“ β 行離子檀入製程，可產生且右J 1〇nS/Cm之間條件下執 之摻雜質二=有摻雜濃度約i〇e,8至1。， 於植入摻雜質的子植入製程之植入能量取決 …言’植入能量之範圍可約介二如， 型摻雜質材料（例如，哪）而言直 3_eVe就Ρ 於30至⑽keV。再者直入月π之範圍可約介 雜濃度標準㈠〇ns/ 而1έ ，摻雜質區域34之摻 |目 cm )可改變，即多個摻雜暂卩敁0 ，具有不同的摻雜濃度標準。 夕以雜^域34可 溝木隔離區域3 7丨”少# 可執行-個或多個非以/ 的技術來形成。例如， 後，溝準可埴/古、且穿入原基板3〇A的起始溝渠。然 溝求可填充有適當的絕緣材料，如二 …、 說明的實祐也丨ώ 一乳化石夕。在一個 :’貫％例中，隔離區域3 深度38約2〇至⑽nm的距離43 (第域34的 置的不同結構中。例如，接點3=^形成於積體電路裝 接點35可由鎢所構成。 $成#雜質區域34和隔 據製造中的褒置而改變。例若之流程可依 形成N型摻雜質區域34，則 毯在原^板咖中只 子植入製程，㈣____mbianket)離 域。然後，在每一個個別晶 %，以定義特定摻__34^ ^離區域 雜質區域34形成，整A 口為只有嶋 似席基板30A可植入N型摻雜質材 92352D1 16 1376034 =而且隔離區域36可用來定義摻雜質區域34。另外， 措^的# V在執订枚越整個原基板3GA的毯覆式離子 二‘程之前形成隔離區域36。在摻雜質區域34和電晶 :形成後’可形成接點35以提供電連接至定義於原基 扳30A中之掺雜質區域34。類似製程可運用於只有p型換 雜質區域34待形成於原基板3〇A之情形中。 / 在N型和p型摻雜質區域34皆設於橫越晶粒w或基 以在0隹之多個位置的情況下，可使用多個遮光層（未圖示) j N型或？型離子植人步驟的情況下對適當區域產 =作編·就先前的情況而言，隔離區域％ 3 行前或執行後形成。此外，換雜質區域料 :絕緣層綱形成之前，藉由植入離子以丄= 來开> 成該掺雜質區域。

V

At本發明可用來動態地控制積體電路裝置之至少笨此 悲樣的動作特性。例如，當今的微處理器可由約 Z 電晶體所構成H在任何給定㈣，至少 下，只有！百萬個或更少的電晶體可動作，即打開 開關。因此^加主動f晶體之動作解或切換速度是^ f ^ °在同時’需要降低非絲電晶體之漏電流。藉由p 離夕種電晶It錢用在此所•时法和 ; 非主動電晶體之漏電流β. 了達成降低 例如’在一個實施例中，顯示於第2圖中的摻雜 域34係摻入Ν型摻雜質材料，且電晶體32為PM0S電晶貝體： 92352D1 17 1376034 二傾向於增加 J卟电阳體32之臨界電壓（v〇。接著，此施加正 • N型摻雜質區域34將傾向於降低職裝置之漏電二 ，:可㈣性非常重要：至少對特定時間週期，積=路裝 ::人::：電晶體為非主動。當然，-般熟習此技術者 閱項本案後可了解，施加於Ν型摻雜質區域34之正 電堅（+ VA)相對於汲極電壓（Vdd)為正。 • 34脾t 加負電壓（―V〇至N型摻雜質區域 34將傾向於降低設於N型捧雜質區域％上之簡s電晶體 v 32之臨界電壓（Vt)。接著，此施加負電壓至n型摻雜質 /區域34將傾向於增加PM〇s電晶體32之切換頻率。當一些 PM0S電晶體為主動的，或相對於完成的積體電路裝置之最 終性能標準為關鍵途徑（eritieal)的—部分時，此一型離 的控制是需要的乂 ~ 在以下情形中，顯示於第2圖中的摻雜質區域34摻 # AP型摻雜質材料，且電晶體32為NM〇s電晶體，施加正 嚯壓（+Va)將傾向於降低NM0S電晶體之臨界電壓（Vt)。 因此，NM0S電晶體32將傾向於呈現較快的切換速率。施 加負電壓（一VA)至P型摻雜質區域34將傾向於增加設於 P型摻雜質區域34上方的NM0S電晶體32之臨界電壓 (〜）。依次，此將傾向於降低NM〇s電晶體32之離線漏電 流。 在一個實施例中’只有PM0S電晶體設於n型摻雜質 區域34 ’且只有NM〇s裝置設於p型摻雜質區域34上方。 92352D1 18 1376034 包含PM0S和丽〇S裝置之電子電腺 接円干）而桃 乃可藉由適當的接線連 接（未圖不）而形成。然而’在某些情況中， 裝置皆可設於單一摻雜質區域34 上方。例如，情形可能县 設於P型摻雜質區域34上方之少夕叙+ 丨月小了此疋

^ ^ d ^ 之大多數電晶體32為NM0S 裝置，而其餘為PM0S裝置。在 丨丨月心甲’外加電壓（+Va ) 可以上述方式施加於P型摻雜質區域34以控制設…之 丽os電晶體32。我們相信：正電 …、之 — ^十h)施加於換雜曾 區域34將，傾向於增加設於p型換 〃、、 裝置㈣“ -(V+且外加負電壓（I)將傾向於降 低刪裝置的臨界電壓㈤。然而，我們亦相信：由於 外加電壓UVA)’相對於設在p型摻雜質區域^上方的 PM0S電晶體而達成的動作好處將多少因ρ_電晶體之功 =數之增加而抵消。類似的推理適用於設在n型推雜質區 域34上方的丽〇s裝置。 外加電麗（VA)之強度和極性可依據特定裝置而改變 φ 一般’詩裝置之外加·(ν〇可為落入某一範圍之内 ，包含裝置之沒極電壓的正負值，即土L。舉一特例 當Vdd = 1.2V時，外加的正電壓（Va)之範園可介於+ 〇.( 至〇.〇8伏特，至於外加的負電壓（—Va)之範圍介於— U至-U8伏特。此外，外加㈣（Va)之強度可依據 讨論中的裝置（即NM0S，PM〇s)龍而改變。然而，我們 必須了解到：這些電㈣準在本質上是有代表性的，但除 非限制條件明確地記載於申請專利範圍中，這些電壓標準 不應該認為是本發明的限制條件。 92352D1 19 1^/()034 ^】用本發明，施加電壓（土Va )至一個或多個設於積體 產品中的摻雜質區域34,以動態地控制積體電路產品 ，多種電晶體32的臨界電壓（Vt)’藉此控制積體電路產 ，電眭特性（electrical characteristic)。在許多方 和= = =例如，在某些產品應用中’低漏電流 這些場1中，^此=(例如，行動計算和通訊應用）。在 二所有用來製造最終消費性產品之多種 电日日-3^些電晶體為完成的積體電路產品之 如微處理器、數位訊號處理器、ASIC等等 — =或設定在相當高值，藉以降低漏電流和二 -、工作：動Γ生能為最大考量的應用（例如，高階伺服 的積體電路產中，某些或所有包括完成 =當低值，_加特定積體d 之外力t:=v施：中，施加於-個或多個摻雜質區域34 之外加電堡（V〇可由製造商依 動作特性來4。例如斤需的 —胸nt_ 細啊 〇口（例如，高階飼服器 h κ產 電路產品(例如，微處理器動::訊 f體電路產品、記憶體陣列等等)。依據;終消= 如，可攜式電腦）之所需性萨牲β np月費拴產品（例 品之特定元件嫁接S Γ 0將積體電路產 总接在—起，以傾向於呈現所需的特性。例 20 92352D】 1376034 如，在數位訊號處理器（digita! signal process〇r，DSp) 可開發為行動電話應用的場合中，_可炫接或以 至DSP，如此所需電壓（±Va)施加於所需摻雜質區域… 藉此使包括DSP之某些或全部電晶體32呈現低漏電流和低 功率消耗。在另-個例子中，高性能飼服器之〇服可炫接 或線接微處理器，使得所需電壓（±v〇施加於所需摻雜質 區域^:^啟㈣服器之内的—個或多個微處理器或職 之某些或全部電晶體32，而呈現非常高的動作速度特性。 力使_在提供呈現出所需電性特性的消費性產品 庫= 交彈性，並使_可相對於多種型態之產品適 J費者尚求之變化時具有較高的彈性。用來在積體電路 產品之内熔接或線接積體電路產品，以使適當㈣ 施加於適當摻雜質區域34 步 — 4 ύ4之步驟對一般熟習此技術者而 吞疋已夫口的。 。：另一：實施例中，本發明是關於一種積體電路產 印，其中包括積體電路產品（例如，微處理器、DSP等等） 之某些或全部電晶體的臨界電單（ …或最終消費性，置之=== 是，施加於積體電路產品之内的-個或多個摻雜 費性裝置之電流動作條件來改變或控制。例如，^ 電腦而言，當電腦為實質上 搞式 於一些或所有的推雜1 e時，可施加電廢 品（例如，微處理器）之内^ 以在積體電路產 )内θ加設於多種摻雜質區域34 21 92352D1 1376034 之I曰曰體32 (⑽⑽和/或PM0S電晶體）的臨界電壓 V 此可降低積體電路產品之漏電η和功m葬 -此節省電池資源。另一種十n势省和功率，耗精 ，應用裎式，以y# 虽可攜式電腦確實地使用 標準述某些活動（奶wty)之預選 的電壓？二T某些或全部積體電路產品之摻雜質區域34 (±V0可改變，使設於摻雜質區域34上方之苹此 的臨界電M(vo可降低，藉此傾向； • 1°之動作頻率和最終消費性產品之速度。簡 .終消費性：：：：中’產品具有模式選擇能力，其中最 所兩泰 在歲終消費性裝置之内的積體電路產品之 而电性性能特性可依據最、 =、高一桌上型電腦:行:二= 或接近即時的動作特性而改變。 夺 進一步詳㈣控制演繹法亦可於上 如，在上述可攜式電腦 中使用例 或決定靡爾’月办Τ田可攜式電腦係感應到

Mlc—。，正在執行時， 動=如控避免選擇’’高性能‘‘模式的 電觸之電池殘餘的電力降到太：:j=”中ί:.若可攜式 無法適用於可攜式電腦 此時局性能“模式則 60 #第^圖為用來㈣系統6G的示意性方塊®1，該手统 =不利用本發明。如在此所顯示者，系統6〇包括= 該控制器62係動作上搞合至積體電路產品64 =

92352DI 22 該積體電路產品64為完成 5圖亦示意性地顯示數個摻雜質區域產二 用來表示種類眾多的積體带.。積體電路產品64 ASIC、記憶體陣列、邏輯^ 如··微處理器、DSP、 64的特定型態不應視為本發明的限制=電：產品 條件明確地記载於申請專利範圍中。此外限制 一積體電路產品64，應 卜卜，弟5圖顯示單 表出現在消費性產品⑽中之：個：5圖所顯示的是:代 ^ 64 〇 個或更夕個積體電路產品 我們亦應了解：第5圖中的唯 用積體電路產。t 、/費性產品Μ代表可採 產°口 64之任何型態的產品（例如，個人心 ㈣器、行動電話、τ 、例如個人電月旬、 、、肖費性產σ & 弋電腦、數位相機等等）。因此， 的特疋型態不應視為限制條件，除非此一㈣ 條件明確地記載於申請專_圍卜.除非此限制 内的積把雷2 !丨益62疋用來感應或具有消費性產品66之 内的積體電路產品64之叙从、^ 的積體電路產品64的w依據感應到的或偵測到 68供應適當電壓 里―’控制器62可從電源供應器 心之摻雜f _ 4，積體電路產 特性（即性能模式）調整、°°64之電性性能 至取適合積體電路產品64之感應 =?!之性能標準。例如，在此說明情形中，當積體 電路^6^、微處理器時，控制器62可感應（或具有） 在、、·。疋的日^間週期内微處理器存取或需要執行指令的次 數依據夕種控制規則（因特定的積體電路產品和用於其 92352D1 23 令之特定應用而異），若咸 控制器62可將積體電路H的存取率超過預選限制，則 式。為此，控制器62可執；^切換至”高性能“動作模 電愿（-+M賦予積體電路’以將待施加之適當外加 域34。若微處理器之存敌去之内的至少一摻雜質區 62可調整施加於—個或=後特定預選限制，則控制器

Va)，使得_ _ + ^夕個摻雜質區域34之電壓（+ 便仔積體電路產品64進入 ^ (± 控制器62所做的動柞 电旲工。 來完成。在說明實施例中，控^ =軟體或兩者之結合 而邏輯電路可處理適#的軟體:62疋邏輯電路之集合， 就是說，控制哭62可伯. 元成在此所述的功能。那 式化的演釋 心達成物㈣％之外加偏壓（± 62為積體電路產品64的二：：的實施例中，控制器 亦可行。例如，控制哭62叮V ，在其它實施例中 別積體電路產品（未^ 費性產品66之内的個 之一部八… 不Ρ控制器晶片組或類似產品） 之一部八。5、 電源供應器68說明為積體電路產品64 . 哭τ + 而 般熟習此技術者可認知到：電源供庫 斋68可來自於外部電源或電源產生器。 本發明之部分内容與其對應詳 =體之内的資料位元上的象徵二述= L k二敘述和表述’一般熟習此技術者可將其工作内容 〜：也傳遞、、其匕一般熟習此技術者。如在此所使用或一 般木用之用4 ’㊉繹法係設想產生所需結果之前後自我— 92352D1 24 1376034 致的步驟順序。這些步驟需要物理量的物理操縱。通常（但 非必要）’這些數量採取以可儲存、轉移、組合、比較或操 縱光學、電性、或磁性訊號的形式。將這些訊號參照為位 元、數值、元件、符號、字元、用語、數字或類似者已證 明有時方便’主要是因為經常使用。

^而，應該了解的是，所有這些用語和類似用語係與 適當物理量相關，並且僅是有助於標示這些數量。除非特 別說明，或在討論中是顯而易見的，這些用語，例如：，， 處理（processing) ”、” 以電腦計算（c〇mputing) “、” 計算（calculating) ” 、” 決定（determining) ” 、” 顯不^displaying) ’’或類似用語意指電腦系統或類似電 子=异裝置之動作或程序，而這些動作或程序係將代表電 月&系”充之暫存盗及記憶體之内的物理、電子數量之資料， 和轉換為代表類似於電腦系統記憶體、暫存器或其它 如貧訊儲存、傳輸或顯示裝置之内的物理量之資料。 本發明是關於一種S〇I基板3〇，該S〇I基板3〇呈 數個電晶體32,設於基板3Q上方；以及—機制，用來改 變或控制至少某些設於摻雜質區域34上方之數個電晶體 32的臨界電壓°在所揭露的實施射，控制電晶體32曰之 臨界電壓的機制包括摻雜質區域34和接點35。 本《月關於多種在如1基板之原基板上形成操雜質區 以控制形成於該基板上之電晶體的動作特性之方法，、: :具有該基板之積體電路裝置。在一個 包括：提供則基板，請基板係由主動層、埋 92352D1 25 施i原基板所構成；在埋藏絕緣層下方的原基板中形成 _‘二質區域；在摻雜質區域上方某區域中，於SOI基板上 —:f數個包晶體；以及形成至摻雜質區域的接點。在另 幻中。玄方法包括·施加電壓至摻雜質區域，α & ==晶體:至少一者的臨界電塵。在另一二改 數個=產物曰曰粒所界定之區域中，於原基板30Α中形成 數個摻雜質區域34，數個雷s 風 域34之备-去 _電曰曰體32汉於數個摻雜質區 •質區域34之一=如/上處所述’多種電壓可施加至摻雜 .方電曰體32之： 以改變設於摻雜質區域34上 万電曰曰體32之一者或更多者的動作特性。 - 以-實施例中，該方法包括：提供由至少—積 產口口所構成之消費性產品，積體 认

基柘夕士命β ; 谓股电路產口口則由設於SOI 二 =2數個電晶體所構成，S01基板之主動層 域；ί二 基板中摻雜質區域上方，摻雜質區 _加;」二:應積體電路產品之活動量；以及施 和極性取決;^施心灶 質域’外加電塵之強度 Η生取决於感應到的積體電路產品之活動量。 以上所揭示的實施例僅 容之-般熟習此技術者可二 惠於此處揭示内 來修正並實施本發明。例如，以方ςυ等效之方式 序來執行。再者，除了 方法之步驟可依不同順 丹f⑨了以下的申請專利 對在此所示的構造或設計 5s 上述特定實施例做改變或修=:，报明顯的，可對 離本發明的糾和精神。於I 變和修飾仍不脫 斤哥求之保護係界定於以 92352D1 26 ^/6034 下的申請專利範圍。 【圖式簡單說明】 第1圖為顯不設於soi基板之上的先前技術半導體 ·. 置之剖面圖； 、 第2圖為顯示本發明之一實施例之剖面圖，其中摻雜 質區域設於SOI基板之原基板中； 第3圖為顯示一晶粒之平面圖，該晶粒中具有多重摻 雜質區域； " 鲁 第4圖為顯示本發明之另一實施例之剖面圖，其中多 -重摻雜質區域係設於S0I基板之原基板中；以及 第5圖為顯示可利用本發明之消費性產品之示意圖。 【主要元件符號說明】 10 電晶體 11 SO I基板 11A 原基板 11B 埋藏氧化物層 11C 主動層 12 通道區域 14 閘極絕緣層 16 間極電極 17 >籌渠隔離區域 18A 沒極區域 18B 源極區域 19 侧壁間隔件 20 導電性接點 21 絕緣材料 30 SO I基板 30 A 原基板 30B 埋藏絕緣層 30C 主動層 31 晶粒 32 電晶體 32P 電晶體 32N 電晶體 34 摻雜質區域 34N N型摻雜質區域 92352D1 1376034 34P P型摻雜質區域 35 接點 36 隔離區域 38 深度 40 深度 42 寬度 43 距離 60 糸統 62 控制器 64 積體電路產品 66 消費性產品 68 電源供應器 28 92352D1

Claims (1)

1376034

提供消費性產品，該消f性產品由至少 電路產品所構成，該積體電路產0 積體 檟體電路產品則由數個電晶體所 構成，該等電晶體設於801基板之主動層令，該s〇i 春=之主動層位於設在該_基板之原基板中之推雜 貝區域上方，該摻雜質區域設於該主動層下方； 感應該積體電路產品之活動量；以及 ， 施加某一強度和極性之電壓至該摻雜質區域，該 :卜加㈣之強度和極性取決於該感應到的積體電料 口口之活動量。 2. 如申請專利範圍第1項之方法，其令，提供消費性產 品包括提供個人電腦、可攜式電腦、行動電話、數位 , 4個人數位助S、以及無線網際網路設備中至少 一者。 3. =!請專利範圍第1項之方法’其中，該積體電路產 =疋：微處理器、數位訊號處理器、特殊應用積體電 產°。、記憶體陣列、以及邏輯裝置中至少一者所構 成。 4. Π請專利範圍第1項之方法，其中，感應該積體電 產品之活動量包括感應該積體電路產品執行其延伸 功能之逮率。 92352D1修正本 29 1376034 i.· - 第97114586號專利申請案 101年7月4曰修正替換頁 5.如申凊專利範圍第1項之方法，其中，施加某一強度 • 和極性之電壓至該摻雜質區域，該外加電壓之強度和 ·. 極性取決於該感應到的積體電路產品之活動量，包 ' 括·施加某一強度和極性之電壓至該摻雜質區域，以 改變該數個設於該摻雜質區域上方之電晶體中至少一 者的臨界電壓，該外加電壓之強度和極性取決於該感 應到的積體電路產品之活動量。 鲁6. b申請專利範圍第1項之方法，其中，該數個電晶體 由至夕一個NM0S電晶體和至少一個電晶體 構成。 .:申請專利範圍第1項之方法，其中，該數個電晶體 至少一個NMOS電晶體和至少一個pM〇s電晶體戶, 冓成，其中該摻雜質區域摻入心摻雜質材料。 .利範圍第！項之方法，其中’該數個電晶體 構成NM〇S電晶體和至少一個PM〇S電晶體戶， 9 2 摻雜質區域摻入？型摻雜質材料。 9.如申請專利範圍第！ 何针 摻入P型換雜質㈣、 其中’該換雜質區域 電晶體。”質材且該數個電晶體大多數為NM〇: 10·如申請專利範 摻入N型捧雜質# 、之方法，其中，該摻雜質區域 電晶體。… 且該數個電晶體大多數為PMW 11.如申請專利範圍第 摻入P型摻雜質材料：’其中’該摻雜質區域 92352W修正本 〜數個電晶體僅由NMOS電 1376034 第971M586號專利申諳索 I 101年7月4日修正替換頁 晶體所構成。 12. 如申請專利範圍第μ之方法，其中，該換雜質區域 摻入Ν型摻雜質材料，且該數個電晶體僅由⑽電 晶體所構成。 13. —種在SOI基板之原基板上形成摻雜質區域之方法， 以控制形成於該基板上之電晶體之動作特性，該方法 包括： 提供消費性產品，該消費性產品由至少一個積體電 路產品所構成’讀積體電路產品則由設於s〇i基板之 原基板中之數個摻雜質區域和設於該s〇I基板之主動 層中的每一個該摻雜質區域上方之數個電晶體所構 成； 感應該積體電路產品之活動量；以及 施加某一強度和極性之電壓至該摻雜質區域之一 者，該外加電壓之強度和極性取決於該感應到的積體 電路產品之活動量。 ' 14 ·如申請專利範圍第丨3項之方法，其中’提供消費性產 品包括提供個人電腦、可攜式電腦、行動電話、數位 相機、個人數位助理、以及無線網際網路設備中至少 一者。 15.如申請專利範圍第13項之方法，其甲，該積體電路產 品是由微處理器、數位訊號處理器、特殊應用積體電 路產品、記憶體陣列、以及邏輯裝置中至少一者所構 成0 92352D1修正本 31 第97114586號專利申請案 1〇1年7月4日修正替換頁 •如申請專利範圍第13項之方法，其中，感應該積體電 路產品之活動量包括感應該積體電路產品執行其延伸 功能之速率。 17·如申請專利範圍第13項之方法，其中，施加某一強度 和極性之電壓至該摻雜質區域之至少一者，該外加電又 壓之強度和極性取決於該感應到的積體電路產品之活 動i，包括：施加某一強度和極性之電壓至該至少一 個摻雜質區域，以改變該數個設於該摻雜質區域上方 之電晶體中至少一者的臨界電壓，該外加電壓之強度 和極性取決於該感應到的積體電路產品之活動量。 18. 如申請專利範圍第13項之方法，其中，該數個電晶體 之每一者由至少一個NMOS電晶體和至少—個pM〇s 電晶體所構成。 19. 如中請專利範圍第17項之方法，其中，姉雜質區域 之第一者摻入N型摻雜質材料，且設於該摻雜質 區域上方之數個電晶體由至少一個NMOS電晶體和至 少一個PMOS電晶體所構成。 2〇·如申請專利範圍第18項之方法，其中，該捧雜質區域 之第一者摻入P型摻雜質材料，且設於該户型摻雜質 區域上方之數個電晶體由至少一個NMOS電晶體和至 少一個PMOS電晶體所構成。 21.如申請專利範圍第18項之方法，其中，該摻雜質區域 之至少一者摻入P型摻雜質材料，且大多數設於該p 型摻雜質區域上方之數個電晶體為NM〇s電晶體: 92352D1修正本 1376034 第97114586號專利申請案 月4日修正替換頁 22. 如申s月專利範圍帛18項之方法，其中，該擦雜質區域 之至少-者摻入N型摻雜質材料，且大多數設於該n 型摻雜質區域上方之數個電晶體為pM〇s電晶體。 23. 如申請專利範圍第18項之方法，其中，該^質區域 之至少-者摻入P型摻雜質材料，且設於該p型播雜 質區域上方之數個電晶體僅由NM〇s電晶體所構成。 认如申請專利範圍第18項之方法，其中，該摻雜質區域 之至少一者摻入N型摻雜質材料，且設於該N型摻雜 質區域上方之數個電晶體僅由PM〇s電晶體所構成” 25.如申請專利範圍第18項之方法，其中，該數個推雜質 區域是由至少一個N型摻雜質區域和至少一個p 、 雜質區域所構成。 膠 92352D1修正本 33