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CN1659710B - 在绝缘层上覆硅基板中的掺杂区域 - Google Patents

在绝缘层上覆硅基板中的掺杂区域 Download PDF

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CN1659710B CN038135523A CN03813552A CN1659710B CN 1659710 B CN1659710 B CN 1659710B CN 038135523 A CN038135523 A CN 038135523A CN 03813552 A CN03813552 A CN 03813552A CN 1659710 B CN1659710 B CN 1659710B
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Abstract

在一说明实施例中，一种方法包括：提供由有源层、埋藏绝缘层、和原基板所构成的SOI基板；在该有源层下方的原基板中形成掺杂质区域；在该掺杂质区域上方的区域中，于该SOI基板上方形成数个晶体管；以及施加电压至该掺杂质区域，以改变该数个晶体管中至少其中之一的临界电压。在另一说明实施例中，该方法包括：提供由至少一集成电路产品所构成的消费性产品，该集成电路产品则由数个设于SOI基板的有源层中的晶体管所构成，该SOI基板的有源层位于设在该SOI基板的原基板中的掺杂质区域上方，该掺杂质区域设于该有源层下方；感应该集成电路产品的活动量；以及施加某一强度和极性的电压至该掺杂质区域，该外加电压的强度和极性取决于该感应到的集成电路产品的活动量。

Description

在绝缘层上覆硅基板中的掺杂区域
技术领域
本发明是关于半导体制造技术，特别是关于在SOI基板的原基板上形成掺杂质区域以控制形成于该基板上的晶体管的动作特性的方法，以及具有该基板的集成电路装置。 
背景技术
半导体产业中一直有个增加集成电路装置(例如，微处理器、内存装置和类似装置)的动作速率的驱动力。此驱动力系藉由消费者对以较高速率动作的计算机和电子装置的需求而刺激。对速率增加的需求导致半导体装置(例如，晶体管)的尺寸持续下降。也就是，典型场效应晶体管(filed effect transistor，FET)的许多组件，例如：沟道长度、接合深度、栅极绝缘厚度和类似者缩小了。例如，所有其它东西皆相等，晶体管的沟道长度愈小，晶体管的动作愈快。因此，一直有个缩小典型晶体管组件的尺寸、或比例驱动力，以增加晶体管整体速度，而结合诸如晶体管的集成电路装置亦相同。 
当晶体管按比例持续地缩小以符合技术提升的需求，装置可靠度支配着电源供应器电压的相对下降。因此，每一连续技术世代经常伴随着晶体管的动作电压下降。已知制于“绝缘体上硅(silicon-on-insulator，SOI)”基板上晶体管装置在低动作电压下比制造于原硅基板中的类似尺寸的晶体管装置呈现较佳性能。相较于类似尺寸的原硅装置，在低动作电压下，SOI装置的优越性能与在SOI装置上所获得的相对上较低的接合电容有关。SOI装置中的埋藏绝缘层从原硅基板分离主动晶体管区域，如此降低接合电容。 
图1显示一例子，其中说明晶体管10是制造于用于说明的绝缘体上硅基板上。如图所示，SOI基板11由原基板11A、埋藏氧化物层11B、以及有源层11C所构成。晶体管10由栅极绝缘层14、栅极电极16、侧壁间隔件19、漏极区域18A、和源极区域18B所构成。数个沟渠隔 离区域17设于有源层11C内。图1中亦显示数个导电接点20设于一层绝缘材料21中。导电接点20提供电性连接至漏极区域18A和源极区域18B。如上所述，晶体管10定义一位于栅极绝缘层14下方有源层11C内的沟道区域12。原基板11A一般掺入适当掺杂质材料，即，对NMOS装置而言例如为硼或二氟化硼等P型掺杂质，或对PMOS装置而言例如为砷或磷等N型掺杂质。一般，原基板11A的掺杂浓度标准的数量级约为1015ions/cm3。埋藏氧化物层11B可由二氧化硅构成，且该埋藏氧化物层11B的厚度约为50至360nm(500至 
Figure S03813552320070216D000021
)。有源层11C可由掺杂硅构成，且该有源层11C的厚度约为5至30nm(50至 )。 
相较于制于原硅基板内的晶体管，制于SOI基板内的晶体管提供若干性能上的优点。例如，制于SOI基板内的互补式金氧半导体(CMOS)较不致于使电容耦合失能，如已知的闭锁(latch-up)。此外，制于SOI基板内的晶体管通常具有大驱动电流和高互导(transconductance)值。另外，当相较于制成与原晶体管相同大小的次微米SOI晶体管时，该次微米SOI晶体管对短沟道效应具有较佳的免疫力。 
虽然相较于相同大小的原硅装置而言，SOI装置提供性能上的优点，然而，和所有薄膜晶体管一样，SOI装置亦面临某些问题。例如，SOI晶体管的主动组件系制于薄膜有源层11C内。将薄膜晶体管缩小至较小尺寸需要减少有源层11C的厚度。然而，当有源层11C的厚度减少时，有源层11C的电阻对应地增加。由于在具有高电阻的导体中所制造的晶体管组件会降低晶体管10的驱动电流，所以这对晶体管性能的一种负面冲击。再者，当SOI基板的有源层11C厚度持续减少时，装置的临界电压(VT)发生变化。简而言的，当有源层11C厚度减少时，装置的临界电压变得不稳定。因此，若非不得不，在当今的集成电路产品(例如，微处理器、内存装置、逻辑装置等等)中系尽量不使用此种不稳定的装置。 
此外，关断(off-state)漏电流一直是集成电路设计中的顾虑，因为此电流会(除了其它的问题之外)增加电源消耗。此一增加的电源消耗特别在许多采用集成电路的现代便携式消费性产品(例如，便携式计算机)是不乐见的。最终地，当装置尺寸在完全耗尽的SOI结构 中持续减少，将使短沟道效应增加。也就是，在此完全耗尽的SOI结构中，至少某些漏极区域18A的电场的场线倾向于透过相当厚的(200至360nm)埋藏氧化物层11B而耦合于晶体管10的沟道区域12。在某些情况中，漏极区域18A的电场实际上用来打开晶体管10。理论上，此等问题可藉由减少埋藏氧化物层11B的厚度和/或增加原基板11A掺掺杂浓度来减少。然而，若采取此行动，将导致漏极与源极区域18A、18B和原基板11A之间接合电容增加，以致于使SOI技术的主要好处(即降低接合电容)无效。 
此外，晶体管的临界电压(VT)是一个非常重要的参数。一般而言，临界电压(VT)是一重要的因子，因为临界电压与晶体管和具有此晶体管的集成电路产品的动作速率，以及此晶体管或产品的漏电流和电源消耗等有关。再者，这些电性参数的重要性(例如动作速率、漏电流、电源消耗等)可依据最终消费性产品的性质和需求而定。例如，在行动计算或通讯应用中，电源消耗是非常重要的考量。因此，至少在某些情形中，呈现较高临界电压标准的晶体管是行动计算或通讯应用中所需要的。相对地，在非常高性能应用(例如，高阶服务器)中，动作速度是集成电路产品的最需要的动作特性。因此，在这些情形中，有需要制造具有临界电压相当低的晶体管的集成电路产品。既有技术企图借着选择设计参数平衡这些计算考量，以使得所产出的晶体管和集成电路产品呈现出至少可接受此计算需求的性能特性(即使此能特性并非对每一情况皆理想)。可替代地，可选择努力地改变产品设计以吻合竞争需求，尤其是希望可在小尺寸产品上。例如，若集成电路制造商接获用于行动计算及/或通讯活动的一些零件的定单，然后制造商可做些产品修正以努力减少电源消耗，即使这意味着略为降低产品的动作速度。 
本发明是关于可解决或至少减少一些或全部上述问题的一种装置和不同的方法。 
发明内容
本发明是关于一种在SOI基板的原基板上形成掺杂质区域的方法，以控制形成于该基板上的晶体管的动作特性，以及具有该基板的 集成电路装置。在一说明实施例中，该用于制造集成电路装置的方法包括：提供由有源层、埋藏绝缘层、和原基板所构成的SOI基板，在有源层下方的原基板中形成掺杂质区域，在掺杂质区域上方的面积中于SOI基板上方形成数个晶体管以及形成接点至掺杂质区域。在另一实施例中，此方法包括施加电压至掺杂质区域，以改变数个晶体管中至少其中之一的临界电压。 
在另一说明实施例中，该用于控制集成电路装置的方法包括：提供由至少一集成电路产品所构成的消费性产品，该集成电路产品则由数个设于SOI基板的有源层中的晶体管所构成，SOI基板的有源层位于设在SOI基板的原基板中掺杂质区域上方，掺杂质区域设于有源层下方，用于感应集成电路产品的活动量(activity level)以及施加某一强度和极性的电压至掺杂质区域，所施加的电压的强度和极性取决于所感应到的集成电路产品的活动量。 
可以参照以下说明与随附图式来了解本发明，图式中类似的组件赋予类似的符号。 
附图说明
图1为显示设于SOI基板之上的先前技术半导体装置的剖面图； 
图2为显示本发明的一实施例的剖面图，其中掺杂质区域设于SOI基板的原基板中； 
图3为显示一晶粒的平面图，该晶粒中具有多重掺杂质区域； 
图4为显示本发明的另一实施例的剖面图，其中多重掺杂质区域系设于SOI基板的原基板中；以及 
图5为显示可利用本发明的消费性产品的示意图。 
具体实施方式
本发明的说明实施例说明如下。为求清晰，并非所有实际实施的特征皆记载于说明书中。当然，必须了解的是，在任何实际实施例的研发过程中，为达成研发者的特定目标(例如：符合系统兼容性和业务相关限制)，必须做出许多特定实施的决定而这些实施方式因个案而异。再者，必须了解的是，此研发努力可能复杂而耗时；但尽管如 此，因揭示而受惠的本领域技术人员而言，此乃例行工作。 
现在参照附图以说明本发明。虽然图式中以非常精确而明显的结构及轮廓来说明半导体装置的不同区域和结构，但本领域技术人员可认知到实际上这些区域和结构不如图式所示那般精确而明显。此外，相较于制造完成的装置的特征物或区域的尺寸，图式中所说明的不同特征物和掺杂质区域的相对尺寸可能为夸大或缩减者。尽管如此，将所附图式并入以说明并解释本发明的实施例。此处的字眼和词组应以本领域技术人员对这些字眼和词组的了解来予以了解并解读其意义。我们将赋予无特定定义的字眼和词组(即，异于本领域技术人员所了解的一般和惯用的定义)前后一致的定义。就具有特殊意义的字眼和词组(即，本领域技术人员所了解的意义)而言，此特殊意义将以明确的方式明确地记载于说明书中，如此可直接而毫不含糊地提供这些字眼和词组特殊意义。 
大体而言，本发明有关一种在SOI基板的原基板上形成掺杂质区域的方法，以控制形成于该基板上的晶体管的动作特性，以及具有该基板的集成电路装置。在详阅本案的后，本领域技术人员可认知到：可以利用多种技术(例如：NMOS、PMOS、CMOS)来完成本发明，并将本发明应用于多种不同型态的装置(例如：内存装置、微处理器、逻辑装置等)。再者，本发明可应用在用于多种消费性产品的集成电路装置中，消费性产品包括个人计算机、便携式计算机、移动电话、数字相机、个人数字助理以及无线网际网络设备。因此，除非限制条件明确地记载于申请专利范围中，本发明不应该限制于任何型态的集成电路装置。 
如图2所示，数个概略说明的晶体管32系设于SOI基板30上方。在一个实施例中，该SOI基板系由原基板30A、埋藏绝缘层30B、和有源层30C所构成。当然，图2仅显示整个基板或晶圆的一小部分。原基板30A可掺入P型掺杂质材料(例如：硼、二氟化硼等等)，且该原基板30A掺杂浓度约为1015ion/cm3。在一个实施例中，埋藏绝缘层30B的厚度变化范围约介于5至50nm(50至 )或更大，且该埋藏绝缘层30B系由例如二氧化硅所构成。然而，除非限制条件明确地记载于申请专利范围中，建构SOI基板30的细节不应该认为是对本 发明的限制条件。 
有源层30C厚度变化范围约介于5至30nm(50至 )，而在NMOS装置的情况中，该有源层30C可以约1017ions/cm3的浓度标准掺入P型掺杂质材料。实务上，SOI基板30可提供给半导体制造商，其中有源层30C掺入象征性标准的杂质材料，例如，约1015ions/cm3的适当掺杂质材料，即P型或N型掺杂质材料。的后，集成电路制造商藉由适当的掩模技术可执行一个或多个注入工艺，以增加有源层30C的掺杂浓度至约1017ions/cm3的适当掺杂质材料(例如：N型或P型掺杂质材料)；而当需要时，可使用适当的掩模层(未图标)在有源层30C的多个所需区域以执行上述过程。本领域技术人员可认知到：不同型态的晶体管(即，NMOS和PMOS晶体管)将设于有源层30C中并且位于该有源层30C上方，而此有源层30C则具有分别掺入P型和N型掺杂质材料的局部化区域。 
概略说明于图2中的晶体管32可由栅极绝缘层、栅极电极、侧壁间隔件和源极/漏极区域所构成，这些组件皆可依已知技术和材料所形成。如此，在此所述的晶体管32可以是任何于现代集成电路中常见的型态。 
依据本发明的一个实施例，掺杂质区域34设于原基板30A内，且数个晶体管32设于掺杂质区域34上方的有源层30C中。特别是，如图2所示，掺杂质区域34系由隔离区域36所隔离。在此实施例中，隔离区域36为沟渠隔离区域且深度40约为200至500nm，而宽度42约为100至300nm。掺杂质区域34的深度38约为80至100nm，且该掺杂质区域34可以离子注入工艺(细节详述如后)来形成。设置接点35以由下述方式偏压掺杂质区域34，以改善设于掺杂质区域34上方的晶体管32的一个或多个动作特性。 
一般，晶圆或基板30可由许多晶粒(die)所构成。每晶圆的晶粒数取决于生产中的产品型态。就典型的8时晶圆而言，可能有数百个晶粒形成于基板30上方。晶粒代表产出的集成电路装置即将形成于基板30的区域。最终，在装置工艺完成后，晶粒将分别进行测试、封装，并以完整的集成电路装置(例如，微处理器、特殊应用集成电路、逻辑装置等等)贩卖。 
图3为依据本发明的一个实施例显示一晶粒31的平面图，该晶粒31具有数个设于其中的掺杂质区域34。晶粒31或集成电路产品可包括一个或数个掺杂质区域34，每一掺杂质区域34皆具有数个晶体管32(以方块示意性地表示)设于其上。由于图3为一平面图，因为位于图3所示的有源层30C下方掺杂质区域34并未显示于图3中，并由系隔离区域36所定义。亦显示于图3中的是接点35，该接点35可用来与位于其下的掺杂质区域34建立电连接。当然，接点35的数量、尺寸、构造与位置可加以变化，例如：每一个掺杂质区域34可设有多个接点35、接点35可设于靠近掺杂质区域34的中间处等等。如图3所示，掺杂质区域34可形成为任何构造，例如：正方形、矩形、圆形、不规则形等等。 
图2中所说明的掺杂质区域34可掺入N型或P型掺杂质材料，而所掺入的材料类型系取决于对特定装置或装置的特定区段的考量。例如，在一个实施例中，掺杂质区域34系掺入N型掺杂质材料(例如：砷或磷)，且所有设于掺杂质区域34上方的晶体管32为PMOS晶体管。在另一个实施例中，掺杂质区域34系掺入P型掺杂质材料(例如：硼或二氟化硼)，且所有设于掺杂质区域34上方的晶体管32为NMOS晶体管。然而，本领域技术人员在完全阅读本案的后可认知到：本发明亦可应用在设于掺杂质区域34上方晶体管32是由NMOS和PMOS晶体管构成的情况下，而与形成掺杂质区域34的杂质材料的型态无关。 
再者，所有设于晶粒31中的掺杂质区域34无需由相同类型的掺杂质材料来形成。也就是，晶粒31可有一个或多个掺入N型掺杂质材料的掺杂质区域34和一个或多个掺入P型掺杂质材料的掺杂质区域34。图4显示本发明的一实施例，其中掺杂质区域34N系毗邻P型掺杂质区域34P而设于原基板30A中。掺杂质区域34N、34P系彼此电性隔离，并藉由隔离区域36而与周围结构隔离。分离的接点35N、35P分别用来接触掺杂质区域34N、34P容后详述。在一个实施例中，设于掺杂质区域34N上方的数个晶体管32P的每一者皆为PMOS晶体管，且设于掺杂质区域34P上方的每一个晶体管32N皆为NMOS晶体管。当然，如先前所述，在本发明的某些实施例中，两个型态的晶体管(即NMOS和PMOS)可设于每一个掺杂质区域34N、34P的上方。设于 每一个掺杂质区域34上方的晶体管将依据制造中的产品以及对完成的集成电路装置的动作特性的所需冲击而变化。 
上述的掺杂质区域34可利用多种流程、以多种技术来形成。掺杂质区域34可藉由执行离子注入工艺来形成，在掺杂质剂量范围介于1×1014至1×1016ions/cm2之间条件下执行离子注入工艺，可产生具有掺杂浓度约10×1018至10×1020ions/cm3的掺杂质区域34。离子注入工艺的注入能量取决于注入掺杂质的种类。例如，就N型掺杂质材料(例如，砷)而言，注入能量的范围可约介于100至300keV。就P型掺杂质材料(例如，硼)而言，注入能量的范围可约介于30至100keV。再者，若需要的话，掺杂质区域34的掺杂浓度标准(ions/cm3)可改变，即多个掺杂质区域34可具有不同的掺杂浓度标准。 
沟渠隔离区域36可以多种已知的技术来形成。例如，可执行一个或多个非等向性蚀刻工艺，以形成穿过有源层30C、埋藏绝缘层30B并且穿入原基板30A的起始沟渠。然后，沟渠可填充有适当的绝缘材料，如二氧化硅。在一个说明的实施例中，隔离区域36延伸越过掺杂质区域34的深度38约20至100nm的距离43(图2)。可利用多种形成接点的现有方法和材料，将接点35形成于集成电路装置的不同结构中。例如，接点35可由钨所构成。 
形成掺杂质区域34和隔离区域36所使用的流程可依据制造中的装置而改变。例如，若决定在原基板30A中只形成N型掺杂质区域34，则可执行毯覆式(blanket)离子注入工艺，以形成横越整个原基板30A的N型掺杂质区域。然后，在每一个个别晶粒31的特定区域形成隔离区域36，以定义特定掺杂质区域34。也就是，因为只有N型掺杂质区域34形成，整个原基板30A可注入N型掺杂质材料，而且隔离区域36可用来定义掺杂质区域34。另外，若需要的话，可在执行横越整个原基板30A的毯覆式离子注入工艺之前形成隔离区域36。在掺杂质区域34和晶体管32形成后，可形成接点35以提供电连接至定义于原基板30A中的掺杂质区域34。类似工艺可运用于只有P型掺杂质区域34待形成于原基板30A的情形中。 
在N型和P型掺杂质区域34皆设于横越晶粒31或基板30的多个位置的情况下，可使用多个遮光层(未图标)以在进行N型或P型离 子注入步骤的情况下对适当区域产生遮蔽作用(shield)。就先前的情况而言，隔离区域36可在注入步骤执行前或执行后形成。此外，掺杂质区域34可藉由注入离子以穿越埋藏绝缘层30B来形成，或者在埋藏绝缘层30B形成之前，藉由注入离子以穿入原基板30A来形成该掺杂质区域。 
本发明可用来动态地控制集成电路装置的至少某些态样的动作特性。例如，当今的微处理器可由约3千万个晶体管所构成。然而，在任何给定时间，至少在某些情况下，只有1百万个或更少的晶体管可动作，即打开和关闭开关。因此，增加主动晶体管的动作频率或切换速度是重要的。在同时，需要降低非主动晶体管的漏电流。藉由隔离多种晶体管并使用在此所揭示的方法和结构可达成降低非主动晶体管的漏电流。 
例如，在一个实施例中，显示于图2中的掺杂质区域34系掺入N型掺杂质材料，且晶体管32为PMOS晶体管，施加正电压(+VA)至N型掺杂质区域34将倾向于增加PMOS晶体管32的临界电压(VT)。接着，此施加正电压至N型掺杂质区域34将倾向于降低PMOS装置的漏电流。此一可控制性非常重要：至少对特定时间周期，集成电路装置的一些PMOS晶体管为非主动。当然，本领域技术人员在完全阅读本案后可了解，施加于N型掺杂质区域34的正电压(+VA)相对于漏极电压(Vdd)为正。 
在另一方面，施加负电压(-VA)至N型掺杂质区域34将倾向于降低设于N型掺杂质区域34上的PMOS晶体管32的临界电压(VT)。接着，此施加负电压至N型掺杂质区域34将倾向于增加PMOS晶体管32的切换频率。当一些PMOS晶体管为主动的，或相对于完成的集成电路装置的最终性能标准为关键途径(critical)的一部分时，此一型态的控制是需要的。 
在以下情形中，显示于图2中的掺杂质区域34掺入P型掺杂质材料，且晶体管32为NMOS晶体管，施加正电压(+VA)将倾向于降低NMOS晶体管的临界电压(VT)。因此，NMOS晶体管32将倾向于呈现较快的切换速率。施加负电压(-VA)至P型掺杂质区域34将倾向于增加设于P型掺杂质区域34上方的NMOS晶体管32的临界电 压(VT)。依次，此将倾向于降低NMOS晶体管32的离线漏电流。 
在一个实施例中，只有PMOS晶体管设于N型掺杂质区域34，且只有NMOS装置设于P型掺杂质区域34上方。包含PMOS和NMOS装置的电子电路仍可藉由适当的接线连接(未图标)而形成。然而，在某些情况中，PMOS和NMOS装置皆可设于单一掺杂质区域34上方。例如，情形可能是设于P型掺杂质区域34上方的大多数晶体管32为NMOS装置，而其余为PMOS装置。在那情形中，外加电压(±VA)可以上述方式施加于P型掺杂质区域34以控制设于其上的NMOS晶体管32。我们相信：正电压(+VA)施加于掺杂质区域34将倾向于增加设于P型掺杂质区域34上方的PMOS装置的临界电压(VT)，且外加负电压(-VA)将倾向于降低PMOS装置的临界电压(VT)。然而，我们亦相信：由于外加电压(±VA)，相对于设在P型掺杂质区域34上方的PMOS晶体管而达成的动作好处将多少因PMOS晶体管的功函数的增加而抵消。类似的推理适用于设在N型掺杂质区域34上方的NMOS装置。 
外加电压(VA)的强度和极性可依据特定装置而改变。一般，用于装置的外加电压(VA)可为落入某一范围之内，此范围包含装置的漏极电压的正负值，即±Vdd。举一特例，当Vdd＝1.2V时，外加的正电压(VA)的范围可介于+0.6至0.08伏特，至于外加的负电压(-VA)的范围介于-0.6至-0.08伏特。此外，外加电压(VA)的强度可依据讨论中的装置(即NMOS，PMOS)型态而改变。然而，我们必须了解到：这些电压标准在本质上是有代表性的，但除非限制条件明确地记载于申请专利范围中，这些电压标准不应该认为是本发明的限制条件。 
利用本发明，施加电压(±VA)至一个或多个设于集成电路产品中的掺杂质区域34，以动态地控制集成电路产品的多种晶体管32的临界电压(VT)，藉此控制集成电路产品的电性特性(electricalcharacteristic)。在许多方面是需要此一能力。例如，在某些产品应用中，低漏电流和功率消耗有其重要性(例如，行动计算和通讯应用)。在这些场合中，某些或所有用来制造最终消费性产品的多种晶体管(这些晶体管为完成的集成电路产品的一部分，诸如微处理器、数字信号 处理器、ASIC等等)的临界电压(VT)可增加或设定在相当高值，藉以降低漏电流和功率消耗。相反地，在动作性能为最大考量的应用(例如，高阶服务器、工作站、桌上型计算机等等)中，某些或所有包括完成的集成电路产品的多种晶体管的临界电压(VT)可降低或设定在相当低值，藉以增加特定集成电路产品的动作频率或速度。 
在一个实施例中，施加于一个或多个掺杂质区域34的外加电压(VA)可由制造商依据最终消费性产品所需的动作特性来决定。例如，原始设备制造商(original equipment manufacturer，OEM)可设有待安装于消费性产品(例如，高阶服务器、移动电话、便携式计算机)的集成电路产品(例如，微处理器、数字信号处理器、特殊应用集成电路产品、内存阵列等等)。依据最终消费性产品(例如，便携式计算机)的所需性能特性，OEM可将集成电路产品的特定组件熔接在一起，以倾向于呈现所需的特性。例如，在数字信号处理器(digital signalprocessor，DSP)可开发为移动电话应用的场合中，OEM可熔接或以线连接至DSP，如此所需电压(±VA)施加于所需掺杂质区域34，藉此使包括DSP的某些或全部晶体管32呈现低漏电流和低功率消耗。在另一个例子中，高性能服务器的OEM可熔接或线接微处理器，使得所需电压(±VA)施加于所需掺杂质区域34，以激活服务器之内的一个或多个微处理器或ASIC的某些或全部晶体管32，而呈现非常高的动作速度特性。此一能力使OEM在提供呈现出所需电性特性的消费性产品时具有较高的弹性，并使OEM可相对于多种型态的产品适应消费者需求的变化时具有较高的弹性。用来在集成电路产品之内熔接或线接集成电路产品，以使适当电压(VA)施加于适当掺杂质区域34的步骤对本领域技术人员而言是已知的。 
在另一个实施例中，本发明是关于一种集成电路产品，其中包括集成电路产品(例如，微处理器、DSP等等)的某些或全部晶体管的临界电压(VT)可依据集成电路产品和/或最终消费性装置的电流动作条件受到控制或改变。也就是，施加于集成电路产品之内的一个或多个掺杂质区域34的电压(±VA)可依据集成电路产品和/或最终消费性装置的电流动作条件来改变或控制。例如，以便携式计算机而言，当计算机为实质上闲置(idle)时，可施加电压(±VA)于一些或所有 的掺杂质区域34，以在集成电路产品(例如，微处理器)之内增加设于多种掺杂质区域34上方的晶体管32(NMOS和/或PMOS晶体管)的临界电压(VT)，如此可降低集成电路产品的漏电流和功率消耗，藉此节省电池资源。另一种情形：当便携式计算机确实地使用应用程序，以至少高于上述某些活动(activity)的预选标准所施加于某些或全部集成电路产品的掺杂质区域34的电压(±VA)可改变，使设于掺杂质区域34上方的某些或全部晶体管32的临界电压(VT)可降低，藉此倾向于增加集成电路产品的动作频率和最终消费性产品的速度。简而言的，在此实施例中，产品具有模式选择能力，其中最终消费性装置和在最终消费性装置之内的集成电路产品的所需电性性能特性可依据最终消费性产品(例如，便携式计算机、高阶服务器、桌上型计算机、移动电话等等)的实时或接近实时的动作特性而改变。 
进一步详细的控制演绎法亦可于上下文中使用。例如，在上述便携式计算机的情形中，当便携式计算机系感应到或决定应用程序(例如，Microsoft Word 
Figure S03813552320070216D000121
)正在执行时，可以调整外加电压(±VA)以增加便携式计算机的速度。然而，在某些情况下，我们可能希望避免选择”高性能“模式的动作。例如，控制演绎法可在下列情形中建立：若便携式计算机的电池残余的电力降到太低，此时”高性能“模式则无法适用于便携式计算机。 
图5为用来说明系统60的示意性方块图，该系统60系示利用本发明。如在此所显示者，系统60包括控制器62，该控制器62系动作上耦合至集成电路产品64，而该集成电路产品64为完成的消费性产品66的一部分。图5亦示意性地显示数个掺杂质区域34。集成电路产品64用来表示种类众多的集成电路产品，例如：微处理器、DSP、ASIC、内存阵列、逻辑装置等等。因此，集成电路产品64的特定型态不应视为本发明的限制条件，除非此一限制条件明确地记载于申请专利范围中。此外，图5显示单一集成电路产品64，应了解的是，图5所显示的是：代表出现在消费性产品66中的一个或更多个集成电路产品64。 
我们亦应了解：图5中的消费性产品66代表可采用集成电路产品64的任何型态的产品(例如，个人计算机、服务器、移动电话、便携式计算机、数字相机等等)。因此，消费性产品的特定型态不应视为 限制条件，除非此一限制条件明确地记载于申请专利范围中。 
一般，控制器62是用来感应或具有消费性产品66之内的集成电路产品64的动作活动。依据感应到的或侦测到的集成电路产品64的活动量，控制器62可从电源供应器68供应适当电压(±VA)至一个或更多个设于集成电路产品64的掺杂质区域34，以将集成电路产品64的电性性能特性(即性能模式)调整至最适合集成电路产品64的感应到的活动量的性能标准。例如，在此说明情形中，当集成电路产品64为微处理器时，控制器62可感应(或具有)在给定的时间周期内微处理器存取或需要执行指令的次数。依据多种控制规则(因特定的集成电路产品和用于其中的特定应用而异)，若感应到的存取率超过预选限制，则控制器62可将集成电路产品64切换至”高性能“动作模式。为此，控制器62可执行指令，以将待施加的适当外加电压(±VA)赋予集成电路产品64之内的至少一掺杂质区域34。若微处理器的存取率落后特定预选限制，则控制器62可调整施加于一个或更多个掺杂质区域34的电压(±VA)，使得集成电路产品64进入”省电“模式。 
控制器62所做的动作可由硬件或软件或两者的结合来完成。在说明实施例中，控制器62是逻辑电路的集合，而逻辑电路可处理适当的软件以完成在此所述的功能。那就是说，控制器62可侦测所需的动作模式(依据预定、程序化的演绎法)，并调整施予掺杂质区域34的外加偏压(±VA)以达成所需的动作模式。在说明的实施例中，控制器62为集成电路产品64的一部分。然而，在其它实施例中亦可行。例如，控制器62可以是消费性产品66之内的个别集成电路产品(未图标，即控制器芯片组或类似产品)的一部分。同理，电源供应器68说明为集成电路产品64的一部分。然而，本领域技术人员可认知到：电源供应器68可来自于外部电源或电源产生器。 
本发明的部分内容与其对应详述将以软件、演绎法和计算机内存之内的资料位上的象征性动作表述来表示。藉由这些叙述和表述，本领域技术人员可将其工作内容有效地传递给其它本领域技术人员。如在此所使用或一般常用的用语，演绎法系设想产生所需结果的前后自我一致的步骤顺序。这些步骤需要物理量的物理操纵。通常(但非必要)，这些数量采取以可储存、转移、组合、比较或操纵光学、电性、 或磁性信号的形式。将这些信号参照为位、数值、组件、符号、字符、用语、数字或类似者已证明有时方便，主要是因为经常使用。 
然而，应该了解的是，所有这些用语和类似用语系与适当物理量相关，并且仅是有助于标示这些数量。除非特别说明，或在讨论中是显而易见的，这些用语，例如：”处理(processing)”、”以计算机计算(computing)“、”计算(calculating)”、”决定(determining)”、”显示(displaying)”或类似用语意指计算机系统或类似电子计算装置的动作或程序，而这些动作或程序系将代表计算机系统的缓存器及内存之内的物理、电子数量的资料，操纵和转换为代表类似于计算机系统内存、缓存器或其它如信息储存、传输或显示装置之内的物理量的资料。 
本发明是关于一种SOI基板30，该SOI基板30具有：数个晶体管32，设于基板30上方；以及一机制，用来改变或控制至少某些设于掺杂质区域34上方的数个晶体管32的临界电压。在所揭露的实施例中，控制晶体管32的临界电压的机制包括掺杂质区域34和接点35。 
本发明关于多种在SOI基板的原基板上形成掺杂质区域以控制形成于该基板上的晶体管的动作特性的方法，以及具有该基板的集成电路装置。在一个实施例中，该方法包括：提供SOI基板，该SOI基板系由有源层、埋藏绝缘层、和原基板所构成；在有源层下方的原基板中形成掺杂质区域；在掺杂质区域上方某区域中，于SOI基板上方形成数个晶体管；以及形成至掺杂质区域的接点。在另一实施例中，该方法包括：施加电压至掺杂质区域，以改变数个晶体管中至少其中之一的临界电压。在另一实施例中，在由单一产物晶粒所界定的区域中，于原基板30A中形成数个掺杂质区域34，且数个晶体管32设于数个掺杂质区域34的每一者上方。如此处所述，多种电压可施加至掺杂质区域34之一者或更多者，以改变设于掺杂质区域34上方晶体管32之一者或更多者的动作特性。 
在另一实施例中，该方法包括：提供由至少一集成电路产品所构成的消费性产品，集成电路产品则由设于SOI基板的有源层中的数个晶体管所构成，SOI基板的有源层位于设在SOI基板的原基板中掺杂质区域上方，掺杂质区域设于有源层下方；感应集成电路产品的活动量；以及施加某一强度和极性的电压至掺杂质区域，外加电压的强度 和极性取决于感应到的集成电路产品的活动量。 
以上所揭示的实施例仅用来说明，受惠于此处揭示内容的本领域技术人员可以不同但对其显然为等效的方式来修正并实施本发明。例如，以上方法的步骤可依不同顺序来执行。再者，除了以下的申请专利范围外，我们无意对在此所示的构造或设计做限制。因此，很明显的，可对上述特定实施例做改变或修饰，而且此改变和修饰仍不脱离本发明的范畴和精神。于是，所寻求的保护系界定于以下的权利要求范围。 

Claims (19)

1.一种用于制造集成电路装置的方法，包括：
提供SOI基板(30)，该SOI基板(30)系由有源层(30C)、埋藏绝缘层(30B)、和原基板(30A)所构成；
在该有源层(30C)下方的原基板(30A)中形成掺杂质区域(34)；
在该掺杂质区域(34)上方的区域中，于该SOI基板(30)上方形成数个晶体管(32)；
形成通过该SOI基板(30)至该掺杂质区域(34)的接点(35)；以及
施加电压至该掺杂质区域(34)，以改变该数个晶体管(32)中至少其中之一的临界电压。
2.如权利要求1所述的方法，其中，该有源层(30C)和该掺杂质区域(34)系掺入相同类型的掺杂质。
3.如权利要求1所述的方法，其中，该有源层(30C)和该掺杂质区域(34)系掺入不同类型的掺杂质。
4.如权利要求1所述的方法，其中，在该掺杂质区域(34)上方的区域中，于该SOI基板(30)上方形成数个晶体管(32)系包括：在该掺杂质区域(34)上方的区域中，于该SOI基板上方形成数个NMOS和PMOS晶体管(32)。
5.如权利要求1所述的方法，其中，该掺杂质区域(34)掺入N型掺杂质材料，且其中该数个晶体管(32)中大多数为PMOS晶体管。
6.如权利要求1所述的方法，其中，该掺杂质区域(34)掺入P型掺杂质材料，且其中该数个晶体管(32)中大多数为NMOS晶体管。
7.如权利要求1所述的方法，其中，该掺杂质区域(34)掺入N型掺杂质材料，且其中该数个晶体管(32)仅由PMOS晶体管所构成。
8.如权利要求1所述的方法，其中，该掺杂质区域(34)掺入P型掺杂质材料，且其中该数个晶体管(32)仅由NMOS晶体管所构成。
9.如权利要求1所述的方法，其中，在该原基板(30A)中的掺杂质区域(34)系以大于该掺杂质区域的深度延伸穿过该有源层(30C)、该埋藏绝缘层(30B)并延伸穿入该原基板(30A)中的隔离区域(36)所定义。
10.如权利要求1所述的方法，其中，在该原基板(30A)中形成掺杂质区域(34)包括：于该原基板(30A)中形成数个掺杂质区域(34)。
11.如权利要求1所述的方法，其中，在该原基板(30A)中形成掺杂质区域(34)包括：执行离子注入工艺以形成该掺杂质区域(34)。
12.如权利要求1所述的方法，其中，在该原基板(30A)中形成掺杂质区域(34)包括：以掺杂质剂量范围介于1x1014至1x1016ions/cm2之间的掺杂质材料执行离子注入工艺。
13.如权利要求1所述的方法，其中，在该原基板(30A)中形成掺杂质区域(34)另包括：在由产物晶粒所界定的区域中，于该原基板(30A)中形成数个掺杂质区域(34)，且其中数个晶体管(32)系设于该数个掺杂质区域(34)的每一者上方。
14.如权利要求13所述的方法，其中，形成数个掺杂质区域(34)包括：形成至少一个N型掺杂质区域(34)和至少一个P型掺杂质区域(34)。
15.如权利要求13所述的方法，还包括在各该数个掺杂质区域形成接点(35)。
16.如权利要求1所述的方法，其中，该数个晶体管(32)由至少一些PMOS晶体管所构成，且该掺杂质区域(34)掺入N型掺杂质材料，并且其中施加电压至该掺杂质区域，以改变该晶体管(32)中至少其中之一的临界电压包括施加正电压至该N型掺杂质区域，以增加该PMOS晶体管中至少某些PMOS晶体管的临界电压。
17.如权利要求1所述的方法，其中，该数个晶体管(32)由至少一些NMOS晶体管所构成，且该掺杂质区域(34)掺入P型掺杂质材料，并且其中施加电压至该掺杂质区域(34)，以改变该晶体管中至少其中之一的临界电压包括：施加正电压至该P型掺杂质区域以降低该NMOS晶体管中至少某些NMOS晶体管的临界电压。
18.如权利要求1所述的方法，其中，该数个晶体管由至少一些PMOS晶体管所构成，且该掺杂质区域(34)掺入N型掺杂质材料，并且其中施加电压至该掺杂质区域(34)，以改变该晶体管中至少其中之一的临界电压包括：施加负电压至该N型掺杂质区域以降低该PMOS晶体管中至少某些PMOS晶体管的临界电压。
19.如权利要求1所述的方法，其中，该数个晶体管(32)由至少一些NMOS晶体管所构成，且该掺杂质区域(34)掺入P型掺杂质材料，并且其中施加电压至该掺杂质区域，以改变该晶体管中至少其中之一的临界电压包括：施加负电压至该P型掺杂质区域以增加该NMOS晶体管中至少某些NMOS晶体管的临界电压。
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