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JP3462301B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP3462301B2
JP3462301B2 JP15053695A JP15053695A JP3462301B2 JP 3462301 B2 JP3462301 B2 JP 3462301B2 JP 15053695 A JP15053695 A JP 15053695A JP 15053695 A JP15053695 A JP 15053695A JP 3462301 B2 JP3462301 B2 JP 3462301B2
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semiconductor
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ヨハヒム ハンスオリバー
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Mitsubishi Electric Corp
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は絶縁基板上に形成され
たＬＤＤ構造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図１２及び図１３は、従来のＬＤＤ構造
の半導体装置の製造方法を示す断面図である。
【０００３】図１３に示すように、シリコン基板１上
に、シリコン酸化膜である埋め込み酸化膜２を挟んでシ
リコン層３が設けられている。このように、シリコン基
板１、酸化膜２及びシリコン層３からなる構成はＳＯＩ
基板といわれている。このＳＯＩ基板は、酸素イオン注
入法によるＳＩＭＯＸ法、ウエハ貼合せ法等により製造
される。シリコン層３の一部は除去されたり、選択酸化
されて他の素子と電気的に分離されている。
【０００４】シリコン層３上には１００オンク゛ストローム程度
の薄い酸化膜などのゲート絶縁膜７を挟んでゲート電極
８が設けられている。ゲート電極８下のシリコン層３の
一部にはチャネルを形成するためのチャネル形成領域４
が設けられる。通常、チャネル形成領域４の導電型はＮ
ＭＯＳではＰ型、ＰＭＯＳではＮ型で、ソースドレイン
部とは逆の導電性の不純物が導入されて形成されるが、
場合によってはソースドレインと同じ導電型の不純物を
導入した蓄積モードとする事がある。蓄積モードにする
と閾値電圧を低く設定することができる。
【０００５】チャネル形成領域４上のゲート電極８の側
壁にはサイドウォール９が形成される。サイドウォール
９，９の下部にはそれぞれ付加的ドレイン領域５及び付
加的ソース領域５′が形成され、さらに付加的ドレイン
領域５及び付加的ソース領域５′それぞれに隣接してド
レイン領域６及びソース領域６′を形成する。
【０００６】このような構成において、ゲート電極８に
所定のゲート電圧を印加すると、チャネル形成領域４に
ソース・ドレインと同じ導電型のキャリアが誘起され、
このキャリアの量が印加するゲート電圧によって変化す
るため、ゲート電圧によって電流値を制御するＭＯＳ動
作を得ることができる。
【０００７】また、付加的ドレイン領域５及び付加的ソ
ース領域５′はドレイン電界を緩和し、動作耐圧を向上
させるために用いられている。
【０００８】なお、実際には、ドレイン領域６、ソース
領域６′、ゲート電極８をそれぞれアルミニウム等の低
抵抗の金属線に接続して延長することにより、他のトラ
ンジスタ等との接続を可能にする。
【０００９】次に、この構造の製造方法を説明する。
【００１０】図１２に示すように、シリコン基板１上に
埋め込み酸化膜２を挟んでシリコン層３を形成してＳＯ
Ｉ構造を実現する。通常、０．４〜２．０×１０18／ｃ
ｍ2程度の酸素イオンをシリコン基板１に注入した後、
１３００℃程度の高温熱処理を行ってこのような構造を
形成する。０．４×１０18／ｃｍ2の注入量の場合、埋
め込み酸化膜２の膜厚は８００オンク゛ストロームとなる。ま
た、表面を酸化したシリコン基板を張り合わせて形成す
る方法も採られる。
【００１１】次に、フォトレジストを用いてシリコン層
３の一部を反応性イオンエッチング（ＲＩＥ）により除
去して、残存した領域で素子が形成される活性領域を形
成する。ここで、選択酸化法により分離領域を酸化して
活性領域を形成してもかまわない。次に、ボロンを２０
ｋｅＶで５×１０11／ｃｍ2程度注入し、シリコン層３
内にチャネル形成領域４を形成する。ここで、ｐ型の不
純物を導入しているが、場合によってはｎ型の不純物を
導入する場合もあり得る。
【００１２】この後、１００オンク゛ストローム程度のゲート絶
縁膜７を挟んで、リンをドープしたｎ型ポリシリコン膜
からなるゲート電極材料を堆積する。ここで、ゲート電
極８となる領域にフォトレジスト（図示せず）を設け
て、これをマスクにポリシリコン膜をエッチングし、ゲ
ート電極８を形成する。フォトレジストを除去したの
ち、リンを３０ｋｅＶで１ｘ１０13ｃｍ2程度注入し
て、付加的ドレイン領域５及び付加的ソース領域５′を
形成する。さらに、１５００オンク゛ストローム程度のＣＶＤ酸
化膜を堆積した後に、ＲＩＥによって、ゲート電極８の
側壁にサイドウォール９を形成する。次に、ヒ素を５０
ｋｅＶで２ｘ１０15／ｃｍ2程度注入してドレイン領域
６及びソース領域６′を形成し、図１３に示す構造を得
る。
【００１３】
【発明が解決しようとする課題】ＳＯＩ基板として、埋
め込み酸化膜２の膜厚が１０００オンク゛ストローム程度より薄
い低ドーズ基板を使用した場合、以下に示す問題点があ
った。まず、シリコン基板１の濃度が薄い場合、シリコ
ン基板中に空乏層が深くにまでのびる。空乏層の長さｔ
ｄは以下の(I)式から求められる。
【００１４】 Ｖ=ｑ・Ｎa・(ｔbox・ｔd／εox+ｔd2／２εsi)…(I) ここで、Ｖは埋め込み酸化膜２上部に印加される印加電
圧、ｑは素電荷量、Ｎaは基板濃度、ｔboxは埋め込み酸
化膜２の膜厚、εoxはシリコン酸化膜の誘電率である。
【００１５】基板濃度（基板の不純物濃度）が１×１０
15／ｃｍ3で埋め込み酸化膜２の膜厚が８００オンク゛ストローム
の場合、印加電圧Ｖが２．５Ｖの時、ドレイン近傍の空
乏層の幅は１．８μｍにも達する。このように空乏層が
長くのびる場合には、図１４の矢印に示すように、チャ
ネル形成領域４下部のシリコン基板１中のポテンシャル
が上昇する。このシリコン基板１中のポテンシャルの上
昇はチャネル形成領域４自体の下部のポテンシャルも上
昇させ、短チャネル効果に弱いという問題点があった。
【００１６】図１５はデバイスシミュレーションにより
求めたチャネル長（ゲート長）Ｌ＝０．５μｍ、シリコ
ン層３の膜厚１０００オンク゛ストローム、埋め込み酸化膜２の
膜厚８００オンク゛ストローム、シリコン基板１の不純物濃度１
×１０14／ｃｍ3、チャネル形成領域４の不純物濃度５
×１０16／ｃｍ3のシングルドレイン構造のＮＭＯＳの
ポテンシャル分布を示したものである。ここで、ゲート
材料はｎ+ポリシリコンゲート、ゲート電圧は０Ｖ、ド
レイン電圧は０．１Ｖである。このデバイスシミュレー
ション結果から、シリコン基板１内部でポテンシャルが
上昇していることが良く分かる。
【００１７】これらのポテンシャル上昇を抑えるために
は、シリコン基板１の基板濃度を上げる方法が考えられ
る。例えば、基板濃度を１×１０18／ｃｍ3で埋め込み
酸化膜厚を８００オンク゛ストロームに設定すれば、２．５Ｖ印
加時の空乏層の厚みは１００オンク゛ストローム程度と非常に薄
くなる。したがって、チャネル形成領域４下部のポテン
シャルの上昇を抑えることができ短チャネル効果を抑制
できる。
【００１８】しかしながら、シリコン基板１の基板濃度
を上昇させた結果、ドレイン領域６下部のシリコン基板
１の空乏層の伸びも抑えることになり、この領域の接合
容量が増大し、ＳＯＩの特徴である高速動作が得られな
くなるという別の問題点を誘発してしまう。
【００１９】以上、従来のＬＤＤ構造の半導体装置の問
題点をまとめると以下のようになる。
【００２０】・シリコン基板の濃度が低いと、チャネル
形成領域下に空乏層が延伸し、その領域のポテンシャル
が増大する。このことは、チャネル形成領域下部（埋め
込み酸化膜との界面）での、ポテンシャル増大を引き起
こし、リーク電流を増大させ動作特性を劣化させてしま
う。
【００２１】・ポテンシャル増大を抑えリーク電流を抑
制するためにシリコン基板の濃度を増大させると、ドレ
イン下部の空乏層の伸びも抑えられドレイン容量が増大
するので動作速度が低下してしまう。
【００２２】この発明は、上記問題点を解決するために
なされたもので、埋め込み酸化膜の薄いＳＯＩ基板を使
っても、リーク電流増大の抑制とドレイン容量増大を抑
え、動作安定性と高速性とを兼ね備えたＬＤＤ構造の半
導体装置及びその製造方法を得ることを目的とする。
【００２３】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、第１の導電型で第１の不純物濃度
を有する半導体基板と、前記半導体基板上に形成される
絶縁層と、前記絶縁層上に形成される半導体層とを備
え、前記半導体層は第２の導電型の領域を含み、前記半
導体層上に選択的に形成されるゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成されるゲート電極と、前記ゲート電
極の側面にそれぞれ形成される第１及び第２のサイドウ
ォールとをさらに備える半導体装置において、前記半導
体層は、前記ゲート絶縁膜の下方がチャネル形成領域、
前記第１及び第２のサイドウォールの下方が第２の導電
型の第１及び第２の付加的半導体領域、前記第１及び第
２の付加的半導体領域それぞれに対して前記チャネル形
成領域と反対方向に隣接した領域が第２の導電型の第１
及び第２の半導体領域として規定され、前記ゲート電極
に所定の電圧を印加することにより、前記チャネル形成
領域を介して前記第１の半導体領域、前記第２の半導体
領域間に電流が流れ、前記半導体基板は前記第１の導電
型で、前記第１の不純物濃度より高濃度な第２の不純物
濃度を有する高濃度領域を備え、前記高濃度領域は、前
記チャネル形成領域の下方から前記第１及び第２の半導
体領域それぞれの下方にかけて、前記チャネル形成領域
の下方は前記半導体基板の表面に、前記第１及び第２の
半導体領域それぞれの下方は前記半導体基板の表面から
所定の深さの領域に形成される。
【００２４】また、請求項２記載の半導体装置のよう
に、前記ゲート電極は、前記ゲート絶縁膜上に形成され
る第１の部分ゲート電極と、前記第１の部分ゲート電極
上に形成される第２の部分ゲート電極とを備え、前記第
１及び第２の部分ゲート電極のうち少なくとも一方は高
融点金属からなるように構成してもよい。
【００２５】
【００２６】この発明に係る請求項３記載の半導体装置
は、第１の導電型で第１の不純物濃度を有する第１の基
板領域上形成される第２の導電型の第１のトランジスタ
と、第２の導電型で第２の不純物濃度を有する第２の基
板領域上に形成される第１の導電型の第２のトランジス
タとからなり、前記第１及び第２の基板領域は一の基板
に形成され、前記第１のトランジスタは、前記第１の基
板領域と、前記第１の基板領域上に形成される第１の絶
縁層と、前記第１の絶縁層上に形成される第１の半導体
層とを備え、前記第１の半導体層は第２の導電型の領域
を含み、前記第１の半導体層上に選択的に形成される第
１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成
される第１のゲート電極と、前記第１のゲート電極の側
面にそれぞれ形成される第１及び第２のサイドウォール
とをさらに備え、前記第１の半導体層は、前記第１のゲ
ート絶縁膜の下方が第１のチャネル形成領域、前記第１
及び第２のサイドウォールの下方が第２の導電型の第１
及び第２の付加的半導体領域、前記第１及び第２の付加
的半導体領域それぞれに対して前記第１のチャネル形成
領域と反対方向に隣接した領域が第２の導電型の第１及
び第２の半導体領域として規定され、前記第１のゲート
電極に所定の電圧を印加することにより、前記第１のチ
ャネル形成領域を介して前記第１の半導体領域、前記第
２の半導体領域間に電流が流れ、前記第１の基板領域は
第１の導電型で、前記第１の不純物濃度より高濃度な第
３の不純物濃度を有する第１の高濃度領域を備え、前記
第１の高濃度領域は、前記第１のチャネル形成領域の下
方から前記第１及び第２の半導体領域それぞれの下方に
かけて、前記第１のチャネル形成領域の下方は前記第１
の基板領域の表面に、前記第１及び第２の半導体領域そ
れぞれの下方は前記第１の基板領域の表面から所定の深
さの領域に形成され、前記第２のトランジスタは、前記
第２の基板領域と、前記第２の基板領域上に形成される
第２の絶縁層と、前記第２の絶縁層上に形成される第２
の半導体層とを備え、前記第２の半導体層は第１の導電
型の領域を含み、前記第２の半導体層上に選択的に形成
される第２のゲート絶縁膜と、前記第２のゲート絶縁膜
上に形成される第２のゲート電極と、前記第２のゲート
電極の側面にそれぞれ形成される第３及び第４のサイド
ウォールとを備え、前記第２の半導体層は、前記第２の
ゲート絶縁膜の下方が第２のチャネル形成領域、前記第
３及び第４のサイドウォールの下方が第１の導電型の第
３及び第４の付加的半導体領域、前記第３及び第４の付
加的半導体領域それぞれに対して前記第２のチャネル形
成領域と反対方向に隣接した領域が第１の導電型の第３
及び第４の半導体領域として規定され、前記第２のゲー
ト電極に所定の電圧を印加することにより、前記第２の
チャネル形成領域を介して前記第３の半導体領域、前記
第４の半導体領域間に電流が流れ、前記第２の基板領域
は前記第２の導電型で、前記第２の不純物濃度より高濃
度な第４の不純物濃度を有する第２の高濃度領域を備
え、前記第２の高濃度領域は、前記第２のチャネル形成
領域の下方から前記第３及び第４の半導体領域それぞれ
の下方にかけて、前記第２のチャネル形成領域の下方は
前記第２の基板領域の表面に、前記第３及び第４の半導
体領域それぞれの下方は前記第２の基板領域の表面から
所定の深さの領域に形成される。
【００２７】また、請求項４記載の半導体装置のよう
に、前記第１の基板領域と前記第２の基板領域とは隣接
して形成され、前記第１の基板領域はその表面に、前記
第１の導電型で前記第１の不純物濃度より高濃度な第５
の不純物濃度を有する第３の高濃度領域をさらに備え、
前記第２の基板領域はその表面に、前記第２の導電型で
前記第２の不純物濃度より高濃度な第６の不純物濃度を
有する第４の高濃度領域をさらに備え、前記第３の高濃
度領域に第１の電源電圧が付与され、前記第４の高濃度
領域に第２の電源電圧が付与され、前記第１及び第２の
電源電圧は前記第１の基板領域と前記第２の基板領域と
の間に逆方向バイアスがかかるように設定されてもよ
い。
【００２８】この発明に係る請求項５記載の半導体装置
の製造方法は、(a) 第１の導電型で第１の不純物濃度を
有する半導体基板と、前記半導体基板上に形成される絶
縁層と、前記絶縁層上に形成される半導体層とからなる
基体を準備するステップと、(b) 前記半導体層上に選択
的に絶縁膜を形成するステップと、(c) 前記絶縁膜上に
導電層を形成するステップと、(d) 前記導電層上にレジ
ストを形成し、該レジストを所定の形状にパターニング
するステップと、(e) 前記レジストをマスクとして、前
記導電層に対してエッチング処理を施すステップとを備
え、残存した前記導電層及び前記絶縁膜がそれぞれゲー
ト電極及びゲート絶縁膜として規定され、前記半導体層
は、前記ゲート電極の下方における領域がチャネル形成
領域として規定され、それ以外の領域が電極用領域とし
て規定され、(f) 上方から所定の注入エネルギーで前記
第１の導電型の不純物を注入し、前記半導体基板内に前
記第１の不純物濃度より高濃度な第２の不純物濃度を有
する高濃度領域を形成するステップをさらに備え、前記
高濃度領域は、前記チャネル形成領域の下方から前記電
極用領域の下方にかけて、前記チャネル形成領域の下方
は前記半導体基板の表面に、前記電極用領域の下方は前
記半導体基板の表面から所定の深さの領域に形成され、
(g) 前記ゲート電極をマスクとして、第２の導電型の不
純物を前記半導体層に導入するステップと、(h) 前記ゲ
ート電極の両側面に第１及び第２のサイドウォールを形
成するステップと、(i) 前記ゲート電極並びに前記第１
及び第２のサイドウォールをマスクとして、第２の導電
型の不純物を前記半導体層に導入するステップとをさら
に備え、前記半導体層において、前記第１及び第２のサ
イドウォールそれぞれの下方における領域が第２の導電
型の第１及び第２の付加的半導体領域として規定され、
前記第１及び第２の付加的半導体領域それぞれに対して
前記チャネル形成領域と反対方向に隣接した領域が第２
の導電型の第１及び第２の半導体領域として規定され、
前記ゲート電極に所定の電圧を印加することにより、前
記チャネル形成領域を介して前記第１の半導体領域、前
記第２の半導体領域間に電流が流れる。
【００２９】また、請求項６記載の半導体装置の製造方
法のように、前記ステップ(f)は、前記ステップ(e)で形
成された前記レジストを除去することなく行ってもよ
い。
【００３０】また、請求項７記載の半導体装置の製造方
法のように、前記導電層は第１及び第２の部分導電層か
らなり、前記ステップ(c)は、(c-1) 前記絶縁膜上に前
記第１の部分導電層を形成するステップと、(c-2) 前記
第１の部分導電層上に前記第２の部分導電層を形成する
ステップとを備え、前記第１及び第２の部分導電層のう
ち一方は高融点金属層であってもよい。
【００３１】この発明に係る請求項８記載の半導体装置
の製造方法は、(a) 第１の導電型で第１の不純物濃度を
有する半導体基板と、前記半導体基板上に形成される絶
縁層と、前記絶縁層上に形成される半導体層とからなる
基体を準備するステップと、(b) 前記半導体層上に第１
のレジストを形成し、該第１のレジストの中央部に開口
部を有するようにパターニングするステップと、(c) 前
記第１のレジストをマスクとして、前記第１の導電型の
不純物を導入し、前記レジストの開口部の下方における
前記半導体基板の表面に前記第１の不純物濃度より高濃
度な第２の不純物濃度を有する高濃度領域を形成するス
テップと、(d) 前記半導体層上に選択的に絶縁膜を形成
するステップと、(e) 前記絶縁膜上に導電層を形成する
ステップと、(f) 前記導電層上に第２のレジストを形成
し、該第２のレジストを所定の形状にパターニングする
ステップと、(g) 前記第２のレジストをマスクとして、
前記導電層に対してエッチング処理を施すステップとを
備え、残存した前記導電層及び前記絶縁膜がそれぞれゲ
ート電極及びゲート絶縁膜として規定され、前記半導体
層は、前記ゲート電極の下方における領域がチャネル形
成領域として規定され、それ以外の領域が電極用領域と
して規定され、(h) 前記ゲート電極をマスクとして、第
２の導電型の不純物を前記半導体層に導入するステップ
と、(i) 前記ゲート電極の両側面に第１及び第２のサイ
ドウォールを形成するステップとをさらに備え、前記第
１及び第２のサイドウォールは、前記高濃度領域が、前
記チャネル形成領域の下方から前記第１及び第２のサイ
ドウォールそれぞれの一部の下方に位置するように形成
され、(j) 前記ゲート電極並びに前記第１及び第２のサ
イドウォールをマスクとして、第２の導電型の不純物を
前記半導体層に導入するステップをさらに備え、前記半
導体層において、前記第１及び第２のサイドウォールそ
れぞれの下方の領域が第２の導電型の第１及び第２の付
加的半導体領域として規定され、前記第１及び第２の付
加的半導体領域それぞれに対して前記チャネル形成領域
と反対方向に隣接した領域が第２の導電型の第１及び第
２の半導体領域として規定され、前記ゲート電極に所定
の電圧を印加することにより、前記チャネル形成領域を
介して前記第１の半導体領域、前記第２の半導体領域間
に電流が流れる。
【００３２】
【作用】この発明における請求項１記載の半導体装置の
半導体基板は、第１の導電型で、第１の不純物濃度より
高濃度な第２の不純物濃度を有する高濃度領域を備え、
この高濃度領域は、チャネル形成領域の下方から第１及
び第２の半導体領域それぞれの下方にかけて、チャネル
形成領域の下方は半導体基板の表面に、第１及び第２の
半導体領域それぞれの下方は半導体基板の表面から所定
の深さの領域に形成されている。
【００３３】したがって、請求項１記載の半導体装置
は、ゲート電極に所定の電圧を印加して動作状態にした
場合、高濃度領域により、チャネル形成領域の下方の半
導体基板の表面領域の空乏層の延びは抑制され、半導体
基板中に延びた空乏層の影響でチャネル形成領域の絶縁
層側界面のポテンシャルの上昇によって生じる短チャネ
ル効果を確実に防ぐことができる。
【００３４】また、第１及び第２の半導体領域の下方の
半導体基板の表面領域は比較的低濃度な第１の不純物濃
度に設定されているため、第１及び第２の半導体領域の
うちドレイン領域となる領域の近傍では、その接合容量
を十分に低減するように、空乏層を延ばすことができ
る。
【００３５】また、請求項２記載の半導体装置のゲート
電極は、第１及び第２の部分ゲート電極からなり、これ
ら第１及び第２の部分ゲート電極のうち少なくとも一方
は高融点金属層からなるため、ゲート電極の形成後に、
所定の注入エネルギーの第１の導電型の不純物を注入し
て高濃度領域を形成する際、高融点金属層が阻止能力の
高い不純物注入の阻止層として働く。
【００３６】
【００３７】
【００３８】
【００３９】この発明における請求項３記載の半導体装
置は、第２の導電型の第１のトランジスタと第１の導電
型の第２のトランジスタとを備え、第１のトランジスタ
における第１の基板領域は、第１の不純物濃度より高濃
度な第１の導電型の第３の不純物濃度を有する第１の高
濃度領域を有し、この第１の高濃度領域は、第１のチャ
ネル形成領域の下方から第１及び第２の半導体領域それ
ぞれの下方にかけて、第１のチャネル形成領域の下方は
第１の基板領域の表面に、第１の半導体領域の下方は第
１半導体基板の表面から所定の深さの領域に形成され
る。
【００４０】一方、第２のトランジスタにおける第２の
基板領域は、第２の導電型で第２の不純物濃度より高濃
度な第４の不純物濃度を有する第２の高濃度領域を備
え、この第２の高濃度領域は、第２のチャネル形成領域
の下方から第３及び第４の半導体領域それぞれの下方に
かけて、第２のチャネル形成領域の下方は第２の基板領
域の表面に、第３及び第４の半導体領域それぞれの下方
は第２半導体基板の表面から所定の深さの領域に形成さ
れる。
【００４１】したがって、請求項３記載の半導体装置に
おける第１及び第２のトランジスタはそれぞれ、第１及
び第２のゲート電極に所定の電圧を印加して動作状態に
した場合、第１及び第２の高濃度領域それぞれにより、
チャネル形成領域の下方の半導体基板の表面領域の空乏
層の延びは抑制して短チャネル効果を確実に防ぐことが
できる。
【００４２】また、第１及び第２並びに第３及び第４の
半導体領域の下方の半導体基板の表面領域は比較的低濃
度な第１及び第２の不純物濃度に設定されているため、
第１〜第４の半導体領域のうちドレイン領域となる領域
の近傍では、その接合容量を十分に低減するように、空
乏層を延ばすことができる。すなわち、ＣＭＯＳ構造に
おいても、短チャネル効果の抑制と接合容量の低減を両
立させることができる。
【００４３】また、請求項４記載の半導体装置の第１の
基板領域と第２の基板領域とは隣接して形成され、第１
及び第２の基板領域はそれぞれその表面に第３及び第４
の高濃度領域をさらに有し、第３の高濃度領域に第１の
電源電圧が付与され、第４の高濃度領域に第２の電源電
圧が付与され、第１及び第２の電源電圧は第１の基板領
域と第２の基板領域との間に逆方向バイアスがかかるよ
うに設定される。
【００４４】したがって、第１の基板領域と第２の基板
領域とは隣接しても、第１の基板領域と第２の基板領域
との間に電流が流れることはない。
【００４５】この発明における請求項５記載の半導体装
置の製造方法のステップ(f)は、上方から所定の注入エ
ネルギーで第１の導電型の不純物イオンを注入し、半導
体基板中に第１の不純物濃度より高濃度な第２の不純物
濃度を有する高濃度領域を形成し、この高濃度領域は、
チャネル形成領域の下方から電極用領域の下方にかけ
て、チャネル形成領域の下方は半導体基板の表面に、電
極用領域の下方は半導体基板の表面から所定の深さの領
域に形成される。
【００４６】この際、ゲート電極をイオン注入阻止層と
して機能させることにより、高濃度領域は、チャネル形
成領域の下方からの半導体基板の表面に精度よく形成す
ることができる。
【００４７】したがって、請求項５記載の製造方法で製
造される半導体装置は、ゲート電極に所定の電圧を印加
して動作状態にした場合、高濃度領域により、チャネル
形成領域の下方の半導体基板の表面領域の空乏層の延び
は確実に抑制され、短チャネル効果を確実に防ぐことが
できる。
【００４８】また、電極用領域の下方の半導体基板の表
面領域は比較的低濃度な第１の不純物濃度に設定されて
いるため、電極用領域のうちドレイン領域となる領域の
近傍では、その接合容量を十分に低減するように、空乏
層を延ばすことができる。
【００４９】また、請求項６記載の半導体装置の製造方
法におけるステップ(f)は、ステップ(e)で形成されたレ
ジストを除去することなく行うため、ゲート電極に加え
てレジストをイオン注入阻止層として機能させることに
より、ゲート電極の膜厚を比較的薄く形成しても、チャ
ネル形成領域の下方から電極用領域の下方にかけて、チ
ャネル形成領域の下方は半導体基板の表面に、電極用領
域それぞれの下方は半導体基板の表面から所定の深さの
領域に高濃度領域を精度良く形成することができる。
【００５０】この発明に請求項７記載の半導体装置の製
造方法において、導電層は第１及び第２の部分導電層か
らなり、第１及び第２の部分導電層のうち一方は高融点
金属層であるため、高融点金属層が阻止能力の高い不純
物注入の阻止層として働く。
【００５１】この発明における請求項８記載の半導体装
置の製造方法は、ステップ(c)で、第１のレジストをマ
スクとして、第１の導電型の不純物を導入し、レジスト
の開口部の下方における半導体基板の表面に第１の不純
物濃度より高濃度な第２の不純物濃度を有する高濃度領
域を形成する。
【００５２】そして、ステップ(i)で、ゲート電極の両
側面に第１及び第２のサイドウォールを形成し、第１及
び第２のサイドウォールは、チャネル形成領域の下方か
ら第１及び第２のサイドウォールそれぞれの一部の下方
に高濃度領域が位置するように形成される。
【００５３】したがって、請求項８記載の製造方法で製
造される半導体装置は、ゲート電極に所定の電圧を印加
して動作状態にした場合、高濃度領域により、チャネル
形成領域の下方の半導体基板の表面領域の空乏層の延び
は確実に抑制され、短チャネル効果を確実に防ぐことが
できる。
【００５４】また、電極用領域の下方の半導体基板の表
面領域は比較的低濃度な第１の不純物濃度に設定されて
いるため、電極用領域のうちドレイン領域となる領域の
近傍では、その接合容量を十分に低減するように、空乏
層を延ばすことができる。
【００５５】
【実施例】
＜第１の実施例＞ ＜第１の態様＞図１はこの発明の第１の実施例の第１の
態様であるのＬＤＤ構造の半導体装置の構造を示す断面
図である。
【００５６】同図に示すように、シリコン基板１上に埋
め込み酸化膜２を挟んでシリコン層３が設けられてい
る。このシリコン層３の一部は除去されたり、選択酸化
されて他の素子と電気的に分離されている。
【００５７】シリコン層３上には１００オンク゛ストローム程度
の薄い酸化膜などのゲート絶縁膜７を挟んでゲート電極
８が設けられている。ゲート電極８下のシリコン層３の
一部には、チャネルを形成するためのチャネル形成領域
４が設けられる。通常、チャネル形成領域４の導電型は
ＮＭＯＳではＰ型、ＰＭＯＳではＮ型で、ソースドレイ
ン部とは逆の導電性の不純物が導入されて形成される
が、場合によってはソースドレインと同じ導電型の不純
物を導入した蓄積モードとする事がある。
【００５８】チャネル形成領域の両側のゲート電極８の
側壁にはサイドウォール９が形成されている。
【００５９】サイドウォール９，９の下部には付加的ド
レイン領域５及び付加的ソース領域５′がそれぞれ形成
され、さらに付加的ドレイン領域５及び付加的ソース領
域５′に隣接してドレイン領域６及びソース領域６′が
形成される。
【００６０】このような構成において、ゲート電極８に
所定のゲート電圧を印加すると、チャネル形成領域４に
ソース・ドレインと導電型のキャリアが誘起され、この
キャリアの量がゲート電圧によって変化するため、ゲー
ト電圧によって電流値を制御するＭＯＳ動作を得ること
ができる。
【００６１】また、付加的ドレイン領域５及び付加的ソ
ース領域５′はドレイン電界を緩和し、動作耐圧を向上
させるために用いられている。
【００６２】なお、実際には、ドレイン領域６、ソース
領域６′、ゲート電極８をそれぞれアルミニウム等の低
抵抗の金属線に接続して延長することにより、他のトラ
ンジスタ等との接続を可能にする。
【００６３】第１の実施例の第１の態様の半導体装置
は、シリコン基板１において、図１に示すように、チャ
ネル形成領域４の下部からドレイン領域６及びソース領
域６′の下部にかけて１×１０18／ｃｍ3程度のボロン
が導入された高濃度領域１１が形成される。この高濃度
領域１１はチャネル形成領域４の下部においてシリコン
基板１の表面に形成され、ドレイン領域６及びソース領
域６′の下部にいてシリコン基板１の表面から所定の深
さに形成される。また、高濃度領域１１以外のシリコン
基板１の領域はすべて１×１０15〜１×１０16／ｃｍ3
程度のボロンが導入された低濃度領域となるため、ドレ
イン領域６及びソース領域６′の下部のシリコン基板１
の表面は低濃度領域１０が設けられることになる。
【００６４】このように、チャネル形成領域４下部のシ
リコン基板１の表面に高濃度領域１１が形成されること
により、シリコン基板１の基板濃度は高く設定されるた
め、図２に示すようにこの領域の空乏層１６の延びは抑
制され、従来構造のように、シリコン基板１中に延びた
空乏層の影響でチャネル形成領域４の埋め込み酸化膜２
側界面のポテンシャルの上昇によって生じる短チャネル
効果を確実に防ぐことができ、リーク電流を増大させる
こともなく動作特性を劣化させない。
【００６５】また、ドレイン領域６及びソース領域６′
の下部のシリコン基板１の表面には低濃度領域１０が形
成され、その不純物濃度は１×１０15〜１×１０16／ｃ
ｍ3程度の低濃度に設定されているため、図２に示すよ
うに、ドレイン電圧が２．５Ｖの場合、ドレイン近傍で
空乏層１６が１．８μｍ〜４５００オンク゛ストローム程度まで
深く延び、この領域の接合容量を低減することができ、
動作低下を招くことなく高速動作を維持できる。
【００６６】例えば、埋め込み酸化膜２の膜厚が８００
オンク゛ストロームの場合、１×１０15／ｃｍ3程度の低濃度領域
１０を形成すると空乏層が１．８μｍ程度延び、高濃度
基板を使用した場合に比較してこの領域の容量（ドレイ
ン容量と呼ばれる）は１／８にまで低減することができ
る。したがって、配線容量の無視できる簡単な回路を想
定した場合、速度に及ぼすドレイン容量の寄与は５０％
程度になるので、トータル容量は６０％程度にまで低減
することができ、これによって速度性能を１．７倍程度
向上させることができる。
【００６７】また、ドレイン領域６からソース領域６に
かけて高濃度領域１１が形成されるため、ドレイン側の
ポテンシャル上昇とソース側のポテンシャル上昇との接
触を高濃度領域１１により遮断するため、ポテンシャル
上昇に伴う一切の不具合は生じない。
【００６８】図３〜図５は第１の実施例の第１の態様の
製造方法を示す断面図である。
【００６９】図３に示すように、シリコン基板１上に埋
め込み酸化膜２を挟んでシリコン層３を形成する。通
常、０．４〜２．０×１０18／ｃｍ2程度の酸素イオン
をシリコン基板に注入した後、１３００℃程度の高温熱
処理を行ってこのような構造を形成する。また、表面を
酸化したシリコン基板を張り合わせて形成する方法も採
られる。
【００７０】次に、フォトレジストを用いてシリコン層
３の一部を反応性イオンエッチング（ＲＩＥ）により除
去して、残存した領域で素子が形成される活性領域を形
成する。ここで、選択酸化法により分離領域を酸化して
活性領域を形成してもかまわない。次に、ボロンを２０
ｋｅＶで５×１０11／ｃｍ2程度注入しチャネル形成領
域４を設ける。ここで、ｐ型の不純物を導入している
が、場合によってはｎ型の不純物を導入する場合もあり
得る。この後、１００オンク゛ストローム程度のゲート絶縁膜７
を挟んで、リンをドープしたｎ型ポリシリコン膜からな
るゲート電極材料を堆積する。ここで、ゲート電極８と
なる領域にフォトレジスト１４を設けて、このフォトレ
ジスト１４をマスクにポリシリコン膜をエッチングし、
ゲート電極８を形成する。
【００７１】次に、ゲート電極８上のフォトレジスト１
４を残したままボロン注入を行い、図４に示すように、
チャネル形成領域４の下部におけるシリコン基板１の表
面高濃度領域１１を形成する。また、高濃度領域１１は
チャネル形成領域４以外の領域の下部においてはシリコ
ン基板１の表面から所定の深さに形成される。
【００７２】高濃度領域１１の形成は、ゲート電極８が
存在するチャネル形成領域４下部のシリコン基板１界面
の不純物濃度が１０18／ｃｍ3オーダーになるように、
また、ソース、ドレイン領域６、６′が形成される領域
の下部はシリコン基板１の内部が高濃度になり表面は１
０15〜１０16／ｃｍ3オーダーの低濃度に残されるよう
に注入エネルギーを調整してボロンを注入することによ
り実現できる。
【００７３】例えば、ゲート電極８がポリシリコンで形
成され、その膜厚が２０００オンク゛ストローム、フォトレジス
ト１４の膜厚が１μｍ、シリコン層４の膜厚が５００オン
ク゛ストローム、埋め込み酸化膜層２の膜厚が８００オンク゛ストローム
の場合、ボロンの注入エネルギーを６５０ｋｅＶ、注入
量を１０14／ｃｍ2に設定すると、チャネル形成領域４
下部のシリコン基板１界面の濃度を１０18／ｃｍ3程度
に、ソース、ドレイン領域６、６′が形成される領域の
下部のシリコン基板１の表面濃度を５×１０15／ｃｍ3
程度に、ソース、ドレイン領域６、６′が形成される領
域の下部のシリコン基板１の内部の濃度を１０18／ｃｍ
3オーダー程度にそれぞれ設定することができる。
【００７４】この際、ゲート電極８及びフォトレジスト
１４がイオン注入阻止層とした働くため、チャネル形成
領域４の下方のシリコン基板１の表面にのみ高濃度領域
１１を精度よく形成することができる。
【００７５】その後、フォトレジスト１４を除去したの
ち、リンを３０ｋｅＶで１×１０13／ｃｍ2程度注入し
て、ｎ型の付加的ドレイン領域５及び付加的ソース領域
５′を形成する。さらに、１５００オンク゛ストローム程度のＣ
ＶＤ酸化膜を堆積した後に、ＲＩＥによって、ゲート電
極８の側壁にサイドウォール９を形成する。その後、ヒ
素を５０ｋｅＶで２×１０15／ｃｍ2程度注入してｎ型
のドレイン領域６及びソース領域６′を形成し、図５に
示す構造を得る。
【００７６】以上、ＮＭＯＳを例に第１の実施例の第１
の態様を示してきたが、ＰＭＯＳにおいても導電型が逆
になっているだけで同様の構造を得られることはいうま
でもない。
【００７７】＜第２の態様＞また、高濃度領域１１の形
成工程を除いて前述した工程をそのまま用いて、サイド
ウォール９、付加的ドレイン領域５、付加的ソース領域
５′がドレイン領域６及びソース領域６′が形成された
図６に示す構造を得た後、図７に示すように、ゲート電
極８をマスクとしてボロン１２の注入を行い高濃度領域
１１を形成する第２の態様で製造しても良い。第２の態
様の場合、不純物の注入阻止層として働くのはゲート電
極８のみとなるため、チャネル形成領域４下部の高濃度
領域１１とソース、ドレイン領域６、６′下部の低濃度
領域１０の濃度差を大きくとれるようにゲート電極８の
膜厚を適切に選ぶ必要がある。
【００７８】したがって、図３〜図５で示した第１の態
様製造方法の方が、図６，図７で示した第２の態様製造
方法に比べ、フォトレジスト１４をもイオン注入阻止層
として機能させることができる分、ゲート電極８の膜厚
を比較的薄く形成しても、チャネル形成領域４の下方か
らドレイン領域６及びソース領域６′の下方にかけて、
チャネル形成領域４の下方はシリコン基板１の表面に、
ドレイン領域６及びソース領域６′の下方はシリコン基
板１の表面から所定の深さの領域に高濃度領域１１を精
度よく形成することができる。
【００７９】その結果、ゲート電極８によって生じる段
差の低減が図られ、ゲート電極８上に形成する金属配線
の歩留まりを向上させる半導体装置を得ることができ
る。
【００８０】＜第３の態様＞図８は第１の実施例の第３
の態様を示す断面図である。第３の態様は、低濃度領域
１０と高濃度領域１１との濃度差を大きくするために
は、図８に示すように、ゲート電極８をポリシリコン層
１７とＷＳｉ２等の高融点金属１３とで構成することに
より、高融点金属層１３が高濃度領域を形成するボロン
などの不純物に対し阻止能力の高い注入阻止層として働
くため、ゲート電極８の膜厚を大きることなく、低濃度
領域１０及び高濃度領域１１を精度よく形成することが
できる。
【００８１】その結果、ゲート電極８によって生じる段
差の低減が図られ、ゲート電極８上に形成する金属配線
の歩留まりが向上する効果がある。なお、第３の態様の
ゲート電極８は以下のように製造される。
【００８２】ポリシリコン膜からなるゲート電極材料を
堆積後、さらに高融点金属層を形成する。そして、ゲー
ト電極８となる領域にフォトレジストを設けて、このフ
ォトレジストをマスクにポリシリコン膜及び高融点金属
層をエッチングし、ポリシリコン層１７及び高融点金属
層１３からなるゲート電極８を形成する。
【００８３】次に、フォトレジスト１４を除去した後、
ボロン注入を行い、図８に示すように、チャネル形成領
域４の下部におけるシリコン基板１の表面に高濃度領域
１１を形成する。また、高濃度領域１１はドレイン領域
６及びソース領域６′の下部においてはシリコン基板１
の表面から所定の深さに形成される。他の工程は、図３
〜図５を参照して説明した第１の態様の製造方法と同様
である。
【００８４】＜第２の実施例＞図９はこの発明の第２の
実施例であるＬＤＤ構造の半導体装置の構造を示す断面
図である。
【００８５】第２の実施例の半導体装置は、チャネル形
成領域４、付加的ドレイン領域５及び付加的ソース領域
５′の一部の下部におけるシリコン基板１の表面にのみ
高濃度領域１１が形成される。
【００８６】第１の実施例においては、ソース、ドレイ
ン領域６、６′の下部でシリコン基板１の内部に高濃度
領域１１が形成されていたが、第２の実施例ではチャネ
ル形成領域４の下部にだけ存在し、ソース、ドレイン領
域６、６′の下部のシリコン基板１はすべての領域にお
いて、１０15／ｃｍ3程度のシリコン基板１に最初から
ドープされていた不純物のみ存在する。なお、他の構成
は図１で示した第１の実施例の構造と同様であるため、
説明は省略する。
【００８７】第２の実施例の構成において、高濃度領域
１１は１０18／ｃｍ3程度でチャネル形成領域４と同じ
導電型の不純物が導入されるため、埋め込み酸化膜層２
中のポテンシャルの上昇よって生じる短チャネル効果に
よる動作特性の劣化を防ぐこと
【００８８】また、ドレイン領域６及びソース領域６′
の下部のシリコン基板１の表面には低濃度な状態のシリ
コン基板１であるため、ドレイン電圧が２．５Ｖの場
合、ドレイン近傍で空乏層が１．８μｍ〜４５００オンク゛
ストローム程度まで深く延び、この領域の容量を低減するこ
とができ、動作低下を招くことはなく高速動作を維持す
ることができる。
【００８９】また、第２の実施例の半導体装置の高濃度
領域１１とシリコン基板１の境界は付加的ドレイン領域
５及び付加的ソース領域５′の一部下になる。付加的ド
レイン領域５及び付加的ソース領域５′は、チャネル形
成領域４とドレイン領域６（ソース領域６′）との中間
的役割が要求される領域であるため、この領域下で高濃
度領域１１とシリコン基板１との境界が生じることは、
動作特性の劣化を防ぎ高速動作の維持を図る上で望まし
い。
【００９０】以下、第２の実施例の半導体装置の製造方
法を説明する。
【００９１】８０ｎｍの埋め込み酸化膜層２上に５０ｎ
ｍのシリコン層３を有するＳＯＩ基板を出発材料として
用いる。そして、シリコン層３の一部を除去または選択
酸化して分離領域とした後、１μｍ程度のフォトレジス
ト１５を塗布し、ゲート電極８及びチャネル形成領域４
が形成される部位に開口部を設ける。そして、４０ｋｅ
Ｖの注入エネルギーで１×１０13／ｃｍ2程度の濃度の
ボロンを注入する。この条件ではチャネル形成領域４下
部のシリコン基板１最表面の濃度は約１×１０18／ｃｍ
3程度になり、高濃度領域１１が形成される。
【００９２】こののち、高濃度領域１１の形成処理を除
き第１の実施例同様の工程に従って、ゲート電極８、サ
イドウォール９、付加的ドレイン，ソース領域５、
５′、ドレイン，ソース領域６、６′を順次形成した
後、配線を設けて所望の構造を得る。
【００９３】なお、第２の実施例では、ゲート電極８の
形成前に高濃度領域１１を形成したたため、高濃度領域
１１とゲート電極８との形成位置に位置ずれが生じる可
能性があるが、高濃度領域１１はチャネル形成領域４の
下方から付加的ドレイン領域５及び付加的ソース領域
５′の一部の下方に形成されるようにするため、上記位
置ずれが生じても、ドレイン領域６あるいはソース領域
６′の下方にまで高濃度領域１１が形成されてしまう不
具合は生じない。
【００９４】以上、ＮＭＯＳを例に第２の実施例を示し
てきたが、ＰＭＯＳにおいても導電型が逆になっている
だけで同様の構造を得られることはいうまでもない。
【００９５】＜第３の実施例＞図１１の第３の実施例の
ＬＤＤ構造の半導体装置を示す断面図である。同図に示
すように、第３の実施例はＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタとを配置したＣＭＯＳ構成を示したも
のである。ここで、ＮＭＯＳ及びＰＭＯＳの対応する部
分には５Ｎ、５Ｐ等、Ｎ、Ｐの添字を上述の符号に付し
ている。
【００９６】ＮＭＯＳトランジスタはｐ型基板領域１８
上に形成され、ＰＭＯＳトランジスタはｎ型基板領域１
９上に形成される。そして、ｐ型基板領域１８とｎ型基
板領域１９とは隣接して形成される。さらに、ｐ型基板
領域１８はその表面に形成されたｐ型ボディー領域２０
を介して、接地電位が印加されるＮＭＯＳ基板電極２２
に接続され、ｎ型基板領域１９はその表面に形成された
ｎ型ボディー領域２１を通じて、電源電位が印加された
ＰＭＯＳ基板電極２３に接続される。
【００９７】このような構成にすることにより、ｐ型基
板領域１８とｎ型基板領域１９との間に逆方向バイアス
が設定されるため、ｐ型基板領域１８とｎ型基板領域１
９との間に電流が流れることはなく、単一導電基板では
不可能であったＮＭＯＳ、ＰＭＯＳの両方に対して、第
１及び第２の実施例同様、単体ＭＯＳと同等の効果をＣ
ＭＯＳ構成の半導体装置として得ることができる。
【００９８】すなわち、チャネル形成領域４Ｐ（４Ｎ）
下部のｐ型基板領域１８（ｎ型基板領域１９）の表面に
高濃度領域１１Ｎ（１１Ｐ）が形成されることにより、
チャネル形成領域４の埋め込み酸化膜２側界面のポテン
シャルの上昇によって生じる短チャネル効果を確実に防
ぐことができ、動作特性を劣化させることはない。
【００９９】さらに、ドレイン領域６Ｎ（６Ｐ）及びソ
ース領域６′（６′Ｐ）の下部のｐ型基板領域１８（ｎ
型基板領域１９）の表面には低濃度領域１０Ｎ（１０
Ｐ）が形成され、その不純物濃度は１×１０15〜１×１
０16／ｃｍ3程度の低濃度に設定されているため、この
領域の容量を低減することができ、動作低下を招くこと
なく高速動作を維持できる。
【０１００】なお、ｐ型ボディー領域２０と高濃度領域
１１Ｎ、ｎ型ボディー領域２１と高濃度領域１１Ｐとを
それぞれ接触させて、ｐ型ボディー領域２０と高濃度領
域１１Ｎとの間の抵抗及びｎ型ボディー領域２１と高濃
度領域１１Ｐとの間の抵抗を低減することも可能であ
る。
【０１０１】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の半導体基板は、第１の導電
型で、第１の不純物濃度より高濃度な第２の不純物濃度
を有する高濃度領域を備え、この高濃度領域は、チャネ
ル形成領域の下方から第１及び第２の半導体領域それぞ
れの下方にかけて、チャネル形成領域の下方は半導体基
板の表面に、第１及び第２の半導体領域それぞれの下方
は半導体基板の表面から所定の深さの領域に形成されて
いる。
【０１０２】したがって、請求項１記載の半導体装置
は、ゲート電極に所定の電圧を印加して動作状態にした
場合、高濃度領域により、チャネル形成領域の下方の半
導体基板の表面領域の空乏層の延びは抑制され、半導体
基板中に延びた空乏層の影響でチャネル形成領域の絶縁
層側界面のポテンシャルの上昇によって生じる短チャネ
ル効果を確実に防ぐことができる。
【０１０３】また、第１及び第２の半導体領域の下方の
半導体基板の表面領域は比較的低濃度な第１の不純物濃
度に設定されているため、第１及び第２の半導体領域の
うちドレイン領域となる領域の近傍では、その接合容量
を十分に低減するように、空乏層を延ばすことができ
る。
【０１０４】その結果、短チャネル効果を確実に回避す
ることにより動作特性を劣化を引き起こさず、ドレイン
領域近傍での接合容量を十分に低減することにより高速
動作が維持できる。
【０１０５】加えて、チャネル形成領域の下方から第１
及び第２の半導体領域にかけて高濃度領域が形成される
ため、第１の半導体領域側のポテンシャル上昇と第２の
半導体領域側のポテンシャル上昇との接触を高濃度領域
により遮断することができ、ポテンシャル上昇に伴う一
切の不具合は生じさせないという効果も奏する。
【０１０６】また、請求項２記載の半導体装置のゲート
電極は、第１及び第２の部分ゲート電極からなり、これ
ら第１及び第２の部分ゲート電極のうち少なくとも一方
は高融点金属層からなるため、ゲート電極の形成後に、
所定の注入エネルギーの第１の導電型の不純物を注入し
て高濃度領域を形成する際、高融点金属層が阻止能力の
高い不純物注入の阻止層として働く。
【０１０７】その結果、ゲート電極の膜厚を比較的薄く
しても、チャネル形成領域の下方から第１及び第２の半
導体領域それぞれの下方にかけて、チャネル形成領域の
下方は半導体基板の表面に、第１及び第２の半導体領域
それぞれの下方は半導体基板の表面から所定の深さの領
域に高濃度領域を精度良く形成することができ、ゲート
電極によって生じる段差の低減が図られ、ゲート電極上
に形成する金属配線の歩留まりを向上させることができ
る。
【０１０８】
【０１０９】
【０１１０】
【０１１１】
【０１１２】
【０１１３】この発明における請求項３記載の半導体装
置は、第２の導電型の第１のトランジスタと第１の導電
型の第２のトランジスタとを備え、第１のトランジスタ
における第１の基板領域は、第１の不純物濃度より高濃
度な第１の導電型の第３の不純物濃度を有する第１の高
濃度領域を有し、この第１の高濃度領域は、第１のチャ
ネル形成領域の下方から第１及び第２の半導体領域それ
ぞれの下方にかけて、第１のチャネル形成領域の下方は
第１の基板領域の表面に、第１の半導体領域の下方は第
１半導体基板の表面から所定の深さの領域に形成され
る。
【０１１４】一方、第２のトランジスタにおける第２の
基板領域は、第２の導電型で第２の不純物濃度より高濃
度な第４の不純物濃度を有する第２の高濃度領域を備
え、この第２の高濃度領域は、第２のチャネル形成領域
の下方から第３及び第４の半導体領域それぞれの下方に
かけて、第２のチャネル形成領域の下方は第２の基板領
域の表面に、第３及び第４の半導体領域それぞれの下方
は第２半導体基板の表面から所定の深さの領域に形成さ
れる。
【０１１５】したがって、請求項３記載の半導体装置に
おける第１及び第２のトランジスタはそれぞれ、第１及
び第２のゲート電極に所定の電圧を印加して動作状態に
した場合、第１及び第２の高濃度領域それぞれにより、
チャネル形成領域の下方の半導体基板の表面領域の空乏
層の延びは抑制して短チャネル効果を確実に防ぐことが
できる。
【０１１６】また、第１及び第２並びに第３及び第４の
半導体領域の下方の半導体基板の表面領域は比較的低濃
度な第１及び第２の不純物濃度に設定されているため、
第１〜第４の半導体領域のうちドレイン領域となる領域
の近傍では、その接合容量を十分に低減するように、空
乏層を延ばすことができる。
【０１１７】その結果、ＣＭＯＳ構造においても、短チ
ャネル効果の抑制と接合容量の低減を両立させることが
でき、動作特性の劣化なく高速動作が実行可能な第１及
び第２のトランジスタからなる相補型の半導体装置を得
ることができる。
【０１１８】また、請求項４記載の半導体装置の第１の
基板領域と第２の基板領域とは隣接して形成され、第１
及び第２の基板領域はそれぞれその表面に第３及び第４
の高濃度領域をさらに有し、第３の高濃度領域に第１の
電源電圧が付与され、第４の高濃度領域に第２の電源電
圧が付与され、第１及び第２の電源電圧は第１の基板領
域と第２の基板領域との間に逆方向バイアスがかかるよ
うに設定される。
【０１１９】したがって、第１の基板領域と第２の基板
領域とは隣接しても、第１の基板領域と第２の基板領域
との間に電流が流れることはない。
【０１２０】この発明における請求項５記載の半導体装
置の製造方法のステップ(f)は、上方から所定の注入エ
ネルギーで第１の導電型の不純物イオンを注入し、半導
体基板中に第１の不純物濃度より高濃度な第２の不純物
濃度を有する高濃度領域を形成し、この高濃度領域は、
チャネル形成領域の下方から電極用領域の下方にかけ
て、チャネル形成領域の下方は半導体基板の表面に、電
極用領域の下方は半導体基板の表面から所定の深さの領
域に形成される。
【０１２１】この際、ゲート電極をイオン注入阻止層と
して機能させることにより、高濃度領域は、チャネル形
成領域の下方からの半導体基板の表面に精度よく形成す
ることができる。
【０１２２】したがって、請求項５記載の製造方法で製
造される半導体装置は、ゲート電極に所定の電圧を印加
して動作状態にした場合、高濃度領域により、チャネル
形成領域の下方の半導体基板の表面領域の空乏層の延び
は確実に抑制され、短チャネル効果を確実に防ぐことが
できる。
【０１２３】また、電極用領域の下方の半導体基板の表
面領域は比較的低濃度な第１の不純物濃度に設定されて
いるため、電極用領域のうちドレイン領域となる領域の
近傍では、その接合容量を十分に低減するように、空乏
層を延ばすことができる。
【０１２４】その結果、短チャネル効果を確実に回避す
ることにより動作特性を劣化を引き起こさず、ドレイン
領域近傍での接合容量を十分に低減することにより高速
動作が維持できる半導体装置を得ることができる。
【０１２５】また、請求項６記載の半導体装置の製造方
法におけるステップ(f)は、ステップ(e)で形成されたレ
ジストを除去することなく行うため、ゲート電極に加え
てレジストをイオン注入阻止層として機能させることに
より、ゲート電極の膜厚を比較的薄く形成しても、チャ
ネル形成領域の下方から電極用領域の下方にかけて、チ
ャネル形成領域の下方は半導体基板の表面に、電極用領
域それぞれの下方は半導体基板の表面から所定の深さの
領域に高濃度領域を精度良く形成することができる。
【０１２６】その結果、ゲート電極によって生じる段差
の低減が図られ、ゲート電極上に形成する金属配線の歩
留まりを向上させる半導体装置を得ることができる。
【０１２７】この発明に請求項７記載の半導体装置の製
造方法において、導電層は第１及び第２の部分導電層か
らなり、第１及び第２の部分導電層のうち一方は高融点
金属層であるため、高融点金属層が阻止能力の高い不純
物注入の阻止層として働く。
【０１２８】その結果、ゲート電極の膜厚を比較的薄く
しても、ステップ(f)の実行時に、チャネル形成領域の
下方から第１及び第２の半導体領域それぞれの下方にか
けて、チャネル形成領域の下方は半導体基板の表面に、
第１及び第２の半導体領域それぞれの下方は半導体基板
の表面から所定の深さの領域に高濃度領域を精度良く形
成することができ、ゲート電極によって生じる段差の低
減が図られ、ゲート電極上に形成する金属配線の歩留ま
りを向上させることができる。
【０１２９】この発明における請求項８記載の半導体装
置の製造方法は、ステップ(c)で、第１のレジストをマ
スクとして、第１の導電型の不純物を導入し、レジスト
の開口部の下方における半導体基板の表面に第１の不純
物濃度より高濃度な第２の不純物濃度を有する高濃度領
域を形成する。
【０１３０】そして、ステップ(i)で、ゲート電極の両
側面に第１及び第２のサイドウォールを形成し、第１及
び第２のサイドウォールは、チャネル形成領域の下方か
ら第１及び第２のサイドウォールそれぞれの一部の下方
に高濃度領域が位置するように形成される。
【０１３１】したがって、請求項８記載の製造方法で製
造される半導体装置は、ゲート電極に所定の電圧を印加
して動作状態にした場合、高濃度領域により、チャネル
形成領域の下方の半導体基板の表面領域の空乏層の延び
は確実に抑制され、短チャネル効果を確実に防ぐことが
できる。
【０１３２】また、電極用領域の下方の半導体基板の表
面領域は比較的低濃度な第１の不純物濃度に設定されて
いるため、電極用領域のうちドレイン領域となる領域の
近傍では、その接合容量を十分に低減するように、空乏
層を延ばすことができる。
【０１３３】その結果、短チャネル効果を確実に回避す
ることにより動作特性を劣化を引き起こさず、ドレイン
領域近傍での接合容量を十分に低減することにより高速
動作が維持できる半導体装置を得ることができる。
【０１３４】また、ステップ(g)で形成されるゲート電
極とステップ(c)で形成される高濃度領１とがそれぞれ
独立して形成されるため、高濃度領域とゲート電極との
形成位置に位置ずれが生じる可能性があるが、チャネル
形成領域の下方から第１及び第２の付加的半導体領域の
一部の下方に高濃度領域が形成されるよう製造するた
め、上記位置ずれが生じても、第１及び第２の半導体領
域の下方にまで高濃度領域が形成されてしまう不具合は
生じない。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である半導体装置の
構造を示す断面図である。
【図２】 第１の実施例の半導体装置の効果を示す断面
図である。
【図３】 第１の実施例の半導体装置の製造方法を示す
断面図である。
【図４】 第１の実施例の半導体装置の製造方法を示す
断面図である。
【図５】 第１の実施例の半導体装置の製造方法を示す
断面図である。
【図６】 第１の実施例の半導体装置の他の製造方法を
示す断面図である。
【図７】 第１の実施例の半導体装置の他の製造方法を
示す断面図である。
【図８】 第１の実施例の半導体装置の他の態様を示す
断面図である。
【図９】 この発明の第２の実施例である半導体装置の
構造を示す断面図である。
【図１０】 第２の実施例の半導体装置の製造方法を示
す断面図である。
【図１１】 この発明の第３の実施例である半導体装置
の構造を示す断面図である。
【図１２】 従来の半導体装置の製造方法を示す断面図
である。
【図１３】 従来の半導体装置の製造方法を示す断面図
である。
【図１４】 従来の半導体装置の問題点を指摘した断面
図である。
【図１５】 従来の半導体装置の問題点を指摘した説明
図である。
【符号の説明】
１ シリコン基板、２ 酸化膜、３ シリコン層、４
チャネル形成領域、５付加的ドレイン領域、６ ドレイ
ン領域、７ ゲート絶縁膜、８ ゲート電極、９ サイ
ドウォール、１０ 低濃度領域、１１ 高濃度領域、１
３ 高融点金属層１３。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 靖朗 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 ユー・エル・エス・アイ開 発研究所内 (56)参考文献 特開 平２−294076（ＪＰ，Ａ) 特開 昭60−55664（ＪＰ，Ａ) 特開 平５−299437（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の導電型で第１の不純物濃度を有す
    る半導体基板と、 前記半導体基板上に形成される絶縁層と、 前記絶縁層上に形成される半導体層とを備え、前記半導
    体層は第２の導電型の領域を含み、 前記半導体層上に選択的に形成されるゲート絶縁膜と、 前記ゲート絶縁膜上に形成されるゲート電極と、 前記ゲート電極の側面にそれぞれ形成される第１及び第
    ２のサイドウォールとをさらに備える半導体装置におい
    て、 前記半導体層は、前記ゲート絶縁膜の下方がチャネル形
    成領域、前記第１及び第２のサイドウォールの下方が第
    ２の導電型の第１及び第２の付加的半導体領域、前記第
    １及び第２の付加的半導体領域それぞれに対して前記チ
    ャネル形成領域と反対方向に隣接した領域が第２の導電
    型の第１及び第２の半導体領域として規定され、前記ゲ
    ート電極に所定の電圧を印加することにより、前記チャ
    ネル形成領域を介して前記第１の半導体領域、前記第２
    の半導体領域間に電流が流れ、 前記半導体基板は前記第１の導電型で、前記第１の不純
    物濃度より高濃度な第２の不純物濃度を有する高濃度領
    域を備え、前記高濃度領域は、前記チャネル形成領域の
    下方から前記第１及び第２の半導体領域それぞれの下方
    にかけて、前記チャネル形成領域の下方は前記半導体基
    板の表面に、前記第１及び第２の半導体領域それぞれの
    下方は前記半導体基板の表面から所定の深さの領域に形
    成される、ことを特徴とする半導体装置。
  2. 【請求項２】 前記ゲート電極は、 前記ゲート絶縁膜上に形成される第１の部分ゲート電極
    と、 前記第１の部分ゲート電極上に形成される第２の部分ゲ
    ート電極とを備え、 前記第１及び第２の部分ゲート電極のうち少なくとも一
    方は高融点金属からなる、請求項１記載の半導体装置。
  3. 【請求項３】 第１の導電型で第１の不純物濃度を有す
    る第１の基板領域上 に形成される第２の導電型の第１の
    トランジスタと、第２の導電型で第２の不純物濃度を有
    する第２の基板領域上に形成される第１の導電型の第２
    のトランジスタとからなる半導体装置であって、前記第
    １及び第２の基板領域は一の基板に形成され、 前記第１のトランジスタは、 前記第１の基板領域と、 前記第１の基板領域上に形成される第１の絶縁層と、 前記第１の絶縁層上に形成される第１の半導体層とを備
    え、前記第１の半導体層は第２の導電型の領域を含み、 前記第１の半導体層上に選択的に形成される第１のゲー
    ト絶縁膜と、 前記第１のゲート絶縁膜上に形成される第１のゲート電
    極と、 前記第１のゲート電極の側面にそれぞれ形成される第１
    及び第２のサイドウォールとをさらに備え、 前記第１の半導体層は、前記第１のゲート絶縁膜の下方
    が第１のチャネル形成領域、前記第１及び第２のサイド
    ウォールの下方が第２の導電型の第１及び第２の付加的
    半導体領域、前記第１及び第２の付加的半導体領域それ
    ぞれに対して前記第１のチャネル形成領域と反対方向に
    隣接した領域が第２の導電型の第１及び第２の半導体領
    域として規定され、前記第１のゲート電極に所定の電圧
    を印加することにより、前記第１のチャネル形成領域を
    介して前記第１の半導体領域、前記第２の半導体領域間
    に電流が流れ、 前記第１の基板領域は第１の導電型で、前記第１の不純
    物濃度より高濃度な第３の不純物濃度を有する第１の高
    濃度領域を備え、前記第１の高濃度領域は、前記第１の
    チャネル形成領域の下方から前記第１及び第２の半導体
    領域それぞれの下方にかけて、前記第１のチャネル形成
    領域の下方は前記第１の基板領域の表面に、前記第１及
    び第２の半導体領域それぞれの下方は前記第１の基板領
    域の表面から所定の深さの領域に形成され、 前記第２のトランジスタは、 前記第２の基板領域と、 前記第２の基板領域上に形成される第２の絶縁層と、 前記第２の絶縁層上に形成される第２の半導体層とを備
    え、前記第２の半導体層は第１の導電型の領域を含み、 前記第２の半導体層上に選択的に形成される第２のゲー
    ト絶縁膜と、 前記第２のゲート絶縁膜上に形成される第２のゲート電
    極と、 前記第２のゲート電極の側面にそれぞれ形成される第３
    及び第４のサイドウォールとを備え、 前記第２の半導体層は、前記第２のゲート絶縁膜の下方
    が第２のチャネル形成領域、前記第３及び第４のサイド
    ウォールの下方が第１の導電型の第３及び第４の付加的
    半導体領域、前記第３及び第４の付加的半導体領域それ
    ぞれに対して前記第２のチャネル形成領域と反対方向に
    隣接した領域が第１の導電型の第３及び第４の半導体領
    域として規定され、前記第２のゲート電極に所定の電圧
    を印加することにより、前記第２のチャネル形成領域を
    介して前記第３の半導体領域、前記第４の半導体領域間
    に電流が流れ、 前記第２の基板領域は前記第２の導電型で、前記第２の
    不純物濃度より高濃度な第４の不純物濃度を有する第２
    の高濃度領域を備え、前記第２の高濃度領域は、前記第
    ２のチャネル形成領域の下方から前記第３及び第４の半
    導体領域それぞれの下方にかけて、前記第２のチャネル
    形成領域の下方は前記第２の基板領域の表面に、前記第
    ３及び第４の半導体領域それぞれの下方は前記第２の基
    板領域の表面から所定の深さの領域に形成される、半導
    体装置。
  4. 【請求項４】 前記第１の基板領域と前記第２の基板領
    域とは隣接して形成され、 前記第１の基板領域はその表面に、前記第１の導電型で
    前記第１の不純物濃度より高濃度な第５の不純物濃度を
    有する第３の高濃度領域をさらに備え、 前記第２の基板領域はその表面に、前記第２の導電型で
    前記第２の不純物濃度より高濃度な第６の不純物濃度を
    有する第４の高濃度領域をさらに備え、 前記第３の高濃度領域に第１の電源電圧が付与され、前
    記第４の高濃度領域に第２の電源電圧が付与され、前記
    第１及び第２の電源電圧は前記第１の基板領域と前記第
    ２の基板領域との間に逆方向バイアスがかかるように設
    定される、 請求項３記載の半導体装置。
  5. 【請求項５】 (a) 第１の導電型で第１の不純物濃度を
    有する半導体基板と、前記半導体基板上に形成される絶
    縁層と、前記絶縁層上に形成される半導体層とからなる
    基体を準備するステップと、 (b) 前記半導体層上に選択的に絶縁膜を形成するステッ
    プと、 (c) 前記絶縁膜上に導電層を形成するステップと、 (d) 前記導電層上にレジストを形成し、該レジストを所
    定の形状にパターニングするステップと、 (e) 前記レジストをマスクとして、前記導電層に対して
    エッチング処理を施すステップとを備え、残存した前記
    導電層及び前記絶縁膜がそれぞれゲート電極及びゲート
    絶縁膜として規定され、前記半導体層は、前記ゲート電
    極の下方における領域がチャネル形成領域として規定さ
    れ、それ以外の領域が電極用領域として規定され、 (f) 上方から所定の注入エネルギーで前記第１の導電型
    の不純物を注入し、前記半導体基板内に前記第１の不純
    物濃度より高濃度な第２の不純物濃度を有する高濃度領
    域を形成するステップをさらに備え、前記高濃度領域
    は、前記チャネル形成領域の下方から前記電極用領域の
    下方にかけて、前記チャネル形成領域の下方は前記半導
    体基板の表面に、前記電極用領域の下方は前記半導体基
    板の表面から所定の深さの領域に形成され、 (g) 前記ゲート電極をマスクとして、第２の導電型の不
    純物を前記半導体層に導入するステップと、 (h) 前記ゲート電極の両側面に第１及び第２のサイドウ
    ォールを形成するステップと、 (i) 前記ゲート電極並びに前記第１及び第２のサイドウ
    ォールをマスクとして、第２の導電型の不純物を前記半
    導体層に導入するステップとをさらに備え、前記半導体
    層において、前記第１及び第２のサイドウォールそれぞ
    れの下方における領域が第２の導電型の第１及び第２の
    付加的半導体領域として規定され、前記第１及び第２の
    付加的半導体領域それぞれに対して前記チャネル形成領
    域と反対方向に隣接した領域が第２の導電型の第１及び
    第２の半導体領域として規定され 、前記ゲート電極に所
    定の電圧を印加することにより、前記チャネル形成領域
    を介して前記第１の半導体領域、前記第２の半導体領域
    間に電流が流れる、半導体装置の製造方法。
  6. 【請求項６】 前記ステップ(f)は、前記ステップ(e)で
    形成された前記レジストを除去することなく行う、請求
    項５記載の半導体装置の製造方法。
  7. 【請求項７】 前記導電層は第１及び第２の部分導電層
    からなり、 前記ステップ(c)は、 (c-1) 前記絶縁膜上に前記第１の部分導電層を形成する
    ステップと、 (c-2) 前記第１の部分導電層上に前記第２の部分導電層
    を形成するステップとを備え、前記第１及び第２の部分
    導電層のうち一方は高融点金属層である、請求項５記載
    の半導体装置の製造方法。
  8. 【請求項８】 (a) 第１の導電型で第１の不純物濃度を
    有する半導体基板と、前記半導体基板上に形成される絶
    縁層と、前記絶縁層上に形成される半導体層とからなる
    基体を準備するステップと、 (b) 前記半導体層上に第１のレジストを形成し、該第１
    のレジストの中央部に開口部を有するようにパターニン
    グするステップと、 (c) 前記第１のレジストをマスクとして、前記第１の導
    電型の不純物を導入し、前記レジストの開口部の下方に
    おける前記半導体基板の表面に前記第１の不純物濃度よ
    り高濃度な第２の不純物濃度を有する高濃度領域を形成
    するステップと、 (d) 前記半導体層上に選択的に絶縁膜を形成するステッ
    プと、 (e) 前記絶縁膜上に導電層を形成するステップと、 (f) 前記導電層上に第２のレジストを形成し、該第２の
    レジストを所定の形状にパターニングするステップと、 (g) 前記第２のレジストをマスクとして、前記導電層に
    対してエッチング処理を施すステップとを備え、残存し
    た前記導電層及び前記絶縁膜がそれぞれゲート電極及び
    ゲート絶縁膜として規定され、前記半導体層は、前記ゲ
    ート電極の下方における領域がチャネル形成領域として
    規定され、それ以外の領域が電極用領域 として規定さ
    れ、 (h) 前記ゲート電極をマスクとして、第２の導電型の不
    純物を前記半導体層に導入するステップと、 (i) 前記ゲート電極の両側面に第１及び第２のサイドウ
    ォールを形成するステップとをさらに備え、前記第１及
    び第２のサイドウォールは、前記高濃度領域が、前記チ
    ャネル形成領域の下方から前記第１及び第２のサイドウ
    ォールそれぞれの一部の下方に位置するように形成さ
    れ、 (j) 前記ゲート電極並びに前記第１及び第２のサイドウ
    ォールをマスクとして、第２の導電型の不純物を前記半
    導体層に導入するステップをさらに備え、前記半導体層
    において、前記第１及び第２のサイドウォールそれぞれ
    の下方の領域が第２の導電型の第１及び第２の付加的半
    導体領域として規定され、前記第１及び第２の付加的半
    導体領域それぞれに対して前記チャネル形成領域と反対
    方向に隣接した領域が第２の導電型の第１及び第２の半
    導体領域として規定され、前記ゲート電極に所定の電圧
    を印加することにより、前記チャネル形成領域を介して
    前記第１の半導体領域、前記第２の半導体領域間に電流
    が流れる、半導体装置の製造方法。
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