TWI364112B - Nonvolatile memory having modified channel region interface - Google Patents

Description

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' 三達編號：TW3135PA 气 九、發明說明： 【相關申請案之參考文獻】 • 本發明主張發明人廖意瑛於2006年7月1〇曰申請之 -美國專利臨時申請案號60/806,840之優先權，該案的名稱 為溝槽通道非揮發性記憶體單元結構、製造方法及操作方 法（Recess-Channel Non-Volatile Memory Cell Structure, Manufacturing Methods and Operating Methods)。 •【發明所屬之技術領域】 本發明是有關於非揮發性記憶體，且特別是有關於具 有一變化通道區介面之非揮發性記憶體，變化通道區介面 例如是一舉升之源極與汲極或一凹入之通道區。 【先前技術】 稱為EEPROM與快閃記憶體之電荷儲存結構的電性 可程式化與可抹除非揮發性記憶體技術，係被使用於各種 的現代化應用。複數個記憶體單元結構係為EEPR0M與 快閃記憶體所使用。當積體電路之尺寸縮小時，基於電荷 捕捉介電層之記憶體單元結構之重要性係逐漸興起，此乃 因為可調尺寸之能力與製程簡化之緣故。基於電荷捕捉介 電層之記憶體單元結構包含以譬如業界稱為PmNES， SONOS或NR0M之結構。這些記憶體單元結構係藉由在 一電荷捕捉介電層（例如氮化矽）中捕捉電荷來儲存資料。 當負電荷被捕捉時，記憶體單元之臨限電壓會增加。記憶 1364112

-‘ 三達編號：TW3135PA 气.體單元之臨限電麼係藉由從電荷捕捉層移除負電荷而減 少 Ο 習知之非揮發性氮化物單元結構是平面的，以使氧化 ·· •物·氮化物-氧化物（ΟΝΟ)結構形成於基板之表面上。然 而，這種平面的結構係具有微縮尺寸之能力不佳、程式化 • 及抹除操作功率咼，以及咼片狀電阻值的性質。這種結構 係說明於YEH’C. C.等人，"PHINES:嶄新之低功率程式 化/抹除、小間隔、單s己憶胞雙位元之快閃記憶體（PHines: • A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory)”，電子裝置會議，2〇〇2 年，IEDM，〇2

Digest. International’8-11，2002 年 12 月，頁數：93i · 934。 因此，需要修改此習知之非揮發性氮化物單元結構之 平面結構，以處理上述一個或多個缺點。 【發明内容】

本發明係有關於一種具有變化通道區介面之非揮發 9 性記憶體。 X 根據本發明之一第一方面，提出一種非揮發性記憶 單元積體電路，其包含一電荷捕捉結構、源極與汲極^， 以及介電結構。電荷捕捉結構儲存電荷以控制由非揮發性 記憶體單元積體電路儲存之一邏輯狀態。於各種不同的實 施例中，此電荷捕捉結構儲存一個位元或多重位元。源極 區與没極區係由-通道區分離，通道區係為經歷反轉以'電 連接源極與汲極區之電路之一部分^介電結構在缺乏一電 1364112

，、 三達編號：TW3135PA 場之情況下電性隔離此電路之複數個部分，以克服介電結 構。介電結構係至少部分位於電荷捕捉結構與通道區之 間，且係至少部分位於電荷捕捉結構與一閘極電壓源之 間。 一介面將所述一個或多個介電結構之一部分與此通 道區分離。此介面之一第一端結束於源極區之一中間部 分，而此介面之一第二端結束於汲極區之一中間部分。 為了實施此介面，一實施例將源極區與汲極區舉升離 I 非揮發性記憶體單元積體電路之一基板。於另一實施例 中，此通道區係凹入非揮發性記憶體單元積體電路之一基 板。 根據本發明之一第二方面，提出一種非揮發性記憶體 單元積體電路之製造方法，其包含以下步驟： 形成一電荷捕捉結構來儲存電荷以控制由非揮發性 記憶體單元積體電路儲存之一邏輯狀態，其中於各種不同 的實施例中，電荷捕捉結構儲存一個位元或多重位元； I 形成由一通道區分離之源極區與汲極區；及 形成介電結構，其至少部分位於電荷捕捉結構與通道 區之間，且至少部分位於電荷捕捉結構與一閘極電壓源之 間。 一介面分離一個或多個介電結構之一部分與通道 區，而此介面之一第一端結束於源極區之一中間部分，此 介面之一第二端結束於汲極區之一中間部分。 為了實施此介面，一實施例添加一層材料至此積體電

* TW3135PA 板，將源極區魏極區舉升離非揮發性記情體單 中，之一基板°另―實施例形成—溝槽於一基板 使电荷捕捉結構與介電結構形成於此溝槽中。 體結電荷奈米晶 ^ 兒何捕捉結構。 構與其他實施财，至少部分位於電荷捕捉結 ΟΝΟ結構。間之”電結構包含例如揭露於此之-種 實施ί讓之上述内容能更明顯易懂，下文特舉較佳 工配合所附圖式，作詳細說明如下： 【實施方式】 性記一非揮發性記憶體單元之示意圖，非揮發 閘極102,太夕奴虚A 凹入之通道。 閘極電壓Vg 其功函數大於Τ^、不艺貝％例中，閘極結構包含一材料 最好是大於約4型守之本徵功函數，或大於約M eV，且 材料包含p型夕2日5 eV，譬如大於約5 eV°代表性的閘極 材料。適人士夕晶矽、氮化鈦、鉑與其他高功函數金屬及 材料包含^ ^明之實施例之具有相當高的功函數之其他 與鈷(Co).金，其包含但不限於釕(Ru)、銥(⑺、鎳(Ni) 屬氮化物· r屬合金，其包含但不限於釕_鈦與鎳—鈦；金 (Ru〇2h古，以及金屬氧化物，其包含但不限於氧化釕 2间功函數閘極材料產生比典型的N型多晶矽閘極 電壓W 實^财為料之字元線，具有 丄允4112

三達編號：TW3135PA 較高的電子隨穿之注人阻障。具有二氧 之N型多㈣閘極之注人阻障係在3 15 /作為外介電層 本發明之實施例使用供閘極用與供外 左右。因此， 具有-注入阻障，其高於約3.15 eV，例：層用之材料，係 於r™有 日日矽閘極，其注入阻障大約是4.25 eV， P型 含二氧化料介電層之N型多晶石夕閉極之且相^於具有 生之收斂單元之閥值係被減少大約2伏特。疋而5 ’所產 介電結構104係位於閘極102與電 料’其包含譬其他類似的高介電常數材 電荷儲存結構應儲存電荷以控制由非揮㈣ 是;=存:邏輯狀態。較先之實施例之電荷儲存結構 荷儲存!槿=如是多晶♦，以使料電荷擴展遍及此電 盘夺米^i新的實施例之電荷儲存結構係為電荷捕捉 電行二t構。這種較新的實施例不像導電材料，會將 之電何儲存結構之狀位置，藉以啟動不同位置 捉往構包4構，存分㈣邏輯㈣。代純的電荷捕 、、’。構。4有大約3至9奈米之厚度之氮化矽。 令為部分之位/原極區11G與汲極區112在多數的實施例 70線’且其特徵為一接面深度120。本體區 1364112 三達編號：TW3135PA 122在多數的實施例中是一基板或一井，且具 壓vb。為因應被施加至閘極1〇2'源極11〇了 本體122之適當的偏壓配置，形成―通道ιΐ4 ’ ， 110與汲極112 ^ 电連接源核

源極與没極d 116之上邊緣係高於在通道114盘八· 結構108之間的介面118。然*，在通道ιΐ4與介電= m之間的介面118維持在源極與祕區之下邊緣上=冓 因此，在通道114與介電結構1〇8之間之介面118妗^ 源極區110與汲極區112之中間區域。 Q ; 源極區110與汲極區112之上邊緣係與本體區122之 上邊緣排成-線。因此’第！圖之非揮發性記憶體 為凹入通道之實施例。 诉 第2圖係為一非揮發性記憶體單元之示意圖， 性記憶體單元具有舉升離半導體基板之源極區與汲極 區。第1圖與2之非揮發性記憶體單元實質上是類似的。 然而，源極區210與汲極區212之上邊緣係位於本體區122 之上邊緣的上方。因此，第2圖之非揮發性記憶體單元係 為牛升之源極與;及極之實施例。在通道214與介電結構208 之間之介面218仍然結束於源極區21〇與汲極區212之尹 間區域。源極區210與汲極區212之特徵為一接面深度 第3A圖係為在具有凹入通道之非揮發性記憶體單元 中’電子從’注人至電荷儲存結構之示意圖。 閘極區302具有-10V之閘極電壓Vg。源極區3〇4具 1364112

' 三達編號：TW3135PA 、 有10V或浮動之源極電壓Vs。汲極區306具有10V或浮 動之汲極電壓Vd。本體區308具有10V之本體電壓Vb。 第3B圖係為在具有舉升之源極區與汲極區之非揮發 '•性記憶體單元中，電子從閘極注入至電荷儲存結構之示意 ： 圖。第3B圖之偏壓配置係類似於第3A圖。 ' 第4A圖係為在具有凹入通道之非揮發性記憶體單元 中，電子從基板注入至電荷儲存結構之示意圖。 閘極區402具有10V之閘極電壓Vg。源極區404具 籲 有-1OV或浮動之源極電壓Vs。没極區406具有-10V或浮 動之汲極電壓Vd。本體區408具有-10V之本體電壓Vb。 第4B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電子從基板注入至電荷儲存結構之示意 圖。第4B圖之偏壓配置係類似於第4A圖。 第5A圖係為在具有凹入通道之非揮發性記憶體單元 中，帶間（band-to-band)熱電子注入至電荷儲存結構之示意 圖。 ^ 閘極區502具有10V之閘極電壓Vg〇p+型源極區504 具有-5V之源極電壓Vs。p+型汲極區506具有0V或浮動 之汲極電壓Vd°N型本體區508具有0V之本體電壓Vb。 第5B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，帶間熱電子注入至電荷儲存結構之示意 圖。第5B圖之偏壓配置係類似於第5A圖。 第6A圖係為在具有凹入通道之非揮發性記憶體單元 中，通道熱電子注入至電荷儲存結構之示意圖。 1364112

三達編號：TW3135PA * 祕區602具有1 〇v之閘極電壓Vg。n+型源極區604 具有-5V之源極電壓Vs。n+型沒極區_具有〇v之及極 電壓Vd。P型本體區608具有0V之本體電壓vb。 ·. · 帛6B圖係為在具有舉升之源極區與没極區之非揮發 •性記憶體單元中，通道熱電子注入至電荷健存結構之示意 ' 圖。第圖之偏壓配置係類似於第6A圖。 第7A圖係為在具有凹入通道之非揮發性記憶體單元 中，基板熱電子注入至電荷儲存結構之示意圖。 • 閉極區7〇2具有1〇V之閘極電壓Vgf型源極區7〇4 具有0V之源極電塵Vs。n+型没極區7〇6具有〇v之没極 電壓W。N型本體區708具有_6V之本體電壓％。p型 井區7Π)具有-5V之井電壓Vwe源極區7〇4與沒極區7〇6 係位於此井區710中，而井區71〇位於本體區7〇8中。 第7B圖係為在具有舉升之源極區與及極區之非揮發 性記憶體單元中，基板熱電子注入至電荷儲存結構之示音 鲁 圖。第7B圖之偏壓配置係類似於第7A圖。 第8A圖係為在具有凹入通道之非揮發性記憶體單元 中’電洞從閘極注入至電荷健存結構之示意圖。 閘極區802具有10V之閑極電壓Vg。源極區_具 有-ιόν或浮動之源極電壓Vs。汲極區8〇6具有·猜或浮 動之没極電M 本㈣綱具有.謂之本體電壓％。 第8B圖係為在具有舉升之源極區舰極區之非揮發 性記憶體單元中，電洞從閘極注入至電荷儲存結構之示意 圖。第8B圖之偏壓配置係類似於第8A圖。 12 1364112

三達編號：TW3135PA 第9Α'ϋ係為在具凹入通道之非揮發性記憶體單元 中’電洞從基板注入至電荷儲存結構之不意圖。 閘極區902具有-10V之閘極電壓Vg。源極區904具 有10V或浮動之源極電壓Vs。及極區906具有10V或浮 動之汲極電壓Vd。本體區908具有10V之本體電壓Vb。 第9B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體早元中’電洞從基板注入至電何儲存結構之不意 圖。第9B圖之偏壓配置係類似於第9A圖。 第10A圖係為在具有凹入通道之非揮發性記憶體單 元中，帶間熱電洞注入至電荷儲存結構之示意圖。 閘極區1002具有-10V之閘極電壓Vg。n+型源極區 1004具有5V之源極電壓Vs。n+型汲極區1006具有0V 或浮動之汲極電壓Vd。P型本體區1008具有0V之本體 電壓Vb。 第10B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，帶間熱電洞注入至電荷儲存結構之示 意圖。第10B圖之偏壓配置係類似於第10A圖。 第11A圖係為在具有凹入通道之非揮發性記憶體單 元中，通道熱電洞注入至電荷儲存結構之示意圖。 閘極區1102具有-10V之閘極電壓Vg。p+型源極區 1104具有0V之源極電壓Vs。p+型汲極區1106具有5V 之汲極電壓Vd〇N型本體區1108具有0V之本體電壓Vb。 第11B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，通道熱電洞注入至電荷儲存結構之示 13 i'364112

i達編號：TW3135PA % 意圖：第11B圖之偏壓配置係類似於第UA圖。 第12A圖係為在具有凹入通道之非揮發性記憶體單 疋中’基板熱電洞注人至電荷儲存結構之示意圖。 閘極區1202具有-ιόν之閘極電壓Vg。ρ+型源極區 1204具有〇V之源極電麼Vs。p+型没極區^施具有 之没極電麼Vd°P型本體區1薦具有6V之本體電歷Vb。 N型井區1210具冑5V之井電璧Vw。源極區腦斑及極 區1206係位於井區1210中，而井區Π10位於本體區謂 中。 第12B圖係為在具有舉升之源極區與沒極區之非揮 ^性記憶體單元中，基板熱電洞注人至電荷健存結構之示 忍圖。第12B圖之偏編&置係類似於第12八圖。 第13A圖係為在具有凹入通道之非揮發性記憶體單 几中’用以讀取儲存於電荷儲存結構之右側之資料之一反 向讀取操作之示意圖。 閘極區1302具有3V之閘極電壓Vgen+型源極區 具有uv之源極電壓VsL及極區13〇6具有〇v 之没極電壓Vd«P型本體區i观具有〇v之本體電壓、 第13B圖係為在具有舉升之源極區與汲極區之非 發性記憶體單元中，用以讀取儲存於電荷儲存結構之右側 之資料之反向讀取操作之示意圖。第13B圖之偏壓配置係 類似於第13A圖。 第14A圖係為在具有凹入通道之非揮發性記憶體單 疋中’用以儲存位於電荷儲存結構之左側之資料之反向讀 丄丄

i達編號：TW3135PA 取操作之示意圖。 閉極區MO2具有3V之閘極電屋Vg。#型源極巴 剛具有電^η+魏極區μ有^ 之汲極電壓Vd。？型本體區14Λ0曰士 ^ 發性有舉升之以 發f 4體早7G中’用以儲存位 資料之反向讀取操作之示咅R ㈣、、w構之左侧之 似於第14A圖。^H14B圖之偏壓配置係類 - Φ第田15t圖係為在具有凹人通道之非揮發性記憶體單 用以讀取儲存於電荷儲存結構之右側之㈣之體= 間讀取操作之示意圖。 帶 1504 區Γ。2具有_1〇V之閘極電壓Vg。n+型源極區 源極電壓VS。計型没極區具有2V 之〉及極電屢VdeP型太辦斤1ίΓΛ„ ^ /歪本體£ 1508具有〇v之本體電壓Vb。 性記憶體單二係舉升之源極與汲極區之非揮發 資料之-帶間讀取操二:取::於:荷儲存結⑽^^^ 類似於第15A圖/ 圖。第15B®之偏壓配置係 -由第m16A圖係為在具有凹人通道之非揮發性記憶體單 兀 卩儲存位於電荷儲存結構之左側之資料之帶間讀 取操作之示意圖。 閘極區1602具有·10v之閘極電壓乂。&型源極區 ’具有2 V之源極電愿％。n+型汲極區祕具有浮動 之没極電壓㈣型本體區職具有qv之本體電壓％。 15 1364112

.、 三達編號：TW3135PA ; 第16B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，用以儲存位於電荷儲存結構之左側之 '資料之帶間讀取操作之示意圖。第16B圖之偏壓配置係類 •似於第16A圖。 ； 由於結合之垂直與横向電場之緣故，流經非揮發性記 • 憶體單元結構之帶間電流以高準確度決定電荷儲存結構 之特定部分之電荷儲存狀態。較大的垂直與橫向電場導致 較大的帶間電流。一種偏壓配置係被應用至各種不同的端 • 子，以使這些能帶彎曲到足以在非揮發性記憶體單元結構 中產生帶間電流，同時將在非揮發性記憶體單元節點之間 之電位差保持為足夠低，以使程式化或抹除不會產生。 於偏壓配置之例子中，非揮發性記憶體單元結構係相 對於主動源極區或汲極區與本體區被逆向偏壓，產生逆向 偏壓之接面。此外，閘極結構之電壓導致這些能帶彎曲成 足以使帶間隧穿經由非揮發性記憶體單元結構而產生。在 其中一個非揮發性記憶體單元結構節點（於多數的實施例

• 中是源極區或汲極區）中之高摻雜濃度。其中此結構節點具 有所產生之空間電荷區域之高電荷密度，以及此空間電荷 區域在短距離内之電壓改變，有助於產生急遽的能帶彎 曲。位於逆向偏壓之接面之一侧上之此價帶之電子經由被 禁止的間隙遂穿至在逆向偏壓之接面之另一側上之導 帶，並向下漂移至勢能丘(potential hill)，更深入至逆向偏 壓之接面之N型節點。類似地，電洞漂移過勢能丘，遠離 逆向偏壓之接面之N型節點，並朝向逆向偏壓之接面之P 16 1364112

三達編號：TW3135PA . 型節點。 閘極區之電壓控制位於電荷儲存結構附近之逆向偏 壓之接面之部分之電壓。當閘極結構之電壓變成更負時， •位於電荷儲存結構之附近之逆向偏壓之接面之此部分之 電壓變成更負，導致二極體結構中之更深的能帶彎曲。因 為以下（1)與(2)之至少某些組合之結果，更多帶間電流會流 動：（1)在彎曲能帶之一側之被佔據的電子能階與彎曲能帶 之另一側之未被佔據的電子能階之間漸增重疊量；以及(2) . 在被佔據的電子能階與未被佔據的電子能階之間之更狹 小之阻絕寬度（Sze，Physics of Semiconductor Devices， 1981)。 儲存於電荷儲存結構上之淨負或淨正電荷更進一步 影響能帶彎曲度。依據高斯定律，當負電壓相對於逆向偏 壓之接面被施加至閘極區時，較強電場係由靠近具有相當 高的淨負電荷之電荷儲存結構之部分之逆向偏壓之接面 之部分所經歷。類似地，當正電壓相對於逆向偏壓之接面 > 被施加至閘極區時，較強電場係由靠近具有相當高的淨正 電荷之電荷儲存結構之部分之逆向偏壓之接面之部分所 經歷。 關於讀取之不同的偏壓配置以及關於程式化與抹除 之偏壓配置顯示出慎重之平衡。關於讀取，在逆向偏壓之 接面節點之間之電位差不應導致載荷子之實質上的數目 通過一介電材料至電荷儲存結構並影響電荷儲存狀態（亦 即，程式化邏輯位準）。相較之下，關於程式化與抹除，在 17 1364112

三魏號：TW3135PA 逆向偏壓之接面節點之間之電位差足以導致載子之實質 上的數目通過一介電材料並藉由帶間熱載子注入來影響 電荷儲存狀態。 第17圖係具有一凹入通道之一非揮發性記憶體單元 陣列之製造流程圖，其顯示第19至23圖之製程步驟之各 種可能的組合。第Π圖揭露下述的處理流程組合：第19 與22圖；第19與23圖；第20與22圖；第20與23圖； 第21與22圖；以及第21與23圖。這些組合伴隨著後端 處理。 第18A與18B圖係為具有舉升之源極區與汲極區之 非揮發性記憶體單元陣列之製造流程圖。 第18A圖係具有舉升之源極區與汲極區之一 NOR非 揮發性記憶體單元陣列之製造流程圖，其顯示第24至27 圖之製程步驟之各種可能的組合。第18A圖揭露下述的處 理流程組合：第24、25與27圖；以及第24、26與27圖。 這些組合伴隨著後端處理。 第18B圖係具有舉升之源極區與汲極區之一 NAND 非揮發性記憶體單元陣列之製造流程圖，其顯示第28至 30圖之製程步驟之各種可能的組合。第18B圖揭露下述的 處理流程組合：第28與29圖；以及第28與30圖。這些 組合伴隨著後端處理。 第19A至19C圖係為在第22或23圖之前，在具有 刻有溝槽之通道之非揮發性記憶體單元中，用以形成一溝 槽之製程步驟。於第19A圖中，氧化物1910係沈積於基 18 1364112

' 三達編號：TW3135PA ^ 板1900上。光阻係被沈積並刻以m安 別以圖案，且被刻以圖案之 光阻係用以依據光阻圖案來移除氧化物之數個部分。於第 19B圖中，殘留的光阻助保護殘留的氧化物i9i2。殘 •留的光阻係被移除，且未被氧化物覆蓋的基板係被蝕刻。 • 於第19C圖中，溝槽丨930係被蝕刻至未被氧化物1912覆 蓋的基板1900中。 第20A至20E圖係為在第22或23圖以前，在非揮 發性§己憶體單元中形成一溝槽之前’用以縮小一間極長度 鲁 之製程步驟。第20A至20E圖係為在第22或23圖以前， 用以在一非揮發性記憶體單元中形成一溝槽之前縮小一 閘極長度之製程步驟。第20A至20C圖係類似於第19A 至19C圖。於第20D圖中，一間隙壁2040係沈積至此溝 槽中，殘留下一較小溝槽1932。於第20E圖中，溝槽之底 部旁之間隙壁部分係被姓刻，殘留下間隙壁2042。此種閘 極長度縮小可留下相較於第19圖之較小閘極長度。 第21A至21E圖係為在第22或23圖以前，在非揮 ® 發性記憶體單元中形成一溝槽之前，用以擴大一閘極長度 之製程步驟。第21A至21B圖係類似於第19A至19B圖。 於第21C圖中，殘留的被刻以圖案之光阻係被移除，露出 圖案化之氧化物1912。於第21D圖中，此圖案化之氧化 物係被姓刻，殘留下較小的圖案化之氧化物2112。於第 21E圖中，溝槽2132係被蝕刻凹入至未被氧化物2112覆 蓋的之基板1900中。此種閘極長度比例調整會留下相較 於第19圖之較長的閘極長度。 19 1364112

三達編號：TW3135PA 第22A至22K圖係為在第19、2〇或21圖以後之結 束製程步驟’用以形成—NC)R _發性記賴單元陣列， 每個NOR非揮發性記憶體單元位於一溝槽中，以使每個 非揮發性記憶體單元具有1人通道。在第22A圖中，例 如0N0層之介電材料與電荷儲存結構225〇係形成於 中，從而殘留下較小溝槽2232。在帛22]311中，沈積例^ 多晶矽之閘極材料2260〇在第22C圖中，閘極材料係 刻，從而殘留下閘極材料2262在溝槽之内部。在第22β 圖中，例如SiN之介電材料227〇係沈積於閘極材料2262 上。在第22E圖中，此介電材料係被蝕刻，而殘留下介電 材料2272在溝槽之内部。在第22F圖中，殘留的圖案化 之氧化物係被移除。於此時點，閘極材料2262與氧化物 2272之堆疊上升高於基板之表面。在第22(}圖中，離子 植入法形成源極區2280與没極區2282。在第22H圖中， 沈積例如HDP氧化物之氧化物229〇。在第221圖中，例 如藉由CMP、回浸（dip-back)或回蝕來移除覆蓋氧化物 2272之過剩的氧化物。在第22J圖中，移除氧化物2272。 在第22K圖中，沈積額外閘極材料而形成閘極區2264 〇 第23A至23E圖係為在第19、2〇或21圖以後之結 束製程步驟，用以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元位於一溝槽中，以使 每個非揮發性記憶體單元具有一凹入通道。在第23A圖 中，例如ΟΝΟ層之介電材料與電荷儲存結構225〇係形成 於溝槽中’從而殘留下較小溝槽2232 »在第23Β圖中，沈 1364112

: 三達編號：TW3135PA ' 積例如多晶矽之閘極材料2260。在第23C圖中，過剩的閘 -極材料係例如藉由CMP而被移除，從而暴露ΟΝΟ層。在 第23D圖中’殘留的圖案化之氧化物係被移除。於此時 ， 點’閘極材料2262上升高於基板之表面。在第23Ε圖中， 離子植入法形成源極區2380與汲極區2382。 ·· 第24Α至24D圖係為在第25或26圖以前之開始製 程步驟，用以形成在一 N〇R陣列中之一非揮發性記憶體 單元之舉升之源極區與汲極區。在第24A圖中，例如〇N〇 ® 層之介電材料與電荷儲存結構2410係沈積於基板2400 上。在第24B圖中，沈積例如多晶矽之閘極材料，例如 SiN之氧化物材料係沈積於閘極材料上，而形成光刻 (photolithographic)結構，殘留下 SiN 2430、多晶矽 2420 與ΟΝΟ 2412之堆疊。在第24C圖中，形成間隙壁2440。 在第24D圖中，蝕刻間隙壁，而殘留下間隙壁側壁2442。 第25Α至25Β圖係為在第24圖以後且在第27圖以 刖之結束製程步驟’其使用羞晶石夕以形成在一 NOR陣列 • 中之一非揮發性記憶體單元之舉升之源極區與汲極區。在 第25A圖中’沈積轰晶石夕2550。在第25B圖中，離子植 入法形成源極區2560與汲極區2562。 第26Α至26C圖係在第24圖以後且在第27圖以前 之結束製程步驟，其使用多晶矽以形成在一 N〇R陣列中 之一非揮發性記憶體單元之舉升之源極區與没極區。在第 26A圖中，沈積多晶矽2650。在第26B圖中，回姓此多晶 矽以留下多晶矽2652。在第26C圖中，離子植入法形成源 21 1364112

·' 三達編號：TW3135PA » 極區2660與及極區2662。 第27A至27D圖係在第25或26圖以前之結束製程 步驟，用以形成一 nor非揮發性記憶體單元陣列，每個 _ NOR非揮發性記憶體單元都具有舉升之源極區與汲極 區。在第27A圖中，沈積例如HDP氧化物之介電材料， 而覆蓋包含間隙壁側壁與氧化物2430之結構。在第27B 圖中，例如藉由CMP、回浸（dip-back)或回钱來移除覆蓋 氧化物2430之過剩的氧化物，而殘留下氧化物2772圍繞 ® 間隙壁側壁。在第27C圖中，移除氧化物2430。在第27D 圖中’沈積額外閘極材料以形成閘極區2722。 第28A至28D圖係為在第29或30圖以前之開始製 程步驟，用以形成一 NAND非揮發性記憶體單元陣列，每 個NAND非揮發性記憶體單元具有舉升之源極區與汲極 區。在第28A圖中，例如ΟΝΟ層之介電材料與電荷儲存 結構2810係沈積於基板2800上。在第28Β圖中，沈積例 _ 如多晶矽之閘極材料，形成光刻結構，而殘留下多晶矽 2820與ΟΝΟ 2812之堆疊。於第28C圖中，形成一間隙壁 2840。於第28D圖，蝕刻此間隙壁，而殘留下間隙壁側壁 2842 〇 第29Α至29Β圖係為在第28圖以後之結束製程步 驟’其使用磊晶矽以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元都具有舉升之源極區 與汲極區。在第29A圖中，沈積磊晶矽2950。在第29B 圖中，離子植入法形成源極區2960與汲極區2962。 22 1364112

- 三達編號：TW3135PA : 第3〇A至30C圖係為在第28圖以後之結束製程步 驟，其使用多晶矽以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元都具有舉升之源極區 •.與汲極區。第30八至30C圖係為在第24圖以後且在第27 圖以前之結束製程步驟，其使用多晶矽以形成在一 NOR 陣列中之一非揮發性記憶體單元之舉升之源極區與汲極 區。在第30A圖中，沈積多晶矽3〇5〇〇在第30B圖中， 回蝕多晶矽以留下多晶矽3052。在第30C圖中，離子植入 鲁 法形成源極區3〇60與沒極區3062。 第31圖係為具有如揭露於此之變化通道區介面之例 示的非揮發性記憶體積體電路之方塊圖。 曰積體電珞3150包含位於半導體基板上之非揮發性記 ，體單元之一記憶體陣列31〇〇。陣列31〇〇之每個記憶體 單元具有一變化通道區介面，例如凹入通道區，或舉升之 ，極區與汲極區。陣列31〇〇之記憶體單元可能是個別的 • 單几，其互相連接成一陣列，或互相連接成多重陣列。列 解碼器31〇1係連接至複數條字線31〇2，其沿著記憶體陣 列3100之列配置。行解碼器31〇3係連接至複數條位元線 31〇4，其沿著記憶體陣列31〇〇之行配置❶於匯流排3ι〇5 上之位址係提供至行解碼器3103與列解碼器31〇1。感測 玫大器與資料輸入結構31〇6係經由資料匯流排31〇7而連 接至仃解碼器3103。資料係經由資料輸入線3111，而從 積體電路315〇上之輸入/輸出埠，或從在積體電路3⑼ 之内部或外部之其他資料源提供至方塊31〇6中之資料輸 23 ^〇〇4ΐΐ2

Ξ達編號：TW3135PA 入結構。資料係經由資料輸出線3115而從方塊]⑽上之 •感測放大器提供至積體電路315〇上之輪入/輸出淳，或提 .供至在積體電路3!50之内部或外部之其他資料目桿。一 、 ㈣配置狀態機聊控制偏壓配置供應電壓簡(例如抹 _認與程式化確認電壓）之施加，以及用以程式化、· 及讀取記憶體單元之配置。 第32圖係為在源極與汲極區之間具有一凹入通道之 φ 非揮發性圯憶體單元之示意圖，藉以使下介電結構具有 三層薄ΟΝΟ結構。此結構類似第丨圖之非揮發性記^體 單元，但是此介電結構108(在電荷儲存結構1〇8與通道區 114之間）係被二層薄ΟΝΟ結構3208所置換。ΟΝΟ結構 3208具有一小電洞隧穿阻絕位障，例如少於或等於大約 4.5eV，或最好是少於或等於大約l 9e^^〇N〇結構32〇8 之接近例示的厚度範圍係如下。關於下氧化物：< 2〇埃， 5-20埃，或< 15埃》關於中間的氮化物：〈2〇埃或ι〇·2〇 鲁 埃。關於上氧化物··< 20埃或15-20埃。第32圖之記憶 體單元之某些實施例係以SON〇N〇s或能帶隙工程 (bandgap engineered, BE)-SONOS 表示。三層薄 ΟΝΟ 結構 3208之各種不同的實施例之額外細節係揭露於美國專利 申請案號11/324,540，其於此併入作參考。 第33圖係為具有舉升離半導體基板之源極區與没極 區之非揮發性記憶體單元之示意圖，藉以使下介電結構具 有三層薄ΟΝΟ結構3208。 综上所述，雖然本發明已以一較佳實施例揭露如上，

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三達編號：TW3135PA - 然其並非用以限定本發明。本發明所屬技術領域中具有通 常知識者，在不脫離本發明之精神和範圍内，當可作各種 之更動與潤飾。因此，本發明之保護範圍當視後附之申請 ",'專利範圍所界定者為準。

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三達編號·· TW3135PA 【圖式簡單說明】 第1圖係為一非揮發性記憶體單元之示意圖，非揮發 性記憶體單元在源極區與汲極區之間具有一凹入通道。 第2圖係為一非揮發性記憶體單元之示意圖，非揮發 性記憶體單元具有舉升離半導體基板之源極區與汲極區。 第3A圖係為在具有凹入通道之非揮發性記憶體單元 中，電子從閘極注入至電荷儲存結構之示意圖。 第3B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電子從閘極注入至電荷儲存結構之示意 圖。 第4A圖係為在具有凹入通道之非揮發性記憶體單元 中’電子從基板注入至電何儲存結構之不意圖。 第4B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電子從基板注入至電荷儲存結構之示意 圖。 第5A圖係為在具有凹入通道之非揮發性記憶體單元 中，帶間熱電子注入至電荷儲存結構之示意圖。 第5B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，帶間熱電子注入至電荷儲存結構之示意 圖。 第6A圖係為在具有凹入通道之非揮發性記憶體單元 中，通道熱電子注入至電荷儲存結構之示意圖。 第6B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，通道熱電子注入至電荷儲存結構之示意 26 1364112

: 三達編號：TW3135PA 圖。 第7A圖係為在具有凹入通道之非揮發性記憶體單元 中，基板熱電子注入至電荷儲存結構之示意圖。 ·. · 第7B圖係為在具有舉升之源極區與汲極區之非揮發 ' 性記憶體單元中，基板熱電子注入至電荷儲存結構之示意 圖。 第8A圖係為在具有凹入通道之非揮發性記憶體單元 中，電洞從閘極注入至電荷儲存結構之示意圖。 • 第8B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電洞從閘極注入至電荷儲存結構之示意 圖。 第9A圖係為在具有凹入通道之非揮發性記憶體單元 中，電洞從基板注入至電荷儲存結構之示意圖。 第9B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體早元中，電洞從基板注入至電何儲存結構之不意 圖。 • 第10A圖係為在具有凹入通道之非揮發性記憶體單 元中，帶間熱電洞注入至電何儲存結構之不意圖。 第10B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，帶間熱電洞注入至電荷儲存結構之示 意圖。 第11A圖係為在具有凹入通道之非揮發性記憶體單 元中，通道熱電洞注入至電荷儲存結構之示意圖。 第11B圖係為在具有舉升之源極區與汲極區之非揮 27 1364112 三達編號：TW3135PA 發性記憶體單元中 •意圖: ，通道熱電祠注入至電荷儲存結構之示 帛12A圖係為在 元中，基板熱電&& ζ =道之#揮發性記 第12Β圖係儲存結構之示音圖。 發性記憶體單元中 具有舉升之源極區应、及極 入至電荷儲存結構之示 第1M圖係為在 ’用以讀取儲存於電荷道之非揮發性記憶體單 向讀取操作之示意圖。電贿存結構之右側之資料之一反 第13B圖係為在I古斑 發：記憶體單元中，用源極區與汲極區之非揮 之資料之反向讀取操作之存於電荷儲存結構之右谢 篦14Δ向 不忍圖。 係、為在具有凹 ^ ，用以儲存位於電儲户& 、之非揮發性記憶體單 取操作之示意圖。電何錯存結構之左侧之資料之反向^ 第14Β圖係為在且右與 η = ::，，心a::，之非揮 料之反向讀取操作 於電何儲存結構之左側之 ^ 1 Λ 〜忍圓。 -第15Α圖係為在 、 70令’用以讀取储存於 人通31之非揮發性記憶體單 間讀取操作之示意I電赠存結構之右側之 資料之一帶 發性記憶體單元中為舉升之源極區與汲極區之非揮 °貝取館存於電荷錯存結構之右側 28

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三達編號：TW3135PA 之資料之一帶間讀取操作之示意圖。 第16A圖係為在具有凹入通道之非揮發性記憶體單 元中，用以儲存位於電荷儲存結構之左側之資料之帶間讀 取操作之示意圖。 第16B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，用以儲存位於電荷儲存結構之左側之 資料之帶間讀取操作之示意圖。 第17圖係具有一凹入通道之一非揮發性記憶體單元 陣列之製造流程圖，其顯示第19至23圖之製程步驟之各 種可能的組合。 第18A圖係具有舉升之源極區與汲極區之一 NOR非 揮發性記憶體單元陣列之製造流程圖，其顯示第24至27 圖之製程步驟之各種可能的組合。 第18B圖係具有舉升之源極區與汲極區之一 NAND 非揮發性記憶體單元陣列之製造流程圖，其顯示第28至 30圖之製程步驟之各種可能的組合。 第19A至19C圖係為在第22或23圖之前，在具有 凹入通道之非揮發性記憶體單元中，用以形成一溝槽之製 程步驟。 第20A至20E圖係為在第22或23圖以前，在非揮 發性記憶體單元中形成一溝槽之前，用以縮小一閘極長度 之製程步驟。 第21A至21E圖係為在第22或23圖以前，在非揮 發性記憶體單元中形成一溝槽之前，用以擴大一閘極長度 29 1364112

三達編號：TW3135PA 之製程步驟。 第22A至22K圖係為在第19、20或21圖以後之結 束製程步驟，用以形成一 N〇R非揮發性記憶體單元陣列， 母個NOR非揮發性§己憶體單元位於一溝槽中，以使每個 非揮發性記憶體單元具有一凹入通道。 第23A至23E圖係為在第19、20或21圖以後之結 束製，㈣’用㈣成—NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元位於一溝槽中，以使 每個非揮發性記憶體單元具有一凹入通道。 第24A至24D圖係為在第25或26圖以前之開始製 程步驟，用以形成在—職陣列中之—非揮發性記㈣ 單兀之舉升之源極區與汲極區。 第25A至25B圖係為在第24圖以後且在第27圖以 前之結束製程步驟，其使縣晶㈣形成在—n〇r陣列 甲之-非揮發性記，隨單元之舉升之雜區與汲極區。 第26AS26C圖係在第24圖以後且在第27圖以前 之結束製程步驟，其使用多㈣以形成在—n〇r陣列中 之-非揮發性記Μ單元之舉狀源極區該極區。 第27Α至27D圖係在第25 < 26圖以前之結束製程 步驟’用以形成-N〇R非揮發性記憶體單元陣列，每個 Ν Ο R非揮發性記憶n單元都具有料之源極區與没極區。 第28A至28D圖係為在第29或3〇圖以前之開始製 程步驟，用以形成- NAND非揮發性記憶體單元陣列，每 個NAND非揮發性㈣料元具轉权源㈣與沒極 30 1364112 三達編號：TW3135PA 區。 第29A至29B圖係為在第28圖以後之結束製程步 驟，其使用磊晶矽以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元都具有舉升之源極區 與汲極區。 第30A至30C圖係為在第28圖以後之結束製程步 驟，其使用多晶矽以形成一 NAND非揮發性記憶體單元陣

列，每個NAND非揮發性記憶體單元都具有舉升之源極區 與汲極區。 第31圖係為具有如揭露於此之變化通道區介面之例 示的非揮發性記憶體積體電路之方塊圖。 第32圖係為在源極區與汲極區之間具有一凹入通道 之非揮發性§己憶體單元之示意圖，藉以使下介電結構具 有三層薄ΟΝΟ結構。 第33圖係為具有舉升離半導體基板之源極區斑沒極 區之非揮發性記單元之4圖，藉⑽下介電結構呈 有二層薄0Ν0結構。 八 31 1364112

三達編號：TW3135PA 【主要元件符號說明】 102、302、402、502、602、702、802、902、1002、 1102 、 1202 、 1302 、 1402 、 1502 、 1602 、 2264 、 2722 :閘 極/閘極區 104 :介電結構 106 :電荷儲存結構 108 :電荷儲存結構/介電結構 110、210、304、404、804、904、1204、2280、2380、 2560、2660、2960、3060 :源極/源極區 112、212、306、406、806、906、1206、2282、2382、 2562、2662、2962、3062 :汲極區/汲極 114、214 :通道區/通道 116 :源極與汲極區 118 :介面 120 :接面深度 122 :本體/本體區 208 :介電結構 218 :介面 220 :接面深度 308、408、808、908、1208 :本體區 504、1104 : p+型源極區 506、1106 : p+型 j：及極區 508、708、1108 : N 型本體區 604、704、1004、1304、1404、1504、1604 : n+型源 32 1364112

： 三達編號：TW3135PA 極區 606、706、1006、1306、1406、1506、1606 : n+型汲 極區 ' 608、1008、1308、1408、1508、1608 : P 型本體區 ' 710、1210 :井區 1900、2400、2800 :基板 1910、1912、2112、2290、2772 :氧化物 1922 :光阻 • 1930、1932、2232 :溝槽 2040、2042、2440、2840 :間隙壁 2250 .介電材料與電荷儲存結構 2260、2262 :閘極材料 2270、2272 :介電材料 2410 :介電材料與電荷儲存結構 2412 ： ΟΝΟ 2420、2650、2652、2820、3050、3052 :多晶矽 9 2430 : SiN/氧化物 2442、2842 :間隙壁側壁 2550、2950 :磊晶石夕 2810 :電荷儲存結構 2812 ： ΟΝΟ 3100 :記憶體陣列 3101 :列解碼器 3102 :字線 33 1364112

' 三達編號·· TW3135PA ； 3103 :行解碼器 3104 :位元線 3105 :匯流排 ' 3106 :感測放大器與資料輸入結構 \ 3107:資料匯流排 • 3108 :偏壓配置供應電壓 3109 :偏壓配置狀態機 3111 :資料輸入線 • 3115 :資料輸出線 3150 :積體電路 3208 : ΟΝΟ 結構 34

Claims (1)

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換頁 十、申請專利範圍： 1. 一種非揮發性記憶體單元積體電路，包含： 一電荷捕捉結構，用來儲存電荷以控制由該非揮發性 記憶體單元積體電路儲存之一邏輯狀態； 一源極區與一沒極區，係以一通道區分離；以及 一個或多個介電結構，至少部分位於該電荷捕捉結構 與該通道區之間，並至少部分位於該電荷捕捉結構與一閘 極電壓源之間，

其中一介面分離該一個或多個介電結構之一部分以 及該通道區，該介面之一第一端位於該源極區之上邊緣及 下邊，緣之間並結束於該源極區之中間部分，且該介面之一 第二端位於該汲極區之上邊緣及下邊緣之間並結束於該 >及極區之中間部分。 2. 如申請專利範圍第1項所述之電路，其中由於該 源極區與該汲極區係被舉升離開該非揮發性記憶體單元 積體電路之一基板，使得該介面之該第一端結束於該源極 區之中間部分，而該介面之該第二端結束於該汲極區之中 間部分。 3. 如申請專利範圍第1項所述之電路，其中由於該 通道區係凹入該非揮發性記憶體單元積體電路之一基 板，使得該介面之該第一端結束於該源極區之中間部分， 而該介面之該第二端結束於該汲極區之中間部分。 4. 如申請專利範圍第1項所述之電路，其中該電荷 捕捉結構储存一位元。 35 ^64112 5. 如申請專利範圍第1項所述之電路〜； 荷捕捉結構儲存多重位元。 硌*中该電 6. 如申請專利範圍第1項所述之電路，其令至小 ^立於該電荷捕捉結構與該通道區之間之該介電結構 一下氧化矽層，· 二中間氮化石夕層’位於該下氧化石夕層上；以及 一上氧化矽層，位於該中間氮化矽層上。 7. 如申請專利範圍第ό項所述之， 氧化石夕層具有少於大約20埃之厚度。電路，其中該下 8. 如申請專利範圍第6項 間氮化石夕層具有少於大約20埃之厚度。電路，其中該中 9. 如申請專利範圍第6項所 礼化石夕層具有少於大約20埃之厚度。 /、中该上 10. 如申請專利範圍第6項张^ 氧化石夕層具有大約5至20埃之厚度遠之電路，其中該下 間氮二:且圍第6項所述之電路，其中該中 又層具有大約10至2〇埃之厚度。 氧化圍第6項所述之電路，其中該上 層具有大約15至2〇埃之厚度。 I3.如申請專利範圍第6項所述之雷踗甘士 氣化石夕層具有少於大約15埃之厚=之電路，其中該下 閑極:ΐφ如申請專利範圍第1項所述之電路，更包括一 該源極區與該沒極區係以該通道區與位於該 36 100年8月25曰修正替接 間極之相對侧邊上的該電荷捕捉結構分離。 ^5.-種非揮發性記憶體單元積體電路之製造方 法’包含以下步驟： 形^—電荷捕捉結構來儲存電荷，讀制由該非揮 * h己憶料元積體電路儲存之—邏輯狀態； $成由通道區分離之—源極區與—汲極區；以及 形成一個或多個介電結構，所述一個或多個介電結 ^ >科位於該電荷捕捉結構與該通道區之間，且至 >、科位於該電荷她結構與1極麵源之間， 鱼介面分離所述—個或多個介電結構之一部分 二 介面之—第一端位於該源極區之上邊緣 之-笛-ΐ間亚結束於該源極區之中間部分，且該介面 —%位於該汲極區之上邊緣^ ^ ^ ^ ^ ^ ^ ^ ^ 於該沒極區之中間部分。彡彖及下邊緣之間並結束 等诉申睛專利範圍第15項所述之方法，其中該 寻源極與汲極區之該形成步驟包含： 之-基板’以使所述之源極 該基板。升離1 _發性記㈣單元積體電路之 以下=:如申請專利範圍第15項所述之方法，更包含 开基板中形成—溝槽，以使該電荷捕捉結構之談 二;=所述一個或多個介電結構之該形成步‘ 37 100年8月25曰修正替換頁 8.如申請專利範圍第15 J1 、1 電荷捕捉結構儲存—位元。 、’U 、、’其中該 19*如申請專利範圍第15項所述之方沐., 電荷捕捉結構儲存多重位元。 ，/、中泫 20·如申請專利範圍第15項所述之$ 鲁 形成一下氧化矽層； 中間氮化矽層於該下氧化矽層上；以及 形成一上氧化矽層於該中間氮化矽層上。 21. 如申請專利範圍第20項所述之 下氧化石夕層具有少於大約20埃之厚^之方法，其中該 22. 如申請專利範圍第2〇 中間氣化石夕層具有少於大約2〇埃之厚2方去’其中该 23'如申請專利範圍第20項所述^ •上氧切層具有少於大約2〇埃之厚i方法，其中該 下氧2Q項所叙枝，其中該 /層具有大約5至20埃之厚度。 如申凊專利範圍第2〇項所述 中間氮化石夕層具有大約Π)至2〇埃之厚度之。方法，其中該 上氧Γ郝如申請專利範圍第2°項所述之方法，其忖 氧化夕層具有大約15至20埃之厚度。 、” 如申凊專利範圍第2〇項所述 .下氧化石夕層具有少於大約15埃之厚^之方法，其中該 38 ii04JL12 10〇年8月25日修正替換 28.如申請專利範圍第15項所述 以下步驟： 項所迷之方法，更包含 :極’其巾該源極區與該祕區由該通道區 與位於_極之相對側邊上的該電荷捕捉結構分離。 • 29.「種非揮發性記憶體單元積體電路，包含： 一奈米晶體結構，用來儲存雷4 性記憶體單元積體電路儲存之—邏輯狀態Ύ °亥非揮發 ❿ 一：：：與一汲極區’其由一通道區分離；以及 任構盥m固介電結構，其至少部分位於該奈米晶體 與一閘極電壓源之間， …構 盘，介面分離所述—個或多個介電結構之-部分 與S亥通道區，該介面夕1刀 及下邊緣之門#紝 一知位於該源極區之上邊緣 、’ b1並、，Ό束於該源極區之中間部分，而該介面 於該汲極區之中間部分。 j亚、.口束 如申明專利範圍第29項所述之電路， 二該與該汲極區係被舉升離開該非揮發性剩 基板’使得該介面之該第-端結束於 束於該汲極區之中間部分。 一碥、、、° 31.如申請專利範圍第”項所述之電路， ::通=係凹入該非揮發性記憶體單元積體電路之一 ㈣介面之該第—端結束於該源極區之中間部 39 13,64112 100年8月25日修正替換頁 分，而該介面之該第二端結束於該汲極區之中間部分。 32. 如申請專利範圍第29項所述之電路，其中該 奈米晶體結構儲存一位元。 33. 如申請專利範圍第29項所述之電路，其中該 奈米晶體結構儲存多重位元。 34. 如申請專利範圍第29項所述之電路，更包括 一閘極，其中該源極區與該沒極區係以該通道區與位於 該閘極之相對側邊上的該奈米晶體結構分離。 35. —種非揮發性記憶體單元積體電路之製造方 法，包含以下步驟： 形成一奈米晶體結構來儲存電荷，以控制由該非揮 發性記憶體單元積體電路儲存之一邏輯狀態； 形成由一通道區分離之一源極區與一没極區；以及 形成一個或多個介電結構，其至少部分位於該奈米 晶體結構與該通道區之間，且至少部分位於該奈米晶體 結構與一閘極電壓源之間， 其中一介面分離所述一個或多個介電結構之一部分 與該通道區，該介面之一第一端位於該源極區之上邊緣 及下邊緣之間並結束於該源極區之中間部分，且該介面 之一第二端位於該汲極區之上邊緣及下邊緣之間並結束 於該汲極區之中間部分。 36. 如申請專利範圍第35項所述之方法，其中該 源極區與該汲極區之該形成步驟包含： 添加一層材料至該積體電路之一基板，以使該源極 丄z 區與汲極區被舉升離_ 二肋日修正替換頁 之該基板。 早t『生。己匕體早7〇積體電路 以下Γ驟：如中請專利範圍第35項所述之方法，更包含 •形成步驟‘所述_:f槽二以使該奈米晶體結構之該 於該溝槽中。 S夕固；丨電結構之該形成步驟發生 奈米Γ體結如構：：專_=圍第35項所述之方法，其中該 奈米晶體,心圍第35項所述之方法，其中該 肢、0耩儲存多重位元。 以下步驟··匕月專利乾圍第35項所述之方法’更包含 與位於兮2極其中该源極區與該汲極區由該通道區 亥間極之相對側邊上的該奈米晶體結構分離。 1364.112 li：^P -1 1 1 ^ 1900

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