TWI360201B - Nonvolatile memory having raised source and drain - Google Patents

Description

1360201 . ·· * a

> 三劃I號：TW3191PA ; 九、發明說明： 【相關申請案之參考文獻】 本發明主張發明人廖意瑛於2006年7月10日申請之 ·· 美國專利臨時申請案號60/806,840之優先權，該案的名稱 "" 為溝槽通道非揮發性記憶體單元結構、製造方法及操作方 法(Recess-Channel Non-Volatile Memory Cell Structure，

Manufacturing Methods and Operating Methods) » 【發明所屬之技術領域】 本發明是有關於非揮發性記憶體，且特別是有關於具 有一變化通道區介面之非揮發性記憶體，變化通道區介面 例如是一舉升之源極與汲極或一凹入通道區。 【先前技術】 基於著稱為EEPROM與快閃記憶體之電荷儲存結構 • 的電氣可程式化與可抹除非揮發性記憶體技術，係被使用 於各種的現代化應用^複數個記憶體單元結構係為 £EPR〇m與快閃記憶體所使用。當積體電路之尺寸縮小 時，關於基於電荷捕捉介電層之記憶體單元結構之較大重 ' 要性係逐漸興起，此乃因為可調尺寸之能力與製程之簡單 / ,之緣故。基於電荷捕捉介電層之記憶體單元結構包含以 如工業名稱PHINES ’ SONOS或NROM著稱之結構。 這些記憶體單元結構係藉由在一電荷捕捉介電層（例如氮 化矽）中捕捉電荷來儲存資料。當負電荷被捕捉時，記憶體 5 1360201 一 . . ] __ '

三魏號：TW3191PA 單元之臨限電壓會增加。記憶體單元之臨限電壓係藉由從 電荷捕捉層移除負電荷而減少。 . 習知之非揮發性氮化物單元結構是平面的，以使氧化 _ 物-氮化物-氧化物（ΟΝΟ)結構形成於基板之*面上。然 而’這種平面的結構係與較差的可調尺寸之能力、高功率 程式化及抹除操作以及高片狀電阻值相關。這種結構係說 明於ΥΕΗ，C. C.等人，"PHINES :嶄新之低功率程式化/ φ 抹除、小間隔、每單元有2-Bit之快閃記憶體有兩位元 (PHINES. A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory)”，電子裝置會議，2002 年， IEDM 02. Digest. International，8-11，2002 年 12 月，頁 數：931 - 934。 因此’需要修改此習知之非揮發性氮化物單元結構之 平面結構，以處理一個或多個缺點。 【發明内容】 ㈣於—種具轉狀雜歧極區之非 揮發性記憶體。 h 根據本發明之一第__ -j- ^ . 單元積體雷J面，楗出一種非揮發性記憶體 早兀積體電路，其包含—電荷儲存 及複數個介電結構。電荷儲存^及極區以 的實施例中，電荷错輯狀態。於各種不同 各種不同的實施例中，電荷 位几或多重位兀。於 了儲存結構之材料係、為—電荷捕 6 1360201

' 三^^號：TW3191PA ^ 捉結構或一奈米晶體結構。源極與汲極區係由一通道區分 離，通道區係為經歷反轉以電連接源極與汲極區之電路之 一部分。在缺乏電場之情況下，介電結構電氣隔離此電路 ·· 之複數個部分，以克服這些介電結構。介電結構係至少部 " 分位於電荷儲存結構與通道區之間，且至少部分位於電荷 儲存結構與一閘極電壓源之間。 一介面分離所述一個或多個介電結構之一部分與通 φ 道區。此介面之一第一端結束於源極區之一中間部分，且 此介面之一第二端結束於汲極區之一中間部分。 由於源極與汲極區係被舉升離開非揮發性記憶體單 元積體電路之一基板，所以此介面之第一端結束於源極區 之中間部分，且此介面之第二端結束於汲極區之中間部 分。為了實施此介面，舉升之源極區與汲極區之各種不同 的實施例係位於多晶矽或磊晶矽中。 某些實施例包含數個間隙壁，其分離被舉升離開基板 φ 之源極與汲極區與電荷儲存結構及介電結構。 於各種不同的實施例中，非揮發性記憶體單元積體電 路係為一 NOR結構或一 NAND結構之一部分。 根據本發明之一第二方面，提出一種非揮發性記憶體 - 單元積體電路之製造方法，包含以下步驟： . 為此陣列中之各非揮發性記憶體單元形成一電荷儲 ' 存結構與一個或多個介電結構。電荷儲存結構儲存電荷以 控制由非揮發性記憶體單元積體電路儲存之一邏輯狀 態。於各種不同的實施例中，電荷儲存結構儲存一個位元 7 1360201

三達編號：TW3191PA 或多重位元。於各種不同的實施例中，電荷儲存結構之材 料係為一電荷捕捉結構或一奈米晶體結構。介電結構係： 1)至少部分位於電荷儲存結構與一通道區之間；與2)至少 部分位於電荷儲存結構與一閘極電壓源之間； 在形成電荷儲存結構與一個或多個介電結構之後，在 此陣列中形成各非揮發性記憶體單元之汲極與源極區。在 此陣列中之各非揮發性記憶體單元之通道區係延伸在此 陣列中之非揮發性記憶體單元之汲極與源極區之間。形成 各非揮發性記憶體單元之汲極與源極區之步驟包含： 添加一材料層至積體電路之一基板，以使沒極與源極 區被舉升離開基板。各種不同的實施例添加一多晶矽層或 一磊晶矽層，以形成舉升之源極與汲極。 其中，關於此陣列之各非揮發性記憶體單元，一介面 分離所述一個或多個介電結構之一部分與通道區，此介面 之一第一端結束於源極區之一中間部分，且此介面之一第 二端結束於汲極區之一中間部分。 某些實施例形成數個間隙壁，用以分離被舉升離開基 板之源極與汲極區與電荷儲存結構及介電結構。 某些實施例形成一介電材料層，用以分離位元線與字 元線，並將這些字元線形成為閘極電壓源。 於各種不同的實施例中，非揮發性記憶體單元積體電 路係為一 NOR結構或一 NAND結構之一部分。 於本發明之其他實施例中，至少部分位於電荷捕捉結 構與通道區之間之介電結構包含如揭露於此之一 ΟΝΟ結 8 Γ360201

1 三^||號：TW3191PA ^構。 為讓本發明之上述内容能更明顯易懂，下文特舉一較 佳實施例，並配合所附圖式，作詳細說明如下： 一 【實施方式】 第1圖係為一非揮發性記憶體單元之示意圖，非揮發 性記憶體單元在源極與汲極區之間具有一凹入通道。 Φ 閘極102，在多數實施例中為部分之字元線，具有一 閘極電壓V g。於某些實施例中’閘極結構包含一材料’ 其功函數大於N型矽之本徵功函數，或大於約4.1 eV，且 最好是大於約4.25 eV，包含譬如大於約5 eV。代表性的 閘極材料包含P型多晶石夕、氧化鈦、翻與其他高功函數金 屬及材料。適合本發明之實施例之具有相當高的功函數之 其他材料包含：金屬，其包含但不限於釕(Ru)、銦（Ir)、鎳 (Ni)與鈷（Co);金屬合金，其包含但不限於釕-鈦與鎳-鈦； _ 金屬氮化物；以及金屬氧化物，其包含但不限於氧化釕 (Ru〇2) 〇向功函數閘極材料產生比典型的N型多晶梦閘極 較高的電子隧穿之注入阻障。具有二氧化矽作為外介電層 之N型多晶矽閘極之注入阻障係在3.15 eV左右。因此， - 本發明之實施例使用供閘極用與供外介電層用之材料，係 . 具有一注入阻障，其高於約3.15 eV，例如高於約3.4 eV， 且最好是高於約4 eV。關於具有二氧化矽外介電層之P型 多晶矽閘極，其注入阻障大約是4.25 eV，且相對於具有 含二氧化矽外介電層之N型多晶矽閘極之單元而言，所產 9 m 二麵號：TW3191Pa 生之It的早元之閥值係被減少大約2伏特。 "電結構104係位於_1〇2 儲二 間。另一介電結構1〇 何儲存結構1〇6之 114之間。偏Λ 電荷錯存結構咖虚通、首 料’其包含譬如氧化雖12〇3)/他㈣的高介電常數村 電％儲存結構106儲存電荷 體單元所儲存之邏輯狀離。較先：=制由非揮發性記憶 是會導電的，嬖如θ少.Β 、實苑例之電荷儲存結構 荷儲存結構二疋二：矽’以二内儲電荷擴展遍及此電 與奈米晶體^ &例之電城存結構係為電荷捕捉 電荷Ϊ =新的實施例不像導電材料，會將 :::=r存分別的邏輯狀態:：= 構包含具有大約3至9奈来之厚度之氮化石夕。 -、；^原極區U〇具有一源極電壓Vs，而没極區112且有 中為2壓別。源極區110與没極區112在多數的實施例 ^ 之位元線，且其特徵為一接面深度120。本體區 壓夕數的實施例中是一基板或一井’且具有一本體電 。為因應被施加至閘極102、源極11〇、汲極112及 體I22之適當的偏壓配置，形成一通道114電連接源極 110與汲極112。 ^源極與汲極區U6之上邊緣係高於在通遒114與介電 構108之間的介面118。然而，在通道114與介電結構 108之間的介面118維持在源極與汲極區之下邊緣上方。 1360201

、 三達編號：TW3191PA " 因此，在通道114與介電結構108之間之介面118結束於 源極區110與沒極區112之中間區域。 〜 源極區丨10與汲極區112之上邊緣係與本體區122之 上邊緣排成一線。因此，第丨圖之非揮發性記憶體單元係 — 為凹入通道之實施例。 第2圖係為一非揮發性記憶體單元之示意圖，非揮發 性§己憶體早元具有舉升離半導體基板之源極區與没極 φ 區。第1圖與第2圖之非揮發性記憶體單元實質上是類似 的。然而，源極區210與i：及極區212之上邊緣係位於本體 區122之上邊緣的上方。因此，第2圖之非揮發性記憶體 單元係為舉升之源極與汲極之實施例。在通道214與介電 結構208之間之介面218仍然結束於源極區210與汲極區 212之中間區域。源極區210與汲極區212之特徵為一接 面深度220。 第3A圖係為在具有凹入通道之非揮發性記憶體單元 # 中’電子從閘極注入至電荷儲存結構之示意圖。 閘極區302具有-10V之閘極電壓Vg。源極區3〇4具 有ιον或浮動之源極電壓vp汲極區306具有1〇v或浮 動之没極電壓Vd。本體區308具有i〇V之本體電壓。 • 第圖係為在具有舉升之源極區與汲極區之非揮發 • 性記憶體單元中，電子從閘極注入至電荷儲存結橋之示音 • 圖。第3B圖之偏壓配置係類似於第3A圖。。 ”心 第4八圖係為在具有凹入通道之非揮發性記憶體單元 中’電子從基板注入至電荷儲存結構之示意圖。 1360201

三達編號：TW3191PA 閘極區402具有10V之閘極電壓Vg。源極區4〇4具 有-ιόν或浮動之源極電壓Vs。汲極區406具有-1〇v或浮 動之汲極電壓Vd。本體區408具有-10V之本體電壓vb。 第4B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電子從基板注入至電荷儲存結構之示意 圖。第4B圖之偏壓配置係類似於第4A圖。 第5A圖係為在具有凹入通道之非揮發性記憶體單元

中，帶間（band-to-band)熱電子注入至電荷儲存結構之示意 圖。 ’、、 閉極區502具有10V之閘極電壓Vgop+型源極區5〇4 具有-5V之源極電壓Vs。p+型汲極區5〇6具有〇v或浮動 之汲極電壓Vc^N型本體區508具有〇v之本體電壓vb。 第5B圖係為在具有舉升之源極區與沒極區之非揮發 性記憶體單元巾，帶間熱電子注人至電荷儲存結構之示 圖。第5B圖之偏壓配置係類似於第5A圖。

第6A圖係為在具有凹入通道之非揮發性記憶體單元 ，通道熱電子注入至電荷儲存結構之示意圖。 閘極區602具有10V之關枝發® λ, , 曰士 另 又閘極電壓vPn+型源極區604 八有-5V之源極電壓Vse n+型汲極區_具有Q 電壓V6P型本體區_具有QV之本體電壓％。/ 第6B圖係為在具有舉升之源極區與沒極區之非揮發 性記憶體單元中’通道熱電衫人至電荷儲存結構之示意 圖。第6B圖之偏壓配置係類似於第6A圖。 心 第7A圖係為在具有凹入通道之非揮發性記憶體單元 12 1360201 -- ·

三達編號· TW3191PA 中，基板熱電子注人至電荷儲存結構之示意圖。 閑極區702具有10V之閉極電壓v^+型源極區7〇4 '具有0V之源極電壓VS。奸型沒極區706具有0V之沒極 -電壓Vd。N型本體區观具有之本體電壓Vb。p型 井區710具有-5V之井電壓Vw。源極區7〇4與沒極區· 係位於此井區710中，而井區71()位於本體區谓中。 第7B圖係為在具有舉升之源極與汲極區之非揮發性 ♦記憶體單元中，基板熱電子注入至電荷儲存結構之示意 圖。第7B圖之偏壓配置係類似於第7A圖。 第8A圖係為在具有凹人通道之非揮發性記憶體單元 ’電洞從雜注人至電荷儲存結構之示意圖。 閘極區802具有10V之間極電壓Vg。源極區8〇4具 •10V或洋動之源極電壓Vs。汲極區8〇6具有_ι〇ν或浮 動之祕 Vd。本龍8G8具有撕之本體電屢vb。 帛8B圖係為在具有舉升之源極區與沒極區之非揮發 »性記憶體單元中，電洞從閘極注入至電荷儲存結構之示意 圖。第8B圖之偏壓配置係類似於第8A圖。 第9A圖係為在具有凹入通道之非揮發性記憶體單元 中，電洞從基板注入至電荷儲存結構之示意圖。 閘極區9〇2具有-10V之閘極電壓Vg。源極區904具 '有1〇V或浮動之源極電壓Vs。汲極區906具有1〇v或& 動之沒極電壓Vd。本體區_具有1GV之本體電壓vb。 第9B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電洞從基板注入至電荷儲存結構之示意 13 1360201

三^1§號：TW3191PA v 圖。第9B圖冬偏壓配置係類似於第9A圖。 第10A圖係為在具有凹入通道之非揮發性記憶體單 元中，帶間熱電洞注入至電荷儲存結構之示意圖。 問極區1002具有-10V"之閑極電區Vg。n+型源極區 1004具有5V之源極電壓Vs。n+型汲極區1006具有0V 或浮動之汲極電壓Vd。P型本體區1008具有0V之本體 電壓Vb。 φ 第10B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，帶間熱電洞注入至電荷儲存結構之示 意圖。第10B圖之偏壓配置係類似於第10A圖。 第11A圖係為在具有凹入通道之非揮發性記憶體單 元中，通道熱電洞注入至電荷儲存結構之示意圖。 閘極區1102具有-10V之閘極電壓Vg。p+型源極區 1104具有0V之源極電壓Vs。p+型汲極區1106具有5V 之汲極電壓Vd°N型本體區1108具有0V之本體電壓Vb。 • 第11B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，通道熱電洞注入至電荷儲存結構之示 意圖。第11B圖之偏壓配置係類似於第11A圖。 第12A圖係為在具有凹入通道之非揮發性記憶體單 • 元中，基板熱電洞注入至電荷儲存結構之示意圖。 . 間極區1202具有-10V"之間極電堡"Vg。p+型源極區 1204具有0V之源極電壓Vs。p+型汲極區1206具有0V 之汲極電壓Vd°P型本體區1208具有6V之本體電壓Vb。 N型井區1210具有5V之井電壓Vw。源極區1204與汲極 14 1360201

i號：TW3191PA ^施係位於井區12财，而如脚於本體區麗 第圖係為在具有舉升之源極區與 基板熱電洞注入至電荷儲存結= 思圖第12B圖之偏壓配置係類似於第12A圖。 元中，用1二在具!凹入通道之非揮發性記憶體單 向讀取操作ί示意^於電讀存結構之右侧之資料之一反 1304 d。02具有3V之閘極電壓％。η+型源極區 -有1.5V之源極電壓Vsen+

之沒極電壓.!>型本體 右°° 3〇6-有0V 第⑽圖係為在具本體電壓· 發性記悻體+升之源極區與汲極區之非揮 之資料二=存於電荷儲存結構之右侧 類似於第13A圖。、 "第13B圖之偏壓配置係 元中苐用1 二:::在具有凹入通道之非揮發性記憶體單 取操作^ = 荷儲存結構之左側之資料之反向讀 1404具有^ = 壓：之閘極 V"+型源極區 之沒極錢射/姉屬具有 ^ _體£ 1408具有ον之本體電壓Vb。 發性記憶體單【:為升之源極區與 >及極區之非揮 資料之反向讀取操作儲存結構之左側之 忍圖第14B圖之偏壓配置係類 】5 1360201

言號：TW3191PA 似於第14A圖。 第15八圖係為在具有凹入通道之非揮發性記憶體單 二〜用以讀取儲存於電荷儲存結構之右側之資料之 間頌取操作之示意圖。 平 ΐ5〇/1ΪΪ 1502具有撕之閘極電壓Vg°n+型源極區 夕π:、汙動之源極電壓Vs。n+塑汲極區1506具有2V 電壓Vd°P型本體區15〇8具有〇v之本體電壓 = 舉升之源㈣歧極區之非揮 之資二 ^ 以讀取儲存於電荷儲存結構之右侧 传_^ 帶間⑼取操作之示意圖。第WB圖之偏厘配置 係類似於第〗5Α圖。 罝 元 A ®係為在具有凹人通道之非揮發性記憶體單 取操作位於電荷儲存結構之左側之資料之帶間讀 1604 2區1602具有猶之閘極電壓々。奸型源極區 之及極f r2 V之源極電壓V S。n+型沒極區16 〇 6具有浮動 1電壓㈣型本體區謂具有0V之本體電屋Vb。 發性記,/ΓίΓΓ在㈣舉狀絲區歧㈣之非揮 資料^ 4中’用以儲存位於電荷儲存結構之左側之 似於第二取操作之示意圖。第16B圖之偏壓配置係類 憶體單 向電場之緣故，流經非揮發性記 之特定部準確錢定11荷儲存結構 電何儲存狀態。較大的垂直與橫向電場導致 1360201

三達編號：TW3191PA ' 較大的帶間電流。一種偏壓配置係被應用至各種不同的端 子，以使這些能帶彎曲到足以在非揮發性記憶體單元結構 中導致帶間電流，同時將在非揮發性記憶體單元節點之間 之電位差保持為足夠低，以使程式化或抹除不會產生。 ^ 於偏壓配置之例子中，非揮發性記憶體單元結構係相 對於主動源極區或汲極區與本體區被逆向偏壓，產生逆向 偏壓之接面。此外，閘極結構之電壓導致這些能帶彎曲成 φ 足以使帶間隧穿經由非揮發性記憶體單元結構而產生。在 其中一個非揮發性記憶體單元結構節點（於多數的實施例 中是源極區或汲極區）中之高摻雜濃度。其中此結構節點具 有所產生之空間電荷區域之高電荷密度，以及此空間電荷 區域在短距離内之電壓改變，係有助於產生急遽的能帶彎 曲。位於逆向偏壓之接面之一側上之此價帶之電子經由被 禁止的間隙遂穿至在逆向偏壓之接面之另一侧上之傳導 帶，並向下漂移至勢能丘(potential hill)，更深入至逆向偏 φ 壓之接面之N型節點。類似地，電洞漂移過勢能丘，遠離 逆向偏壓之接面之N型節點，並朝向逆向偏壓之接面之P 型節點。 閘極區之電壓控制位於電荷儲存結構附近之逆向偏 • 壓之接面之部分之電壓。當閘極結構之電壓變成更負時， . 位於電荷儲存結構之附近之逆向偏壓之接面之此部分之 電壓變成更負，導致二極體結構中之更深的能帶彎曲。因 為以下（1)與(2)之至少某些組合之結果，更多帶間電流會流 動：（1)在彎曲能帶之一侧之被佔據的電子能階與彎曲能帶 17 1360201

三達編號：TW3191PA 之另一側之未被佔據的電子能階之間漸增重疊量；以及(2) 在被佔據的電子能階與未被佔據的電子能階之間之更狹 小之阻絕寬度（Sze，Physics of Semiconductor Devices, 1981)。 儲存於電荷儲存結構上之淨負或淨正電荷更進一步 影響能帶彎曲度。依據高斯定律，當負電壓相對於逆向偏 壓之接面被施加至閘極區時，較強電場係由靠近具有相當 高的淨負電荷之電荷儲存結構之部分之逆向偏壓之接面 之部分所經歷。類似地，當正電壓相對於逆向偏壓之接面 被施加至閘極區時，較強電場係由靠近具有相當高的淨正 電荷之電荷儲存結構之部分之逆向偏壓之接面之部分所 經歷。 關於讀取之不同的偏壓配置以及關於程式化與抹除 之偏壓配置顯示出慎重之平衡。關於讀取，在逆向偏壓之 接面節點之間之電位差不應導致載荷子之實質上的數目 通過一介電材料至電荷儲存結構並影響電荷儲存狀態（亦 即，程式化邏輯位準）。相較之下，關於程式化與抹除，在 逆向偏壓之接面節點之間之電位差足以導致載子之實質 上的數目通過一介電材料並藉由帶間熱載子注入來影響 電荷儲存狀態。 第17圖係具有一凹入通道之一非揮發性記憶體單元 陣列之製造流程圖，其顯示第19至23圖之製程步驟之各 種可能的組合。第17圖揭露下述的處理流程組合：第19 與22圖；第19與23圖；第20與22圖；第20與23圖； 1360201

三麵號：TW3191PA 第21與22圖；以及第21與23圖。這些組合伴隨著後端 處理。 第18A與18B圖係為具有舉升之源極區與及極區之 非揮發性記憶體單元陣列之製造流程圖。 第18A圖係具有舉升之源極區與汲極區之一 NOR非 揮發性記憶體單元陣列之製造流程圖’其顯示第24至27 圖之製程步驟之各種可能的組合。第18人圖揭露下述的處 理流程組合：第24、25與27圖；以及第24、26與27圖。 這些組合伴隨著後端處理。 第18B圖係具有舉升之源極區與汲極區之一 NAND 非揮發性記憶體單元陣列之製造流程圖’其顯示第28至 30圖之製程步驟之各種可能的組合。第18B圖揭露下述的 處理流程組合：第28與29圖；以及第28與30圖。這些 組合伴隨著後端處理。 第19A至19C圖係為在第22或23圖之前，在具有 凹入通道之非揮發性記憶體亭元中’用以形成一溝槽之製 程步驟。於第19A圖中，氧化物1910係沈積於基板1900 上。光阻係被沈積並圖案化，且被圖案化之光阻係用以依 據光阻圖案來移除氧化物之數個部分。於第19B圖中，殘 留的光阻1922保護殘留的氧化物1912。殘留的光阻係被 移除’且未被氧化物覆蓋的基板係被餘刻。於第19C圖中， 溝槽1930係被蝕刻至未被氧化物1912覆蓋的基板19〇〇 中。 第20A至20E圖係為在第22或23圖以前，在非揮 19 1360201

三麵號：TW3191PA 發性記憶體單元中形成一溝槽之前，用以縮小一閘極長度 之製程步驟。第20A至20C圖係類似於第19A直19C圖。 _ 於第20D圖中，一間隙壁2040係沈積至此溝槽中，殘留 下一較小溝槽1932。於第20E圖中，溝槽之底部旁之間隙 壁部分係被蝕刻，殘留下間隙壁2042。此種閘極長度比例 調整可留下相較於第19圖之較小閘極長度。 第21A至21E圖係為在第22或23圖以前，在非揮 • 發性記憶體單元中形成一溝槽之前，用以擴大〆閘極長度 之製程步驟。第21A至21B圖係類似於第19A直19B圖。 於第21C圖中，殘留的被圖案化之光阻係被移除，露出圖 案化之氧化物1912。於第21D圖中，此被圖案化之氧化 物係被蝕刻’殘留下較小的被圖案化之氧化物2112。於第 21E圖中，溝槽2132係被蝕刻凹入至未被氧化物2112覆 蓋的之基板1900中。此種閘極長度縮小會留下相較於第 19圖之較長的閘極長度。 _ 第22A至22K圖係為在第19、20或21圖以後之結 束製程步驟，用以形成一 N〇R非揮發性記憶體單元陣列， 每個NOR非揮發性記憶體單元位於一溝槽中，以使每個 非揮發性記憶體單元具有一凹入通道。在第22A圖中，例 - 如〇N〇層之介電材料與電荷儲存結構2250係形成於溝槽 中，從而殘留下較小溝槽2232。在第22B圖中，沈積例如 多晶矽之閘極材料2260。在第22C圖中，閘極材料係被蝕 刻’從而殘留下閘極材料2262在溝槽之内部。在第 圖中，例如SlN之介電材料2270係沈積於閘極材料2262 20

Claims (1)

13繼 01 _ 101年01月13日修正替換頁 2012川13_再審2|^申復&4*修正 十、申請專利範圍： 1. 一種非揮發性記憶體單元積體電路之製造方法， ， 包含以下步驟： _ 對一非揮發性記憶體單元陣列中之各該非揮發性記 憶體單元形成一電荷儲存結構、一個或多個介電結構與一 閘極，且該一個或多個介電結構係：1)至少部分位於該電 荷儲存結構與一通道區之間；與2)至少部分位於該電荷儲 存結構與該閘極之間； 在形成該電荷儲存結構與該一個或多個介電結構之 後，在該非揮發性記憶體單元陣列中形成各該非揮發性記 憶體單元之一汲極區與一源極區，在該非揮發性記憶體單 元陣列中之各該非揮發性記憶體單元之該通道區係延伸 在該非揮發性記憶體單元陣列中之該非揮發性記憶體單 元之該汲極區與源極區之間，且形成各該非揮發性記憶體 單元之該汲極區與該源極區之該步驟包含： 在部份之該汲極區及該源極區形成在該非揮發性記 憶體單元積體電路之一基板前，添加一材料層至該非揮發 性記憶體单元積體電路之該基板上；以及 自該材料層植入離子，使得該離子係分佈到該材料層 及部份之該基板，而讓該材料層及該部份之該基板係形成 • 該 >及極區與該源極區，該 >及極區與源極區被舉升離開該基 板； 其中，關於該非揮發性記憶體單元陣列之各該非揮發 性記憶體單元，一介面分離該一個或多個介電結構之一部 096125136 1013015752-0 35 -5OU201 101年01月13日 2012/1/13_再審2旭申愎&4»'修1£ 刀與該通道區，該介面之一第一端結束於該源極區之中間 部分’且該介面之一第二端結束於該汲極區之中間部分， 關於形成該閘極之步驟包括： 形成一光刻結構於該基板上，該光刻結構包括該電荷 儲存結構、該一個或多個介電結構、一閘極材料與一氮矽 化合物材料’該氮矽化合物材料位於該閘極材料上； 形成一間隙壁，以覆蓋該光刻結構； 移除部份之該間隙壁，使得剩餘之該間隙壁係於該光 刻結構之側邊形成一間隙壁側壁； 取欣一甘电材料來王： 側壁與該氮矽化合物材料； 移除位於該氮石夕化合物材料上之部份之該介面材 射使得該氮切化合物材料係露出且剩餘之該介電材 料係位於該間隙壁侧壁之周圍· 移除該氮石夕化合物材料，以露出該閘極材料；以及 幵乂成另Μ極材料於該閘極材料上，以形成該閘極。 材^ ^請專利項所述之方法，其中添加該 ^層之該㈣m加料_縣板之—蟲曰曰曰石夕 曰’以使該祕區與簡極_成於μ㈣層中。 3·如申請專利範圍第1 # χ ^ 項所述之方法，其中添加該 ^層之該步驟包含：添加舉升離開該基板之之-多晶石夕 曰以使錢極區錢源極_成於該多 晶矽層中。 4.如申請專利範圍第1頊所，十，+七、土 ^ 儲存結構係-電荷捕捉結構。項所述之方法，其中錢荷 096125136 1013015752-0 36 13^0201 _ 101年01月13日修正替換頁 2012/1/13_再審2加申復&4*修正 5.如申請專利範圍第1項所述之方法，其中該電荷 儲存結構係一奈米晶體結構。 - 6.如申請專利範圍第1項所述之方法，其中至少部 ^ 分位於該電荷捕捉結構與該通道區之間之該介電結構之 該形成步驟包含： 形成一下氧化矽層； 形成一_間氮化矽層於該下氧化矽層上；以及 形成一上氧化矽層於該中間氮化矽層上。 7. 如申請專利範圍第6項所述之方法，其中該下氧 化矽層具有大約5至20埃之厚度。 8. 如申請專利範圍第6項所述之方法，其中該中間 氮化矽層具有大約10至20埃之厚度。 9. 如申請專利範圍第6項所述之方法，其中該上氧 化矽層具有大約15至20埃之厚度。 10. 如申請專利範圍第6項所述之方法，其中該介電 結構之電洞隧穿阻絕位障少於或等於1.9 eV。 11. 如申請專利範圍第1項所述之方法，其中該閘極 之功函數大於4.1 eV。 096125136 101301575.2-0 37