TWI336941B - Nonvolatile memory array having modified channel region interface - Google Patents

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f* 三達編號：TW3137PA ί 九、發明說明： 【相關申請案之參考文獻】 本發明主張發明人廖意瑛於2006年7月10日申請之 美國專利臨時申請案號60/806,840之優先權，該案的名稱 為溝槽通道非揮發性記憶體單元結構、製造方法及操作方 法（Recess-Channel Non-Volatile Memory Cell Structure, Manufacturing Methods and Operating Methods) ° φ 【發明所屬之技術領域】 本發明是有關於非揮發性記憶體，且特別是有關於具 有一變化通道區介面之非揮發性記憶體，變化通道區介面 例如是一舉升之源極與汲極或一凹入通道區。 【先前技術】 稱為EEPROM與快閃記憶體之電荷儲存結構的電性 可程式化與可抹除非揮發性記憶體技術，係被使用於各種 • 的現代化應用。複數個記憶體單元結構係為EEPR〇M與 快閃記憶體所使用。當積體電路之尺寸縮小時，基於電荷 捕捉介電層之記憶體單元結構之重要性係逐漸興起，此乃 因為可調尺寸之能力與製程簡化之緣故。基於電荷捕捉介 電層之§己憶體單元結構包含以譬如工業名稱PHines， SONOS或NROM之結構。這些記憶體單元結構係藉由在 一電荷捕捉介電層（例如氮化矽）中捕捉電荷來儲存資料。 當負電荷被捕捉時，記憶體單元之臨限電壓會增加。記憔 5 1336941

> 三達編號：TW3137PA V 體單元之臨限電壓係藉由從電荷捕捉層移除負電荷而減 〇 習知之非揮發性氮化物單元結構是平面的，以使氧化 物·氮化物·氧化物（ΟΝΟ)結構形成於基板之表面上。然 而’這種平面的結構係具有微縮尺寸之能力不佳、程式.化__ . 及抹除操作功率高，以及高片狀電阻值的性質。這種結構 係說明於ΥΕΗ，C. C.等人，"PHINES :嶄新之低功率程式 化/抹除、小間隔、單記憶胞雙位元之快閃記憶體(PHINES: φ A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory)”，電子裝置會議，2002 年，IEDM 丨02. Digest. International，8-11，2002 年 12 月，頁數：931 - 934。 因此，需要修改此習知之非揮發性氮化物單元結構之 平面結構，以處理上述一個或多個缺點。 【發明内容】 本發明係有關於一種具有變化通道區介面之非揮發 • 性記憶體陣列。 根據本發明之一第一方面，提出一種非揮發性記憶體 單元積體電路，其包含一非揮發性記憶體陣列。 非揮發性記憶體陣列包含複數行，各行包含排列成一 串列之複數個非揮發性記憶體單元。在此串列中之此等非 揮發性記憶體單元之一子集合經由在此串列中之其他非 揮發性兄憶體單元而電連接至一位元線。此狀況之一例子 為NAND配置。 6

三達編號：TW3137PA 各非揮發性記憶體單元包人 f汲極區以及一個或多個介電^梭電荷儲存結構，源極區 荷以控制甴非揮發性記憶體單_電荷儲存結構儲存電 狀％。於各種不同的實施例申，^^體电路館存之一邏輯 元或多重位元。於各種不同_ :何儲存結構錯存-個位 材料係為-電制捉結構或〜^例中，電荷儲存結構之 極區係由1道區分離，通源極區與没 極區與汲極區之電路一立係為鉍歷反轉以電連接源 構的情況下，八之一部分。在缺乏電場以克服介電結 至少部分位於雷4 °構電性隔離部分之電路。介電結構係 於電荷儲存“域存結構與通道區之間，且至少部分位 對於、、‘Q構與一閘極電壓源之間。 一個咬/ 車列之每個非揮發性記憶體單元，一介面分離 山 夕固’丨電結構之一部分與通道區。此介面之一第一 =二束H極區之中間部分，且此介面之一第二端結束於 〉及極區之φ pq 通、曾品/ 3 #分。為了實施此介面’在一實施例中之此 區係入至非揮發性記憶體單元積體電路之一基板。 某些實施例包含一閘極長度調整介電材料層，其至少 部分位於一其一 t 丞板與介電結構之間。 „ 根據本發明之一第二方面，提出一種非揮發性記憶體 早兀陣列積體電路之製造方法，包含以下步驟： 中 I先’形成複數行之非揮發性記憶體單元於此陣列 一 每行包含排列成一串列之複數個非揮發性記憶體單 匕狀/兄之〜例子係為NAND配置。此步驟包含以下子 步驟： 1336941

三達編號：TW3137PA

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从接著，對此陣列中之每個非揮發性 … 電荷儲存結構與一個或多個介带纟 早7^^形成一 電荷以控制由非揮發性記,庚 電何儲存結構儲存 輯狀態。於各種不同的實施财早；；=電路儲存之-邏 位元或多重位元。於各種不同的實施::存、=二個 之材料係為-電荷捕捉結構 τ:存結構 係υ至少料位於電荷儲娃構 下至::分位於電荷储存結構與-閉極電 包層，以提供間極電壓。 接著，形成多條位元線，以提供_電屋 至此率列中之各行之非揮發性記憶體單元 在二 之非揮發性記憶體單元之―子集合，經由在 == 非揮發性記憶體單元電連接至一位元線； 之其他 然後，形成 其中對於此陣列之每個非揮發性記㈣單元… 分離-個或多個介電結構之—部分與通道區。此介面2 第一端結束於第叫立元線之中間部分，且此介面之一 端結束於第H線之中間部分。為實施此介面，—個 施例形成一溝槽於一基板中，以使電荷捕捉結構與 構形成於此溝槽中。 ' 〜

某些實施例藉由形成一填料來調整閘極長度，此填 至少部分位於介電結構與一基板之間。在形成電荷儲2 構與介電結構之前，某些實施例包含：藉由形成—介带二 料層與移除介電材料層之複數個部分，來調整閘極長S 1336941

^ 三達編號：TW3137PA V 根據本發明之一第三方面，提出一種非揮發性記憶體 單元陣列積體電路之製造方法，包含： 首先，對此陣列之每個非揮發性記憶體單元形成一電 荷儲存結構與一個或多個介電結構。電荷儲存結構儲存電 * 荷以控制由非揮發性記憶體單元積體電路儲存之一邏輯 t 狀態。於各種不同的實施例中，電荷儲存結構儲存一個位 元或多重位元。於各種不同的實施例中，電荷儲存結構之 材料係為一電荷捕捉結構或一奈米晶體結構。一個或多個 • 介電結構係1)至少部分位於電荷儲存結構與一通道區之 間與2)至少部分位於電荷儲存結構與一閘極電壓源之間。 接著，形成用以提供閘極電壓之導電層之一第一部 分。 其中在形成用以提供閘極電壓之導電層之第一部分 之後，例如藉由添加摻質來形成多條位元線，以提供汲極 電壓與源極電壓至此陣列中之每個非揮發性記憶體單 元。在此陣列中之每個非揮發性記憶體單元之通道區係在 • 提供汲極電壓之此等位元線中之一第一位元線與提供源 極電壓之此等位元線中之一第二位元線之間延伸。此狀況 之一例子係為NOR配置。 在形成這些位元線之後，形成用以提供閘極電壓之導 電層之一第二部分。導電層之第一部分與第二部分係實體 上相連接。某些實施例包含形成用以分離這些位元線與導 電層之第二部分之一介電材料層。 對於此陣列之每個非揮發性記憶體單元，一介面分離 9 1336941

*' 三達編號：TW3137PA * 一個或多個介電結構之一部分與通道區。此介面之一第一 端結束於第一位元線之中間部分，而此介面之一第二端結 束於第二位元線之中間部分。為實施此介面，一實施例形 成一溝槽於一基板中，以使電荷捕捉結構與介電結構形成 * 於此溝槽中。 , 某些實施例藉由形成一填料來調整閘極長度，此填料 至少部分位於一個或多個介電結構與一基板之間。在形成 電荷儲存結構與介電結構之前，某些實施例包含：藉由形 • 成一介電材料層與移除部分介電材料層來縮小閘極長度。 於本發明之其他實施例中，至少部分位於電荷捕捉結 構與通道區之間之介電結構包含如揭露於此之一種ΟΝΟ 結構。 為讓本發明之上述内容能更明顯易懂，下文特舉較佳 實施例，並配合所附圖式，作詳細說明如下： 【實施方式】 • 第1圖係為一非揮發性記憶體單元之示意圖，非揮發 性記憶體單元在源極與汲極區之間具有一凹入通道。 閘極102，在多數實施例中為部分之字元線，具有一 閘極電壓Vg。於某些實施例中，閘極結構包含一材料， 其功函數大於N型石夕之本徵功函數，或大於約4.1 eV，且 最好是大於約4.25 eV，包含譬如大於約5 eV。代表性的 閘極材料包含P型多晶矽、氧化鈦、鉑與其他高功函數金 屬及材料。適合本發明之實施例之具有相當高的功函數之 1336941

三達編號：TW3137PA =材料包含:金屬，其包含但不限於釘( 金屬合金，其包含但不限於釕-鈦= :屬二物；以及金屬氧化物，其包含但不限於氧化針 U 2)。π功函數閘極材料產生比典 =的電子隨穿之注入阻障。具有二氣化上= 之Ν型多晶石夕閘極之注入阻障係在3 i5eV左 曰 =明之實施例制供閘㈣與供外介電層 年 約4ev。關於具有二氧切外介 夕日日矽閘極，其注入阻障大約是4 ^ 含二氧化料介電狀N型多⑽_之單m於2 生之收斂的單元之閥值係被減少大約2伏特。°， 介電結構104係位於閘極1〇2與電锉 :::::介:結構108係位於電荷儲存結構1:1:: 4之間。代表性介電材料包含具有大 ： 度之二氧切與氮氧切，或其 ^未之尽 料，其包含譬如氧化雖l2〇3)。 ⑽向介電常數材 電荷儲存結構106儲存雷 體單元所儲存之邏輯狀態。較先：=由非揮發性記憶 ，的，譬如是多晶,夕，=:=储存結構 何儲存結構。㈣时 ^、展遍及此電 之電荷储存.一存= 1336941

♦、 三達編號：TW3137PA ，捉結構包含具有大約3至9奈米之厚^化#。 ，源極區110具有一源極電屋Vs，而沒極區112具有 及極包壓vd。源極區110與及極區112纟多數的實施例 中為4刀之位7L線’且其特徵為一接面深度。本體區 .122在多數的實施财是-基板或—井，且具有—本體電 ‘壓Vb。為因應被施加至閘極102、源極110、及極112及 本體122之適當的偏壓配署 裥坚配置，形成一通道1H電連接源极 110與汲極112。 • 練與〆及極區116之上邊緣係高於在通道114與介電 結構1〇8之間的介面118。然而，在通道114與介電結掩 108之間的；|面118維持在源極與沒極區之下邊緣上方。 因此’在通道114與介電結構1〇8之間之介面118結束於 源極區110與汲極區112之中間區域。 源極區110與汲極區112之上邊緣係與本體區122< 上邊緣排成一線。因此，第丨圖之非揮發性記憶體單元係 為凹入通道之實施例。 • 第2圖係為一非揮發性記憶體單元之示意圖，非揮蝥 性記憶體單元具有舉升離半導體基板之源極區與汲缒 區。第1圖與第2圖之非揮發性記憶體單元實質上是類似 的。然而，源極區210與汲極區212之上邊緣係位於本趙 區122之上邊緣的上方。因此，第2圖之非揮發性記憶趨 單元係為舉升之源極與沒極之實施例。在通道214與介電 結構208之間之介面218仍然結束於源極區210與汲極區 212之中間區域。源極區210與汲極區212之特徵為一接 12 1336941

*" 三達編號：TW3I37PA it

面深度220。 第Μ @係為在具有以通道之非揮發故憶體單元 中’電子從閘極注人至電荷儲存結構之示意圖。 閘極區3〇2具有-10ν之閘極電壓Vg。源極區綱具 有10V或浮動之源極電壓Vs。沒極區3〇6具有購或浮 動之;及極電壓Vd。本體區3G8具有1〇v之本體電壓。 第3B圖係為在具有舉升之源極區触極區之非揮發 ^記ί體單元中，電子從閘缝人至電荷儲存結構之示意 第3Β圖之偏壓配置係類似於第3Α圖。 第4Α圖係為在具有凹入通道之非揮發性記憶體單元 中’電子從基板注人至電荷儲存結構之示意圖。 問極區402具有1 〇ν之閘極電壓％。源極區刪具 有-10V或〉予動之源極電壓Vs。汲極區4⑽具有-Μ或浮 動之汲極電壓Vd。本體區408具有_1〇v之本體電壓vb。 第4B圖係為在具有舉升之祕區與没極區之非揮發 性冗憶體單元卜電子從基m至電荷儲存結構之示意 圖。第4B圖之偏壓配置係類似於第4A圖。 第SA圖係為在具有凹人通道之非揮發性記憶體單元 中’帶間（band-to-band)熱電？注入至電荷儲存結構之示意 閑極區502具有丨0V之閘極電壓vg。計型源極區5〇4 具有-5V之源極電壓Vs。时型汲極區5〇6具有或浮動 之汲極電壓V6N型本體區5〇8具有〇v之本體電壓vb。 第5B圖係為在具有舉升之源極區與汲極區之非揮發 13 1336941

三達編號：TW3137PA 耆 性記憶體單元中’帶間熱電子注人至電荷儲存結構之示意 圖。第5B圖之偏壓配置係類似於第5八圖。 第6A圖係為在具有凹入通道之非揮發性記憶體單元 中，通道熱電子注入至電荷儲存結構之示意圖。 間極區602具有1〇V之間極電壓Vg。；^源㈣_ 具有-5V之源極電壓Vp n+敎極區_具有^之没極 電壓W。？型本體區_具有GV之本體電壓 第6B圖係為在具有舉升之源極區與没極區之非揮發 體單元巾，通賴電子注人至電荷儲存結構之示意 圖。第6B圖之偏壓配置係類似於第6A圖。 圖係為在具有凹入通道之非揮發性記憶體單元 中，基板熱電子注入至電荷儲存結構之示意圖。 閘極區702具有10V之間極㈣ν"+型源極區7〇4 2 〇V之源極電壓Vs。n+型祕區寫具有^之没極 p vd。·本體區708具有_6V之本體電壓vb。^ ^區7H)具有-5V之井電壓Vw。源極區谓與沒極區7〇6 係仅於此井區71〇中，而井區·位於本體區观令。 第7B圖係為在具有舉升之源極區與沒極區之非揮發 圖記J體單元中，基板熱電子注入至電荷儲存結構之示意 圖。第7B圖之偏壓配置係類似於第7八圖。 第8A圖係為在具有凹入通道之非揮發性記憶體單元 ，電洞從閘極注入至電荷儲存結構之示意圖。 閘極區802具有10V之閉極電壓Vg。源極區謝具 有-ιόν或浮動之源極電壓Vs。汲極區8〇6具有·⑽或浮 1336941

’ 三達編號：TW3137PA ， 動之汲極電壓Vd。本體區808具有-10V之本體電壓Vb。 第8B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電洞從閘極注入至電荷儲存結構之示意 圖。第8B圖之偏壓配置係類似於第8A圖。 ‘ 第9A圖係為在具有凹入通道之非揮發性記憶體單元 t 中，電洞從基板注入至電荷儲存結構之示意圖。 閘極區902具有-10V之閘極電壓Vg。源極區904具 有10V或浮動之源極電壓Vs。汲極區906具有10V或浮 • 動之汲極電壓Vd。本體區908具有10V之本體電壓Vb。 第9B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電洞從基板注入至電荷儲存結構之示意 圖。第9B圖之偏壓配置係類似於第9A圖。 第10A圖係為在具有凹入通道之非揮發性記憶體單 元中，帶間熱電洞注入至電荷儲存結構之示意圖。

閘極區1002具有-10V之閘極電壓Vg。n+型源極區 1004具有5V之源極電壓Vs。n+型汲極區1006具有0V • 或浮動之汲極電壓Vd。P型本體區1008具有0V之本體 電壓Vb。 第10B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，帶間熱電洞注入至電荷儲存結構之示 意圖。第10B圖之偏壓配置係類似於第10A圖。 第11A圖係為在具有凹入通道之非揮發性記憶體單 元中，通道熱電洞注入至電荷儲存結構之示意圖。 閘極區1102具有-10V之閘極電壓Vg。p+型源極區 15 1336941

i達編號：TW3137PA 1104具有ον之源極電壓Vsap+型汲極區11〇6具有 之没極電壓型本體區11〇8具有〇v之本體電壓％。 第11B ®係為在具有舉升之源極區與汲極區之非揮 =性記憶體單元中’通道熱電洞注人至電荷儲存結構之示 意圖。第11B圖之偏壓配置係類似於第UA圖。 第12A圖係為在具有凹入通道之非揮發性記憶體單 疋中’基板熱電洞注人至電荷儲存結構之示音圖。 ^極區·具有撕之問極錢型源極區 具有0V之源極電壓Vs。p+型没極區12〇6且有〇v =電壓樹型本體區1208具有6V之本體電壓Vb。 具有5V之井電壓Vw。源極區副與沒極 =讓係位於絲蘭中，而絲121G位於本體區麗 第12B圖係為在具有舉升之源 =記憶體單元中，基板熱電洞注入至電荷 元令，用1二在具有凹入通道之非揮發性記憶體單 兀Υ用以讀取儲存於電荷 干 向讀取操作之示意圖。Τ储存、，、。構之右側之資料之-反 13。二之閘極電"，型源極區 之汲極電㈣。===_具請 第⑽胃係為在|有t有0V之本體電屢Vb。 發性記憶體單元中，用二二U源極區與沒極區之非揮 乂碩取儲存於電荷儲存結構之右側 1336941

逢編號：TW3137PA ，之資料：反向讀取操作之示意圖。第 類似於第13A圖。 鬩乙偈歷配置係 第14A圖係*> 元中，用以儲存位於道:非揮發性記憶體單 k取操作之示意圖。讀存、-構之左側之資料之反向讀

. 閘極區1402且古B 1404具有0V之源極、之閘極電屋Vg。η+型源極區 之沒極電壓购^^^+型没極區應具有1·〜 • * 14Β圖係為在丄4〇8具有0V之本體電壓外。 發性記憶體翠元中^舉升之源極區與沒極區之非揮 資料之反向讀取操作儲存結構之左側之 似於第14A圖。 不思圖。第14B圖之偏壓配置係類 第1SA圖係為在具有凹入通道之 ::取:電荷储存结構之•資料:帶 • 15〇4 ^ ΪΓ02具有^ 〇V之閉極電壓％…型源極區

1506 2V 本體& 1508具有〇v之本體電壓vb。 發性記恃體單在具有舉升之源_與_區之非揮 之資料^ *巾 讀㈣存於L存結構之右側 係2二操作之示意圖°第说圖之偏壓配置 元中第16A圖係為在具有凹人通道之非揮發性記憶體單 以儲存位於電倾存結構之左侧之資料之帶間讀 17 1336941

^ 三達編號：TW3137PA 取才呆作之示意圖。 閘極區1602具有-1〇v之閘極 1604 9V ^ 電莹 Vg。n+型源極區 具有2V之源極電壓Vs。n+型沒極區⑽ 之汲極電壓V&P型本體區16〇8 /、有矛動 第_㈣為在且有兴升之Ίον之本體電麼I 心， 料有料H㈣與祕區之非揮 用以儲存位於電荷儲存結構之左側之 似示意圖。第16Β圖之偏壓配置係類 似於第16Α圖。

由於、，，《 口之垂直與橫向電場之緣故，流經非揮發 憶體^結構之”電心高準確度歧電荷儲存結構 ^特疋。P分之電何錯存狀態。較大的垂直與橫向電場導致 較大的τ間電流。-種偏壓配置係被應用至各種不同的端 子以使这些能帶彎曲到足以在非揮發性記憶體單元結構 中產生帶間電流，同時將在非揮發性記憶體單元節點之間 之電位差保持為足夠低，以使程式化或抹除不會產生。 於偏壓配置之例子中，非揮發性記憶體單元結構係相 對於主動源極區或没極區與本體區被逆向偏壓，產生逆向 偏壓之接面。此外，閘極結構之電壓導致這些能帶彎曲成 足以使帶間隧穿經由非揮發性記憶體單元結構而產生。在 其中一個非揮發性記憶體單元結構節點（於多數的實施例 中是源極區或汲極區）中之高摻雜濃度。其中此結構節點具 有所產生之空間電荷區域之高電荷密度，以及此空間電荷 區域在短距離内之電壓改變，有助於產生急遽的能帶弩 曲°位於逆向偏壓之接面之—側上之此價帶之電子經由被 1336941 — _ _ __________

y 三達編號：TW3137PA v 禁止的間隙遂穿至在逆向偏壓之接面之另一侧上之導

帶，並向下漂移至勢能丘（potential hill)，更深入至逆向偏 壓之接面之N型節點。類似地，電洞漂移過勢能丘，遠離 逆向偏壓之接面之N型節點，並朝向逆向偏壓之接面之P . 型節點。 閘極區之電壓控制位於電荷儲存結構附近之逆向偏 b 壓之接面之部分之電壓。當閘極結構之電壓變成更負時， 位於電荷儲存結構之附近之逆向偏壓之接面之此部分之 • 電壓變成更負，導致二極體結構中之更深的能帶彎曲。因 為以下（1)與(2)之至少某些組合之結果，更多帶間電流會流 動：（1)在彎曲能帶之一側之被佔據的電子能階與彎曲能帶 之另一側之未被佔據的電子能階之間漸增重疊量；以及（2) 在被佔據的電子能階與未被佔據的電子能階之間之更狹 小之阻絕寬度（Sze, Physics of Semiconductor Devices, 1981)。 儲存於電荷儲存結構上之淨負或淨正電荷更進一步 • 影響能帶彎曲度。依據高斯定律，當負電壓相對於逆向偏 壓之接面被施加至閘極區時，較強電場係由靠近具有相當 高的淨負電荷之電荷儲存結構之部分之逆向偏壓之接面 之部分所經歷。類似地，當正電壓相對於逆向偏壓之接面 被施加至閘極區時，較強電場係由靠近具有相當高的淨正 電荷之電荷儲存結構之部分之逆向偏壓之接面之部分所 經歷。 關於讀取之不同的偏壓配置以及關於程式化與抹除 19 1336941

'' 三達編號：TW3137PA ^ 之偏壓配置顯示出慎重之平衡。關於讀取，在逆向偏壓之 接面節點之間之電位差不應導致載荷子之實質上的數目 通過一介電材料至電荷儲存結構並影響電荷儲存狀態（亦 即，程式化邏輯位準）。相較之下，關於程式化與抹除，在 . 逆向偏壓之接面節點之間之電位差足以導致載子之實質 上的數目通過一介電材料並藉由帶間熱載子注入來影響 v 電荷儲存狀態。 第17圖係具有一凹入通道之一非揮發性記憶體單元 φ 陣列之製造流程圖，其顯示第19至23圖之製程步驟之各 種可能的組合。第Π圖揭露下述的處理流程組合：第19 與22圖；第19與23圖；第20與22圖；第20與23圖； 第21與22圖；以及第21與23圖。這些組合伴隨著後端 處理。 第18A與18B圖係為具有舉升之源極區與汲極區之 非揮發性記憶體單元陣列之製造流程圖。 第18A圖係具有舉升之源極區與汲極區之一 NOR非 • 揮發性記憶體單元陣列之製造流程圖，其顯示第24至27 圖之製程步驟之各種可能的組合。第18A圖揭露下述的處 理流程組合：第24、25與27圖；以及第24、26與27圖。 這些組合伴隨著後端處理。 第18B圖係具有舉升之源極區與汲極區之一 NAND 非揮發性記憶體單元陣列之製造流程圖，其顯示第28至 30圖之製程步驟之各種可能的組合。第18B圖揭露下述的 處理流程組合：第28與29圖；以及第28與30圖。這些 20 1336941 二達編號：TW3137PA v 組合伴隨著後端處理。 第19A至19C圖係為在第22或23圖之前，在具有 凹入通道之非揮發性記憶體單元中’用以形成一溝槽之製 程步驟。於第19A圖中，氡化物1910係沈積於基板1900 上。光阻係被沈積並圖案化’且被圖案化之光阻係用以依 ‘ 據光阻圖案來移除氧化物之數個部分。於第19B圖中，殘 留的光阻1922保護殘留的氧化物1912。殘留的光阻係被 移除，且未被氧化物覆蓋的基板係被蝕刻。於第19C圖中， • 溝槽1930係被蝕刻至未被氧化物1912覆蓋的基板1900 中。 第20A至20E圖係為在第22或23圖以前，在非揮 發性記憶體單元中形成一溝槽之前，用以縮小一閘極長度 之製程步驟。第20A至20C圖係類似於第19A至19C圖。 於第20D圖令，一間隙壁2040係沈積至此溝槽中，殘留 下一較小溝槽1932 〇於第20E圖中，溝槽之底部旁之間隙 壁部分係被蝕刻，殘留下間隙壁2042。此種閘極長度比例 鲁 調整可留下相較於第19圖之較小閘極長度。 第21A至21E圖係為在第22或23圖以前，在非揮 發性記憶體單元中形成一溝槽之前，用以擴大一閘極長度 之製程步驟。第21A至21B圖係類似於第19A至19B圖。 於第21C圖中，殘留的被圖案化之光阻係被移除，露出圖 案化之氧化物1912。於第21D圖中，此圖案化之氧化物 係被蝕刻，殘留下較小的圖案化之氧化物2112。於第21E 圖中，溝槽2132係被蝕刻凹入至未被氧化物2112覆蓋的 21 1336941

令 三達編號：TW3137PA V之基板1900中。此種閘極長度比例調整會留下相較於第 19圖之較長的閘極長度。 ，第22A至22〖圖係為在第19、2〇或21圖以後之結 束製程步驟’用以形成一 N〇R非揮發性記憶體單元陣列， ‘每個歷非揮發性記憶體單元位於-溝射，以使每個 ‘非揮發性記憶體單元具有-凹入通道。在第22A圖中，例 如ΟΝΟ層之介電材料與電荷儲存結構225〇係形成於溝槽 中，從而殘留下較小溝槽2232。在第咖_中，沈積例如 •多晶石夕之閘極材料226〇。在第加圖中，閘極材料係被飯 刻，從而殘留下閘極材料2262在溝槽之内部。在第2犯 圖中’例如SiN之介電材料227〇係沈積於問極材料麗 上。在第22E圖令，此介電材料係被钱刻，而殘留下介電 材料2272在溝槽之内部。在第22F圖中，殘留的圖案化 之氧化物係被移除。於此時點，閘極材料2262與氧化物 2272之堆疊上升高於基板之表面。在第22g时，離子 植入法形成源極區2280與汲極區2282。在第22H圖中， # 沈積例如騰氧化物之氧化物2290。在第221圖中，例 如藉由CMP、回浸（dip_back)或回蝕來移除覆蓋氧化物 2272之過剩的氧化物。在第22J圖中，移除氧化物η”。 在第22K圖中，沈積額外閘極材料而形成閘極區2264。 第23A至23E圖係為在第19、20或21圖以後之結 束製程步驟，用以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元位於一溝槽中，以使 每個非揮發性記憶體單元具有一凹入通道。在第23A圖 22 1336941

^ 三顏號：TW3137PA V中’例如0N0層之介電材料與電荷儲存結構2250係形成 於溝槽中，從而殘留下較小溝槽2232。在第23]B圖中，沈 積例如多晶矽之閘極材料2260。在第23C圖中，過剩的閘 極材料係例如藉由CMP而被移除，從而暴露〇N〇層。在 ‘ 第23D圖中，殘留的圖案化之氧化物係被移除。於此時 . 點，閘極材料2262上升高於基板之表面。在第23E圖中， 離子植入法形成源極區2380與汲極區2382。 第24A至24D圖係為在第25或26圖以前之開始製 • 程步驟，用以形成在一 NOR陣列中之一非揮發性記憶體 單元之舉升之源極區與汲極區。在第24A圖中，例如〇N〇 層之介電材料與電荷儲存結構2410係沈積於基板2400 上。在第24B圖中，沈積例如多晶矽之閘極材料，例如 SiN之氧化物材料係沈積於閘極材料上，而形成光刻 (photolithographic)結構’殘留下 SiN 243〇、多晶矽 242〇 與0N0 2412之堆疊。在第24C圖中，形成間隙壁2440。 在第24D圖中，蝕刻間隙壁，而殘留下間隙壁側壁2442。 ^ 第25Α至25Β圖係為在第24圖以後且在第27圖以 前之結束製程步驟，其使用磊晶矽以形成在一 N〇R陣列 中之一非揮發性§己憶體單元之舉升之源極區與汲極區。在 第25A圖中，沈積磊晶矽255〇。在第25B圖中，離子植 入法形成源極區2560與沒極區2562。 第26A至26C圖係在第24圖以後且在第27圖以前 之結束製程步驟，其使用多晶矽以形成在一 N〇R陣列中 之一非揮發性§己憶體單元之舉升之源極區與沒極區。在第 23 1336941

〜 三達編號：TW3137PA v 26A圖中，沈積多晶矽2650。在第26B圖中，回蝕此多晶 矽以留下多晶矽2652。在第26C圖中，離子植入法形成源 極區2660與汲極區2662。 第27A至27D圖係在第25或26圖以前之結束製程 ‘ 步驟’用以形成一 NOR非揮發性記憶體單元陣列，每個 . N0R非揮發性記憶體單元都具有舉升之源極區與汲極 區。在第27A圖中，沈積例如HDP氧化物之介電材料， 而覆蓋包含間隙壁側壁與氧化物2430之結構。在第27B φ 圖中’例如藉由CMP、回浸(dip-back)或回姓來移除覆蓋 氧化物2430之過剩的氧化物，而殘留下氧化物2772圍繞 間隙壁側壁。在第27C圖中，移除氧化物2430。在第27D 圖中，沈積額外閘極材料以形成閘極區2722。 第28A至28D圖係為在第29或30圖以前之開始製 程步驟，用以形成一 NAND非揮發性記憶體單元陣列，每 個NAND非揮發性記憶體單元具有舉升之源極區與汲極 區。在第28A圖中，例如ΟΝΟ層之介電材料與電荷儲存 # 結構281〇係沈積於基板2800上。在第28Β圖中，沈積例 如多晶矽之閘極材料’形成光刻結構，而殘留下多晶矽 2820與ΟΝΟ 2812之堆疊。於第28C圖中，形成一間隙壁 2840。於第28D圖，蝕刻此間隙壁，而殘留下間隙壁側壁 2842。 第29Α至29Β圖係為在第28圖以後之结束製裎步 驟，其使用磊晶矽以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元都具有舉升之源極區 24 丄336941

三達編號：TW3137PA 與汲極區。在第29A圖中，沈積磊晶矽2950。在第29B 圖中’離子植入法形成源極區2960與汲極區2962。

第30A至30C圖係為在第28圖以後之結束製程步 驟，其使用多晶矽以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元都具有舉升之源極區 與汲極區。第30A至30C圖係為在第24圖以後且在第27 圖以前之結束製程步驟，其使用多晶矽以形成在一 n〇r 陣列中之一非揮發性記憶體單元之舉升之源極區與汲極 區。在第30A圖中，沈積多晶矽3〇5〇。在第3〇B圖中， 回蝕多晶矽以留下多晶矽3052。在第30C圖中，離子植入 法形成源極區3060與汲極區3062。 _第31圖係為具有如揭露於此之變化通道區介面之例 示的非揮發性記憶體積體電路之方塊圖。 積體電路315G包含絲半導縣板上轉揮發性記 =體=之-記憶體陣列3lGGe陣列3⑽之每個記憶體 一變化通道區介面，例如凹入通道區，或舉升之 :碼器咖係連接至複數條字元線秦其 列3刚之舰置。行解碼器31 : 線3HM，其沿著記憶體陣列遍 接^數條位凡 上之位址係提供至行解如⑽與列二 接至行解㈣伽Υ係_#龍流排3107而連 接仃解碼盗3103。資料係經由資料輸入^⑴而從 25 1336941

^ 二達編號：TW3137PA 積體電路3150上之輸人/輸出蟑，或從在積 之内部或外部之其他資料源提供至方塊 入社娃3106中之資料輸 、目。構。-貝料係經由資料輸出'線3115而從方塊侧上之 2放大器提供至積體電路315〇上之輪人/輪出埠，或提 偏^在積體電路315G之内部或外部之其他資料目標。— =配置狀態機器遍控制偏壓配置供應電壓3⑽(例如 '于、確認與程式化確認電壓）之施加，以及用以程式化、抹 除及讀取記憶體單元之配置。

第32圖係為在源極區與汲極區之間具有一凹入通曾 之—非揮發性記憶體單元之示意圖’藉以使下介電結 有三層薄ΟΝΟ結構。此結構類似第丨圖之非揮發=記憶 體單元，但是此介電結構1 〇8(在電荷儲存結構1 與通道 區Π4之間）係被三層薄ΟΝΟ結構3208所置換。〇Ν〇 ^ 構3208具有一小電洞随穿阻絕位障，例如少於戋等於大 約4.5 eV，或最好是少於或等於大約1.9 eV。ΟΝΟ纟士構 3208之接近例示的厚度範圍係如下。關於下氧化物：<2〇 埃，5-20埃，或< 15埃。關於中間的氮化物：< 2〇埃咬 10-20埃。關於上氧化物：<20埃或15-20埃。第32圖之 記憶體單元之某些實施例係以SONONOS或能帶間隙工^^ (BE)-SONOS表示。三層薄ΟΝΟ結構3208之各種不同的 實施例之額外細節係揭露於美國專利申請案號 11/324,540，其於此併入作參考。 〜 第33圖係為具有舉升離半導體基板之源極區與及極 區之非揮發性記憶體單元之示意圖，藉以使下介電結構具 26 1336941

^ 三達編號：TW3137PA * 有三層薄ΟΝΟ結構3208。 綜上所述，雖然本發明已以較佳實施例揭露如上，然 其並非用以限定本發明。本發明所屬技術領域中具有通常 知識者，在不脫離本發明之精神和範圍内，當可作各種之 ‘ 更動與潤飾。因此，本發明之保護範圍當視後附之申請專 . 利範圍所界定者為準。

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^ 三達編號：TW3137PA « 【圖式簡單說明】 第1圖係為一非揮發性記憶體單元之示意圖，非揮發 性記憶體單元在源極區與汲極區之間具有一凹入通道。 第2圖係為一非揮發性記憶體單元之示意圖，非揮發 . 性記憶體單元具有舉升離半導體基板之源極區與汲極區。 ^ 第3A圖係為在具有凹入通道之非揮發性記憶體單元 中，電子從閘極注入至電荷儲存結構之示意圖。 第3B圖係為在具有舉升之源極區與汲極區之非揮發 φ 性記憶體單元中，電子從閘極注入至電荷儲存結構之示意 圖。 第4A圖係為在具有凹入通道之非揮發性記憶體單元 申，電子從基板注入至電荷儲存結構之示意圖。 第4B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電子從基板注入至電荷儲存結構之示意 圖。 第5A圖係為在具有凹入通道之非揮發性記憶體單元 • 中，帶間熱電子注入至電荷儲存結構之示意圖。 第5B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，帶間熱電子注入至電荷儲存結構之示意 圖。 第6A圖係為在具有凹入通道之非揮發性記憶體單元 中，通道熱電子注入至電荷儲存結構之示意圖。 第6B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，通道熱電子注入至電荷儲存結構之示意 28 1336941

^ 三達編號·· TW3137PA ^ 圖。 第7A圖係為在具有凹入通道之非揮發性記憶體單元 中，基板熱電子注入至電荷儲存結構之示意圖。 第7B圖係為在具有舉升之源極區與汲極區之非揮發 * 性記憶體單元中，基板熱電子注入至電荷儲存結構之示意 ( 圖。 第8A圖係為在具有凹入通道之非揮發性記憶體單元 中，電洞從閘極注入至電荷儲存結構之示意圖。 • 第8B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電洞從閘極注入至電荷儲存結構之示意 圖。 第9A圖係為在具有凹入通道之非揮發性記憶體單元 中，電洞從基板注入至電荷儲存結構之示意圖。 第9B圖係為在具有舉升之源極區與汲極區之非揮發 性記憶體單元中，電洞從基板注入至電荷儲存結構之示意 圖。 • 第10A圖係為在具有凹入通道之非揮發性記憶體單 元中，帶間熱電洞注入至電荷儲存結構之示意圖。 第10B圖係為在具有舉升之源極區與汲極區之非揮 發性記憶體單元中，帶間熱電洞注入至電荷儲存結構之示 意圖。 第11A圖係為在具有凹入通道之非揮發性記憶體單 元中，通道熱電洞注入至電荷儲存結構之示意圖。 第11B圖係為在具有舉升之源極區與汲極區之非揮 29

三達編號：TW3137PA 發性記憶體單元中，通道熱 意圖。 ^ /入至電荷儲存結構之示 第12A圖係為在具_ 元中，基板熱電洞注入至電犮：k之非揮發性記憶體單 第12B圖係為在具有=== 冓之示意圖。 發性記憶體單元尹，基 ♦ /原極區與汲極區之非揮 意圖。 兒/5 ’主入至電荷儲存結構之示 第UA圖係為在具有凹 元中，用以讀取館存於電 ^之非揮發性記憶體單 向讀取操作之示意圖。 、’’σ募之右側之資料之一反 第UB圖係為在具有兴 發性記憶體單元令，用二：：之源極區與汲極區之非揮 之資料之反向讀取摔作之it儲存於電荷储存結構之右側 师邛之不意圖。 第i4A圖係為在且右，、、 元中’用以储存位於荷 1道之非揮發性記憶體單 取操作之示意圖。 特，、，°構之左側之資料之反向讀 發性記憶體單元〇 1具有舉升之源極區與沒極區之非揮 資料之反向讀取操作=存位於電荷儲存結構之左側之 筮 〈示意圖。 第15Λ圖係為在且 70令’用以讀取儲存:有凹入通道之非揮發性記憶體單 間讀取操作之電荷儲存結構之右側之資料之； 第15B圖係為 發性記憶體單元中具有舉升之源極區與沒極區之非揮 ’用以讀取儲存於電荷储存結構之右侧 1336941

** 三達編號：TW3137PA < 之資料之一帶間讀取操作之示意圖。 第16A圖係為在具有凹入通道之非揮發性記憶體單 元中，用以儲存位於電荷儲存結構之左側之資料之帶間讀 取操作之示意圖。 . 第16B圖係為在具有舉升之源極區與汲極區之非揮 > 發性記憶體單元中，用以儲存位於電荷儲存結構之左側之 資料之帶間讀取操作之示意圖。 第Π圖係具有一凹入通道之一非揮發性記憶體單元 φ 陣列之製造流程圖，其顯示第19至23圖之製程步驟之各 種可能的組合。 第18A圖係具有舉升之源極區與汲極區之一 NOR非 揮發性記憶體單元陣列之製造流程圖，其顯示第24至27 圖之製程步驟之各種可能的組合。 第18B圖係具有舉升之源極區與汲極區之一：NAND 非揮發性記憶體單元陣列之製造流程圖，其顯示第28至 30圖之製程步驟之各種可能的組合。 • 第19A至19C圖係為在第22或23圖之前，在具有 凹入通道之非揮發性記憶體單元中，用以形成一溝槽之製 程步驟。 第20A至20E圖係為在第22或23圖以前，在非揮 發性記憶體單元中形成一溝槽之前，用以縮小一閘極長度 之製程步驟。 第21A至21E圖係為在第22或23圖以前，在非揮 發性記憶體單元中形成一溝槽之前，用以擴大一閘極長度 31 1336941

与 三達編號：TW3137PA ^ 之製程步驟。 第22A至22K圖係為在第19、20或21圖以後之結 束製程步驟’用以形成一 N〇R非揮發性記憶體單元陣列， 每個NOR非揮發性記憶體單元位於一溝槽_，以使每個 . 非揮發性記憶體單元具有一凹入通道。 ‘ 第23A至23E圖係為在帛19、20或21圖以後之結 束製程步驟’用以形成一 NAND非揮發性記憶體單元陣 列’每個NAND非揮發性記憶體單元位於一溝槽令，以使 • 每個非揮發性記憶體單元具有一凹入通道。 第24A至24D圖係為在g 25或26目以前之開始製 程步驟，用以形成在一 N0R陣列中之一非揮發性記憶體 平元之舉升之源極區與沒極區。 第25A至25B圖係為在第24圖以後且在第27圖以 前之結束製程步驟，其使㈣晶相形成在__ n〇r陣列 中之非揮發性憶體單元之舉升之源極區與沒極區。 帛26A至26C圖係在第24圖以後且在第27圖以前 ♦ 之結束製程步驟，其使用多晶石夕以形成在一 n〇r陣列中 之-非揮發性記憶鮮元之舉升之源_與汲極區。 第27A至27D圖係在第25或26圖以前之姓束製程 步驟’用以形成- NOR非揮發性記憶體單元陣列，每個 NOR非揮發性記憶體單元都具有舉升之源極區與沒極區。 第28A至28D圖係為在第29或3〇圖以前之開始製 程步輝，用以形成- NAND非揮發性記憶體單元陣列，每 個NAND非揮發性記憶體單元具有舉升之源極區盘沒極 32 1336941

1 三達編號：TW3137PA < 區。 第29A至29B圖係為在第28圖以後之結束製程步 驟，其使用磊晶矽以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元都具有舉升之源極區 . 與沒極區。 第30A至30C圖係為在第28圖以後之結束製程步 驟，其使用多晶矽以形成一 NAND非揮發性記憶體單元陣 列，每個NAND非揮發性記憶體單元都具有舉升之源極區 鲁 與 >及極區。 第31圖係為具有如揭露於此之變化通道區介面之例 示的非揮發性記憶體積體電路之方塊圖。 第32圖係為在源極區與汲極區之間具有一凹入通道 之一非揮發性記憶體單元之示意圖，藉以使下介電結構具 有三層薄ΟΝΟ結構。 第33圖係為具有舉升離半導體基板之源極區與汲極 區之非揮發性記憶體單元之示意圖，藉以使下介電結構具 • 有三層薄0Ν0結構。 33 1336941 …

11 三達編號：TW3137PA ^ 【主要元件符號;說明】 102、302、402、502、602、702、802、902、1002、 1102、1202、1302、1402、1502、1602、2264、2722 :閘 極/閘極區 . 104 :介電結構 . 106:電荷儲存結構 108 :電荷儲存結構/介電結構 110、210、304、404、804、904、1204、2280、2380、 • 2560、2660、2960、3060 :源極/源極區 112、212、306、406、806、906、1206、2282、2382、 2562、2662、2962、3062 :汲極區/汲極 114、214 :通道區/通道 116 :源極與汲極區 118 :介面 120 :接面深度 122 :本體/本體區 • 208:介電結構 218 :介面 220 :接面深度 308、408、808、908、1208 :本體區 504、1104 : p+型源極區 506、1106 : p+型汲極區 508、708、1108 : N 型本體區 604、704、1004、1304、1404、1504、1604 : n+型源 34 1336941

H 三達編號：TW3137PA < 極區 606、706、1006、1306、1406、1506、1606 : η+型汲 極區 608、1008、1308、1408、1508、1608 : Ρ 型本體區 . 710、1210 :井區 1900、2400、2800 :基板 1910、1912、2112、2290、2772 :氧化物 1922 :光阻 φ 1930、1932、2232 ··溝槽 2040、2042、2440、2840 :間隙壁 2250 :介電材料與電荷儲存結構 2260、2262 :閘極材料 2270、2272 :介電材料 2410 :介電材料與電荷儲存結構 2412 ： ΟΝΟ 2420、2650、2652、2820、3050、3052 :多晶矽 • 2430 : SiN/氧化物 2442、2842 .間隙壁侧壁 2550、2950 :磊晶矽 2810 :電荷儲存結構 2812 ： ΟΝΟ 3100 :記憶體陣列 3101 :列解碼器 3102 :字元線 35 1336941

三達編號：TW3137PA 3103 :行解碼器 3104 :位元線 3105 :匯流排 3106 :感測放大器與資料輸入结構 3107 :資料匯流排 3108 :偏壓配置供應電壓 3109 :偏壓配置狀態機 3111 :資料輸入線 3115 :資料輸出線 3150 :積體電路 3208 : ΟΝΟ 結構 36

Claims (1)

1336941 、 三達編號：TW3137PA ^ 十、申請專利範圍： 1. 一種非揮發性記憶體單元積體電路，包含： 一非揮發性記憶體陣列，其包含複數行，各該行包含 排列成一串列之複數個非揮發性記憶體單元，以使在該串 . 列中之該些非揮發性記憶體單元之一子集合經由在該串 t 列中之其他非揮發性記憶體單元而電連接至一位元線，各 該非揮發性記憶體單元包含： 一電荷儲存結構，用來儲存電荷以控制由非揮發性記 • 憶體單元積體電路儲存之一邏輯狀態； 一源極與一汲極區，係以一通道區分離； 一個或多個介電結構，其至少部分位於該電荷儲存結 構與該通道區之間，且至少部分位於該電荷儲存結構與一 閘極電壓源之間，其中： 其中，對於各該非揮發性記1S體單元陣列之各該非揮 發性記憶體單元，一介面分離該一個或多個介電結構之一 部分與該通道區，且該介面之一第一端結束於該源極區之 • 中間部分，而該介面之一第二端結束於該汲極區之中間部 分。 2. 如申請專利範圍第1項所述之電路，其中，由於 該通道區係凹入該非揮發性記憶體單元積體電路之一基 板，該介面之該第一端結束於該源極區之中間部分，且該 介面之該第二端結束於該汲極區之中間部分。 3. 如申請專利範圍第1項所述之電路，更包含： 一閘極長度調整介電材料層至少部分位於一基板與 37 1336941 ^ 三達編號：TW3137PA « 一個或多個介電結構之間。 4. 如申請專利範圍第1項所述之電路，其中該電荷 儲存結構儲存一位元。 5. 如申請專利範圍第1項所述之電路，其中該電荷 . 儲存結構儲存多重位元。 6. 如申請專利範圍第1項所述之電路，其中該電荷 儲存結構係一電荷捕捉結構。 7. 如申請專利範圍第1項所述之電路，其中該電荷 φ 儲存結構係一奈米晶體結構。 8. 如申請專利範圍第1項所述之電路，其中至少部 分位於該電荷儲存結構與該通道區之間之該介電結構包 含： 一下氧化矽層； 一中間氮化矽層，其位於該下氧化矽層上；以及 一上氧化矽層，其位於該中間氮化矽層上。 9. 如申請專利範圍第8項所述之電路，其中該下氧 φ 化石夕層具有少於大約20埃（Angstroms)之厚度。 10. 如申請專利範圍第8項所述之電路，其中該中 間氮化矽層具有少於大約20埃之厚度。 11. 如申請專利範圍第8項所述之電路，其中該上 氧化矽層具有少於大約20埃之厚度。 12. 如申請專利範圍第8項所述之電路，其中該下 氧化矽層具有大約5至20埃之厚度。 38 1336941 三達編號：TW3137PA - 13.如申請專利範圍第8項所述之電路，其中該中 間氮化矽層具有大約10至20埃之厚度。 14. 如申請專利範圍第8項所述之電路，其中該上 氧化矽層具有大約15至20埃之厚度。 . 15. 如申請專利範圍第8項所述之電路，其中該下 氧化矽層具有少於大約15埃之厚度。 16. 一種非揮發性記憶體單元陣列積體電路之製造 方法，包含以下步驟： φ 形成複數行之非揮發性記憶體單元於該非揮發性記 憶體陣列中，各該行包含排列成一串列之複數個非揮發性 記憶體單元，該步驟包含以下子步驟： 對該非揮發性記憶體陣列之各該非揮發性記憶 體單元形成一電荷儲存結構與一個或多個介電結構，其中 該電荷儲存結構儲存電荷以控制由該非揮發性記憶體單 元陣列積體電路儲存之一邏輯狀態，且所述一個或多個介 電結構係：1)至少部分位於該電荷儲存結構與一通道區之 ❿ 間；且2)至少部分位於該電荷儲存結構與一閘極電壓之來 源之間；及 形成一導電層以提供該閘極電壓；以及 形成複數條位元線以提供一汲極電壓與一源極電壓 至該非揮發性記憶體陣列中之各該行之非揮發性記憶體 單元，以使各該行之該些非揮發性記憶體單元之一子集合 經由在該串列中之其他非揮發性記憶體單元而電連接至 該些位元線之一； 39 1336941 今 三達編號：TW3137PA ’ 其中關於該陣列之各該非揮發性記憶體單元，一介面 分離該一個或多個介電結構之一部分與該通道區，該介面 之一第一端結束於一第一位元線之中間部分，且該介面之 一第二端結束於一第二位元線之中間部分。 * 17.如申請專利範圍第16項所述之方法，更包含以 . 下步驟： 形成一溝槽於一基板中，其中該電荷儲存結構與該一 個或多個介電結構之該形成步驟係發生於該溝槽中。 • 18.如申請專利範圍第16項所述之方法，更包含以 下步驟： 藉由形成一填料來調整一閘極之長度，該填料至少部 分位於該一個或多個介電結構與一基板之間。 19. 如申請專利範圍第16項所述之方法，更包含以 下步驟： 在該電荷儲存結構與該一個或多個介電結構之該形 成步驟之前，藉由形成一介電材料層並移除部分該介電材 料層來縮小一閘極之長度。 20. 如申請專利範圍第16項所述之方法，其中該電 荷儲存結構儲存一位元。 21. 如申請專利範圍第16項所述之方法，其中該電 荷儲存結構儲存多重位元。 22. 如申請專利範圍第16項所述之方法，其中該電 荷儲存結構係一電荷捕捉結構。 1336941 •s 三達編號：TW3137PA ’ 23.如申請專利範圍第16項所述之方法，其中該電 荷儲存結構係一奈米晶體結構。 24.如申請專利範圍第16項所述之方法，其中至少 部分位於該電荷儲存結構與該通道區之間之該介電結構 * 之該形成步驟包含·· . 形成一下氧化矽層； 形成一中間氮化矽層於該下氧化矽層上；以及 形成一上氧化矽層於該中間氮化矽層上。 • 25.如申請專利範圍第24項所述之方法，其中該下 氧化矽層具有少於大約20埃之厚度。 26. 如申請專利範圍第24項所述之方法，其中該中 間氮化矽層具有少於大約20埃之厚度。 27. 如申請專利範圍第24項所述之方法，其中該上 氧化矽層具有少於大約20埃之厚度。 28. 如申請專利範圍第24項所述之方法，其中該下 氧化矽層具有大約5至20埃之厚度。 ® 29.如申請專利範圍第24項所述之方法，其中該中 間氮化矽層具有大約10至20埃之厚度。 30. 如申請專利範圍第24項所述之方法，其中該上 氧化矽層具有大約15至20埃之厚度。 31. 如申請專利範圍第24項所述之方法，其中該下 氧化矽層具有少於大約15埃之厚度。 32. —種非揮發性記憶體單元陣列積體電路之製造 方法，包含以下步驟·· 41 1336941 *> 三達編號：TW3137PA ^ 對該非揮發性記憶體單元陣列中之各該非揮發性記 憶體單元形成一電荷儲存結構與一個或多個介電結構，其 中該電荷儲存結構儲存電荷以控制由該非揮發性記憶體 單元陣列積體電路儲存之一邏輯狀態，且該一個或多個介 . 電結構係1)至少部分位於該電荷儲存结構與一通道區之 間：以及2)至少部分位於該電荷儲存結構與一閘極電壓源 之間； 形成用以提供該閘極電壓之一導電層之一第一部分； φ 在形成提供該閘極電壓之該導電層之該第一部分之 後，形成複數條位元線，該複數個位元線用以提供一汲極 電壓與一源極電壓至該非揮發性記憶體單元陣列中之各 該非揮發性記憶體單元，在該非揮發性記憶體單元陣列中 之各該非揮發性記憶體單元之該通道區在提供該汲極電 壓之該些位元線之一第一位元線與提供該源極電壓之該 些位元線之一第二位元線之間延伸； 在形成該些位元線之後，形成用以提供該閘極電壓之 # 該導電層之一第二部分，該第一部分與該第二部分實體上 相連接， 其中，對該非揮發性記憶體單元陣列之各該非揮發性 記憶體單元，一介面分離該一個或多個介電結構之一部分 與該通道區，該介面之一第一端結束於該第一位元線之中 間部分，而該該介面之一第二端結束於該第二位元線之中 間部分。 42 1336941 三達編號：TW3I37PA ‘ 33. 如申請專利範圍第32項所述之方法，更包含以 下步驟： 形成一溝槽於一基板中，其中該電荷儲存結構與該一 個或多個介電結構之該形成步驟係發生於該溝槽中。 . 34. 如申請專利範圍第32項所述之方法，更包含以 下步驟： 藉由形成一填料來調整一閘極之長度，該填料至少部 分位於該一個或多個介電結構與一基板之間。 φ 35. 如申請專利範圍第32項所述之方法，更包含以 下步驟： 在該電荷儲存結構與該一個或多個介電結構之該形 成步驟之前，藉由形成一介電材料層並移除部分該介電材 料層來縮小一閘極之長度。 36. 如申請專利範圍第32項所述之方法，更包含： 形成一介電材料層，其分離該些位元線與該導電層之 該第二部分。 • 37. 如申請專利範圍第32項所述之方法，更包含： 形成該些位元線之該步驟包含添加摻質。 38. 如申請專利範圍第32項所述之方法，其中該電 荷儲存結構儲存一位元。 39. 如申請專利範圍第32項所述之方法，其中該電 荷儲存結構儲存多重位元。 40. 如申請專利範圍第32項所述之方法，其中該電 荷儲存結構係一電荷捕捉結構。 43 1336941 - ** 三達編號：TW3137PA - 41.如申請專利範圍第32項所述之方法，其中該電 荷儲存結構係一奈米晶體結構。 42.如申請專利範圍第32項所述之方法，其中至少 部分位於該電荷捕捉結構與該通道區之間之該介電结構 . 之該形成步驟包含： 形成一下氧化矽層； 形成一中間氮化矽層於該下氧化矽層上；以及 形成一上氧化矽層於該中間氮化矽層上。 • 43.如申請專利範圍第42項所述之方法，其中該下 氧化矽層具有少於大約20埃之一厚度。 44. 如申請專利範圍第42項所述之方法，其中該中 間氮化矽層具有少於大約20埃之一厚度。 45. 如申請專利範圍第42項所述之方法，其中該上 氧化矽層具有少於大約20埃之一厚度。 46. 如申請專利範圍第42項所述之方法，其中該下 氧化矽層具有大约5至20埃之一厚度。 • 47.如申請專利範圍第42項所述之方法，其中該中 間氮化矽層具有大約10至20埃之一厚度。 48. 如申請專利範圍第42項所述之方法，其中該上 氡化矽層具有大約15至20埃之一厚度。 49. 如申請專利範圍第42項所述之方法，其中該下 氧化矽層具有少於大約15埃之一厚度。 44