1282141 (1) 九、發明說明 【發明所屬之技術領域】 本發明係關於半導體裝置及半導體裝置的製造方法。 【先前技術】 於Μ 0 S電晶體之閘極側壁形成有成爲側壁之絕緣膜 ，於其兩端植入不存物，而形成源極和汲極區域。在此源 極或汲極區域W部中’常可見到砂基板中產生結晶缺陷’ 作爲防止此結晶缺陷之方法，於日本專利特開平0 8 _ 9 7 2 1 0 號公報（專利文獻1 )中，揭示有：於閘極之側面和成爲 側壁之矽氮化膜和其下之基板之間，使氧化膜介於其間， 以抑制形成於閘極側面之氮化膜所致應力之影響的形態。 [專利文獻1]日本專利特開平08-972 1 0號公報 【發明內容】 φ [發明所欲解決之課題] 本發明人於檢討之結果，於包含源極及汲極區域之主 動區域的基板所產生之結晶缺陷，會引起作爲裝置之特性 降低，因此，針對抑制這些結晶缺陷之對策，進行檢討的 結果，發現到：結晶缺陷之產生係大受元件分離（
Shallow Trench Isolation :淺溝槽絕緣）所致之應力（STI 應力）的影響。在前述專利文獻1中，並未針對S TI所致 之應力有所考慮。 因此，本發明之目的在於提供：能解決如前述之不當 (2) 1282141 的半導體裝置及製造方法。 [解決課題用手段] 爲了解決前述課題，藉由將本發明之半導體裝置做成 能降低依據元件分離區域之外部應力的構造，可以抑制植 入有源極汲極不純物之區域附近的半導體基板所產生之結 晶缺陷。 例如’爲了解決前述課題，本發明係具備以下形態。 (1) 一種半導體裝置，其特徵爲具有：形成於半導 體基板的主面之多數的元件形成區域；位於前述元件形成 區域之間’且埋入有元件分離絕緣膜之元件分離溝；及形 成於前述元件形成區域之閘極絕緣膜，前述元件分離溝係 具有形成於前述半導體基板與前述元件分離絕緣膜之間的 熱氧化膜，前述元件分離絕緣膜係於內部具備多數的微細 空孔，且比前述熱氧化膜更爲多孔質。 藉由如此形成，即使是在形成有藉由源極汲極等之離 子植入所致之擴散層時，也可以抑制基板所產生之結晶缺 陷等的產生。因此，至少做成比熱氧化膜（溝表面膜）更 爲多孔質，可以緩和伴隨溝的氧化之溝側壁的氧化膜成長 所致之應力的集中。 另外，其它觀點爲：被埋入於前述元件分離溝之前述 元件分離絕緣膜及前述閘極絕緣膜，係具備以氧化矽爲主 構成元素之膜，前述元件分離絕緣膜可做成具有比閘極絕 緣膜更多孔質之膜。 -6 - 1282141 -(3) 或具有：形成於前述元件形成區域之前述閘極絕緣膜 與閘極電極與形成於前述閘極電極之上方的多數之配線層 ，被埋入前述元件分離溝之前述元件分離絕緣膜可以做成 比位於前述配線層中之形成於最下層之配線層與前述半導 體基板的主面之間的層間絕緣膜更多孔質。 此形態以在前述層間絕緣膜之上層形成有比該層間絕 緣膜更多孔質之層間絕緣膜爲佳。 φ 另外，前述元件分離膜及前述比較對象之層間絕緣膜 ，以氧化砂爲主構成元素爲佳。 此處，所謂主構成元素係可指在構成層之材料中，存 在的原子比例最多的材料。所謂多孔質係在對象層內形成 有多數之微小空孔之形態。 所謂比前述熱氧化膜更多孔質，係在熱氧化膜具備前 述微細空孔時，表示具備比前述微細空孔多的前述微細空 孔之元件分離絕緣膜之狀態。另外，在前述熱氧化膜不具 φ 備前述微細空孔時，表示元件分離絕緣膜具有前述微細空 孔之狀態。 (2) —種半導體裝置，其特徵爲具有：形成於半導 體基板的主面之多數的元件形成區域；位於前述元件形成 區域之間，且埋入有元件分離絕緣膜之元件分離溝；及形 成於前述元件形成區域之閘極絕緣膜與閘極電極與形成於 前述閘極電極之上方的多數之配線層，前述元件分離溝係 在前述元件分離絕緣膜與前述半導體基板的表面之間具備 熱氧化膜，前述元件分離絕緣膜與前述熱氧化膜之間，形
(4) 1282141 成或不形成比熱氧化膜薄的氮化膜，前述元件分離絕緣 係具備：於內部具有多數的微細空孔，於經過形成半導 衣置時之最咼升溫溫度後，5 n m以下之孔形成比！ 〇 η ηι 上之孔多之多孔質膜。 大型的空孔不分散存在時，機械構造特性不會提升 因此，以具備充分小的空孔爲佳。充分小之空孔例可以 成如前述之程度。 # 針對前述之氮化膜’由藉由氮化膜來充電等之觀點 言，以實質上不形成爲佳。 另外’合適之形態可設爲前述平均孔徑爲1 .Onm至 1 .3 nm小之範圍。 另外’進而前述元件分離絕緣膜之楊氏係數，在經 形成裝置之最高升溫溫度後，係比70 GPa小之値。更好 在35GPa以下。 (3) —種半導體裝置，其形成於半導體基板的主 # 之多數的元件形成區域；位於前述元件形成區域之間， 埋入有元件分離絕緣膜之元件分離溝；及形成於前述元 形成區域之鬧極絕緣膜與聞極電極與形成於前述閘極電 之上方的多數之配線層，前述元件分離溝係具有形成於 述半導體基板與前述元件分離絕緣膜之間的熱氧化膜； 述元件分離絕緣膜係形成爲楊氏係數比前述熱氧化膜低 具體爲：前述元件分離溝之前述元件分離絕緣膜係 經過形成裝置之最局升溫溫度後，具有5 n m以下之孔 1 Ο η m以上之孔更多數存在之多孔質，而且形成爲楊氏 膜 體 以 做 而 比 過 爲 面 且 件 極 前 刖 D 在 比 係 -8 - (5) 1282141 數比7 0 G P a小爲佳。較佳爲楊氏係數在3 5 G p a以下。 另外’其它觀點爲：被埋入前述元件分離溝之元件分 離絕緣膜及前述閘極絕緣膜，係具備以氧化矽爲主構成元 素之膜，前述元件分離絕緣膜係做成具有楊氏係數比閘極 絕緣膜低之膜。 (4) 一種半導體裝置’其特徵爲具有：形成於半導 體基板的主面之多數的元件形成區域；位於前述元件形成 φ 區域之間，且埋入有元件分離絕緣膜之元件分離溝；及形 成於前述元件形成區域之閘極絕緣膜與前述閘極電極與形 成於前述閘極電極之上方的多數之配線層，前述元件分離 溝係具備：被堆積於基板表面形成有熱氧化膜之前述元件 分離溝上之第一元件分離絕緣膜；及被堆積於前述第一元 件分離絕緣膜上之第二元件分離絕緣膜，前述第一元件分 離絕緣膜係多孔質，前述第一元件分離絕緣膜係比前述第 二元件分離絕緣膜更爲多孔質。 # 合適之一例爲：第一元件分離膜係具備前述其中之一 的微細空孔之多孔質構造，第二元件分離膜可以是實質上 不具備該種多孔質構造之形態。 或前述第一元件分離絕緣膜與前述第二元件分離絕緣 膜係以氧化矽爲主構成元素，前述第一元件分離絕緣膜可 將碳當成添加元素而含有。 較好爲在前述其中之一形態中，前述兀件分離溝係具 有形成在前述半導體基板與前述第一元件分離絕緣膜之間 的熱氧化膜，前述第一元件分離膜係比前述熱氧化膜更爲
-9 - (6) 1282141 多孔質。 較好爲在前述其中之一形態中’前述元件分離溝係具 有形成在前述半導體基板與前述元件分離絕緣膜之間的熱 氧化膜，前述第一元件分離膜係形成爲楊氏係數比前述熱 氧化膜低。 (5) 另外’一種半導體裝置，其特徵爲：在前述其 中一種形態中’元件形成區域係具有：對應前述閘極而於 φ 則述半導體基板植入不純物之不純物區域，前述第二元件 分離絕緣膜之前述層間絕緣膜側界面與前述第一元件分離 膜側之界面，係位於比前述不純物區域之由基板表面起不 純物濃度成爲最高之深度更深之區域。 在本形態中，使元件分離區域中的埋入氧化膜比元件 形成區域之由基板面起更深入。藉此，可以有效地抑制基 板的結晶缺陷之產生。 (6) —種半導體裝置之製造方法，其特徵爲具有： # 於半導體基板的電路形成面形成銲墊氧化膜，且於前述銲 墊氧化膜上形成氧化防止膜之工程； 將形成於前述半導體基板的電路形成面之所期望位置 的前述氧化防止膜與前述銲墊氧化膜予以去除，在前述去 除的區域形成特定深度之溝的工程； 將前述溝予以氧化，而於溝內形成熱氧化膜之工程； 於具備前述熱氧化膜之前述溝埋入元件分離絕緣膜之 工程； 將形成於前述氧化防止膜上之前述元件分離絕緣膜予 •10- (7) 1282141 以去除，且將形成於前述半導體基板的電路形成面上之前 述氧化防止膜予以去除之工程； 將形成於前述半導體基板的電路形成面上之前述銲墊 氧化膜予以去除之工程； 於前述銲墊氧化膜已經被去除之前述半導體基板的電 路形成面形成閘極絕緣膜及閘極之工程； 於對應前述閘極之位置，將不純物植入前述半導體基 φ 板，將具有所植入之不純物的半導體基板予以熱處理而形 成擴散層之工程； 覆蓋前述閘極絕緣膜及前述元件分離溝，於比前述閘 極之上端更上方堆積具有上面之層間絕緣膜之工程； 於前述層間絕緣膜形成配線層之工程， 於形成前述元件分離絕緣膜後，具有至少在8 5 (TC以 上將前述半導體基板予以熱處理之工程，使經過熱處理製 程後之前述元件分離絕緣膜具備多數之微細空孔，且形成 φ 爲比前述溝內之前述熱氧化膜更多孔質。 將具備微細空孔之膜在8 5 0 °C以上、較好爲1 000 °C以 上予以熱處理’而形成以合適之狀態具備去除了碳成分之 微細空孔之氧化矽膜。另外，熱處理後，也可以是含有碳 成分之狀態。 另外’關於前述形態，例如以前述之元件分離絕緣膜 之材質爲氧化膜爲佳。另外，例如在具備第一元件分離膜 及第二元件分離膜時，以都是氧化膜爲佳。或以前述元件 分離絕緣膜係以塗佈型所形成之膜爲佳。 -11 - (8) ,1282141 另外’本發明人等針對本發明之技術，調查周知例而 抽出以下之先前技術。但是，並無具備本發明之形態而可 達成本發明之作用及效果的形態。 日本專利特開平1 1 -3 07626號公報、日本專利特開平 1 1 - 1 8 6 3 7 8號公報、日本專利特開2 0 0 3 - 3 1 6 5 0號公報、曰 本專利特開2 0 0 3 - 3 1 5 6 8號公報、日本專利特開2 0 0 0 -114362號公報、日本專利特開06_97274號公報、日本專 • 利特開05 -479 1 8號公報、日本專利特開〇5 - 1 1 4646號公報 。曰本專利特開平1 〇 _ 5 6 〇 5 8號公報、日本專利特開2 〇 〇 〇 _ 223572號公報、日本專利特開2001-144170號公報、日本 專利特開200 1 - 1 6 74 1 1號公報、日本專利特開2002-9245 號公報、日本專利特開2002-28968 1號公報。 [發明之效果] 依據本發明，可以提供能有助於前述之不當的解決之 • 半導體裝置及製造方法。 【實施方式】 本發明之發明人針對：於基板上形成有元件分離區域 ，於元件形成區域形成有閘極構造之情形，進而，以高濃 度將砷或磷等不純物植入矽基板之情形，成爲容易產生結 晶缺陷而進行檢討。其結果查明爲：如在基板植入不純物 時，在植入有不純物之區域（不純物形成區域）會產生高 的應力（不純物起因應力），此不純物起因應力係藉由在 -12- (9) 1282141 閘極構造或元件分離形成過程所產生的應力（S ΤΙ應力） 而被拘束，因而產生結晶缺陷。由此，認爲藉由降低在元 件分離區域的形成過程所產生的應力，而不拘束此不純物 應力，可以防止結晶缺陷。 元件分離係於矽基板形成溝，而埋入埋入氧化物。在 電晶體形成過程中，存在很多之矽基板氧化製程。成爲氧 化種之氧氣也通過埋入氧化膜而擴散於溝內部，因此，氧 φ 化膜也成長於溝側壁。在由S i朝S i 0 2變化時，產生約2 倍之體積膨脹。此體積膨脹係藉由所埋入之氧化膜而受到 拘束，因此，在矽基板中產生高的壓縮應力。因此，爲了 降低此壓縮應力，使用埋入之埋入氧化膜的楊氏係數比熱 氧化膜或CVD氧化膜低之多孔質氧化膜。 如依據本方法，不需要於矽氮化膜下堆積矽氧化膜， 可以防止錯位產生。 依據如前述說明之本發明，可以提供有助於前述之不 φ 當的解決之半導體裝置及製造方法。藉此，可以抑制基板 之源極或汲極區域所產生的缺陷，進而可以提供性能良好 之半導體裝置及製造方法。 利用第1圖、第2圖說明本發明之第一實施例之半導 體裝置的製造製程。 第1圖係顯示平面佈置圖，第2圖係顯示第1圖之 A-A’剖面之構造圖。 (1 )於砂基板1堆積厚度5〜1 5 η m之銲墊氧化膜2 與厚度1 5 0程度之氮化矽膜3。將所期望位置之氮化矽膜 -13- (10) 1282141 3、銲墊氧化膜2及矽基板1的一部份予以鈾刻去除，形 成矽基板1之表面的側壁對於矽基板1爲具有特定之角度 的淺溝（第2 ( a )圖）。 (2 )之後，於900°C〜1 15(TC範圍之氧化環境中，將 矽基板1表面予以熱氧化，於溝部份形成厚度數nm〜數十 nm之元件分離熱氧化膜4 (第2 ( b )圖）。以楊氏係數 低於70GPa之氧化膜埋入溝內部（以下，埋入絕緣膜5 ) 。例如’將以氫砂酸鹽（Hydrogen Silsesquioxane)化合 物爲主成分之塗佈膜予以加熱所獲得之S i Ο當成主成分之 絕緣膜。或例如將以甲基氫矽酸鹽（Methyl Silsesquioxane )化合物爲主成分之塗佈膜予以加熱所獲 得之S i 0當成主成分之絕緣膜。 之後，於90 〜1 150 °C之氮氣環境或氧化環境中， 將矽基板1予以退火處理（第2 ( c )圖）。 (3 )使用化學機械硏磨法（CMP )或乾蝕刻法而回 • 蝕低楊氏係數之埋入絕緣膜5。在此情形，當成氧化防止 膜使用之氮化矽膜3係成爲蝕刻阻障層，具有防止氮化矽 膜3下肢矽基板1被蝕刻之作用。回蝕直到前述氮化矽膜 3露出後，將氮化矽膜3及銲墊氧化膜2予以去除，完成 於淺溝埋入有氧化膜之淺溝型元件分離構造（第2 ( d )圖 )。S i基板露出之區域係成爲元件形成區域1 9、溝區域 成爲元件分離區域（STI區域）20。 (4 )將矽基板1表面於9 0 0 °C、氧氣環境中予以熱處 理，形成約1 〇 n m之熱氧化膜，將此膜當成緩衝層而以濃 -14- (11) 1282141 度1 E 1 3 (個/cm2 )之程度植入硼或磷等之不純物，而形成 well層6。之後，藉由稀釋之HF而將前述熱氧化膜去除 ，依序堆積閘極氧化膜7、8、鎢膜9、矽氮化膜1 0並予 以圖案化，而形成閘極（第2 ( e )圖）。 (5 )之後，於9 0 0 °C、氧氣環境中予以熱處理，於矽 基板表面形成3〜1 Onm之厚度的熱氧化膜1 1，將此膜當 成緩衝層而對矽基板1以濃度1E13 (個/cm2)之程度植入 φ 硼（PMOS之情形）或砷（NMOS之情形），形成低濃度 層12 (第2 ( f)圖）。 (6 )之後，堆積成爲絕緣膜之矽氮化膜1 3後，予以 圖案化，形成側壁1 3 a，對露出之矽基板1以濃度 5E14〜3E15 (個/cm2 )之程度植入硼（PMOS之情形）或 砷（NMOS之情形），形成高濃度層1 4。以化學氣相法而 於基板表面全體堆積層間絕緣膜1 5，以CMP等使層間絕 緣膜1 5平坦化（第2 ( g )圖）。 Φ ( 7 )藉由向異性之乾蝕刻，部份地去除層間絕緣膜 1 5，而形成接觸區域1 6 (第2 ( h )圖）。 (8 )由矽基板1之電極引出關係，將成爲電極插塞 之多結晶矽1 7堆積於接觸區域1 6 (第2 ( i )圖）。 (9 )於接觸區域上堆積銅或鋁之導電膜25，並予以 圖案化’在其上堆積層間絕緣膜26，完成電晶體。另外， 電極插塞只要是電氣阻抗低者即可，因此，也可以爲其它 金屬，例如鎢等。 接著，說明本實施形態之作用及效果。結晶缺陷之多 -15- (12) 1282141 數，由目前爲止之經驗而言，知道爲：於基板上形成有元 件分離區域，於元件形成區域形成有閘極構造時，進而， 對矽基板以高濃度植入砷或磷等不純物之情形下容易發生 。此係於矽基板植入不純物時，根據植入之原子，雖然矽 基板表面成爲非晶質狀態，但是，藉由之後的熱處理，此 非晶質層仿照底層之矽基板的原子排列而結晶化。結晶缺 陷被認爲係在此結晶化時，來自外部之力（應力）作用時 φ ，結晶排列紊亂而產生。即認爲外部的應力誘發結晶缺陷 。因此，如可以降低外部的應力，再結晶化順利進行，認 爲可以降低結晶缺陷。外部應力係在閘極之應力外，主要 認爲係STI應力。此STI應力之機制係如以下所述（參考 第3圖），依據情形，會有產生數百MPa之大應力的情形 。在電晶體形成過程中，存在有多數之矽基板氧化製程。 因此，成爲氧化種之氧氣通過溝內部的埋入氧化膜1 8而 擴散，氧化膜也成長於溝側壁。由Si往氧化膜（Si 02 ) • 變化時，產生約2倍之體積膨脹，此體積膨脹係藉由埋入 氧化膜1 8而受到拘束。以藉由此拘束之反作用力的影響 ，矽基板中產生高的壓縮應力，將此壓縮應力稱爲STI應 力。 STI應力係氧化時之體積膨脹藉由埋入氧化膜18而受 到拘束所產生。即如可使埋入氧化膜1 8變柔軟，成爲可 以降低STI應力。在本發明中，習知所使用之CVD氧化 膜（03-TEOS膜）或HDP膜之Si02，係楊氏係數（1000 °C程度之退火後）至少70GPa。與此相比，使用使楊氏係 -16- (13) 1282141 數變低（變柔軟）之氧化膜，因此，S TI應力減少，成爲 可以降低結晶缺陷。 在半導體製造製程中，於膜堆積及不純物之活化時， 會施加1000°c程度之熱處理（例如，源極汲極形成時’或 SIT堆積後之藉由熱處理的緻密化等）。因此，埋入絕緣 膜5需要在此熱處理後保持低之楊氏係數（低於70 GPa) 。即使進行高溫之熱處理，爲了也保持低的楊氏係數，例 鲁如，使用將以氫ϊ夕酸鹽（Hydrogen Silsesquioxane)化合 物、或甲基氫石夕酸鹽（Methyl Silsesquioxane)化合物爲 主成分之塗佈膜予以加熱所獲得之SiO當成主成分之絕緣 膜。 以氫砂酸鹽（Hydrogen Silsesquioxane)化合物爲主 成分之塗佈溶液，係將以一般式（HSiO 1.5 ) η所表示之化 合物溶解於甲基異丁基酮等之溶媒者。另外，以甲基氫矽 酸鹽（Methyl Silsesquioxane)化合物爲主成分之塗佈溶 # 液，係將以一般式（CH3 Si 01.5 ) η所代表之化合物溶解 於甲基異丁基酮等之溶媒者。將這些溶液塗佈於基板，較 好以100〜25 (TC程度之溫度予以中間加熱厚，在氧氣環境 中，較好爲氮氣環境中等非活性氣體環境中，以3 5 0〜5 5 0 °C之溫度予以加熱，藉此，Si-0-Si之結合形成爲階梯構 造，最終得以形成以SiO爲主成分之絕緣膜。 在將以氫砂酸鹽（Hydrogen Silsesquioxane)化合物 、或甲基氫Ϊ夕酸鹽（Methyl Silsesquioxane)化合物爲主 成分之塗佈液予以加熱所獲得之S i 0當成主成分的絕緣膜 - 17- (14) 1282141 中，絕緣膜中存在有空孔，由於此空孔存在之幫助，楊氏 係數可以降低。 此空孔之直徑的控制手法’例如使矽酸鹽（ Silsesquioxane)化合物溶液含有甲基異丁基酮等之溶媒 以外的成分，膜中本成分分解之遺跡係形成爲空孔，藉由 膜形成溫度而使分解動作改變’可以控制空孔直徑，而可 將空孔直徑控制在選擇之範圍內。 φ 如此所形成之膜，即使進行1 000°C、60分鐘之退火 ，楊氏係數也在35GPa以下，特別有效。 因此，可以確保在經過製程形成的最高溫度熱處理製 程後的強度。例如，最高溫度熱處理製程認爲係閘極氧化 膜形成或S TI之緻密化熱處理。例如’在最高溫度熱處理 製程中，進行至少8 5 (TC以上之處理。更好爲假定進行 1 〇〇 以上之處理而形成之半導體裝置。或在甲基存在之 膜中，以元件分離絕緣膜形成後之熱處理溫度爲甲基改變 # 之程度的溫度爲佳。 另外，例如，這些特性可以使用壓痕測試法來進行。 如此形成之元件分離絕緣膜之埋入氧化膜5的空孔直 徑的平均，在 9 0 0〜1 1 5 0 °C之退火後，成爲1 nm至低於 1 · 3 n m 〇 第4圖係將以本實施例所揭示方法所製作的膜中之空 孔直徑藉由X射線散射法而求得空孔直徑與其之存在率之 空孔直徑分布的結果。例如，可以X射線散射測定資料及 X射線反射測定資料爲基礎，和根據假定爲球狀散射體之 -18- (15) 1282141 散射函數之理論散射強度比較，將散射體之直徑分布加以 算出而求得。 峰値之空孔直徑爲約0.5 nm。最大的空孔直徑爲5 nm 。成爲並非大的空孔（例如，1 0 // m以上）多數存在之狀 態，至少具備多數之5 nm以下之微細空孔之形態。另外進 而使藉由X射線散射之孔徑的最大分布進入0.4 n m至5 n m 之範圍。另外，平均空孔直徑成爲1 nm至低於1 .3 nm。此 φ 値之範圍係至少不會使空孔直徑變得太小，而可抑制楊氏 係數變大，抑制空孔變大，導致絕緣膜之機械強度或電氣 絕緣耐壓降低，由可有效地提升半導體裝置特性之觀點而 言，是較爲理想。 另外’此種元件分離絕緣膜可以形成爲比主要由Si02 所形成之最下層的層間絕緣膜1 5更屬多孔質。 另外’可以形成爲比形成在溝表面之元件分離熱氧化 膜4更屬多孔質。或可以形成爲比閘極氧化膜7更屬多孔 0質。可以形成爲比此種熱氧化膜更屬多孔質。 或構成楊氏係數比元件分離熱氧化膜4低之元件分離 絕緣膜。或可以形成爲楊氏係數比最下層的層間絕緣膜低 〇 另外’塗佈前述之絕緣膜形成用的溶液之方法，可以 舉：旋轉塗佈或縫隙塗佈或印刷方式。而且，絕緣膜係加 熱此塗佈膜而形成，因此，即使在高密度地形成微細溝之 情形’與藉由CVD法之絕緣膜比較，就階差之被覆性良 好’可以解除表面階差之點，較爲優異。 -19- (16) 1282141 另外，對於S i晶圓之大直徑化，於使用c V D法而形 成絕緣膜之情形，需要大型的薄膜形成裝置，設備成本對 兀件成本有大影響。對於此，在本發明中，以塗佈、加熱 方式來形成絕緣膜，因此，設備成本的大幅降低成爲可能 ’可以期待抑制生產線之投資成本、進而元件成本之大的 效果。 假如，以CVD法來形成絕緣膜時，也可以以烷基矽 φ 烷化合物、烷氧矽烷化合物爲主成分而使用爲來源氣體， 以 ECR ( Electron Cyclotron Resonance :電子迴旋諧振器 )法等，最終形成以SiO爲主成分之絕緣膜。例如，烷基 矽烷化合物可以使用三甲基矽烷或四甲基矽烷。氧烷矽烷 化合物例如可以使用：甲氧基矽烷或乙氧基矽烷。 在此情形，作爲控制存在於絕緣膜中之空孔的直徑之 手法，例如可舉：作爲原來氣體而使含有熱分解溫度高的 成分，薄膜形成時，藉由3 5 0 °C -45(TC之加熱，本成分在 • 膜中分解之痕跡形成爲空孔之手法。 在此種手法中，藉由選擇種種之熱分解溫度高的成分 ，可藉由薄膜形成溫度而使分解動作改變，藉此，而控制 空孔形成，可將平均空孔直徑範圍控制於選擇的範圍內。 層間絕緣膜1 5雖以化學氣相法（CVD法）所製作， 當然也可以使用以目前爲止所示之氫矽酸鹽（Hydrogen Silsesquioxane) 化合物、或甲基氫砂酸鹽 （Methyl Silsesquioxane)化合物爲主成分之塗佈膜。另外，作爲 配線間之層間絕緣膜，也可以使用前述膜。層間絕緣膜可 -20- (17) 1282141 以使用氧化矽等。 本實施例所記載之膜與熱氧化膜比較，有對於HF之 蝕刻速率大之情形。 利用第5圖及第6圖來說明本發明之第二實施例。基 本構造可以具備和前述第一實施例同樣的形態。在第二實 施例中，如第二實施例之說明圖的第5圖所示之製程中途 的形態般，埋入氧化膜5對於矽基板表面在A部凹陷，於 φ 此凹陷區域形成有閘極材料之多晶矽膜8，因此，會有導 致電氣特性降低的情形。因此，如第6圖所示般，在第2 (c )圖中堆積絕緣膜5後，將所埋入之低楊氏係數之埋 入氧化膜5由元件形成區域之基板1表面回蝕至下側。藉 由CVD等，於藉此所形成之埋入氧化膜5的表面之上， 耐HF在比埋入氧化膜5高的上部埋入氧化膜1 8 (例如， 與熱氧化膜幾乎相同之HDP膜或03-TE0S膜等）塞住溝 上端部。 # 埋入氧化膜5係形成爲楊氏係數比上部埋入氧化膜！ 8 低。另外，埋入氧化膜5係形成爲比上部埋入氧化膜i 8 更爲多孔質。 此處，如使HDP膜或03-TE0S膜變厚，則應力在 STI溝上端部變大，因此，此HDP膜等之厚度儘可能以薄 者爲佳，例如，以5 0 n m以下爲佳，較佳爲3 0 n m以下。 使STI之應力降低的方法，則有：在製程（1 )之熱 氧化膜2形成後，於N 0氣體中進行熱處理，在矽基板與 熱氧化膜2界面形成氧氮化物之方法’另外，暴露於氮氣 -21 - (18) 1282141 電漿中，於熱氧化膜2表面形成氧氮化物之方法、形成閘 極而形成S TI之方法等。這些方法雖係可抑制氧氣的擴散 ，或降低氧化量而使STI應力降低之方法，但是’無法使 S TI應力完全爲零，所以即使進行完這些時，本方法也是 有效。即由於STI所產生之應力存在時，本方法有效。 另外，第7圖及第8圖係顯示本發明之第三實施例。 第三實施例係具備與第二實施例基本上相同之形態。 φ 在第三實施例中，元件形成區域係具有對應前述閘極而於 前述半導體基板植入不純物之不純物區域，前述第二元件 分離絕緣膜之前述層間絕緣膜1 5側界面與前述第一元件 分離膜側之界面係形成於位於前述不純物區域之由基板表 面起比不純物濃度成爲最高之深度更深的區域。因此，至 少第一元件分離絕緣膜係在比前述區域更深之區域形成有 層間絕緣膜側之表面。 具體爲：在有埋入絕緣膜5之層間絕緣膜1 5側的表 φ 面（第7圖）或上部埋入絕緣膜1 8之情形，該膜之層間 絕緣膜1 5側的表面（第8圖）係位於比前述基板表面更 下側。另外，元件分離絕緣膜之端部會有平坦性小之情形 ，前述比較係比較元件分離絕緣膜的中央部之平坦區域的 高度水準。在本形態中，將元件分離區域中的埋入氧化膜 作成比元件形成區域的基板面下陷（27 )。藉此，可以有 效地抑制基板的結晶缺陷之發生。 謀求藉由植入有不純物之區域（不純物形成區域）所 產生的高應力（不純物起因應力）所產生之結晶缺陷之對 -22- (19) 1282141 策，同時，在電晶體形成過程之多數的矽基板氧化製程中 ，可以抑制伴隨成爲氧化種之氧氣朝溝內部之擴散，構成 半導體基板之Si往Si02改變時之體積膨脹而在矽基板中 產生高的壓縮應力，能夠有效地抑制特性的劣化。 另外，具體可以採取以下之形態。 如參考觀看對應第7圖及第8圖之第1圖時，在本形 態中，元件分離區域係形成爲包含：閘極所在之第一元件 φ 分離區域的前述埋入絕緣膜之上側的第一端面，係位於比 前述閘極膜不存在之第二元件分離區域的前述埋入絕緣膜 之第二端面更上方而形成之區域。 前述閘極不存在之第二元件分離區域例如可以是位於 前述第一元件分離區域之周圍的區域。作爲前述第二元件 分離區域而測定之前述絕緣膜的端面可在由元件分離區域 之溝側端部起只分開溝深度部份之測定區域中加以測量。 假如，前述測定區域不易規定時，可在包含以主動區域所 φ 夾住之元件分離區域的中央之區域加以測量（例如，在元 件分離區域之基板側端部形成有比元件分離區域低之低下 部時，可設爲避開此之區域）。 另外，例如前述第一界面係在前述埋入絕緣膜之界面 中，與位於其上之閘極相對之區域的界面。另外，例如前 述第二界面係在前述埋入絕緣膜的界面中，與形成於其上 之層間絕緣膜相對之區域的界面。 另外，第一端面與第二端面之差可以是比前述閘極絕 緣膜的厚度更大之形態。 -23- (20) 1282141 第9圖係顯示本發明之第四實施例。第9圖雖可以具 備基本上與第一實施例相同之形態，但是，電極起上方之 形態，係在閘極絕緣膜2 1之上形成有浮置閘之導電膜22 ，在其上形成有閘極絕緣膜23及控制閘之導電膜24。另 外，覆蓋這些電極而形成有層間絕緣膜，於其上形成有配 線層。 s TI應力在氧化製程多、氧化量也多之快閃記憶體中 Φ 變大（參考第9圖）。因此，本方法在快閃記憶體中特別 有效。 另外，如依據發明人等所進行之實驗，前述S TI應力 在STI寬（溝寬）0.2 // m以下急遽變大，容易產生結晶缺 陷。因此，本技術在S TI寬〇. 2 # m以下之裝置中特別有 效。 進而，塗佈型之膜和CVD氧化膜相比，即使是STI 寬狹窄之區域中，也可以進行埋入。CVD氧化膜之埋入氧 馨化膜特性在s τ 1寬0 · 1 2 # m以下會惡化，因此，塗佈型之 埋入絕緣膜在STI寬爲〇·ι2 # m以下之裝置中特別有效。 【圖式簡單說明】 第1圖係關於本發明之第一實施例之槪要圖。 第2 ( a )圖係顯示同一第一實施例之製造製程的模型 圖。 第2 ( b )圖係顯示同一第一實施例之下一製造製程的 模型圖。
-24- (21) 1282141 第2 ( c )圖係顯示同一第一實施例之下一製造製程的 模型圖。 第2 ( d )圖係顯示同一第一實施例之下一製造製程的 模型圖。 第2 ( e )圖係顯示同一第一實施例之下一製造製程的 模型圖。 第2(f)圖係顯示同一第一實施例之下一製造製程的 _ 模型圖。 桌2 ( g )圖係顯示同一第一實施例之下一製造製程的 模型圖。 第2 ( h )圖係顯示同一第一實施例之下一製造製程的 模型圖。 第2(i)圖係顯示同一第一實施例之下一製造製程的 模型圖。 第2 (j)圖係顯示同一第一實施例之下一製造製程的 —模型圖。 第3圖係同一第一實施例之補充說明圖。 第4圖係同一第一實施例之說明圖。 第5圖係本發明之第二實施例之比較說明圖。 第6圖係同一第二實施例之說明圖。 第7圖係本發明之第三實施例之說明圖。 第8圖係同一第三實施例之說明圖。 第9圖係本發明之第四實施例之說明圖。 -25- (22) (22)1282141 【主要元件之符號說明】 1 :矽基板， 2 :銲墊氧化膜， 3 :氮化矽膜， 4 :元件分離熱氧化膜， 5 :埋入氧化膜， 6 : w e 11 層， 7 :閘極氧化膜， 8 :多晶矽膜， 9 :鎢膜， 1 〇 :矽氮化膜， 1 i :熱氧化膜， 1 2 :低濃度層， 1 3 :矽氮化膜， 1 4 :高能度層， 1 5 :層間絕緣膜， 1 6 :接觸區域， 1 7 :多晶矽膜， 1 8 :上部埋入絕緣膜， 1 9 :元件形成區域， 20 :元件分離區域， 2 1 :閘極絕緣物， 22 :導電膜， 2 3 :閘極絕緣膜， - 26- (23).1282141 24 :導電膜， 2 5 :導電膜， 26 =層間絕緣膜
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