JP2003031650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10P95/064—
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 アスペクト比の高い溝をボイドの発生を招く
ことなく埋め込む。 【解決手段】 素子分離用の溝の内部に絶縁膜を埋め込
む工程において、ＨＤＰ−ＣＶＤ法によるシリコン酸化
膜とＳＯＧ法によるシリコン酸化膜とを積層させること
により、ボイドの発生を防止し歩留まりを向上させる。
ことなく埋め込む。 【解決手段】 素子分離用の溝の内部に絶縁膜を埋め込
む工程において、ＨＤＰ−ＣＶＤ法によるシリコン酸化
膜とＳＯＧ法によるシリコン酸化膜とを積層させること
により、ボイドの発生を防止し歩留まりを向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、例えば素子分離用の溝や、配線、電極間
等の凹部を絶縁膜により埋め込む方法に関する。
方法に係わり、例えば素子分離用の溝や、配線、電極間
等の凹部を絶縁膜により埋め込む方法に関する。
【０００２】
【従来の技術】半導体装置において、基板上に形成した
各素子を電気的に分離するために、基板の表面部分にお
ける素子間に溝を形成し、絶縁膜を埋め込む素子分離法
がある。このような方法をシャロートレンチアイソレー
ション（Shallow Trench Isolation、以下ＳＴＩと称す
る）という。
各素子を電気的に分離するために、基板の表面部分にお
ける素子間に溝を形成し、絶縁膜を埋め込む素子分離法
がある。このような方法をシャロートレンチアイソレー
ション（Shallow Trench Isolation、以下ＳＴＩと称す
る）という。
【０００３】また、基板上に導電膜パターンとして形成
した配線層間や電極間を、層間絶縁膜によって埋め込む
必要がある。
した配線層間や電極間を、層間絶縁膜によって埋め込む
必要がある。
【０００４】これら凹部に絶縁膜を埋め込む方法とし
て、高密度プラズマ化学的気相成長（High Density Pla
sma Chemical Vapor Deposition、以下 ＨＤＰ−ＣＶＤ
と称する）法によるシリコン酸化膜の形成方法や、熱Ｃ
ＶＤ法によるＴＥＯＳ／Ｏ３ガスを用いたシリコン酸化
膜の形成方法がある。
て、高密度プラズマ化学的気相成長（High Density Pla
sma Chemical Vapor Deposition、以下 ＨＤＰ−ＣＶＤ
と称する）法によるシリコン酸化膜の形成方法や、熱Ｃ
ＶＤ法によるＴＥＯＳ／Ｏ３ガスを用いたシリコン酸化
膜の形成方法がある。
【０００５】しかし、近年デバイスの微細化に伴い凹部
のアスペクト比が高くなり、ボイドやシームの発生無く
凹部を埋め込むことが非常に困難になってきた。
のアスペクト比が高くなり、ボイドやシームの発生無く
凹部を埋め込むことが非常に困難になってきた。
【０００６】図８に、素子分離用の溝を埋め込む従来の
方法を工程別に示す。図８（ａ）に示されるように、半
導体基板１０１の表面上に熱酸化法によりシリコン酸化
膜１０２を形成する。
方法を工程別に示す。図８（ａ）に示されるように、半
導体基板１０１の表面上に熱酸化法によりシリコン酸化
膜１０２を形成する。
【０００７】図８（ｂ）のように、シリコン窒化膜１０
３を堆積する。このシリコン窒化膜１０３にパターニン
グを行い、溝形成用のマスクを得る。
３を堆積する。このシリコン窒化膜１０３にパターニン
グを行い、溝形成用のマスクを得る。
【０００８】図８（ｃ）のように、シリコン窒化膜１０
３をマスクとして半導体基板１０１にＲＩＥ（Reactive
Ion Etching）等のエッチングを行い、溝１０５を形成
する。溝１０５の側壁及び底面に熱酸化法によりシリコ
ン酸化膜１０４を形成する。
３をマスクとして半導体基板１０１にＲＩＥ（Reactive
Ion Etching）等のエッチングを行い、溝１０５を形成
する。溝１０５の側壁及び底面に熱酸化法によりシリコ
ン酸化膜１０４を形成する。
【０００９】図８（ｄ）に示されたように、溝１０５を
埋めるように、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜
１０６を堆積していく。このシリコン酸化膜１０６を堆
積していく過程で、オーバハング１０７が生じる。さら
に、シリコン酸化膜１０６を堆積していくと、図８
（ｅ）のようにボイド１０８が発生する。
埋めるように、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜
１０６を堆積していく。このシリコン酸化膜１０６を堆
積していく過程で、オーバハング１０７が生じる。さら
に、シリコン酸化膜１０６を堆積していくと、図８
（ｅ）のようにボイド１０８が発生する。
【００１０】図８（ｆ）のように、ＣＭＰ（Chemical M
echanical Polishing）法により表面を平坦化してい
き、シリコン窒化膜１０３をストッパとして平坦化処理
を停止する。
echanical Polishing）法により表面を平坦化してい
き、シリコン窒化膜１０３をストッパとして平坦化処理
を停止する。
【００１１】図８（ｇ）に示されたように、シリコン窒
化膜１０３をエッチングにより除去する。
化膜１０３をエッチングにより除去する。
【００１２】図８（ｈ）のように、半導体基板１０１の
表面上に突出したシリコン酸化膜１０６をエッチングに
より除去する。
表面上に突出したシリコン酸化膜１０６をエッチングに
より除去する。
【００１３】このようにして得られたシリコン酸化膜１
０６の表面には、図８（ｈ）に示されたようにボイド１
０８の影響が残存した箇所（シーム）１０９が存在する
ことになる。
０６の表面には、図８（ｈ）に示されたようにボイド１
０８の影響が残存した箇所（シーム）１０９が存在する
ことになる。
【００１４】また、シリコン酸化膜を形成する方法とし
ては、液体ソースを用いたスピンオングラス（Spin On
Glass、以下ＳＯＧ）法が存在する。この方法によれ
ば、溶媒にシリコン酸化膜の原料を溶融し、形成箇所に
その液を塗布した後、熱処理を行ってシリコン酸化膜を
形成する。
ては、液体ソースを用いたスピンオングラス（Spin On
Glass、以下ＳＯＧ）法が存在する。この方法によれ
ば、溶媒にシリコン酸化膜の原料を溶融し、形成箇所に
その液を塗布した後、熱処理を行ってシリコン酸化膜を
形成する。
【００１５】しかし、この方法では膜が収縮し、溝の内
部に埋め込んだ場合に大きなストレスが生じたり、膜が
溝の内壁から剥がれるという問題があった。さらに、溝
の内部に埋め込んだ膜に熱処理を行った場合にも十分に
焼成することができず、膜中に不純物が残り、この結果
得られる絶縁膜の膜質が良好ではなく、素子分離耐性、
あるいは各配線層や電極間の分離耐性に影響を及ぼすお
それがあった。
部に埋め込んだ場合に大きなストレスが生じたり、膜が
溝の内壁から剥がれるという問題があった。さらに、溝
の内部に埋め込んだ膜に熱処理を行った場合にも十分に
焼成することができず、膜中に不純物が残り、この結果
得られる絶縁膜の膜質が良好ではなく、素子分離耐性、
あるいは各配線層や電極間の分離耐性に影響を及ぼすお
それがあった。
【００１６】
【発明が解決しようとする課題】以上のように、従来は
溝の内部や、配線層間、電極間等の凹部をボイドやシー
ムの発生を招くことなく、十分な電気的分離耐性が得ら
れるように絶縁物で埋め込むことが難しいという問題が
あった。
溝の内部や、配線層間、電極間等の凹部をボイドやシー
ムの発生を招くことなく、十分な電気的分離耐性が得ら
れるように絶縁物で埋め込むことが難しいという問題が
あった。
【００１７】本発明は上記事情に鑑み、素子分離用に形
成した基板表面部分の溝、あるいは配線層間や電極間等
の凹部を絶縁物で埋め込む際に、ボイドやシームの発生
を防止しかつ十分な電気的分離耐性を確保することが可
能な半導体装置の製造方法を提供することを目的とす
る。
成した基板表面部分の溝、あるいは配線層間や電極間等
の凹部を絶縁物で埋め込む際に、ボイドやシームの発生
を防止しかつ十分な電気的分離耐性を確保することが可
能な半導体装置の製造方法を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に設けられた溝、あるいは半導体
基板上に形成された膜パターンによる凹凸部を表面に有
する基板面に対し、前記凹凸部における凹部を埋めるよ
うに、ＨＤＰ−ＣＶＤ法により第１のシリコン酸化膜を
所定の深さまで形成する工程と、前記凹部を埋めるよう
に、前記第１のシリコン酸化膜上に、ＳＯＧ法により第
２のシリコン酸化膜を形成する工程とを備えることを特
徴としている。
造方法は、半導体基板に設けられた溝、あるいは半導体
基板上に形成された膜パターンによる凹凸部を表面に有
する基板面に対し、前記凹凸部における凹部を埋めるよ
うに、ＨＤＰ−ＣＶＤ法により第１のシリコン酸化膜を
所定の深さまで形成する工程と、前記凹部を埋めるよう
に、前記第１のシリコン酸化膜上に、ＳＯＧ法により第
２のシリコン酸化膜を形成する工程とを備えることを特
徴としている。
【００１９】前記凹凸部が、実質的に前記半導体基板に
設けられた溝の深さと前記半導体基板上に形成された溝
形成用のマスクの厚さ分の段差を有するものであり、前
記第１のシリコン酸化膜は、前記凹部内で前記半導体基
板の上面以上の深さまで形成されてよい。
設けられた溝の深さと前記半導体基板上に形成された溝
形成用のマスクの厚さ分の段差を有するものであり、前
記第１のシリコン酸化膜は、前記凹部内で前記半導体基
板の上面以上の深さまで形成されてよい。
【００２０】ここで、成膜の順序を変えて、先にＨＤＰ
−ＣＶＤ法によりシリコン酸化膜を形成し、この表面上
にＳＯＧ法によりシリコン酸化膜を形成して積層構造と
してよい。
−ＣＶＤ法によりシリコン酸化膜を形成し、この表面上
にＳＯＧ法によりシリコン酸化膜を形成して積層構造と
してよい。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】（１）第１の実施の形態
本発明の第１の実施の形態による半導体装置の製造方法
について、図１〜図５を用いて説明する。本実施の形態
は、半導体基板の表面部分に素子分離用の溝を形成し、
この溝を絶縁膜で埋め込む場合に相当する。
について、図１〜図５を用いて説明する。本実施の形態
は、半導体基板の表面部分に素子分離用の溝を形成し、
この溝を絶縁膜で埋め込む場合に相当する。
【００２３】先ず、図８（ａ）〜（ｃ）を用いて説明し
た従来の製造方法と同様の工程を経て、図１に示された
素子分離用の溝５を得る。即ち、半導体基板１の表面部
分にシリコン酸化膜２、膜厚約１５０ｎｍのシリコン窒
化膜３を順に形成しパターニングして溝形成用のマスク
を作成し、ＲＩＥにより溝５を形成する。この溝５の側
壁及び底面にシリコン酸化膜４を形成する。これによ
り、図１に示された素子分離用の溝５が形成される。こ
の溝５は、例えば深さが約３００ｎｍ、幅が約１００ｎ
ｍであり、シリコン窒化膜３の厚さ約１５０ｎｍを含め
た溝全体のアスペクト比が約４．５であるとする。
た従来の製造方法と同様の工程を経て、図１に示された
素子分離用の溝５を得る。即ち、半導体基板１の表面部
分にシリコン酸化膜２、膜厚約１５０ｎｍのシリコン窒
化膜３を順に形成しパターニングして溝形成用のマスク
を作成し、ＲＩＥにより溝５を形成する。この溝５の側
壁及び底面にシリコン酸化膜４を形成する。これによ
り、図１に示された素子分離用の溝５が形成される。こ
の溝５は、例えば深さが約３００ｎｍ、幅が約１００ｎ
ｍであり、シリコン窒化膜３の厚さ約１５０ｎｍを含め
た溝全体のアスペクト比が約４．５であるとする。
【００２４】このようなアスペクト比が高い溝５の内部
に、従来のようにＨＤＰ−ＣＶＤ法によりシリコン酸化
膜を形成して埋め込むとボイドが生じる。そこで本実施
の形態では、ＨＤＰ−ＣＶＤ法によるシリコン酸化膜
と、ＳＯＧ法によるシリコン酸化膜とを順に形成して積
層構造により溝５を埋め込む。
に、従来のようにＨＤＰ−ＣＶＤ法によりシリコン酸化
膜を形成して埋め込むとボイドが生じる。そこで本実施
の形態では、ＨＤＰ−ＣＶＤ法によるシリコン酸化膜
と、ＳＯＧ法によるシリコン酸化膜とを順に形成して積
層構造により溝５を埋め込む。
【００２５】先ず、図２に示されたように、シリコン酸
化膜６を溝５の途中まで形成し、オーバハング７が生じ
てもこれが閉じていない段階で成膜を一旦停止する。
化膜６を溝５の途中まで形成し、オーバハング７が生じ
てもこれが閉じていない段階で成膜を一旦停止する。
【００２６】ここで、図３にＨＤＰ−ＣＶＤ装置の概略
構成を示す。セラミックドーム部２１とメタルチャンバ
部２２とにより反応容器が構成されている。セラミック
ドーム部２１にはアンテナ２３が巻かれており、その端
子がＲＦ電源３１及び接地端子に接続されている。ＲＦ
電源３１から発生したＲＦ電力をアンテナ２３に印加す
ることにより、誘導結合によりセラミックドーム部２１
内の空間に電力が供給されてプラズマが発生する。
構成を示す。セラミックドーム部２１とメタルチャンバ
部２２とにより反応容器が構成されている。セラミック
ドーム部２１にはアンテナ２３が巻かれており、その端
子がＲＦ電源３１及び接地端子に接続されている。ＲＦ
電源３１から発生したＲＦ電力をアンテナ２３に印加す
ることにより、誘導結合によりセラミックドーム部２１
内の空間に電力が供給されてプラズマが発生する。
【００２７】メタルチャンバ部２２には、ドライポンプ
２５及びターボ分子ポンプ２６が接続されており、反応
容器内を真空にすることができる。さらに、ガス導入部
としてノズル２７が備えられており、反応容器内にＳi
Ｈ４、Ｏ２ガスを導入することができる。また、電極３
３にはＲＦ電源３２が接続されており、セルフバイアス
電圧を印加することができる。
２５及びターボ分子ポンプ２６が接続されており、反応
容器内を真空にすることができる。さらに、ガス導入部
としてノズル２７が備えられており、反応容器内にＳi
Ｈ４、Ｏ２ガスを導入することができる。また、電極３
３にはＲＦ電源３２が接続されており、セルフバイアス
電圧を印加することができる。
【００２８】そして、ノズル２７から反応容器内にＳi
Ｈ４、Ｏ２ガスを導入し、ＲＦ電源３１よりＲＦ電圧を
印加し、さらに基板電極３３に接続されているＲＦ電源
３２よりＲＦ電圧を印加してプラズマを励起する。この
ような装置を用いて、ＨＤＰ−ＣＶＤ法により溝５の内
部にシリコン酸化膜６を例えば約３００ｎｍの膜厚で成
膜する。
Ｈ４、Ｏ２ガスを導入し、ＲＦ電源３１よりＲＦ電圧を
印加し、さらに基板電極３３に接続されているＲＦ電源
３２よりＲＦ電圧を印加してプラズマを励起する。この
ような装置を用いて、ＨＤＰ−ＣＶＤ法により溝５の内
部にシリコン酸化膜６を例えば約３００ｎｍの膜厚で成
膜する。
【００２９】ここで、ＨＤＰ−ＣＶＤ法により成膜を行
うと、溝５の側壁における成膜速度より、溝５の底面上
における成膜速度の方が速く、また溝５の上部（オーバ
ハング７から上の部分）における埋め込み形状が図２に
示されたようにテーパー状となる。よって、溝５のアス
ペクト比は緩和の方向に作用する。しかし、溝５の側壁
にオーバハング７が存在するため、引き続きＨＤＰ−Ｃ
ＶＤ法によりボイドの発生なく溝５を埋め込むことは困
難である。
うと、溝５の側壁における成膜速度より、溝５の底面上
における成膜速度の方が速く、また溝５の上部（オーバ
ハング７から上の部分）における埋め込み形状が図２に
示されたようにテーパー状となる。よって、溝５のアス
ペクト比は緩和の方向に作用する。しかし、溝５の側壁
にオーバハング７が存在するため、引き続きＨＤＰ−Ｃ
ＶＤ法によりボイドの発生なく溝５を埋め込むことは困
難である。
【００３０】そこで、次の工程において、ＳＯＧ法によ
りシリコン酸化膜６を形成する。図４に示されたよう
に、ＳＯＧ法では半導体基板１を回転させながらノズル
４１からシリコン酸化膜が溶融した薬液４２を塗布し、
その後焼成する。このＳＯＧ法により成膜を行う場合に
おける埋め込み特性としての特徴は、オーバハング７が
存在する溝５であっても、図５に示されるようにボイド
やシームの発生を伴うことなく埋め込みが可能である点
にある。
りシリコン酸化膜６を形成する。図４に示されたよう
に、ＳＯＧ法では半導体基板１を回転させながらノズル
４１からシリコン酸化膜が溶融した薬液４２を塗布し、
その後焼成する。このＳＯＧ法により成膜を行う場合に
おける埋め込み特性としての特徴は、オーバハング７が
存在する溝５であっても、図５に示されるようにボイド
やシームの発生を伴うことなく埋め込みが可能である点
にある。
【００３１】さらに、ＳＯＧ法によるシリコン酸化膜８
を形成する前に、ＨＤＰ−ＣＶＤ法によるシリコン酸化
膜６の形成を行っていることにより、溝５のアスペクト
比が低くなっている。これにより、アスペクト比の高い
溝にＳＯＧ法によりシリコン酸化膜を埋め込む場合に問
題となっていた膜の焼成を十分に行うことができ、膜中
の不純物の含有量を減少させることができる。
を形成する前に、ＨＤＰ−ＣＶＤ法によるシリコン酸化
膜６の形成を行っていることにより、溝５のアスペクト
比が低くなっている。これにより、アスペクト比の高い
溝にＳＯＧ法によりシリコン酸化膜を埋め込む場合に問
題となっていた膜の焼成を十分に行うことができ、膜中
の不純物の含有量を減少させることができる。
【００３２】また、溝５の内部においてＳＯＧ法による
シリコン酸化膜８が占める埋め込み体積が小さいため、
焼成中の収縮によるストレスを小さくすることができ、
溝５の側壁からの膜の剥がれ等を防止することができ
る。
シリコン酸化膜８が占める埋め込み体積が小さいため、
焼成中の収縮によるストレスを小さくすることができ、
溝５の側壁からの膜の剥がれ等を防止することができ
る。
【００３３】図５に示されるようにシリコン酸化膜８を
形成した後は、図８（ｆ）〜図８（ｈ）を用いて説明し
た工程と同様に、ＣＭＰ法を用いてシリコン窒化膜３の
高さまで平坦化し、シリコン窒化膜３をエッチングによ
り除去し、さらに半導体基板１の表面から突出したシリ
コン酸化膜８及び６をエッチングにより除去する。
形成した後は、図８（ｆ）〜図８（ｈ）を用いて説明し
た工程と同様に、ＣＭＰ法を用いてシリコン窒化膜３の
高さまで平坦化し、シリコン窒化膜３をエッチングによ
り除去し、さらに半導体基板１の表面から突出したシリ
コン酸化膜８及び６をエッチングにより除去する。
【００３４】上記本実施の形態に従って埋め込みを行う
ことにより、装置の歩留まりの向上に寄与することがで
きる。
ことにより、装置の歩留まりの向上に寄与することがで
きる。
【００３５】ここで、特にＨＤＰ−ＣＶＤ法で形成した
シリコン酸化膜６を図５に示されたように、溝５の内部
において半導体基板１の上面以上の深さまで埋め込んだ
場合は、半導体基板１の表面から突出したシリコン酸化
膜８及び６を除去することで、最終的に膜質の良好なシ
リコン酸化膜６のみを溝５の内部に有する構造が得ら
れ、一段と優れた素子分離耐性を実現することが可能と
なる。
シリコン酸化膜６を図５に示されたように、溝５の内部
において半導体基板１の上面以上の深さまで埋め込んだ
場合は、半導体基板１の表面から突出したシリコン酸化
膜８及び６を除去することで、最終的に膜質の良好なシ
リコン酸化膜６のみを溝５の内部に有する構造が得ら
れ、一段と優れた素子分離耐性を実現することが可能と
なる。
【００３６】（２）第２の実施の形態
上記第１の実施の形態では、ＨＤＰ−ＣＶＤ法によるシ
リコン酸化膜６の形成を行った後に、ＳＯＧ法によるシ
リコン酸化膜８の形成を行う。これに対し、本実施の形
態ではシリコン酸化膜の順序が異なり、ＳＯＧ法による
シリコン酸化膜の形成を行った後に、ＨＤＰ−ＣＶＤ法
によるシリコン酸化膜の形成を行う。
リコン酸化膜６の形成を行った後に、ＳＯＧ法によるシ
リコン酸化膜８の形成を行う。これに対し、本実施の形
態ではシリコン酸化膜の順序が異なり、ＳＯＧ法による
シリコン酸化膜の形成を行った後に、ＨＤＰ−ＣＶＤ法
によるシリコン酸化膜の形成を行う。
【００３７】図６（ａ）に示されたように、素子分離用
の溝５の内部にＳＯＧ法によりシリコン酸化膜１１を溝
５の途中の深さまで形成する。上記第１の実施の形態の
ように、例えば溝５の深さが約３００ｎｍでシリコン窒
化膜３の厚さが約１５０ｎｍであるとした場合、溝５の
底面からの高さが約２００ｎｍ程度になるような膜厚で
シリコン酸化膜１１を形成する。
の溝５の内部にＳＯＧ法によりシリコン酸化膜１１を溝
５の途中の深さまで形成する。上記第１の実施の形態の
ように、例えば溝５の深さが約３００ｎｍでシリコン窒
化膜３の厚さが約１５０ｎｍであるとした場合、溝５の
底面からの高さが約２００ｎｍ程度になるような膜厚で
シリコン酸化膜１１を形成する。
【００３８】このように、溝５の途中の深さまで成膜す
ることにより、ＳＯＧ法におけるシリコン酸化膜１１の
焼成を十分に行うことが可能であり、膜中の不純物の含
有量を小さくすることができる。さらに、溝５の内部の
埋め込み体積を小さくすることにより、焼成中の収縮に
よるストレスも小さくなり、膜の剥がれ等を防止するこ
とができる。
ることにより、ＳＯＧ法におけるシリコン酸化膜１１の
焼成を十分に行うことが可能であり、膜中の不純物の含
有量を小さくすることができる。さらに、溝５の内部の
埋め込み体積を小さくすることにより、焼成中の収縮に
よるストレスも小さくなり、膜の剥がれ等を防止するこ
とができる。
【００３９】この段階では、溝５の底面にはシリコン酸
化膜１１が成膜されるが側壁にほとんど成膜しないの
で、溝５のアスペクト比は低い。この後、図６（ｂ）に
示されたようにＨＤＰ−ＣＶＤ法によりシリコン酸化膜
１２を成膜することにより、ボイドやシームの発生を招
くことなく埋め込みが可能である。
化膜１１が成膜されるが側壁にほとんど成膜しないの
で、溝５のアスペクト比は低い。この後、図６（ｂ）に
示されたようにＨＤＰ−ＣＶＤ法によりシリコン酸化膜
１２を成膜することにより、ボイドやシームの発生を招
くことなく埋め込みが可能である。
【００４０】本実施の形態では、ＳＯＧ法によるシリコ
ン酸化膜１１の埋め込みを、溝５の底面からの高さが２
００ｎｍ程度になるような膜厚で行っている。しかし、
これと異なる膜厚でシリコン酸化膜１１を埋め込むこと
も当然ながら可能である。
ン酸化膜１１の埋め込みを、溝５の底面からの高さが２
００ｎｍ程度になるような膜厚で行っている。しかし、
これと異なる膜厚でシリコン酸化膜１１を埋め込むこと
も当然ながら可能である。
【００４１】例えば、図７（ａ）に示されたように、素
子分離用の溝５の内部にＳＯＧ法によりシリコン酸化膜
１３を溝５の途中の深さまで形成する。溝５の深さが約
３００ｎｍでシリコン窒化膜３の厚さが約１５０ｎｍで
あるとした場合、ここでは溝５の底面からの高さが約３
００ｎｍ程度になるような膜厚でシリコン酸化膜１３を
形成する。即ち、図７（ａ）のように半導体基板１にお
ける溝５とほぼ同じ高さまでシリコン酸化膜１３を形成
し、シリコン窒化膜３の厚さ分だけ残る段階で成膜を停
止する。
子分離用の溝５の内部にＳＯＧ法によりシリコン酸化膜
１３を溝５の途中の深さまで形成する。溝５の深さが約
３００ｎｍでシリコン窒化膜３の厚さが約１５０ｎｍで
あるとした場合、ここでは溝５の底面からの高さが約３
００ｎｍ程度になるような膜厚でシリコン酸化膜１３を
形成する。即ち、図７（ａ）のように半導体基板１にお
ける溝５とほぼ同じ高さまでシリコン酸化膜１３を形成
し、シリコン窒化膜３の厚さ分だけ残る段階で成膜を停
止する。
【００４２】このように、溝５の全体の深さ約４５０ｎ
ｍにおける途中の深さまで成膜することにより、ＳＯＧ
法におけるシリコン酸化膜１３の焼成を十分に行うこと
ができ、膜中の不純物の含有量が小さくなる。また、溝
５の内部を完全に埋め込まずに途中で成膜を停止するこ
とで、埋め込み体積が小さくなり焼成中の収縮によるス
トレスも小さくなり、膜の剥がれ等が防止される。
ｍにおける途中の深さまで成膜することにより、ＳＯＧ
法におけるシリコン酸化膜１３の焼成を十分に行うこと
ができ、膜中の不純物の含有量が小さくなる。また、溝
５の内部を完全に埋め込まずに途中で成膜を停止するこ
とで、埋め込み体積が小さくなり焼成中の収縮によるス
トレスも小さくなり、膜の剥がれ等が防止される。
【００４３】この段階で、溝５の底面に基板１の溝深さ
とほぼ同じ高さまでシリコン酸化膜１３が成膜され、シ
リコン窒化膜３の厚さのみ残っているので、溝５のアス
ペクト比は低くなっている。この後、図７（ｂ）に示さ
れたようにＨＤＰ−ＣＶＤ法によりシリコン酸化膜１４
を成膜することにより、ボイドやシームの発生を招くこ
となく埋め込むことができる。
とほぼ同じ高さまでシリコン酸化膜１３が成膜され、シ
リコン窒化膜３の厚さのみ残っているので、溝５のアス
ペクト比は低くなっている。この後、図７（ｂ）に示さ
れたようにＨＤＰ−ＣＶＤ法によりシリコン酸化膜１４
を成膜することにより、ボイドやシームの発生を招くこ
となく埋め込むことができる。
【００４４】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、上記実施の形態で
は、半導体基板の表面部分に形成した素子分離用の溝を
絶縁膜で埋め込んでいるが、これに限らず半導体基板上
に導電膜パターンとして形成した各配線層の間、あるい
は電極間等の凹部を層間絶縁膜によって埋め込む場合に
も、本発明を適用することができ、特に４．０以上の高
アスペクト比を有する凹部に絶縁膜を埋め込む際、本発
明は非常に有効である。
を限定するものではない。例えば、上記実施の形態で
は、半導体基板の表面部分に形成した素子分離用の溝を
絶縁膜で埋め込んでいるが、これに限らず半導体基板上
に導電膜パターンとして形成した各配線層の間、あるい
は電極間等の凹部を層間絶縁膜によって埋め込む場合に
も、本発明を適用することができ、特に４．０以上の高
アスペクト比を有する凹部に絶縁膜を埋め込む際、本発
明は非常に有効である。
【００４５】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、 半導体基板の表面部分に形成
した溝、あるいは配線層又は電極間等の凹部を、ＨＤＰ
−ＣＶＤ法によるシリコン酸化膜とＳＯＧ法によるシリ
コン酸化膜とを積層して埋め込むことにより、ボイドや
シームの発生を招くことなく埋め込むことが可能であ
り、歩留まりの向上に寄与することができる。
置の製造方法によれば、 半導体基板の表面部分に形成
した溝、あるいは配線層又は電極間等の凹部を、ＨＤＰ
−ＣＶＤ法によるシリコン酸化膜とＳＯＧ法によるシリ
コン酸化膜とを積層して埋め込むことにより、ボイドや
シームの発生を招くことなく埋め込むことが可能であ
り、歩留まりの向上に寄与することができる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を工程別に示した素子の縦断面図。
製造方法を工程別に示した素子の縦断面図。
【図２】同第１の実施の形態による半導体装置の製造方
法を工程別に示した素子の縦断面図。
法を工程別に示した素子の縦断面図。
【図３】同第１の実施の形態において用いるＨＤＰ−Ｃ
ＶＤ装置の概略構成を示した縦断面図。
ＶＤ装置の概略構成を示した縦断面図。
【図４】同第１の実施の形態において用いるＳＯＧ法を
示した斜視図。
示した斜視図。
【図５】同第１の実施の形態による半導体装置の製造方
法を工程別に示した素子の縦断面図。
法を工程別に示した素子の縦断面図。
【図６】本発明の第２の実施の形態による半導体装置の
製造方法を工程別に示した素子の縦断面図。
製造方法を工程別に示した素子の縦断面図。
【図７】同第２の実施の形態による半導体装置の製造方
法において、第１回目の埋め込み深さが異なる場合を工
程別に示した素子の縦断面図。
法において、第１回目の埋め込み深さが異なる場合を工
程別に示した素子の縦断面図。
【図８】従来の半導体装置の製造方法を工程別に示した
素子の縦断面図。
素子の縦断面図。
【符号の説明】
１ 半導体基板
２、４ シリコン酸化膜
３ シリコン窒化膜
５ 溝
１２、１４ シリコン酸化膜（ＨＤＰ−ＣＶＤ法によ
る） ６、１１、１３ シリコン酸化膜（ＳＯＧ法による） ２１ ドーム ２２ メタルチャンバ部 ２３ アンテナ ２５ ドライポンプ ２６ ターボ分子ポンプ ２７ ノズル ３１、３２ ＲＦ電源部 ３３ 電極 ４１ ノズル
る） ６、１１、１３ シリコン酸化膜（ＳＯＧ法による） ２１ ドーム ２２ メタルチャンバ部 ２３ アンテナ ２５ ドライポンプ ２６ ターボ分子ポンプ ２７ ノズル ３１、３２ ＲＦ電源部 ３３ 電極 ４１ ノズル
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 中 田 錬 平
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F032 AA35 AA44 AA45 AA49 AA70
DA04 DA10 DA23 DA25
5F033 QQ48 RR04 RR06 RR09 SS15
SS22 TT01 XX02
5F058 BA02 BD01 BD04 BD10 BF07
BF23 BF29 BF46 BH12 BJ06
Claims (3)
- 【請求項１】半導体基板に設けられた溝、あるいは半導
体基板上に形成された膜パターンによる凹凸部を表面に
有する基板面に対し、 前記凹凸部における凹部を埋めるように、高密度プラズ
マ化学的気相成長（以下、ＨＤＰ−ＣＶＤという）法に
より第１のシリコン酸化膜を所定の深さまで形成する工
程と、 前記凹部を埋めるように、前記第１のシリコン酸化膜上
に、スピンオングラス（以下、ＳＯＧという）法により
第２のシリコン酸化膜を形成する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記凹凸部が、実質的に前記半導体基板に
設けられた溝の深さと前記半導体基板上に形成された溝
形成用のマスクの厚さ分の段差を有するものであり、前
記第１のシリコン酸化膜は、前記凹部内で前記半導体基
板の上面以上の深さまで形成されることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】半導体基板に設けられた溝、あるいは半導
体基板上に形成された膜パターンによる凹凸部を表面に
有する基板面に対し、 前記凹凸部における凹部を埋めるように、ＳＯＧ法によ
り第１のシリコン酸化膜を所定の深さまで形成する工程
と、 前記凹部を埋めるように、前記第１のシリコン酸化膜上
に、ＨＤＰ−ＣＶＤ法により第２のシリコン酸化膜を形
成する工程と、 を備えることを特徴とする半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP2001213689A JP2003031650A (ja) | 2001-07-13 | 2001-07-13 | 半導体装置の製造方法 |
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| JP2001213689A JP2003031650A (ja) | 2001-07-13 | 2001-07-13 | 半導体装置の製造方法 |
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|---|---|
| JP2003031650A true JP2003031650A (ja) | 2003-01-31 |
| JP2003031650A5 JP2003031650A5 (ja) | 2005-07-07 |
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