JP2001144170A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- semiconductor film
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-
- H10W10/01—
-
- H10W10/0145—
-
- H10W10/17—
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Abstract
(57)【要約】
【課題】 ＳＴＩの上端部に落ち込み部を発生させず、
かつ、バーズビークによる活性領域面積の低下を小さく
抑える。 【解決手段】 パターニングされた窒化シリコン膜４を
マスクとしてシリコン基板１へトレンチを形成する前
に、シリコン基板１の主面が露出するまでエッチングを
実行する。その後、酸化シリコン膜２およびポリシリコ
ン膜３の露出する側壁、ならびに、シリコン基板１の露
出する表面を酸化窒化することにより、酸化窒化シリコ
ン膜６が形成される。その後、トレンチが形成され、そ
の内壁に酸化シリコン膜が形成された後、トレンチが絶
縁物で充填される。内壁に酸化シリコン膜が形成される
過程で、酸化シリコン膜２およびポリシリコン膜３の側
壁に、バーズビークが形成される。酸化窒化シリコン膜
６はバーズビークの過度の成長を抑制するとともに、バ
ーズビークの落ち込み部の発生を防止する。
かつ、バーズビークによる活性領域面積の低下を小さく
抑える。 【解決手段】 パターニングされた窒化シリコン膜４を
マスクとしてシリコン基板１へトレンチを形成する前
に、シリコン基板１の主面が露出するまでエッチングを
実行する。その後、酸化シリコン膜２およびポリシリコ
ン膜３の露出する側壁、ならびに、シリコン基板１の露
出する表面を酸化窒化することにより、酸化窒化シリコ
ン膜６が形成される。その後、トレンチが形成され、そ
の内壁に酸化シリコン膜が形成された後、トレンチが絶
縁物で充填される。内壁に酸化シリコン膜が形成される
過程で、酸化シリコン膜２およびポリシリコン膜３の側
壁に、バーズビークが形成される。酸化窒化シリコン膜
６はバーズビークの過度の成長を抑制するとともに、バ
ーズビークの落ち込み部の発生を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板の主
面に素子分離構造を有する半導体装置およびその製造方
法に関し、特に、該素子分離構造が、その上端部にバー
ズビークを有するＳＴＩ構造である半導体装置およびそ
の製造方法に関する。
面に素子分離構造を有する半導体装置およびその製造方
法に関し、特に、該素子分離構造が、その上端部にバー
ズビークを有するＳＴＩ構造である半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】集積回路として構成される半導体装置で
は、半導体基板の活性領域に多数の半導体素子が形成さ
れている。これらの半導体素子は、互いに無用な干渉を
受けないように、素子分離構造によって互いに電気的に
分離されている。同時に、集積回路が設計された所定の
機能を実現するために、これらの半導体素子は素子分離
構造の上に形成されている電気伝導体（配線）により、
選択的に接続されている。
は、半導体基板の活性領域に多数の半導体素子が形成さ
れている。これらの半導体素子は、互いに無用な干渉を
受けないように、素子分離構造によって互いに電気的に
分離されている。同時に、集積回路が設計された所定の
機能を実現するために、これらの半導体素子は素子分離
構造の上に形成されている電気伝導体（配線）により、
選択的に接続されている。
【０００３】素子分離が不完全であると、半導体素子の
間にリーク電流が流れる。その結果、リーク電流が信号
として他の半導体素子に認識されると、集積回路が誤動
作することになる。したがって、集積回路の動作を正常
に保つためには素子分離が完全に行われる必要があり、
それゆえに、素子分離は重要な技術であると言える。
間にリーク電流が流れる。その結果、リーク電流が信号
として他の半導体素子に認識されると、集積回路が誤動
作することになる。したがって、集積回路の動作を正常
に保つためには素子分離が完全に行われる必要があり、
それゆえに、素子分離は重要な技術であると言える。
【０００４】シリコン基板上の最小線幅が０．２μｍ以
下に設定される世代の半導体装置では、その素子分離構
造は、従来のＬＯＣＯＳ（Local Oxidation of Silico
n）から、ＳＴＩ（Shallow Trench Isolation；シャロ
ウ・トレンチ・アイソレーション）へと変化している。
従来のＬＯＣＯＳ法による素子分離では、（１）大きな
バーズビークにより、活性領域が大きく侵食され、狭く
なること、（２）ＬＯＣＯＳの下方に位置する基板領域
に形成されるチャネルストップ不純物層が、後工程の熱
処理時に再分布すること、（３）狭いピッチ（素子分離
構造あるいは活性領域の幅）と広いピッチとの間でＬＯ
ＣＯＳ酸化膜の厚さが変わること、（４）活性領域と素
子分離構造との間で段差が大きいため、加工プロセスが
難しくなること、等の問題点があった。
下に設定される世代の半導体装置では、その素子分離構
造は、従来のＬＯＣＯＳ（Local Oxidation of Silico
n）から、ＳＴＩ（Shallow Trench Isolation；シャロ
ウ・トレンチ・アイソレーション）へと変化している。
従来のＬＯＣＯＳ法による素子分離では、（１）大きな
バーズビークにより、活性領域が大きく侵食され、狭く
なること、（２）ＬＯＣＯＳの下方に位置する基板領域
に形成されるチャネルストップ不純物層が、後工程の熱
処理時に再分布すること、（３）狭いピッチ（素子分離
構造あるいは活性領域の幅）と広いピッチとの間でＬＯ
ＣＯＳ酸化膜の厚さが変わること、（４）活性領域と素
子分離構造との間で段差が大きいため、加工プロセスが
難しくなること、等の問題点があった。
【０００５】これらの問題点を解決する一つの方法とし
て、ＳＴＩによる素子分離が提案された。その形成工程
を簡単に説明する。まず、シリコン基板の主面に約０．
１〜０．５μｍ程度の深さのトレンチが、異方性エッチ
ングを用いて形成された後、絶縁体でトレンチが埋め込
まれる。この絶縁体がＣＭＰ（Chemical MechanicalPol
ishing）等を用いて平坦化されることにより、ＳＴＩ型
の素子分離構造が完成する。平坦化が行われるので、半
導体基板の主面と素子分離構造の表面の間の段差は、Ｌ
ＯＣＯＳに比べて小さい。
て、ＳＴＩによる素子分離が提案された。その形成工程
を簡単に説明する。まず、シリコン基板の主面に約０．
１〜０．５μｍ程度の深さのトレンチが、異方性エッチ
ングを用いて形成された後、絶縁体でトレンチが埋め込
まれる。この絶縁体がＣＭＰ（Chemical MechanicalPol
ishing）等を用いて平坦化されることにより、ＳＴＩ型
の素子分離構造が完成する。平坦化が行われるので、半
導体基板の主面と素子分離構造の表面の間の段差は、Ｌ
ＯＣＯＳに比べて小さい。
【０００６】ＳＴＩ型の素子分離構造は、集積回路を形
成するための一連の工程の中で、その初期工程で形成さ
れる。すなわち、素子分離構造を挟む活性領域の表面付
近に、ＭＯＳ（Metal Oxide Semiconductor）トランジ
スタのソースとドレイン領域がイオン注入で形成される
前の工程で、ＳＴＩ型の素子分離構造が形成される。活
性領域間のフィールド領域（素子分離構造の領域；素子
分離領域）に寄生ＭＯＳＦＥＴ（MOS Field Effect Tra
nsistor）のチャネルが形成されるという弊害が、ＳＴ
Ｉによる素子分離によって抑制される。その結果、ＭＯ
ＳＦＥＴの動作の有無に拘わらず、素子分離構造を挟む
活性領域の間のリーク電流が少ない集積回路が実現され
る。
成するための一連の工程の中で、その初期工程で形成さ
れる。すなわち、素子分離構造を挟む活性領域の表面付
近に、ＭＯＳ（Metal Oxide Semiconductor）トランジ
スタのソースとドレイン領域がイオン注入で形成される
前の工程で、ＳＴＩ型の素子分離構造が形成される。活
性領域間のフィールド領域（素子分離構造の領域；素子
分離領域）に寄生ＭＯＳＦＥＴ（MOS Field Effect Tra
nsistor）のチャネルが形成されるという弊害が、ＳＴ
Ｉによる素子分離によって抑制される。その結果、ＭＯ
ＳＦＥＴの動作の有無に拘わらず、素子分離構造を挟む
活性領域の間のリーク電流が少ない集積回路が実現され
る。
【０００７】ＳＴＩは、本来においてバーズビークフリ
ー、すなわち、バーズビークを伴わない素子分離構造で
ある。しかしながら、バーズビークフリーのＳＴＩで
は、ＳＴＩを構成するトレンチの形状に起因する応力が
トレンチの底のコーナー部（底と側壁との間の部分）、
あるいは、トレンチの上端部（すなわち、開口端部）に
集中し、シリコン基板の中に欠陥が形成される原因とな
る。トレンチの周囲に欠陥が形成されると、ＭＯＳＦＥ
Ｔがオフ（遮断）したときのリーク電流が大きくなるた
め、半導体装置の消費電力が大幅に高くなるという問題
が生じる。
ー、すなわち、バーズビークを伴わない素子分離構造で
ある。しかしながら、バーズビークフリーのＳＴＩで
は、ＳＴＩを構成するトレンチの形状に起因する応力が
トレンチの底のコーナー部（底と側壁との間の部分）、
あるいは、トレンチの上端部（すなわち、開口端部）に
集中し、シリコン基板の中に欠陥が形成される原因とな
る。トレンチの周囲に欠陥が形成されると、ＭＯＳＦＥ
Ｔがオフ（遮断）したときのリーク電流が大きくなるた
め、半導体装置の消費電力が大幅に高くなるという問題
が生じる。
【０００８】この応力を緩和する目的で、トレンチの内
壁を酸化することにより、トレンチの底のコーナー部の
形状を丸め、同時にトレンチの上端部では小さなバーズ
ビークを形成することによりトレンチ形状を丸めるとい
う技術が知られている。この技術では、素子分離がＳＴ
Ｉでありながら、素子分離構造から活性領域へ向かっ
て、小さなバーズビークが発生することになる。
壁を酸化することにより、トレンチの底のコーナー部の
形状を丸め、同時にトレンチの上端部では小さなバーズ
ビークを形成することによりトレンチ形状を丸めるとい
う技術が知られている。この技術では、素子分離がＳＴ
Ｉでありながら、素子分離構造から活性領域へ向かっ
て、小さなバーズビークが発生することになる。
【０００９】つぎに、バーズビークを形成する工程を含
む一連のＳＴＩ形成工程について、詳細に説明する。図
４８〜図５８はＳＴＩを形成する従来の方法を示す工程
図である。ＳＴＩを形成するには、図４８が示すよう
に、まず、シリコン基板１０１の上に、酸化シリコン膜
１０２、ポリシリコン膜１０３、および、窒化シリコン
膜１０４がこの順序で形成される。酸化シリコン膜１０
２は、下敷酸化膜とも称される。
む一連のＳＴＩ形成工程について、詳細に説明する。図
４８〜図５８はＳＴＩを形成する従来の方法を示す工程
図である。ＳＴＩを形成するには、図４８が示すよう
に、まず、シリコン基板１０１の上に、酸化シリコン膜
１０２、ポリシリコン膜１０３、および、窒化シリコン
膜１０４がこの順序で形成される。酸化シリコン膜１０
２は、下敷酸化膜とも称される。
【００１０】つぎに、図４９の工程が実行される。図４
９の工程では、まず、レジストが窒化シリコン膜１０４
の上に塗布された後、転写工程を経ることによりレジス
トがパターニングされ、レジストマスク１０５が形成さ
れる。その後、レジストマスク１０５をマスク（遮蔽
体）として用いて、異方性エッチングを実行することに
より、窒化シリコン膜１０４が選択的に除去される。窒
化シリコン膜１０４とポリシリコン膜１０３との間でエ
ッチングレートの比が十分に大きいので、異方性エッチ
ングは、ポリシリコン膜１０３の上面で止まる。この工
程で、レジストマスク１０５の一部も、エッチングによ
り除去される。このオーバーエッチングの量が大きい
と、レジストマスク１０５が全て除去される場合があ
る。
９の工程では、まず、レジストが窒化シリコン膜１０４
の上に塗布された後、転写工程を経ることによりレジス
トがパターニングされ、レジストマスク１０５が形成さ
れる。その後、レジストマスク１０５をマスク（遮蔽
体）として用いて、異方性エッチングを実行することに
より、窒化シリコン膜１０４が選択的に除去される。窒
化シリコン膜１０４とポリシリコン膜１０３との間でエ
ッチングレートの比が十分に大きいので、異方性エッチ
ングは、ポリシリコン膜１０３の上面で止まる。この工
程で、レジストマスク１０５の一部も、エッチングによ
り除去される。このオーバーエッチングの量が大きい
と、レジストマスク１０５が全て除去される場合があ
る。
【００１１】つづく図５０の工程では、レジストマスク
１０５が除去された後、パターニングされた窒化シリコ
ン膜１０４をハードマスクとして用いて異方性エッチン
グを実行することにより、ポリシリコン膜１０３、酸化
シリコン膜１０２、および、シリコン基板１０１が、こ
の順序で、選択的に除去される。この工程の中で、除去
の対象とされる膜の種別が段階的に変わるのにともな
い、異方性エッチングに用いられるエッチャントを適宜
変えながら加工が進められることは言うまでもない。こ
の工程を経て、シリコン基板１０１に例えば、深さ約３
００ｎｍ程度のトレンチ１０６が形成される。シリコン
基板１０１に施される異方性エッチングでは、ポリシリ
コンに対するエッチングレートの方が、単結晶シリコン
に対するよりも大きい。それゆえ、図５０の工程を経る
ことによって、ポリシリコン膜１０３の内壁は若干後退
する。
１０５が除去された後、パターニングされた窒化シリコ
ン膜１０４をハードマスクとして用いて異方性エッチン
グを実行することにより、ポリシリコン膜１０３、酸化
シリコン膜１０２、および、シリコン基板１０１が、こ
の順序で、選択的に除去される。この工程の中で、除去
の対象とされる膜の種別が段階的に変わるのにともな
い、異方性エッチングに用いられるエッチャントを適宜
変えながら加工が進められることは言うまでもない。こ
の工程を経て、シリコン基板１０１に例えば、深さ約３
００ｎｍ程度のトレンチ１０６が形成される。シリコン
基板１０１に施される異方性エッチングでは、ポリシリ
コンに対するエッチングレートの方が、単結晶シリコン
に対するよりも大きい。それゆえ、図５０の工程を経る
ことによって、ポリシリコン膜１０３の内壁は若干後退
する。
【００１２】つぎに、図５１が示すように、トレンチ１
０６の内壁に、約５０ｎｍ程度の厚さの内壁酸化シリコ
ン膜１０７を、熱酸化により形成する。この処理は、内
壁酸化と称される。内壁酸化が行われる理由の一つは、
先に述べたように、トレンチの底のコーナー部、あるい
は、トレンチの上端部の形状を丸めて応力を緩和する効
果を得るためである。この効果に加えて、内壁酸化が行
われることにより、異方性エッチングによってトレンチ
１０６の内壁の表層部に形成されるエッチングダメージ
層を内壁酸化シリコン膜１０７に取り込み、シリコン基
板１０１の中の欠陥（点欠陥および転位など）を減らす
効果、および、ＳＴＩとシリコン基板１０１の間の界面
準位密度を低減する効果も得られる。
０６の内壁に、約５０ｎｍ程度の厚さの内壁酸化シリコ
ン膜１０７を、熱酸化により形成する。この処理は、内
壁酸化と称される。内壁酸化が行われる理由の一つは、
先に述べたように、トレンチの底のコーナー部、あるい
は、トレンチの上端部の形状を丸めて応力を緩和する効
果を得るためである。この効果に加えて、内壁酸化が行
われることにより、異方性エッチングによってトレンチ
１０６の内壁の表層部に形成されるエッチングダメージ
層を内壁酸化シリコン膜１０７に取り込み、シリコン基
板１０１の中の欠陥（点欠陥および転位など）を減らす
効果、および、ＳＴＩとシリコン基板１０１の間の界面
準位密度を低減する効果も得られる。
【００１３】図５１の工程では、ポリシリコン膜１０３
の内壁、および、酸化シリコン膜１０２に接するシリコ
ン基板１０１の一部が、同時に酸化されるので、トレン
チ１０６の上端部にバーズビーク１０８が形成される。
熱酸化膜の成長速度は、ポリシリコンの方が単結晶シリ
コンより大きいので、ポリシリコン膜１０３に形成され
るシリコン酸化膜の方が、シリコン基板１０１に形成さ
れるシリコン酸化膜よりも、厚さが大きくなる。その結
果、バーズビーク長（シリコン基板１０１の主面に沿っ
た方向のバーズビークの厚さ）は、内壁酸化シリコン膜
１０７のバーズビークを除いた部分の厚さよりも大きく
なる。内壁酸化シリコン膜１０７の厚さが大きいほど、
活性領域が小さくなるのは言うまでもない。活性領域が
小さくなると、例えば、ＭＯＳトランジスタのゲート幅
が短くなるため、設計値よりドレイン電流が小さくなる
という問題が生じる。
の内壁、および、酸化シリコン膜１０２に接するシリコ
ン基板１０１の一部が、同時に酸化されるので、トレン
チ１０６の上端部にバーズビーク１０８が形成される。
熱酸化膜の成長速度は、ポリシリコンの方が単結晶シリ
コンより大きいので、ポリシリコン膜１０３に形成され
るシリコン酸化膜の方が、シリコン基板１０１に形成さ
れるシリコン酸化膜よりも、厚さが大きくなる。その結
果、バーズビーク長（シリコン基板１０１の主面に沿っ
た方向のバーズビークの厚さ）は、内壁酸化シリコン膜
１０７のバーズビークを除いた部分の厚さよりも大きく
なる。内壁酸化シリコン膜１０７の厚さが大きいほど、
活性領域が小さくなるのは言うまでもない。活性領域が
小さくなると、例えば、ＭＯＳトランジスタのゲート幅
が短くなるため、設計値よりドレイン電流が小さくなる
という問題が生じる。
【００１４】バーズビーク長を小さくするために、ポリ
シリコン膜１０３の堆積工程を省略し、酸化シリコン膜
１０２の上に窒化シリコン膜１０４を直接堆積するとい
う方法を想定することができる。しかし、その場合に
は、条件によってはトレンチ上端部に発生する応力が、
ポリシリコン膜１０３が設けられた場合に比べると大き
くなるという問題が生じる。
シリコン膜１０３の堆積工程を省略し、酸化シリコン膜
１０２の上に窒化シリコン膜１０４を直接堆積するとい
う方法を想定することができる。しかし、その場合に
は、条件によってはトレンチ上端部に発生する応力が、
ポリシリコン膜１０３が設けられた場合に比べると大き
くなるという問題が生じる。
【００１５】つぎに、図５２が示すように、内壁酸化シ
リコン膜１０７で覆われたトレンチ１０６が、例えば酸
化シリコン１０９で埋め込まれる。この工程は、例え
ば、ＨＤＰ（High Density Plasma）−ＣＶＤ（Chemica
l Vapor Deposition）法のような、エッチングと成膜と
を同時に行う成膜法を用いて、窒化シリコン膜１０４の
上面、窒化シリコン膜１０４とポリシリコン膜１０３の
側面、下敷酸化膜１０２の側面、シリコン基板１０１の
内壁を覆うように、酸化シリコン１０９を堆積すること
により遂行される。トレンチ１０７を充填する材料は、
基本的に絶縁物であればよく、例えば、酸化シリコン、
酸化窒化シリコン、あるいは、ＴＥＯＳなどが用いられ
る。
リコン膜１０７で覆われたトレンチ１０６が、例えば酸
化シリコン１０９で埋め込まれる。この工程は、例え
ば、ＨＤＰ（High Density Plasma）−ＣＶＤ（Chemica
l Vapor Deposition）法のような、エッチングと成膜と
を同時に行う成膜法を用いて、窒化シリコン膜１０４の
上面、窒化シリコン膜１０４とポリシリコン膜１０３の
側面、下敷酸化膜１０２の側面、シリコン基板１０１の
内壁を覆うように、酸化シリコン１０９を堆積すること
により遂行される。トレンチ１０７を充填する材料は、
基本的に絶縁物であればよく、例えば、酸化シリコン、
酸化窒化シリコン、あるいは、ＴＥＯＳなどが用いられ
る。
【００１６】つぎに、図５３が示すように、窒化シリコ
ン膜１０４をストッパーとして、ＣＭＰ（Chemical Mec
hanical Polishing）を実行することにより、酸化シリ
コン１０９の上端が平坦化される。この平坦化工程の後
には、トレンチ１０７の内部に酸化シリコン１０９が残
存する。
ン膜１０４をストッパーとして、ＣＭＰ（Chemical Mec
hanical Polishing）を実行することにより、酸化シリ
コン１０９の上端が平坦化される。この平坦化工程の後
には、トレンチ１０７の内部に酸化シリコン１０９が残
存する。
【００１７】つぎに、図５４が示すように、窒化シリコ
ン膜１０４、および、ポリシリコン膜１０３が、エッチ
ングにより除去する。
ン膜１０４、および、ポリシリコン膜１０３が、エッチ
ングにより除去する。
【００１８】つぎに、図５５が示すように、酸化シリコ
ン１０９の上部が、エッチングにより除去され、ＳＴＩ
の主要な構成要素としての酸化シリコン１２０が形成さ
れる。このとき、バーズビーク１０８の一部と、酸化シ
リコン膜１０２が、エッチングにより同時に除去され
る。内壁酸化シリコン膜１０７が厚く、それによりバー
ズビーク１０８が厚い場合には、このエッチング工程を
経ても、図５５の符号Ｆの領域が示すように、ＳＴＩの
上端部はシリコン基板１０１へ向かって落ち込むことは
ない。しかしながら、バーズビーク１０８が薄い場合、
あるいは、エッチングがオーバーエッチングである場合
には、図５６の符号Ｇの領域が示すように、落ち込み部
１１０が発生する。
ン１０９の上部が、エッチングにより除去され、ＳＴＩ
の主要な構成要素としての酸化シリコン１２０が形成さ
れる。このとき、バーズビーク１０８の一部と、酸化シ
リコン膜１０２が、エッチングにより同時に除去され
る。内壁酸化シリコン膜１０７が厚く、それによりバー
ズビーク１０８が厚い場合には、このエッチング工程を
経ても、図５５の符号Ｆの領域が示すように、ＳＴＩの
上端部はシリコン基板１０１へ向かって落ち込むことは
ない。しかしながら、バーズビーク１０８が薄い場合、
あるいは、エッチングがオーバーエッチングである場合
には、図５６の符号Ｇの領域が示すように、落ち込み部
１１０が発生する。
【００１９】つぎに、以下の工程を実行することによ
り、図５５の構造に対して図５７の構造が出来上がり、
図５６の構造に対して図５８の構造が出来上がる。この
工程では、はじめに、シリコン基板１０１の主面を覆う
ように、下敷酸化膜が１０ｎｍ〜２０ｎｍの厚さで形成
され、さらに、８００℃〜１１００℃の温度で熱処理が
行われる。この処理は、トレンチ１０６に埋め込まれた
酸化シリコン１２０を緻密化（densification）するた
めに行われ、焼き締め工程と称される。焼き締め工程の
後、ウエル注入（シリコン基板１０１にウェルを形成す
るためのイオン注入）、チャネルストッパ注入（シリコ
ン基板１０１にチャネルストッパを形成するためのイオ
ン注入）、および、チャネル注入（シリコン基板１０１
にチャネルを形成するためのイオン注入）が行われた
後、上記した下敷酸化膜がエッチングにより除去され
る。つぎに、シリコン基板１０１の主面を熱酸化するこ
とにより、ゲート絶縁膜１１１が形成された後、ゲート
電極１１２が堆積される。その結果、図５７または図５
８が示す構造が出来上がる。
り、図５５の構造に対して図５７の構造が出来上がり、
図５６の構造に対して図５８の構造が出来上がる。この
工程では、はじめに、シリコン基板１０１の主面を覆う
ように、下敷酸化膜が１０ｎｍ〜２０ｎｍの厚さで形成
され、さらに、８００℃〜１１００℃の温度で熱処理が
行われる。この処理は、トレンチ１０６に埋め込まれた
酸化シリコン１２０を緻密化（densification）するた
めに行われ、焼き締め工程と称される。焼き締め工程の
後、ウエル注入（シリコン基板１０１にウェルを形成す
るためのイオン注入）、チャネルストッパ注入（シリコ
ン基板１０１にチャネルストッパを形成するためのイオ
ン注入）、および、チャネル注入（シリコン基板１０１
にチャネルを形成するためのイオン注入）が行われた
後、上記した下敷酸化膜がエッチングにより除去され
る。つぎに、シリコン基板１０１の主面を熱酸化するこ
とにより、ゲート絶縁膜１１１が形成された後、ゲート
電極１１２が堆積される。その結果、図５７または図５
８が示す構造が出来上がる。
【００２０】
【発明が解決しようとする課題】図５８が示すように落
ち込み部１１０があると、ゲート電極１１２の一部が落
ち込み部１１０を埋め込むように形成されるため、ゲー
ト絶縁膜１１１の厚さとゲート電極１１２の印加電圧と
が、複数の半導体素子の間で揃ったとしても、ＳＴＩの
上端部の電界強度は、落ち込み部１１０の無い図５７の
領域Ｆよりも、落ち込み部１１０のある図５８の領域Ｇ
の方が大きい。これは、バーズビーク１０８の厚さ（バ
ーズビーク長）の違いによる。したがって、落ち込み部
１１０のある図５８の構造の方が、シリコン基板１０１
の中でＳＴＩの上端部付近におけるポテンシャルの曲が
り方が大きくなるため、この領域での閾（しきい）値電
圧は低くなる。一方、ＳＴＩの上端部から離れた領域で
ある活性領域の中央部付近では、図５７と図５８との間
で、構造は同じであるので、閾値電圧はほぼ同じであ
る。
ち込み部１１０があると、ゲート電極１１２の一部が落
ち込み部１１０を埋め込むように形成されるため、ゲー
ト絶縁膜１１１の厚さとゲート電極１１２の印加電圧と
が、複数の半導体素子の間で揃ったとしても、ＳＴＩの
上端部の電界強度は、落ち込み部１１０の無い図５７の
領域Ｆよりも、落ち込み部１１０のある図５８の領域Ｇ
の方が大きい。これは、バーズビーク１０８の厚さ（バ
ーズビーク長）の違いによる。したがって、落ち込み部
１１０のある図５８の構造の方が、シリコン基板１０１
の中でＳＴＩの上端部付近におけるポテンシャルの曲が
り方が大きくなるため、この領域での閾（しきい）値電
圧は低くなる。一方、ＳＴＩの上端部から離れた領域で
ある活性領域の中央部付近では、図５７と図５８との間
で、構造は同じであるので、閾値電圧はほぼ同じであ
る。
【００２１】図５９のグラフが示すように、ゲート幅
（活性領域の幅）が短くなると、ゲート幅に占めるＳＴ
Ｉの端部の比率が大きくなるので、落ち込み部１１０が
ある図５８の構造では、閾値電圧が低下する（曲線Ｃ１
１）。落ち込み部１１０が無い図５７の構造でも、ゲー
ト幅が短くなると閾値電圧が低下する（曲線Ｃ１０）
が、その度合いは小さい。
（活性領域の幅）が短くなると、ゲート幅に占めるＳＴ
Ｉの端部の比率が大きくなるので、落ち込み部１１０が
ある図５８の構造では、閾値電圧が低下する（曲線Ｃ１
１）。落ち込み部１１０が無い図５７の構造でも、ゲー
ト幅が短くなると閾値電圧が低下する（曲線Ｃ１０）
が、その度合いは小さい。
【００２２】図５７の構造においても閾値電圧が低下す
る理由は、厚いバーズビーク１０８越しに低エネルギー
でチャネル注入が行われると、活性領域の中央部に比べ
てシリコン基板１０１に導入されるチャネルドープの量
が少なくなるためである。同時に、バーズビーク１０８
が厚いと、ＳＴＩの上端部における実効的なゲート絶縁
膜厚が活性領域の中央部に比べて厚くなるため、閾値電
圧は上がる方向に変化するはずであるが、チャネル注入
のエネルギーが低いと、シリコン基板１０１へ導入され
るイオンの量（ドーズ）が低減する効果が大きいため
に、全体としてゲート幅が短くなるほど、閾値電圧が若
干下がる傾向になる。したがって、チャネル注入のエネ
ルギーが大きく、厚いバーズビーク越しに注入されたチ
ャネル注入のドーズが１００％近く、シリコン基板１０
１に入れば、ゲート幅が短くなるほど閾値電圧は高くな
る傾向を示す。このように、ゲート幅が短くなるにつれ
て、閾値電圧が高くなる効果は「狭チャネル効果」、逆
に低くなる効果は「逆狭チャネル効果」と称される。
る理由は、厚いバーズビーク１０８越しに低エネルギー
でチャネル注入が行われると、活性領域の中央部に比べ
てシリコン基板１０１に導入されるチャネルドープの量
が少なくなるためである。同時に、バーズビーク１０８
が厚いと、ＳＴＩの上端部における実効的なゲート絶縁
膜厚が活性領域の中央部に比べて厚くなるため、閾値電
圧は上がる方向に変化するはずであるが、チャネル注入
のエネルギーが低いと、シリコン基板１０１へ導入され
るイオンの量（ドーズ）が低減する効果が大きいため
に、全体としてゲート幅が短くなるほど、閾値電圧が若
干下がる傾向になる。したがって、チャネル注入のエネ
ルギーが大きく、厚いバーズビーク越しに注入されたチ
ャネル注入のドーズが１００％近く、シリコン基板１０
１に入れば、ゲート幅が短くなるほど閾値電圧は高くな
る傾向を示す。このように、ゲート幅が短くなるにつれ
て、閾値電圧が高くなる効果は「狭チャネル効果」、逆
に低くなる効果は「逆狭チャネル効果」と称される。
【００２３】したがって、図５９が示すように、ＳＴＩ
の上端部に落ち込み部１１０がある場合に、逆狭チャネ
ル効果が顕著になることが問題となる。その理由は、仕
上がり幅としてのゲート幅が変動した場合に、逆狭チャ
ネル効果が顕著なほど、閾値電圧のばらつきが大きくな
り、ひいては、半導体装置の誤動作の要因、あるいは、
歩留り低下の要因等になるからである。
の上端部に落ち込み部１１０がある場合に、逆狭チャネ
ル効果が顕著になることが問題となる。その理由は、仕
上がり幅としてのゲート幅が変動した場合に、逆狭チャ
ネル効果が顕著なほど、閾値電圧のばらつきが大きくな
り、ひいては、半導体装置の誤動作の要因、あるいは、
歩留り低下の要因等になるからである。
【００２４】また、図６０は、上記したＳＴＩを素子分
離に用いたＭＯＳＦＥＴのゲート電圧−ドレイン電流特
性を示すグラフである。曲線Ｃ１３が示すように、ＳＴ
Ｉの上端部に落ち込み部１１０があると、ハンプＨＰが
表れる。これは、シリコン基板１０１の中で落ち込み部
１１０の付近に電界が集中することに起因して、ポテン
シャルの曲がりが活性領域の中央部よりもゲート端部に
おいて大きく、ゲート端部の閾値が低下するため、活性
領域の中央部での閾値電圧よりも低いゲート電圧で、ド
レイン電流がリーク電流として流れるためである。この
特性も、逆狭チャネル効果の表れである。このように、
落ち込み部１１０に起因する逆狭チャネル効果が表れる
と、ＭＯＳＦＥＴのスタンバイ時にドレイン電流が流れ
るので、半導体装置の消費電力が高くなるという問題が
生じる。
離に用いたＭＯＳＦＥＴのゲート電圧−ドレイン電流特
性を示すグラフである。曲線Ｃ１３が示すように、ＳＴ
Ｉの上端部に落ち込み部１１０があると、ハンプＨＰが
表れる。これは、シリコン基板１０１の中で落ち込み部
１１０の付近に電界が集中することに起因して、ポテン
シャルの曲がりが活性領域の中央部よりもゲート端部に
おいて大きく、ゲート端部の閾値が低下するため、活性
領域の中央部での閾値電圧よりも低いゲート電圧で、ド
レイン電流がリーク電流として流れるためである。この
特性も、逆狭チャネル効果の表れである。このように、
落ち込み部１１０に起因する逆狭チャネル効果が表れる
と、ＭＯＳＦＥＴのスタンバイ時にドレイン電流が流れ
るので、半導体装置の消費電力が高くなるという問題が
生じる。
【００２５】また、ＳＴＩの端部での落ち込み部１１０
の発生を防ぐためには、バーズビークを厚くすることが
有効であるが、それにより、活性領域の面積が小さくな
るという問題が新たに生じる。活性領域の幅が小さくな
ると、実効的なゲート幅が小さくなるため、ＭＯＳＦＥ
Ｔのドレイン電流が低減するという問題が生じる。
の発生を防ぐためには、バーズビークを厚くすることが
有効であるが、それにより、活性領域の面積が小さくな
るという問題が新たに生じる。活性領域の幅が小さくな
ると、実効的なゲート幅が小さくなるため、ＭＯＳＦＥ
Ｔのドレイン電流が低減するという問題が生じる。
【００２６】また、シリコン基板１０１に異方性エッチ
ングを施すことによってトレンチ１０６が形成されるの
で、シリコン基板１０１の中でトレンチ１０６の側壁お
よび底面の付近に、ダングリングボンド（シリコン原子
の不飽和結合手）あるいは不規則なグレイン構造などが
形成される。ＳＴＩを形成した後の工程で、シリコン基
板１０１の活性領域にソース／ドレイン領域（一つのＭ
ＯＳＦＥＴの中に形成されたソース領域とドレイン領域
の組を「ソース／ドレイン領域」と総称する）がイオン
注入によって形成された後、高温熱処理が行われる。そ
れにより、活性領域の中の注入イオンが電気的に活性化
され、かつ、シリコン基板１０１の中に存在する結晶欠
陥が消滅し、シリコン基板１０１の結晶性が回復する。
この高温熱処理中に、不純物拡散係数が比較的高いホウ
素等の不純物は、拡散することによってＳＴＩへ達す
る。また、不規則なグレイン構造があると、不純物はそ
の粒界に沿って増速拡散することによりＳＴＩへ達す
る。さらに、ダングリングボンドは拡散不純物種に対し
て適当なボンドサイトを提供するため、ＳＴＩの界面、
あるいは、その周辺付近に不純物が蓄積されることにな
る。
ングを施すことによってトレンチ１０６が形成されるの
で、シリコン基板１０１の中でトレンチ１０６の側壁お
よび底面の付近に、ダングリングボンド（シリコン原子
の不飽和結合手）あるいは不規則なグレイン構造などが
形成される。ＳＴＩを形成した後の工程で、シリコン基
板１０１の活性領域にソース／ドレイン領域（一つのＭ
ＯＳＦＥＴの中に形成されたソース領域とドレイン領域
の組を「ソース／ドレイン領域」と総称する）がイオン
注入によって形成された後、高温熱処理が行われる。そ
れにより、活性領域の中の注入イオンが電気的に活性化
され、かつ、シリコン基板１０１の中に存在する結晶欠
陥が消滅し、シリコン基板１０１の結晶性が回復する。
この高温熱処理中に、不純物拡散係数が比較的高いホウ
素等の不純物は、拡散することによってＳＴＩへ達す
る。また、不規則なグレイン構造があると、不純物はそ
の粒界に沿って増速拡散することによりＳＴＩへ達す
る。さらに、ダングリングボンドは拡散不純物種に対し
て適当なボンドサイトを提供するため、ＳＴＩの界面、
あるいは、その周辺付近に不純物が蓄積されることにな
る。
【００２７】不純物種がＳＴＩ構造に存在すると、それ
に付随して比較的高い密度の欠陥が存在することが知ら
れている。これに起因して、つぎのような現象が観測さ
れている。（１）不純物種のクラスタに起因して、シリ
コン基板１０１の中でＳＴＩの側壁付近に転位（disloc
ation）が生成される。（２）ＳＴＩ中の欠陥密度（あ
るいは、ドーパント濃度）が高くなるほど、ＳＴＩの絶
縁破壊に必要な電圧が低下する。その結果、ＳＴＩの隣
に形成されているソース／ドレイン領域に電圧が印加さ
れると、ＳＴＩの中の欠陥密度（ドーパント濃度）が大
きい箇所で絶縁破壊が生じる。また、欠陥に起因したリ
ーク電流がＳＴＩ中やＳＴＩの周辺を流れるために、Ｓ
ＴＩの側壁付近における閾値電圧が低下する。
に付随して比較的高い密度の欠陥が存在することが知ら
れている。これに起因して、つぎのような現象が観測さ
れている。（１）不純物種のクラスタに起因して、シリ
コン基板１０１の中でＳＴＩの側壁付近に転位（disloc
ation）が生成される。（２）ＳＴＩ中の欠陥密度（あ
るいは、ドーパント濃度）が高くなるほど、ＳＴＩの絶
縁破壊に必要な電圧が低下する。その結果、ＳＴＩの隣
に形成されているソース／ドレイン領域に電圧が印加さ
れると、ＳＴＩの中の欠陥密度（ドーパント濃度）が大
きい箇所で絶縁破壊が生じる。また、欠陥に起因したリ
ーク電流がＳＴＩ中やＳＴＩの周辺を流れるために、Ｓ
ＴＩの側壁付近における閾値電圧が低下する。
【００２８】さらに、半導体装置の製造コストを節減す
るためにはチップ面積を小さくする必要があるため、Ｓ
ＴＩの分離幅は小さくなる傾向にある。このため、活性
領域上に形成される半導体素子間の素子分離性能を保証
するために、活性領域間の寄生容量を低減する必要があ
る。この寄生容量は素子分離幅とＳＴＩに埋め込まれて
いる絶縁体の比誘電率に依存する。より具体的には、Ｓ
ＴＩによって分離された二つの活性領域の間の寄生容量
は、ＳＴＩに埋め込まれている絶縁体の誘電率に比例
し、素子分離幅におおよそ反比例する。比誘電率とは、
真空の誘電率で規格化された物質の誘電率である。ＳＴ
Ｉに埋め込まれる代表的な絶縁体としてＳｉＯ2が知ら
れている。ＳｉＯ2の比誘電率は、３．７〜３．９程度
であり、決して小さくない。それゆえ、素子分離幅が小
さくなると、寄生容量は問題となるほどに大きくなる。
それにともなって、分離耐圧も小さくなる。また、一つ
のＭＯＳＦＥＴのソース／ドレイン領域と、他のＭＯＳ
ＦＥＴのソース／ドレイン領域との間で、リーク電流が
流れ、それが集積回路の誤動作の原因ともなる。
るためにはチップ面積を小さくする必要があるため、Ｓ
ＴＩの分離幅は小さくなる傾向にある。このため、活性
領域上に形成される半導体素子間の素子分離性能を保証
するために、活性領域間の寄生容量を低減する必要があ
る。この寄生容量は素子分離幅とＳＴＩに埋め込まれて
いる絶縁体の比誘電率に依存する。より具体的には、Ｓ
ＴＩによって分離された二つの活性領域の間の寄生容量
は、ＳＴＩに埋め込まれている絶縁体の誘電率に比例
し、素子分離幅におおよそ反比例する。比誘電率とは、
真空の誘電率で規格化された物質の誘電率である。ＳＴ
Ｉに埋め込まれる代表的な絶縁体としてＳｉＯ2が知ら
れている。ＳｉＯ2の比誘電率は、３．７〜３．９程度
であり、決して小さくない。それゆえ、素子分離幅が小
さくなると、寄生容量は問題となるほどに大きくなる。
それにともなって、分離耐圧も小さくなる。また、一つ
のＭＯＳＦＥＴのソース／ドレイン領域と、他のＭＯＳ
ＦＥＴのソース／ドレイン領域との間で、リーク電流が
流れ、それが集積回路の誤動作の原因ともなる。
【００２９】この発明は、上記した問題点を鑑みてなさ
れたもので、第１に、ＳＴＩの端部に落ち込み部が存在
せず、かつ、バーズビークによる活性領域面積の低下が
小さい半導体装置およびその製造方法を提供することを
目的としている。第２に、ＳＴＩと半導体基板との間の
界面における界面準位を低減し、それにより、例えばＭ
ＯＳＦＥＴのゲート幅方向のゲート端におけるゲート絶
縁膜の信頼性（ホットキャリア耐性等）を高めることの
できる半導体装置およびその製造方法を提供することを
目的としている。第３に、ＳＴＩと半導体基板との界面
へ導入される欠陥の密度を低減することのできる半導体
装置およびその製造方法を提供することを目的とする。
第４に、ＳＴＩを挟む活性領域の間の寄生容量を低減す
ることのできる半導体装置およびその製造方法を提供す
ることを目的とする。
れたもので、第１に、ＳＴＩの端部に落ち込み部が存在
せず、かつ、バーズビークによる活性領域面積の低下が
小さい半導体装置およびその製造方法を提供することを
目的としている。第２に、ＳＴＩと半導体基板との間の
界面における界面準位を低減し、それにより、例えばＭ
ＯＳＦＥＴのゲート幅方向のゲート端におけるゲート絶
縁膜の信頼性（ホットキャリア耐性等）を高めることの
できる半導体装置およびその製造方法を提供することを
目的としている。第３に、ＳＴＩと半導体基板との界面
へ導入される欠陥の密度を低減することのできる半導体
装置およびその製造方法を提供することを目的とする。
第４に、ＳＴＩを挟む活性領域の間の寄生容量を低減す
ることのできる半導体装置およびその製造方法を提供す
ることを目的とする。
【００３０】なお、本願発明に関連した技術を開示する
文献として、特開平９−８２７９４号公報（以下、文献
１）、特開平８−２１３３８２号公報（以下、文献
２）、"Symposium on VLSI Technology,Digest of Tech
nical Papers" (1999)pp.１５９〜１６０（以下、文献
３）、特開平１１−１８６３７８号公報（以下、文献
４）、および、米国特許公報ＵＳＰ５，４４７，８８４
（以下、文献５）が知られる。これらの先行技術に対す
る本願発明の優位性については、実施の形態の中で詳述
する。
文献として、特開平９−８２７９４号公報（以下、文献
１）、特開平８−２１３３８２号公報（以下、文献
２）、"Symposium on VLSI Technology,Digest of Tech
nical Papers" (1999)pp.１５９〜１６０（以下、文献
３）、特開平１１−１８６３７８号公報（以下、文献
４）、および、米国特許公報ＵＳＰ５，４４７，８８４
（以下、文献５）が知られる。これらの先行技術に対す
る本願発明の優位性については、実施の形態の中で詳述
する。
【００３１】
【課題を解決するための手段】第１の発明の装置は、半
導体基板の主面を複数の領域に分離する素子分離構造が
前記主面に選択的に形成されており、前記複数の領域の
各々に、半導体素子が作り込まれている半導体装置であ
って、前記素子分離構造は、前記主面に選択的に形成さ
れたトレンチの内壁に接する酸化半導体膜を含むように
前記内壁に形成され、前記トレンチの開口端部において
厚くなった部分であるバーズビークを有し、当該バーズ
ビークに酸化窒化半導体が含まれている内壁絶縁膜と、
前記内壁絶縁膜を挟んで前記トレンチに充填された絶縁
物と、を備える。
導体基板の主面を複数の領域に分離する素子分離構造が
前記主面に選択的に形成されており、前記複数の領域の
各々に、半導体素子が作り込まれている半導体装置であ
って、前記素子分離構造は、前記主面に選択的に形成さ
れたトレンチの内壁に接する酸化半導体膜を含むように
前記内壁に形成され、前記トレンチの開口端部において
厚くなった部分であるバーズビークを有し、当該バーズ
ビークに酸化窒化半導体が含まれている内壁絶縁膜と、
前記内壁絶縁膜を挟んで前記トレンチに充填された絶縁
物と、を備える。
【００３２】第２の発明の装置では、第１の発明の半導
体装置において、前記内壁絶縁膜が、前記バーズビーク
から当該バーズビークの下方の前記トレンチよりも浅い
部位までの範囲にわたって、酸化窒化半導体を含んでい
る。
体装置において、前記内壁絶縁膜が、前記バーズビーク
から当該バーズビークの下方の前記トレンチよりも浅い
部位までの範囲にわたって、酸化窒化半導体を含んでい
る。
【００３３】第３の発明の装置では、第１または第２の
発明の半導体装置において、前記絶縁膜と前記絶縁物の
間に、窒化半導体膜を含む別の絶縁膜が介挿されてい
る。
発明の半導体装置において、前記絶縁膜と前記絶縁物の
間に、窒化半導体膜を含む別の絶縁膜が介挿されてい
る。
【００３４】第４の発明の装置では、第１または第２の
発明の半導体装置において、前記絶縁膜と前記絶縁物の
間に、酸化窒化半導体膜を含む別の絶縁膜が介挿されて
いる。
発明の半導体装置において、前記絶縁膜と前記絶縁物の
間に、酸化窒化半導体膜を含む別の絶縁膜が介挿されて
いる。
【００３５】第５の発明の装置は、半導体基板の主面を
複数の領域に分離する素子分離構造が前記主面に選択的
に形成されており、前記複数の領域の各々に、半導体素
子が作り込まれている半導体装置であって、前記素子分
離構造は、前記主面に選択的に形成されたトレンチの内
壁に接する酸化半導体膜およびこれを覆う窒化半導体膜
を含むように前記内壁に形成され、前記トレンチの開口
端部において厚くなった部分であるバーズビークを有す
る内壁絶縁膜と、前記内壁絶縁膜を挟んで前記トレンチ
に充填されたフッ素含有絶縁物と、を備える。
複数の領域に分離する素子分離構造が前記主面に選択的
に形成されており、前記複数の領域の各々に、半導体素
子が作り込まれている半導体装置であって、前記素子分
離構造は、前記主面に選択的に形成されたトレンチの内
壁に接する酸化半導体膜およびこれを覆う窒化半導体膜
を含むように前記内壁に形成され、前記トレンチの開口
端部において厚くなった部分であるバーズビークを有す
る内壁絶縁膜と、前記内壁絶縁膜を挟んで前記トレンチ
に充填されたフッ素含有絶縁物と、を備える。
【００３６】第６の発明の製造方法は、半導体装置の製
造方法であって、(a) 主面を有する半導体基板を準備す
る工程と、 (b) 酸化半導体膜とその上方に位置する窒
化半導体膜とを含む多層膜を、前記半導体基板の前記主
面の上に形成する工程と、(c) 前記窒化半導体膜をパタ
ーニングすることにより、前記主面を複数の領域に分離
する形状の開口部を、前記窒化半導体膜に選択的に形成
する工程と、 (d) パターニングされた前記窒化半導体
膜をマスクとして用いて、エッチングを実行することに
より、少なくとも前記半導体基板の前記主面が露出する
まで、前記開口部の直下の部分を選択的に除去する工程
と、(e) 前記窒化半導体膜の下方にあって、前記開口部
の直下に形成された空洞に露出する表面を、酸化窒化す
る工程と、(f) パターニングされた前記窒化半導体膜を
マスクとして用いて、エッチングを実行することによ
り、前記半導体基板の前記開口部の直下の部分にトレン
チを形成する工程と、(g) 前記トレンチの内壁に接する
酸化半導体膜を含む内壁絶縁膜を、前記内壁に形成する
工程と、(h) 前記工程(g) の後に、前記トレンチに絶縁
物を充填する工程と、(i) 少なくとも前記工程(g) より
も後に、前記多層膜を除去する工程と、(j) 前記半導体
基板の前記主面の中で、前記トレンチにより互いに分離
された前記複数の領域の各々に、半導体素子の要素を形
成する工程と、を備える。
造方法であって、(a) 主面を有する半導体基板を準備す
る工程と、 (b) 酸化半導体膜とその上方に位置する窒
化半導体膜とを含む多層膜を、前記半導体基板の前記主
面の上に形成する工程と、(c) 前記窒化半導体膜をパタ
ーニングすることにより、前記主面を複数の領域に分離
する形状の開口部を、前記窒化半導体膜に選択的に形成
する工程と、 (d) パターニングされた前記窒化半導体
膜をマスクとして用いて、エッチングを実行することに
より、少なくとも前記半導体基板の前記主面が露出する
まで、前記開口部の直下の部分を選択的に除去する工程
と、(e) 前記窒化半導体膜の下方にあって、前記開口部
の直下に形成された空洞に露出する表面を、酸化窒化す
る工程と、(f) パターニングされた前記窒化半導体膜を
マスクとして用いて、エッチングを実行することによ
り、前記半導体基板の前記開口部の直下の部分にトレン
チを形成する工程と、(g) 前記トレンチの内壁に接する
酸化半導体膜を含む内壁絶縁膜を、前記内壁に形成する
工程と、(h) 前記工程(g) の後に、前記トレンチに絶縁
物を充填する工程と、(i) 少なくとも前記工程(g) より
も後に、前記多層膜を除去する工程と、(j) 前記半導体
基板の前記主面の中で、前記トレンチにより互いに分離
された前記複数の領域の各々に、半導体素子の要素を形
成する工程と、を備える。
【００３７】第７の発明の製造方法では、第６の発明の
半導体装置の製造方法において、前記多層膜が、前記酸
化半導体膜と前記窒化半導体膜との間に挟まれた多結晶
半導体膜を、さらに含む。
半導体装置の製造方法において、前記多層膜が、前記酸
化半導体膜と前記窒化半導体膜との間に挟まれた多結晶
半導体膜を、さらに含む。
【００３８】第８の発明の製造方法では、第６または第
７の発明の半導体装置の製造方法において、前記工程
(d) が、 (d-1) パターニングされた前記窒化半導体膜
をマスクとして用いて、エッチングを実行することによ
り、前記半導体基板に前記トレンチよりも浅い溝が形成
されるまで、前記開口部の直下の部分を選択的に除去す
る工程を、備える。
７の発明の半導体装置の製造方法において、前記工程
(d) が、 (d-1) パターニングされた前記窒化半導体膜
をマスクとして用いて、エッチングを実行することによ
り、前記半導体基板に前記トレンチよりも浅い溝が形成
されるまで、前記開口部の直下の部分を選択的に除去す
る工程を、備える。
【００３９】第９の発明の製造方法では、第６ないし第
８のいずれかの発明の半導体装置の製造方法において、
前記工程(e) が、(e-1) 前記空洞に露出する前記表面
を、酸素雰囲気の中で酸化する工程と、(e-2) 前記工程
(e-1) の後に、前記空洞に露出する前記表面を、酸化窒
素雰囲気の中で酸化窒化する工程と、を備え、前記工程
(j) が、(j-1) 前記複数の領域の各々に、前記半導体素
子の前記要素として、Ｎチャネル型のＭＯＳＦＥＴの要
素を形成する工程を、備える。
８のいずれかの発明の半導体装置の製造方法において、
前記工程(e) が、(e-1) 前記空洞に露出する前記表面
を、酸素雰囲気の中で酸化する工程と、(e-2) 前記工程
(e-1) の後に、前記空洞に露出する前記表面を、酸化窒
素雰囲気の中で酸化窒化する工程と、を備え、前記工程
(j) が、(j-1) 前記複数の領域の各々に、前記半導体素
子の前記要素として、Ｎチャネル型のＭＯＳＦＥＴの要
素を形成する工程を、備える。
【００４０】第１０の発明の製造方法では、第６ないし
第８のいずれかの発明の半導体装置の製造方法におい
て、前記工程(e) が、(e-1) 前記空洞に露出する前記表
面を、酸化窒素雰囲気の中で酸化窒化する工程と、(e-
2) 前記工程(e-1) の後に、前記空洞に露出する前記表
面を、酸素雰囲気の中で酸化する工程と、を備え、前記
工程(j) が、(j-1) 前記複数の領域の各々に、前記半導
体素子の前記要素として、Ｐチャネル型のＭＯＳＦＥＴ
の要素を形成する工程を、備える。
第８のいずれかの発明の半導体装置の製造方法におい
て、前記工程(e) が、(e-1) 前記空洞に露出する前記表
面を、酸化窒素雰囲気の中で酸化窒化する工程と、(e-
2) 前記工程(e-1) の後に、前記空洞に露出する前記表
面を、酸素雰囲気の中で酸化する工程と、を備え、前記
工程(j) が、(j-1) 前記複数の領域の各々に、前記半導
体素子の前記要素として、Ｐチャネル型のＭＯＳＦＥＴ
の要素を形成する工程を、備える。
【００４１】第１１の発明の製造方法は、半導体装置の
製造方法であって、(a) 主面を有する半導体基板を準備
する工程と、 (b) 酸化半導体膜と、その上に接する酸
化窒化半導体膜または酸化ハロゲン化半導体膜と、その
上方に位置する窒化半導体膜とを含む多層膜を、前記半
導体基板の前記主面の上に形成する工程と、(c) 前記窒
化半導体膜をパターニングすることにより、前記主面を
複数の領域に分離する形状の開口部を、前記窒化半導体
膜に選択的に形成する工程と、 (d) パターニングされ
た前記窒化半導体膜をマスクとして用いて、エッチング
を実行することにより、前記開口部の直下の部分を選択
的に除去し、それにより、前記半導体基板の前記開口部
の直下の部分にトレンチを形成する工程と、(e) 前記ト
レンチの内壁に接する酸化半導体膜を含む内壁絶縁膜
を、前記内壁に形成する工程と、(f) 前記工程(e) の後
に、前記トレンチに絶縁物を充填する工程と、(g) 少な
くとも前記工程(e) よりも後に、前記多層膜を除去する
工程と、(h) 前記半導体基板の前記主面の中で、前記ト
レンチにより互いに分離された前記複数の領域の各々
に、半導体素子の要素を形成する工程と、を備える。
製造方法であって、(a) 主面を有する半導体基板を準備
する工程と、 (b) 酸化半導体膜と、その上に接する酸
化窒化半導体膜または酸化ハロゲン化半導体膜と、その
上方に位置する窒化半導体膜とを含む多層膜を、前記半
導体基板の前記主面の上に形成する工程と、(c) 前記窒
化半導体膜をパターニングすることにより、前記主面を
複数の領域に分離する形状の開口部を、前記窒化半導体
膜に選択的に形成する工程と、 (d) パターニングされ
た前記窒化半導体膜をマスクとして用いて、エッチング
を実行することにより、前記開口部の直下の部分を選択
的に除去し、それにより、前記半導体基板の前記開口部
の直下の部分にトレンチを形成する工程と、(e) 前記ト
レンチの内壁に接する酸化半導体膜を含む内壁絶縁膜
を、前記内壁に形成する工程と、(f) 前記工程(e) の後
に、前記トレンチに絶縁物を充填する工程と、(g) 少な
くとも前記工程(e) よりも後に、前記多層膜を除去する
工程と、(h) 前記半導体基板の前記主面の中で、前記ト
レンチにより互いに分離された前記複数の領域の各々
に、半導体素子の要素を形成する工程と、を備える。
【００４２】第１２の発明の製造方法では、第１１の発
明の半導体装置の製造方法において、前記工程(g) が、
(g-1) 前記工程(e) および(f) の間に、前記多層膜の中
の窒化半導体膜を除去する工程を、備え、前記製造方法
は、(i) 前記工程(g-1) および(f) の間に、露出する表
面の上に、窒化半導体膜を含む絶縁膜を形成する工程
を、さらに備える。
明の半導体装置の製造方法において、前記工程(g) が、
(g-1) 前記工程(e) および(f) の間に、前記多層膜の中
の窒化半導体膜を除去する工程を、備え、前記製造方法
は、(i) 前記工程(g-1) および(f) の間に、露出する表
面の上に、窒化半導体膜を含む絶縁膜を形成する工程
を、さらに備える。
【００４３】第１３の発明の製造方法では、第１１の発
明の半導体装置の製造方法において、前記前記工程(g)
が、(g-1) 前記工程(e) および(f) の間に、前記多層膜
の中の窒化半導体膜を除去する工程を、備え、前記製造
方法は、(i) 前記工程(g-1)および(f) の間に、露出す
る表面の上に、酸化窒化半導体膜を含む絶縁膜を形成す
る工程を、さらに備える。
明の半導体装置の製造方法において、前記前記工程(g)
が、(g-1) 前記工程(e) および(f) の間に、前記多層膜
の中の窒化半導体膜を除去する工程を、備え、前記製造
方法は、(i) 前記工程(g-1)および(f) の間に、露出す
る表面の上に、酸化窒化半導体膜を含む絶縁膜を形成す
る工程を、さらに備える。
【００４４】第１４の発明の製造方法は、半導体装置の
製造方法であって、(a主面を有する半導体基板を準備す
る工程と、 (b) 酸化半導体膜とその上方に位置する窒
化半導体膜とを含む多層膜を、前記半導体基板の前記主
面の上に形成する工程と、(c) 前記窒化半導体膜をパタ
ーニングすることにより、前記主面を複数の領域に分離
する形状の開口部を、前記窒化半導体膜に選択的に形成
する工程と、 (d) パターニングされた前記窒化半導体
膜をマスクとして用いて、エッチングを実行することに
より、前記開口部の直下の部分を選択的に除去し、それ
により、前記半導体基板の前記開口部の直下の部分にト
レンチを形成する工程と、(e) 前記トレンチの内壁に接
する酸化半導体膜を含む内壁絶縁膜を、前記内壁に形成
する工程と、(f) 前記工程(e) の後に、前記トレンチに
絶縁物を充填する工程と、(g) 少なくとも前記工程(e)
よりも後に、前記多層膜を除去する工程と、(h) 前記半
導体基板の前記主面の中で、前記トレンチにより互いに
分離された前記複数の領域の各々に、半導体素子の要素
を形成する工程と、(i) 少なくとも前記工程(a) よりも
後に、前記多層膜の少なくとも一部へ窒素、ハロゲン、
または、ハロゲン化窒素を注入する工程と、を備える。
製造方法であって、(a主面を有する半導体基板を準備す
る工程と、 (b) 酸化半導体膜とその上方に位置する窒
化半導体膜とを含む多層膜を、前記半導体基板の前記主
面の上に形成する工程と、(c) 前記窒化半導体膜をパタ
ーニングすることにより、前記主面を複数の領域に分離
する形状の開口部を、前記窒化半導体膜に選択的に形成
する工程と、 (d) パターニングされた前記窒化半導体
膜をマスクとして用いて、エッチングを実行することに
より、前記開口部の直下の部分を選択的に除去し、それ
により、前記半導体基板の前記開口部の直下の部分にト
レンチを形成する工程と、(e) 前記トレンチの内壁に接
する酸化半導体膜を含む内壁絶縁膜を、前記内壁に形成
する工程と、(f) 前記工程(e) の後に、前記トレンチに
絶縁物を充填する工程と、(g) 少なくとも前記工程(e)
よりも後に、前記多層膜を除去する工程と、(h) 前記半
導体基板の前記主面の中で、前記トレンチにより互いに
分離された前記複数の領域の各々に、半導体素子の要素
を形成する工程と、(i) 少なくとも前記工程(a) よりも
後に、前記多層膜の少なくとも一部へ窒素、ハロゲン、
または、ハロゲン化窒素を注入する工程と、を備える。
【００４５】第１５の発明の製造方法では、第１４の発
明の半導体装置の製造方法において、前記工程(d) が、
(d-1) 前記多層膜に含まれる前記酸化半導体膜が露出す
るまで、前記エッチングを実行する工程と、(d-2) 前記
工程(d-1)の後に、前記トレンチが形成されるまで、前
記エッチングを実行する工程と、を備え、前記工程(i)
が、(i-1) 前記工程(d-1)と(d-2)の間に、前記前記多層
膜の前記少なくとも一部へ、窒素、ハロゲン、または、
ハロゲン化窒素を、斜め回転注入する工程を、備える。
明の半導体装置の製造方法において、前記工程(d) が、
(d-1) 前記多層膜に含まれる前記酸化半導体膜が露出す
るまで、前記エッチングを実行する工程と、(d-2) 前記
工程(d-1)の後に、前記トレンチが形成されるまで、前
記エッチングを実行する工程と、を備え、前記工程(i)
が、(i-1) 前記工程(d-1)と(d-2)の間に、前記前記多層
膜の前記少なくとも一部へ、窒素、ハロゲン、または、
ハロゲン化窒素を、斜め回転注入する工程を、備える。
【００４６】第１６の発明の製造方法は、半導体装置の
製造方法であって、(a) 主面を有する半導体基板を準備
する工程と、 (b) 酸化半導体膜とその上方に位置する
窒化半導体膜とを含む多層膜を、前記半導体基板の前記
主面の上に形成する工程と、(c) 前記窒化半導体膜をパ
ターニングすることにより、前記主面を複数の領域に分
離する形状の開口部を、前記窒化半導体膜に選択的に形
成する工程と、 (d)パターニングされた前記窒化半導体
膜をマスクとして用いて、エッチングを実行することに
より、前記開口部の直下の部分を選択的に除去し、それ
により、前記半導体基板の前記開口部の直下の部分にト
レンチを形成する工程と、(e) 前記トレンチの内壁に接
する酸化半導体膜を含む内壁絶縁膜を、前記内壁に形成
する工程と、(f) 前記工程(e) の後に、前記トレンチに
絶縁物を充填する工程と、(g)少なくとも前記工程(e)
よりも後に、前記多層膜を除去する工程と、(h) 少なく
とも前記工程(f) よりも後に、前記絶縁物へ窒素、ハロ
ゲン、または、ハロゲン化窒素を注入する工程と、(i)
前記半導体基板の前記主面の中で、前記トレンチにより
互いに分離された前記複数の領域の各々に、半導体素子
の要素を形成する工程と、を備える。
製造方法であって、(a) 主面を有する半導体基板を準備
する工程と、 (b) 酸化半導体膜とその上方に位置する
窒化半導体膜とを含む多層膜を、前記半導体基板の前記
主面の上に形成する工程と、(c) 前記窒化半導体膜をパ
ターニングすることにより、前記主面を複数の領域に分
離する形状の開口部を、前記窒化半導体膜に選択的に形
成する工程と、 (d)パターニングされた前記窒化半導体
膜をマスクとして用いて、エッチングを実行することに
より、前記開口部の直下の部分を選択的に除去し、それ
により、前記半導体基板の前記開口部の直下の部分にト
レンチを形成する工程と、(e) 前記トレンチの内壁に接
する酸化半導体膜を含む内壁絶縁膜を、前記内壁に形成
する工程と、(f) 前記工程(e) の後に、前記トレンチに
絶縁物を充填する工程と、(g)少なくとも前記工程(e)
よりも後に、前記多層膜を除去する工程と、(h) 少なく
とも前記工程(f) よりも後に、前記絶縁物へ窒素、ハロ
ゲン、または、ハロゲン化窒素を注入する工程と、(i)
前記半導体基板の前記主面の中で、前記トレンチにより
互いに分離された前記複数の領域の各々に、半導体素子
の要素を形成する工程と、を備える。
【００４７】第１７の発明の製造方法では、半導体装置
の製造方法であって、(a) 主面を有する半導体基板を準
備する工程と、 (b) 酸化半導体膜とその上方に位置す
る窒化半導体膜とを含む多層膜を、前記半導体基板の前
記主面の上に形成する工程と、(c) 前記窒化半導体膜を
パターニングすることにより、前記主面を複数の領域に
分離する形状の開口部を、前記窒化半導体膜に選択的に
形成する工程と、 (d)パターニングされた前記窒化半導
体膜をマスクとして用いて、エッチングを実行すること
により、前記開口部の直下の部分を選択的に除去し、そ
れにより、前記半導体基板の前記開口部の直下の部分に
トレンチを形成する工程と、(e) 前記トレンチの内壁に
酸化半導体膜を形成する工程と、(f) 前記内壁に形成さ
れた前記酸化半導体膜の上に窒化半導体膜を形成する工
程と、(g) 前記工程(f) の後に、前記トレンチに、フッ
素含有絶縁物を充填する工程と、(h) 少なくとも前記工
程(f) よりも後に、前記多層膜を除去する工程と、(i)
前記半導体基板の前記主面の中で、前記トレンチにより
互いに分離された前記複数の領域の各々に、半導体素子
の要素を形成する工程と、を備える。
の製造方法であって、(a) 主面を有する半導体基板を準
備する工程と、 (b) 酸化半導体膜とその上方に位置す
る窒化半導体膜とを含む多層膜を、前記半導体基板の前
記主面の上に形成する工程と、(c) 前記窒化半導体膜を
パターニングすることにより、前記主面を複数の領域に
分離する形状の開口部を、前記窒化半導体膜に選択的に
形成する工程と、 (d)パターニングされた前記窒化半導
体膜をマスクとして用いて、エッチングを実行すること
により、前記開口部の直下の部分を選択的に除去し、そ
れにより、前記半導体基板の前記開口部の直下の部分に
トレンチを形成する工程と、(e) 前記トレンチの内壁に
酸化半導体膜を形成する工程と、(f) 前記内壁に形成さ
れた前記酸化半導体膜の上に窒化半導体膜を形成する工
程と、(g) 前記工程(f) の後に、前記トレンチに、フッ
素含有絶縁物を充填する工程と、(h) 少なくとも前記工
程(f) よりも後に、前記多層膜を除去する工程と、(i)
前記半導体基板の前記主面の中で、前記トレンチにより
互いに分離された前記複数の領域の各々に、半導体素子
の要素を形成する工程と、を備える。
【００４８】
【発明の実施の形態】［1.半導体装置の概略構成］図１
は、この発明の実施の形態における半導体装置の概略構
成を示す断面斜視図である。図１には、集積回路として
構成された半導体装置に含まれる多数の半導体素子の一
つが、代表として描かれている。以下の説明では、半導
体素子がＭＯＳＦＥＴ（特に、Ｎチャネル型のＭＯＳＦ
ＥＴ）であり、半導体基板がシリコン基板である例を取
り上げるが、言うまでもなく、この発明はこの例に限定
されるものではない。
は、この発明の実施の形態における半導体装置の概略構
成を示す断面斜視図である。図１には、集積回路として
構成された半導体装置に含まれる多数の半導体素子の一
つが、代表として描かれている。以下の説明では、半導
体素子がＭＯＳＦＥＴ（特に、Ｎチャネル型のＭＯＳＦ
ＥＴ）であり、半導体基板がシリコン基板である例を取
り上げるが、言うまでもなく、この発明はこの例に限定
されるものではない。
【００４９】図１の半導体装置は、シリコン基板１を備
えており、その主面には複数のＰ-型の活性領域７０が
形成されている。複数の活性領域７０は、シリコン基板
１の主面に選択的に形成されたＳＴＩ（ＳＴＩ型の素子
分離構造）８０によって、互いに分離されている。そし
て、互いに分離された個々の活性領域７０に、Ｎチャネ
ル型のＭＯＳＦＥＴが作り込まれている。
えており、その主面には複数のＰ-型の活性領域７０が
形成されている。複数の活性領域７０は、シリコン基板
１の主面に選択的に形成されたＳＴＩ（ＳＴＩ型の素子
分離構造）８０によって、互いに分離されている。そし
て、互いに分離された個々の活性領域７０に、Ｎチャネ
ル型のＭＯＳＦＥＴが作り込まれている。
【００５０】すなわち、一つの活性領域７０には、主面
に選択的に露出するように、一組のＮ+型のソース／ド
レイン領域７２、および、一組のＮ-型のＬＤＤ（Light
ly Doped Drain）領域７３が、選択的に形成されてい
る。一組のＬＤＤ領域７３は、主面に選択的に露出する
Ｐ-型のチャネル領域７４を挟んで対向するように、選
択的に形成され、一組のソース／ドレイン領域７２は、
チャネル領域７４から見て一組のＬＤＤ領域７３の外側
に形成されている。チャネル領域７４の露出面には、ゲ
ート絶縁膜１３を介してゲート電極１４が対向してい
る。ソース／ドレイン領域７２、ＬＤＤ領域７３、チャ
ネル領域７４、および、ゲート電極１４は、平面断面が
矩形である活性領域７０の一辺に沿って、一端から他端
まで帯状に延在している。したがって、活性領域７０の
上記した一辺の幅は、ＭＯＳＦＥＴのゲート幅ＧＷに相
当する。
に選択的に露出するように、一組のＮ+型のソース／ド
レイン領域７２、および、一組のＮ-型のＬＤＤ（Light
ly Doped Drain）領域７３が、選択的に形成されてい
る。一組のＬＤＤ領域７３は、主面に選択的に露出する
Ｐ-型のチャネル領域７４を挟んで対向するように、選
択的に形成され、一組のソース／ドレイン領域７２は、
チャネル領域７４から見て一組のＬＤＤ領域７３の外側
に形成されている。チャネル領域７４の露出面には、ゲ
ート絶縁膜１３を介してゲート電極１４が対向してい
る。ソース／ドレイン領域７２、ＬＤＤ領域７３、チャ
ネル領域７４、および、ゲート電極１４は、平面断面が
矩形である活性領域７０の一辺に沿って、一端から他端
まで帯状に延在している。したがって、活性領域７０の
上記した一辺の幅は、ＭＯＳＦＥＴのゲート幅ＧＷに相
当する。
【００５１】活性領域７０の底面は、ＳＴＩ８０の底面
に接するチャネルストッパ７３によって覆われている。
ソース／ドレイン領域７２の露出面の上には金属シリサ
イド層７９が形成されている。また、ゲート絶縁膜１３
と金属シリサイド層７９のいずれにも覆われない主面の
部分と、ゲート電極１４とが、絶縁膜７７で覆われてお
り、さらに、この絶縁膜７７は、絶縁層７８で覆われて
いる。
に接するチャネルストッパ７３によって覆われている。
ソース／ドレイン領域７２の露出面の上には金属シリサ
イド層７９が形成されている。また、ゲート絶縁膜１３
と金属シリサイド層７９のいずれにも覆われない主面の
部分と、ゲート電極１４とが、絶縁膜７７で覆われてお
り、さらに、この絶縁膜７７は、絶縁層７８で覆われて
いる。
【００５２】以下に詳細に説明するように、各実施の形
態の半導体装置およびその製造方法は、ＳＴＩ８０の構
造、および、その形成方法に主要な特徴を有している。
なお、以下の各実施の形態で参照する工程図は、図１に
描かれるゲート幅ＧＷの方向に平行なＸ−Ｘ切断線、ま
たは、これと直交するゲート長方向に平行なＹ−Ｙ切断
線に沿った、半導体装置の各製造工程における断面を図
示している。
態の半導体装置およびその製造方法は、ＳＴＩ８０の構
造、および、その形成方法に主要な特徴を有している。
なお、以下の各実施の形態で参照する工程図は、図１に
描かれるゲート幅ＧＷの方向に平行なＸ−Ｘ切断線、ま
たは、これと直交するゲート長方向に平行なＹ−Ｙ切断
線に沿った、半導体装置の各製造工程における断面を図
示している。
【００５３】［2.実施の形態１］この発明の実施の形態
１による半導体装置とその製造方法は、異方性エッチン
グを用いて、半導体基板の主面にＳＴＩのためのトレン
チを形成する製造工程において、異方性エッチングのマ
スクとして用いられる酸化シリコン膜とポリシリコン膜
（多結晶シリコン膜）の内壁が、異方性エッチングに先
だって窒化酸化されることを特徴としている。以下にお
いて、図２〜図１２の製造工程図を参照しつつ、この特
徴的な製造方法について説明する。
１による半導体装置とその製造方法は、異方性エッチン
グを用いて、半導体基板の主面にＳＴＩのためのトレン
チを形成する製造工程において、異方性エッチングのマ
スクとして用いられる酸化シリコン膜とポリシリコン膜
（多結晶シリコン膜）の内壁が、異方性エッチングに先
だって窒化酸化されることを特徴としている。以下にお
いて、図２〜図１２の製造工程図を参照しつつ、この特
徴的な製造方法について説明する。
【００５４】この製造方法では、まず、図２の工程が実
行される。図２の工程では、はじめに、主面を有するシ
リコン基板１が準備される。その後、シリコン基板１を
熱酸化することにより、その主面の上に酸化シリコン
（ＳｉＯ2）膜２が約１０ｎｍ〜２０ｎｍの厚さに形成
される。つぎに、ＣＶＤ（化学気相成長；Chemical Vap
or Deposition）装置を用いることにより、膜厚が約３
０ｎｍ〜５０ｎｍのポリシリコン膜３が、酸化シリコン
膜２の上に形成された後、さらに、膜厚が約１００ｎｍ
〜２５０ｎｍの窒化シリコン（Ｓｉ3Ｎ4）膜４が形成さ
れる。
行される。図２の工程では、はじめに、主面を有するシ
リコン基板１が準備される。その後、シリコン基板１を
熱酸化することにより、その主面の上に酸化シリコン
（ＳｉＯ2）膜２が約１０ｎｍ〜２０ｎｍの厚さに形成
される。つぎに、ＣＶＤ（化学気相成長；Chemical Vap
or Deposition）装置を用いることにより、膜厚が約３
０ｎｍ〜５０ｎｍのポリシリコン膜３が、酸化シリコン
膜２の上に形成された後、さらに、膜厚が約１００ｎｍ
〜２５０ｎｍの窒化シリコン（Ｓｉ3Ｎ4）膜４が形成さ
れる。
【００５５】つぎに、図３の工程が実行される。図３の
工程では、まず、レジストが窒化シリコン膜４の上に塗
布された後、転写工程を経ることによりレジストがパタ
ーニングされ、レジストマスク５が形成される。その
後、レジストマスク５をマスク（遮蔽体）として用い
て、異方性エッチングを実行することにより、窒化シリ
コン膜４が選択的に除去される。窒化シリコン膜４とポ
リシリコン膜３との間でエッチングレートの比が十分に
大きいので、異方性エッチングは、ポリシリコン膜３の
上面で止まる。
工程では、まず、レジストが窒化シリコン膜４の上に塗
布された後、転写工程を経ることによりレジストがパタ
ーニングされ、レジストマスク５が形成される。その
後、レジストマスク５をマスク（遮蔽体）として用い
て、異方性エッチングを実行することにより、窒化シリ
コン膜４が選択的に除去される。窒化シリコン膜４とポ
リシリコン膜３との間でエッチングレートの比が十分に
大きいので、異方性エッチングは、ポリシリコン膜３の
上面で止まる。
【００５６】パターニングによって窒化シリコン膜４に
選択的に形成される開口部は、後述するように、シリコ
ン基板１に形成されるトレンチのパターンを規定する。
したがって、窒化シリコン膜４の開口部は、シリコン基
板１の主面を複数の領域に分割する形状に形成される。
選択的に形成される開口部は、後述するように、シリコ
ン基板１に形成されるトレンチのパターンを規定する。
したがって、窒化シリコン膜４の開口部は、シリコン基
板１の主面を複数の領域に分割する形状に形成される。
【００５７】つづく図４の工程では、レジストマスク５
が除去された後、パターニングされた窒化シリコン膜４
をハードマスクとして用いて反応性イオンエッチングを
実行することにより、ポリシリコン膜３と酸化シリコン
膜２が、シリコン基板１の主面が露出するまで選択的に
除去される。この工程の中で、除去の対象とされる膜の
種別が段階的に変わるのにともない、異方性エッチング
に用いられるエッチャントを適宜変えながら加工が進め
られることは言うまでもない。
が除去された後、パターニングされた窒化シリコン膜４
をハードマスクとして用いて反応性イオンエッチングを
実行することにより、ポリシリコン膜３と酸化シリコン
膜２が、シリコン基板１の主面が露出するまで選択的に
除去される。この工程の中で、除去の対象とされる膜の
種別が段階的に変わるのにともない、異方性エッチング
に用いられるエッチャントを適宜変えながら加工が進め
られることは言うまでもない。
【００５８】つぎに、図５が示すように、例えば、ＮＯ
／Ｏ2の混合ガス雰囲気で、空洞部へ露出するポリシリ
コン膜３と酸化シリコン膜２の側壁面と、空洞部へ露出
するシリコン基板１の表面とを、窒化酸化することによ
り、それらの側壁面および表面を覆うように、酸化窒化
シリコン（ＳｉＯＮ）膜６（６ａ〜６ｃ）が形成され
る。酸化剤の拡散速度は、ポリシリコン中の方が単結晶
シリコン中より大きいので、ポリシリコン膜３の側壁が
窒化酸化されることにより形成された酸化窒化シリコン
膜６aの方が、シリコン基板１の表面に形成された酸化
窒化シリコン膜６ｃよりも厚くなる。
／Ｏ2の混合ガス雰囲気で、空洞部へ露出するポリシリ
コン膜３と酸化シリコン膜２の側壁面と、空洞部へ露出
するシリコン基板１の表面とを、窒化酸化することによ
り、それらの側壁面および表面を覆うように、酸化窒化
シリコン（ＳｉＯＮ）膜６（６ａ〜６ｃ）が形成され
る。酸化剤の拡散速度は、ポリシリコン中の方が単結晶
シリコン中より大きいので、ポリシリコン膜３の側壁が
窒化酸化されることにより形成された酸化窒化シリコン
膜６aの方が、シリコン基板１の表面に形成された酸化
窒化シリコン膜６ｃよりも厚くなる。
【００５９】窒化酸化では、ＮＯガスの他に、Ｎ2Ｏガ
ス、ＮＨ3ガス、および、ＮＦ3が用いられてもよい。ま
た、Ｎ2、dry（ドライ）Ｏ2（またはＨ2０）、Ｎ2の順
に、雰囲気を形成するガスを変えつつ窒化酸化を行って
もよく、また、Ｏ2雰囲気で酸化した後、ＮＯ雰囲気で
窒化酸化する方法、および、その逆にＮＯ雰囲気で窒化
酸化した後、Ｏ2雰囲気で酸化する方法などを用いても
よい。
ス、ＮＨ3ガス、および、ＮＦ3が用いられてもよい。ま
た、Ｎ2、dry（ドライ）Ｏ2（またはＨ2０）、Ｎ2の順
に、雰囲気を形成するガスを変えつつ窒化酸化を行って
もよく、また、Ｏ2雰囲気で酸化した後、ＮＯ雰囲気で
窒化酸化する方法、および、その逆にＮＯ雰囲気で窒化
酸化した後、Ｏ2雰囲気で酸化する方法などを用いても
よい。
【００６０】つぎに、図６が示すように、パターニング
された窒化シリコン膜４をハードマスクとして用いて反
応性イオンエッチングを実行することにより、酸化窒化
シリコン膜６およびシリコン基板１が選択的に除去され
る。それにより、深さが約１００ｎｍ〜３００ｎｍのト
レンチ７が、シリコン基板１に形成される。シリコン基
板１を異方性エッチングするときに、酸化窒化シリコン
膜６ａのために、ポリシリコン膜３の側壁が後退するこ
とはない。なぜならば、シリコンと酸化窒化膜との間の
エッチング選択比は、シリコンとポリシリコンの間のエ
ッチング選択比よりも、十分に大きいからである。した
がって、シリコン基板１の中に活性領域を、窒化シリコ
ン４のハードマスクの寸法通りの大きさで形成すること
が可能になる。
された窒化シリコン膜４をハードマスクとして用いて反
応性イオンエッチングを実行することにより、酸化窒化
シリコン膜６およびシリコン基板１が選択的に除去され
る。それにより、深さが約１００ｎｍ〜３００ｎｍのト
レンチ７が、シリコン基板１に形成される。シリコン基
板１を異方性エッチングするときに、酸化窒化シリコン
膜６ａのために、ポリシリコン膜３の側壁が後退するこ
とはない。なぜならば、シリコンと酸化窒化膜との間の
エッチング選択比は、シリコンとポリシリコンの間のエ
ッチング選択比よりも、十分に大きいからである。した
がって、シリコン基板１の中に活性領域を、窒化シリコ
ン４のハードマスクの寸法通りの大きさで形成すること
が可能になる。
【００６１】つぎに、図７が示すように、例えば、ＨＣ
ｌ雰囲気、あるいは、dryＯ2 雰囲気で、内壁絶縁膜８
としての酸化膜を、約３０ｎｍの厚さに形成する。この
とき、ポリシリコン膜３および酸化シリコン膜２の内壁
には、バーズビーク９が形成される。しかしながら、ポ
リシリコン膜３および酸化シリコン膜２の内壁では、酸
化窒化シリコン膜６ａおよび６ｂによって酸化剤の拡散
が抑制されるので、バーズビーク長（バーズビークの厚
さ）Ｔ１は小さく抑えられる。したがって、シリコン基
板１の中の活性領域の面積が、バーズビーク９により大
きく低減されることはない。内壁絶縁膜８を形成するた
めの雰囲気は、wetＯ2 、Ｈ2Ｏ／Ｏ2 でもよい。また、
内壁絶縁膜８の構成は、これらの雰囲気で形成された酸
化シリコン膜と酸化窒化シリコン膜の多層膜（シリコン
基板１の側からＳＴＩの内部へ向かって順に、酸化シリ
コン膜／酸化窒化シリコン膜、酸化シリコン膜／酸化窒
化シリコン膜／酸化シリコン膜、等）でもよい。
ｌ雰囲気、あるいは、dryＯ2 雰囲気で、内壁絶縁膜８
としての酸化膜を、約３０ｎｍの厚さに形成する。この
とき、ポリシリコン膜３および酸化シリコン膜２の内壁
には、バーズビーク９が形成される。しかしながら、ポ
リシリコン膜３および酸化シリコン膜２の内壁では、酸
化窒化シリコン膜６ａおよび６ｂによって酸化剤の拡散
が抑制されるので、バーズビーク長（バーズビークの厚
さ）Ｔ１は小さく抑えられる。したがって、シリコン基
板１の中の活性領域の面積が、バーズビーク９により大
きく低減されることはない。内壁絶縁膜８を形成するた
めの雰囲気は、wetＯ2 、Ｈ2Ｏ／Ｏ2 でもよい。また、
内壁絶縁膜８の構成は、これらの雰囲気で形成された酸
化シリコン膜と酸化窒化シリコン膜の多層膜（シリコン
基板１の側からＳＴＩの内部へ向かって順に、酸化シリ
コン膜／酸化窒化シリコン膜、酸化シリコン膜／酸化窒
化シリコン膜／酸化シリコン膜、等）でもよい。
【００６２】内壁絶縁膜８とシリコン基板１の界面８ｓ
の界面準位密度は、内壁絶縁膜８が酸化シリコンである
場合の方が、酸化窒化シリコンである場合よりも低い。
したがって、内壁絶縁膜８を多層膜で形成する場合で
も、シリコン基板１と界面を形成する膜は、酸化シリコ
ン（ＳｉＯ2）とする。
の界面準位密度は、内壁絶縁膜８が酸化シリコンである
場合の方が、酸化窒化シリコンである場合よりも低い。
したがって、内壁絶縁膜８を多層膜で形成する場合で
も、シリコン基板１と界面を形成する膜は、酸化シリコ
ン（ＳｉＯ2）とする。
【００６３】内壁絶縁膜８がＳｉＯ2の一層のみを有す
る単層構造である場合、ＳＴＩを形成した後に、活性領
域にゲート酸化膜を形成する工程で、酸化剤がＳＴＩの
埋込絶縁物の中を拡散して、ＳＴＩの側壁、および、底
面に接するシリコン基板１へ達し、新たな酸化が起こ
る。このとき、酸化誘起応力が発生するために、シリコ
ン基板１の中に転位、あるいは、点欠陥などが生じ、こ
れらの欠陥に起因して、スタンバイ時にも大きなリーク
電流が発生するという問題が生じる。特に、ゲート酸化
膜を形成する際の酸化温度が高く、かつ、酸化の時間も
長いフラッシュメモリ（ＥＥＰＲＯＭ）等で大きな問題
となる。
る単層構造である場合、ＳＴＩを形成した後に、活性領
域にゲート酸化膜を形成する工程で、酸化剤がＳＴＩの
埋込絶縁物の中を拡散して、ＳＴＩの側壁、および、底
面に接するシリコン基板１へ達し、新たな酸化が起こ
る。このとき、酸化誘起応力が発生するために、シリコ
ン基板１の中に転位、あるいは、点欠陥などが生じ、こ
れらの欠陥に起因して、スタンバイ時にも大きなリーク
電流が発生するという問題が生じる。特に、ゲート酸化
膜を形成する際の酸化温度が高く、かつ、酸化の時間も
長いフラッシュメモリ（ＥＥＰＲＯＭ）等で大きな問題
となる。
【００６４】これを回避するには、ゲート酸化工程でＳ
ＴＩの側壁および底面で酸化が起こらないように、すな
わち、酸化剤がＳＴＩ／シリコン基板界面へ達しないよ
うにする必要がある。これを実現する一つの方法は、内
壁絶縁膜８をＳｉＯ2／ＳｉＯＮの二層構造にすること
である。ＳｉＯＮは、酸化剤の拡散を抑制するのでゲー
ト酸化工程時の酸化誘起応力の発生を抑制することがで
きる。
ＴＩの側壁および底面で酸化が起こらないように、すな
わち、酸化剤がＳＴＩ／シリコン基板界面へ達しないよ
うにする必要がある。これを実現する一つの方法は、内
壁絶縁膜８をＳｉＯ2／ＳｉＯＮの二層構造にすること
である。ＳｉＯＮは、酸化剤の拡散を抑制するのでゲー
ト酸化工程時の酸化誘起応力の発生を抑制することがで
きる。
【００６５】以上の理由により、内壁絶縁膜８の材料
は、ＳｉＯ2の単層膜、あるいは、ＳｉＯ2／ＳｉＯＮの
多層膜のいずれでもよいが、シリコン基板１からＳＴＩ
の内部へ向かって、ＳｉＯ2／ ＳｉＯＮの二層膜、ある
いは、ＳｉＯ2／ＳｉＯＮ／ＳｉＯ2 の三層膜とするの
がより望ましい。
は、ＳｉＯ2の単層膜、あるいは、ＳｉＯ2／ＳｉＯＮの
多層膜のいずれでもよいが、シリコン基板１からＳＴＩ
の内部へ向かって、ＳｉＯ2／ ＳｉＯＮの二層膜、ある
いは、ＳｉＯ2／ＳｉＯＮ／ＳｉＯ2 の三層膜とするの
がより望ましい。
【００６６】なお、内壁酸化工程時、あるいは、後の工
程の焼き締め熱処理時に、酸化窒化シリコン膜６の中の
窒素が酸化シリコンの領域へ熱拡散していくため、バー
ズビーク９の中には窒素原子が、ある濃度分布をもって
存在することになる。その分布は熱処理工程に依存す
る。
程の焼き締め熱処理時に、酸化窒化シリコン膜６の中の
窒素が酸化シリコンの領域へ熱拡散していくため、バー
ズビーク９の中には窒素原子が、ある濃度分布をもって
存在することになる。その分布は熱処理工程に依存す
る。
【００６７】つぎに、図８が示すように、埋込絶縁物１
１でトレンチ７が埋め込まれる。例えば、上記のＨＤＰ
−ＣＶＤ法を用いて、エッチングと成膜とを同時に行う
堆積法を実行することにより、トレンチ７内にほとんど
隙間（シーム）を生じることなく、膜厚が約５００ｎｍ
〜６００ｎｍの埋込絶縁物１１でトレンチ７を埋め込む
ことができる。埋込絶縁物１１は、窒化シリコン膜４の
上面をも覆うまで堆積される。埋込絶縁物１１の材料
は、ＴＥＯＳ、酸化シリコン、酸化窒化シリコン等、絶
縁物であれば問題ない。この後の焼き締め工程での各材
料の熱膨張率差による応力の発生を考慮すると、熱膨張
率がシリコンに近い材料を選択するのが望ましい。埋込
絶縁物１１の材料は、熱膨張率の他に、トレンチ７への
埋め込み特性、絶縁特性、比誘電率等の要因にもとづい
て決定するとよい。
１でトレンチ７が埋め込まれる。例えば、上記のＨＤＰ
−ＣＶＤ法を用いて、エッチングと成膜とを同時に行う
堆積法を実行することにより、トレンチ７内にほとんど
隙間（シーム）を生じることなく、膜厚が約５００ｎｍ
〜６００ｎｍの埋込絶縁物１１でトレンチ７を埋め込む
ことができる。埋込絶縁物１１は、窒化シリコン膜４の
上面をも覆うまで堆積される。埋込絶縁物１１の材料
は、ＴＥＯＳ、酸化シリコン、酸化窒化シリコン等、絶
縁物であれば問題ない。この後の焼き締め工程での各材
料の熱膨張率差による応力の発生を考慮すると、熱膨張
率がシリコンに近い材料を選択するのが望ましい。埋込
絶縁物１１の材料は、熱膨張率の他に、トレンチ７への
埋め込み特性、絶縁特性、比誘電率等の要因にもとづい
て決定するとよい。
【００６８】シリコンの熱膨張率に近い絶縁物の一つと
して、酸化窒化シリコン（ＳｉＯＮ）が知られる。ただ
し、酸化窒化シリコンの比誘電率は、窒素濃度にも依存
するが、おおよそ、４〜６程度と比較的高い。埋込絶縁
物１１の比誘電率が大きいと、ＳＴＩを挟んで形成され
た、隣り合うＭＯＳＦＥＴのソース／ドレイン領域の間
の寄生結合容量が大きくなるため、ＭＯＳＦＥＴのスイ
ッチング速度が低下する。その結果、回路の動作速度は
幾分低下する。
して、酸化窒化シリコン（ＳｉＯＮ）が知られる。ただ
し、酸化窒化シリコンの比誘電率は、窒素濃度にも依存
するが、おおよそ、４〜６程度と比較的高い。埋込絶縁
物１１の比誘電率が大きいと、ＳＴＩを挟んで形成され
た、隣り合うＭＯＳＦＥＴのソース／ドレイン領域の間
の寄生結合容量が大きくなるため、ＭＯＳＦＥＴのスイ
ッチング速度が低下する。その結果、回路の動作速度は
幾分低下する。
【００６９】一方、埋込絶縁物１１の材料がＳｉＯＦで
ある場合には、その比誘電率は３．３〜３．５であり、
ＳｉＯ2 （比誘電率３．７〜３．９）あるいはＴＥＯＳ
（比誘電率３．７〜３．９に比べて小さいので、寄生結
合容量は従来のＳＴＩより小さくなる。埋込絶縁物１１
の比誘電率が低いと、ＳＴＩの上に形成される金属配線
（図示を略する）とシリコン基板１との間の寄生結合容
量も小さくなるので、金属配線を伝わる電気信号の遅延
時間が短くなるという利点も得られる。さらに、ＳｉＯ
Ｆの絶縁特性は、ＳｉＯ2 とほとんど変わらないので、
問題がない。また、ＳｉＯＦの熱膨張率もＳｉＯ2 とほ
とんど変わらないため、ＳｉＯＮよりは劣るが、問題の
無いレベルである。
ある場合には、その比誘電率は３．３〜３．５であり、
ＳｉＯ2 （比誘電率３．７〜３．９）あるいはＴＥＯＳ
（比誘電率３．７〜３．９に比べて小さいので、寄生結
合容量は従来のＳＴＩより小さくなる。埋込絶縁物１１
の比誘電率が低いと、ＳＴＩの上に形成される金属配線
（図示を略する）とシリコン基板１との間の寄生結合容
量も小さくなるので、金属配線を伝わる電気信号の遅延
時間が短くなるという利点も得られる。さらに、ＳｉＯ
Ｆの絶縁特性は、ＳｉＯ2 とほとんど変わらないので、
問題がない。また、ＳｉＯＦの熱膨張率もＳｉＯ2 とほ
とんど変わらないため、ＳｉＯＮよりは劣るが、問題の
無いレベルである。
【００７０】以上の理由により、埋込絶縁物１１の材料
は、ＳｉＯ2 、ＴＥＯＳ、ＳｉＯＮ、および、ＳｉＯＦ
のいずれでもよいが、寄生容量の低減による回路動作の
高速化に重点を置く場合には、ＳｉＯＦが最適である。
は、ＳｉＯ2 、ＴＥＯＳ、ＳｉＯＮ、および、ＳｉＯＦ
のいずれでもよいが、寄生容量の低減による回路動作の
高速化に重点を置く場合には、ＳｉＯＦが最適である。
【００７１】また、ＳｉＯＦの他の低誘電率の絶縁膜と
して、fluorosilicate glass (ＦＳＧ)、hydrogen sils
esquioxane（ＨＳＱ）、fluorinated polysilicon,poly
-phenylquinoxaline polymer,fluoro-polymiide,amorph
ous fluoro carbon （ａ−Ｃ：Ｆ）,methy-poly-siloxa
ne（ＭＰＳ）,poly arylene ether （ＰＡＥ）porousＳ
ｉＯ2 等が知られており、比誘電率はおおよそ、２．０
〜３．５程度である。これらの材料を、埋込絶縁物１１
の材料として選択しても良い。
して、fluorosilicate glass (ＦＳＧ)、hydrogen sils
esquioxane（ＨＳＱ）、fluorinated polysilicon,poly
-phenylquinoxaline polymer,fluoro-polymiide,amorph
ous fluoro carbon （ａ−Ｃ：Ｆ）,methy-poly-siloxa
ne（ＭＰＳ）,poly arylene ether （ＰＡＥ）porousＳ
ｉＯ2 等が知られており、比誘電率はおおよそ、２．０
〜３．５程度である。これらの材料を、埋込絶縁物１１
の材料として選択しても良い。
【００７２】つぎに、図９が示すように、窒化シリコン
膜４をストッパーとして、ＣＭＰ（Chemical Mechanica
l Polishing）を実行することにより、埋込絶縁物１１
の上面が平坦化される。
膜４をストッパーとして、ＣＭＰ（Chemical Mechanica
l Polishing）を実行することにより、埋込絶縁物１１
の上面が平坦化される。
【００７３】つぎに、図１０が示すように、窒化シリコ
ン膜４とポリシリコン膜３とが、エッチングにより除去
される。酸化窒化シリコン６ａおよび６ｂの少なくとも
一部を含むバーズビーク９の中で、ポリシリコン膜３の
側壁に形成された部分は、窒化シリコン４と接続してい
る。このため、熱リン酸を用いたエッチングにより窒化
シリコン４を除去する工程において、窒化シリコン４の
除去が完了すると、熱リン酸が、ポリシリコン膜３の側
壁に形成された酸化窒化シリコン膜６ａ（図６）へも回
り込む。
ン膜４とポリシリコン膜３とが、エッチングにより除去
される。酸化窒化シリコン６ａおよび６ｂの少なくとも
一部を含むバーズビーク９の中で、ポリシリコン膜３の
側壁に形成された部分は、窒化シリコン４と接続してい
る。このため、熱リン酸を用いたエッチングにより窒化
シリコン４を除去する工程において、窒化シリコン４の
除去が完了すると、熱リン酸が、ポリシリコン膜３の側
壁に形成された酸化窒化シリコン膜６ａ（図６）へも回
り込む。
【００７４】その結果、酸化窒化シリコン膜６ａの一部
はエッチングによって除去されるが、熱リン酸の酸化窒
化シリコン膜に対するエッチングレートは窒化シリコン
膜に対するエッチングレートに比べて小さいので、オー
バーエッチングを行うことにより窒化シリコン膜４のエ
ッチング残（エッチングされずに残された部分）が無い
程度にエッチングが行われても、バーズビーク９中の酸
化窒化シリコン膜６はエッチングされずに残すことがで
きる。それゆえ、内壁絶縁膜８の厚さが小さくても、落
ち込み部１１０（図５６）が発生しない。
はエッチングによって除去されるが、熱リン酸の酸化窒
化シリコン膜に対するエッチングレートは窒化シリコン
膜に対するエッチングレートに比べて小さいので、オー
バーエッチングを行うことにより窒化シリコン膜４のエ
ッチング残（エッチングされずに残された部分）が無い
程度にエッチングが行われても、バーズビーク９中の酸
化窒化シリコン膜６はエッチングされずに残すことがで
きる。それゆえ、内壁絶縁膜８の厚さが小さくても、落
ち込み部１１０（図５６）が発生しない。
【００７５】窒化シリコン膜４がエッチングにより除去
された後、例えば、希釈したアンモニア水（ＮＨ4Ｏ
Ｈ）を用いたエッチングを実行することにより、ポリシ
リコン膜３が除去される。このエッチャントに対して、
ポリシリコンとＳｉＯＮとの間の選択比は大きい。ポリ
シリコン膜３の側壁に形成されたバーズビーク９は、酸
化シリコンと酸化窒化シリコンの混合物であるため、ほ
とんどエッチングされずに残る。
された後、例えば、希釈したアンモニア水（ＮＨ4Ｏ
Ｈ）を用いたエッチングを実行することにより、ポリシ
リコン膜３が除去される。このエッチャントに対して、
ポリシリコンとＳｉＯＮとの間の選択比は大きい。ポリ
シリコン膜３の側壁に形成されたバーズビーク９は、酸
化シリコンと酸化窒化シリコンの混合物であるため、ほ
とんどエッチングされずに残る。
【００７６】つぎに、図１１が示すように、弗酸（Ｈ
Ｆ）を用いたエッチングを実行することにより、埋込絶
縁物１１の一部と酸化シリコン膜２とが除去される。こ
れにより、埋込絶縁物１１から埋込絶縁物５０が形成さ
れる。このとき、酸化シリコン２および埋込絶縁物１１
よりもエッチングレートは小さいながら、酸化窒化シリ
コン膜と酸化シリコン膜の混合物であるバーズビーク９
は、その一部がエッチング除去され、バーズビーク５１
として残される。すなわち、弗酸のエッチングレート
は、酸化シリコンの方がＳｉＯＮよりも大きい。酸化窒
化シリコン膜中の窒素濃度を調節することにより、バー
ズビーク５１のバーズビーク長Ｔ２を小さく、かつ、バ
ーズビーク５１によってＳＴＩの上端部（トレンチ７の
開口端部）の形状を丸めることにより、応力緩和を実現
することができる。
Ｆ）を用いたエッチングを実行することにより、埋込絶
縁物１１の一部と酸化シリコン膜２とが除去される。こ
れにより、埋込絶縁物１１から埋込絶縁物５０が形成さ
れる。このとき、酸化シリコン２および埋込絶縁物１１
よりもエッチングレートは小さいながら、酸化窒化シリ
コン膜と酸化シリコン膜の混合物であるバーズビーク９
は、その一部がエッチング除去され、バーズビーク５１
として残される。すなわち、弗酸のエッチングレート
は、酸化シリコンの方がＳｉＯＮよりも大きい。酸化窒
化シリコン膜中の窒素濃度を調節することにより、バー
ズビーク５１のバーズビーク長Ｔ２を小さく、かつ、バ
ーズビーク５１によってＳＴＩの上端部（トレンチ７の
開口端部）の形状を丸めることにより、応力緩和を実現
することができる。
【００７７】図１１の工程が完了した後、下敷酸化膜を
約１０ｎｍ〜２０ｎｍの膜厚で形成することにより、シ
リコン基板１の主面を覆った後、窒素雰囲気、あるい
は、アルゴン雰囲気の中で、１０５０℃〜１２００℃程
度の温度で熱処理が行われる。これは、埋込絶縁物５０
としての酸化シリコンを焼き締めて、緻密化を図るため
である。１気圧以下では、酸化シリコンが粘性流動を起
こし応力緩和が実現されるのは、９５０℃以上で熱処理
する場合である。しかしながら、埋込絶縁物５０とシリ
コン基板１の間の熱膨張率の差に起因する熱応力は、熱
処理温度が高いほど大きくなるため、埋込絶縁物５０の
粘性流動による応力緩和と、シリコン基板１の中での熱
応力発生による応力の上昇は、互いにトレードオフの関
係にある。したがって、ＳＴＩあるいは活性領域の幅
（ピッチ）が狭くなるにつれて、熱応力が支配的にな
り、シリコン基板１に欠陥や転位が発生するという問題
が生じる。
約１０ｎｍ〜２０ｎｍの膜厚で形成することにより、シ
リコン基板１の主面を覆った後、窒素雰囲気、あるい
は、アルゴン雰囲気の中で、１０５０℃〜１２００℃程
度の温度で熱処理が行われる。これは、埋込絶縁物５０
としての酸化シリコンを焼き締めて、緻密化を図るため
である。１気圧以下では、酸化シリコンが粘性流動を起
こし応力緩和が実現されるのは、９５０℃以上で熱処理
する場合である。しかしながら、埋込絶縁物５０とシリ
コン基板１の間の熱膨張率の差に起因する熱応力は、熱
処理温度が高いほど大きくなるため、埋込絶縁物５０の
粘性流動による応力緩和と、シリコン基板１の中での熱
応力発生による応力の上昇は、互いにトレードオフの関
係にある。したがって、ＳＴＩあるいは活性領域の幅
（ピッチ）が狭くなるにつれて、熱応力が支配的にな
り、シリコン基板１に欠陥や転位が発生するという問題
が生じる。
【００７８】したがって、ピッチが狭い場合には、wet
酸化雰囲気の下での低温熱処理による焼き締めが、熱応
力を抑制する意味で効果的である。しかしながら、上記
のように、ＳＴＩの底面あるいは側壁が酸化されると酸
化誘起応力が発生するので、これを抑制する意味で、内
壁絶縁膜８としてＳｉＯ2／ＳｉＯＮの二層膜が望まし
い。
酸化雰囲気の下での低温熱処理による焼き締めが、熱応
力を抑制する意味で効果的である。しかしながら、上記
のように、ＳＴＩの底面あるいは側壁が酸化されると酸
化誘起応力が発生するので、これを抑制する意味で、内
壁絶縁膜８としてＳｉＯ2／ＳｉＯＮの二層膜が望まし
い。
【００７９】また、別の焼き締め方法として、高圧の不
活性ガス雰囲気（窒素雰囲気、アルゴン雰囲気、ネオン
雰囲気、ヘリウム雰囲気、クリプトン雰囲気、キセノン
雰囲気等）の中で、５００℃〜１０００℃程度の比較的
低温で熱処理する方法でも、埋込絶縁物１１を緻密化す
ることは可能である。この方法では、ＳＴＩの側壁およ
び底面の酸化が起こらないため、酸化誘起応力が発生せ
ず、かつ、低温であるため、熱応力もほとんど発生しな
いため、ＳＴＩの埋込絶縁物の緻密化とシリコン基板１
の中の欠陥密度の低減とを、両立的に実現することがで
きる。焼き締め工程の後、従来周知の工程であるウエル
注入、チャネルストッパ注入、および、チャネル注入が
実行され、さらに、上記した下敷酸化膜がエッチングに
より除去される。
活性ガス雰囲気（窒素雰囲気、アルゴン雰囲気、ネオン
雰囲気、ヘリウム雰囲気、クリプトン雰囲気、キセノン
雰囲気等）の中で、５００℃〜１０００℃程度の比較的
低温で熱処理する方法でも、埋込絶縁物１１を緻密化す
ることは可能である。この方法では、ＳＴＩの側壁およ
び底面の酸化が起こらないため、酸化誘起応力が発生せ
ず、かつ、低温であるため、熱応力もほとんど発生しな
いため、ＳＴＩの埋込絶縁物の緻密化とシリコン基板１
の中の欠陥密度の低減とを、両立的に実現することがで
きる。焼き締め工程の後、従来周知の工程であるウエル
注入、チャネルストッパ注入、および、チャネル注入が
実行され、さらに、上記した下敷酸化膜がエッチングに
より除去される。
【００８０】その後、図１２が示すように、半導体素子
としてのＮチャネル型のＭＯＳＦＥＴが形成される。す
なわち、シリコン基板１の主面を熱酸化することによ
り、ゲート絶縁膜１３として酸化シリコン膜が形成され
た後、ゲート電極１４が堆積される。図示を略するが、
ソース／ドレイン領域７２およびＬＤＤ領域７３を含む
ＭＯＳＦＥＴの他の要素も形成され、それにより、図１
が示す半導体装置が完成する。
としてのＮチャネル型のＭＯＳＦＥＴが形成される。す
なわち、シリコン基板１の主面を熱酸化することによ
り、ゲート絶縁膜１３として酸化シリコン膜が形成され
た後、ゲート電極１４が堆積される。図示を略するが、
ソース／ドレイン領域７２およびＬＤＤ領域７３を含む
ＭＯＳＦＥＴの他の要素も形成され、それにより、図１
が示す半導体装置が完成する。
【００８１】図１２が示す構造では、バーズビーク５１
の厚さ（バーズビーク長）が仮に同じであっても、バー
ズビーク５１の幅（図１１が示すシリコン基板１の主面
からのバーズビーク５１の高さＨ１）が小さく、かつ、
落ち込み部１１０（図５６）が形成されないので、図１
３のグラフが示すように、落ち込み部１１０が形成され
た従来装置（曲線Ｃ３）に比べて、なだらかな逆狭チャ
ネル特性が得られる（曲線Ｃ１）。また、バーズビーク
５１のバーズビーク長は、従来装置のバーズビーク長に
比べて小さいので、逆狭チャネル曲線は、落ち込み部１
１０のない従来装置（曲線Ｃ２）に比べても、さらにな
だらかになる。
の厚さ（バーズビーク長）が仮に同じであっても、バー
ズビーク５１の幅（図１１が示すシリコン基板１の主面
からのバーズビーク５１の高さＨ１）が小さく、かつ、
落ち込み部１１０（図５６）が形成されないので、図１
３のグラフが示すように、落ち込み部１１０が形成され
た従来装置（曲線Ｃ３）に比べて、なだらかな逆狭チャ
ネル特性が得られる（曲線Ｃ１）。また、バーズビーク
５１のバーズビーク長は、従来装置のバーズビーク長に
比べて小さいので、逆狭チャネル曲線は、落ち込み部１
１０のない従来装置（曲線Ｃ２）に比べても、さらにな
だらかになる。
【００８２】また、図には示さないが、図１２が示すＳ
ＴＩでは、落ち込み部１１０が形成されないので、ドレ
イン電流−ゲート電圧の特性曲線にハンプ（図６０）は
生じない。さらに、図１２が示すＳＴＩでは、活性領域
７０（図１）の幅が大きくなるので、実効的なゲート幅
ＧＷ（図１）が大きくなり、ドレイン電流が増えるとい
う利点も得られる。
ＴＩでは、落ち込み部１１０が形成されないので、ドレ
イン電流−ゲート電圧の特性曲線にハンプ（図６０）は
生じない。さらに、図１２が示すＳＴＩでは、活性領域
７０（図１）の幅が大きくなるので、実効的なゲート幅
ＧＷ（図１）が大きくなり、ドレイン電流が増えるとい
う利点も得られる。
【００８３】ここで、図５の構造において、例えば、dr
y Ｏ2 雰囲気で酸化を行った後、ＳｉＯＮ雰囲気で窒素
酸化を行うことにより、窒化酸化シリコン膜６が形成さ
れた場合と、ＳｉＯＮ雰囲気で窒化酸化を行った後、dr
yＯ2 雰囲気で酸化を行うことにより、窒化酸化シリコ
ン膜６が形成された場合との間で、比較を行う。図１２
が示すＳＴＩが出来上がった構造において、Ａ−Ａ切断
線に沿った窒素濃度分布を図１４のグラフに示す。Ｏ2
雰囲気で酸化を行った後、ＮＯ雰囲気で窒化酸化を行う
と、ＳｉＯＮ／Ｓｉ界面での窒素濃度の分布は、曲線Ｃ
４で表される。すなわち、窒素濃度分布のピークが界面
付近に存在する。これは、Ｏ2 雰囲気で形成されたＳｉ
Ｏ2 膜の中を、酸化剤であるＮＯが拡散し、シリコン界
面で反応するためである。
y Ｏ2 雰囲気で酸化を行った後、ＳｉＯＮ雰囲気で窒素
酸化を行うことにより、窒化酸化シリコン膜６が形成さ
れた場合と、ＳｉＯＮ雰囲気で窒化酸化を行った後、dr
yＯ2 雰囲気で酸化を行うことにより、窒化酸化シリコ
ン膜６が形成された場合との間で、比較を行う。図１２
が示すＳＴＩが出来上がった構造において、Ａ−Ａ切断
線に沿った窒素濃度分布を図１４のグラフに示す。Ｏ2
雰囲気で酸化を行った後、ＮＯ雰囲気で窒化酸化を行う
と、ＳｉＯＮ／Ｓｉ界面での窒素濃度の分布は、曲線Ｃ
４で表される。すなわち、窒素濃度分布のピークが界面
付近に存在する。これは、Ｏ2 雰囲気で形成されたＳｉ
Ｏ2 膜の中を、酸化剤であるＮＯが拡散し、シリコン界
面で反応するためである。
【００８４】一方、ＮＯ雰囲気で窒化酸化を行った後、
Ｏ2 雰囲気で酸化を行うと、ＮＯ雰囲気で形成されたＳ
ｉＯＮの中を、酸化剤であるＯ2 が拡散してシリコン界
面で反応を起こすため、図１４の曲線Ｃ５が示すよう
に、窒素濃度のピークは窒化シリコンの側に後退し、結
果的にシリコン基板１の中の窒素濃度が減少することに
なる。曲線Ｃ４が示す分布が実現した場合には、界面に
窒素濃度のピークが位置するので、この後に行われる、
ゲート絶縁膜１３として酸化膜を形成する工程での酸化
速度は、曲線Ｃ５が示す分布が実現している場合よりも
遅くなる。したがって、曲線Ｃ４の分布が実現している
場合には、ＳＴＩの端部付近でのゲート絶縁膜１３の厚
さは、活性領域７０の中央部でのゲート絶縁膜１３よ
り、幾分小さくなる。曲線Ｃ５の分布が実現している場
合には、シリコン基板１の中での窒素濃度が低いので、
その問題を回避することができる。
Ｏ2 雰囲気で酸化を行うと、ＮＯ雰囲気で形成されたＳ
ｉＯＮの中を、酸化剤であるＯ2 が拡散してシリコン界
面で反応を起こすため、図１４の曲線Ｃ５が示すよう
に、窒素濃度のピークは窒化シリコンの側に後退し、結
果的にシリコン基板１の中の窒素濃度が減少することに
なる。曲線Ｃ４が示す分布が実現した場合には、界面に
窒素濃度のピークが位置するので、この後に行われる、
ゲート絶縁膜１３として酸化膜を形成する工程での酸化
速度は、曲線Ｃ５が示す分布が実現している場合よりも
遅くなる。したがって、曲線Ｃ４の分布が実現している
場合には、ＳＴＩの端部付近でのゲート絶縁膜１３の厚
さは、活性領域７０の中央部でのゲート絶縁膜１３よ
り、幾分小さくなる。曲線Ｃ５の分布が実現している場
合には、シリコン基板１の中での窒素濃度が低いので、
その問題を回避することができる。
【００８５】また、ゲート酸化を行うときに、酸化剤が
ＳＴＩの中を拡散し、それにより、シリコン基板１の中
でＳＴＩの上端部に位置するバーズビーク５１の付近の
部分が酸化されることに起因して、応力が発生するとい
う問題は、酸化剤の拡散が窒素により抑制されるため、
二つの曲線Ｃ４，Ｃ５のどちらの分布が実現している場
合でも回避することができる。酸化工程が高温で長時間
にわたって行われる場合には、酸化剤の拡散が酸化反応
を制限する要因となるので、窒化酸化膜の中での窒素濃
度が高い曲線Ｃ５の分布の方が、より酸化剤の拡散を抑
制する点で有利である。一方、酸化工程が低温かつ短時
間で行われる場合には、シリコン基板１の界面での反応
速度が酸化反応を制限するので、界面に窒素濃度が多い
曲線Ｃ４の分布の方が有利である。
ＳＴＩの中を拡散し、それにより、シリコン基板１の中
でＳＴＩの上端部に位置するバーズビーク５１の付近の
部分が酸化されることに起因して、応力が発生するとい
う問題は、酸化剤の拡散が窒素により抑制されるため、
二つの曲線Ｃ４，Ｃ５のどちらの分布が実現している場
合でも回避することができる。酸化工程が高温で長時間
にわたって行われる場合には、酸化剤の拡散が酸化反応
を制限する要因となるので、窒化酸化膜の中での窒素濃
度が高い曲線Ｃ５の分布の方が、より酸化剤の拡散を抑
制する点で有利である。一方、酸化工程が低温かつ短時
間で行われる場合には、シリコン基板１の界面での反応
速度が酸化反応を制限するので、界面に窒素濃度が多い
曲線Ｃ４の分布の方が有利である。
【００８６】また、シリコン基板１の中の窒素濃度の約
１％程度が電気的に活性化される。窒素原子は活性化さ
れるとドナーとして働く。したがって、ＳＴＩの上端部
付近に活性化された窒素原子が存在する場合には、Ｎチ
ャネル型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）のＰ型拡散層
（チャネル領域７４）に形成される反転層の中での電子
移動度は増加する。一方、Ｐチャネル型ＭＯＳＦＥＴ
（ＰＭＯＳＦＥＴ）のＮ型拡散層（チャネル領域７４）
に形成される反転層の中での正孔移動度は減少する。以
上の観点からすれば、ＮＭＯＳＦＥＴに対しては、曲線
Ｃ４の分布が望ましく、ＰＭＯＳＦＥＴに対しては、曲
線Ｃ５の分布が望ましいと云える。
１％程度が電気的に活性化される。窒素原子は活性化さ
れるとドナーとして働く。したがって、ＳＴＩの上端部
付近に活性化された窒素原子が存在する場合には、Ｎチ
ャネル型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）のＰ型拡散層
（チャネル領域７４）に形成される反転層の中での電子
移動度は増加する。一方、Ｐチャネル型ＭＯＳＦＥＴ
（ＰＭＯＳＦＥＴ）のＮ型拡散層（チャネル領域７４）
に形成される反転層の中での正孔移動度は減少する。以
上の観点からすれば、ＮＭＯＳＦＥＴに対しては、曲線
Ｃ４の分布が望ましく、ＰＭＯＳＦＥＴに対しては、曲
線Ｃ５の分布が望ましいと云える。
【００８７】したがって、ゲート絶縁膜１３の厚さを活
性領域７０の中で均一に保ち、かつ、シリコン基板１の
中でＳＴＩのバーズビークの付近の部分が、ゲート酸化
時にあまり酸化しないプロセスを実現する観点からすれ
ば、曲線Ｃ４とＣ５の分布には、いずれも一長一短があ
り、互いにトレードオフの関係にあると云える。
性領域７０の中で均一に保ち、かつ、シリコン基板１の
中でＳＴＩのバーズビークの付近の部分が、ゲート酸化
時にあまり酸化しないプロセスを実現する観点からすれ
ば、曲線Ｃ４とＣ５の分布には、いずれも一長一短があ
り、互いにトレードオフの関係にあると云える。
【００８８】ＳｉＯＮ／Ｓｉ界面付近の窒素濃度分布
は、以上の条件にもとづいて最適化されるとよい。最適
化を実現するためであれば、以上に挙げたどの方法を用
いて窒化酸化シリコン膜６を形成してもよい。
は、以上の条件にもとづいて最適化されるとよい。最適
化を実現するためであれば、以上に挙げたどの方法を用
いて窒化酸化シリコン膜６を形成してもよい。
【００８９】図１２の構造が、従来の構造に比べて優れ
ているその他の理由として、ＳＴＩの上端部に酸化窒化
シリコン膜６を含む領域が存在するので、例えば、ＮＭ
ＯＳＦＥＴのチャネル領域７４であるホウ素の拡散層
が、シリコン基板１の中に酸化窒化シリコン膜６を含む
ＳＴＩの上端部に接して形成され、さらに熱処理された
場合、ＳＴＩの側壁の界面におけるホウ素が、シリコン
基板１からＳＴＩの側へ偏析するという現象が抑制され
る点を挙げることができる。例えば、図１２がＮＭＯＳ
ＦＥＴのゲート幅ＧＷの方向に沿った断面、すなわち、
図１のＸ−Ｘ切断線に沿った断面であると仮定する。こ
の場合に、図１２のＡ−Ａ切断線に沿ったホウ素の濃度
分布は、図１５のグラフで模式的に表現される。
ているその他の理由として、ＳＴＩの上端部に酸化窒化
シリコン膜６を含む領域が存在するので、例えば、ＮＭ
ＯＳＦＥＴのチャネル領域７４であるホウ素の拡散層
が、シリコン基板１の中に酸化窒化シリコン膜６を含む
ＳＴＩの上端部に接して形成され、さらに熱処理された
場合、ＳＴＩの側壁の界面におけるホウ素が、シリコン
基板１からＳＴＩの側へ偏析するという現象が抑制され
る点を挙げることができる。例えば、図１２がＮＭＯＳ
ＦＥＴのゲート幅ＧＷの方向に沿った断面、すなわち、
図１のＸ−Ｘ切断線に沿った断面であると仮定する。こ
の場合に、図１２のＡ−Ａ切断線に沿ったホウ素の濃度
分布は、図１５のグラフで模式的に表現される。
【００９０】ゲート酸化時、あるいは、その後の窒素、
アルゴン等の不活性ガス雰囲気下で熱処理が行われると
きに、シリコン基板１の中にチャネル注入されたホウ素
が、曲線Ｃ７が示すように、ＳＴＩの側壁付近に偏析
し、その濃度が低くなる。その結果、ゲート幅ＧＷが小
さくなるほど閾値電圧が下がるという現象、すなわち、
逆狭チャネル効果が生じる。ＳＴＩの側壁を酸化窒化シ
リコン膜で形成しておけば、曲線Ｃ６が示すように、こ
の偏析が抑制されるので、逆狭チャネル効果は、少なく
とも、従来のＳＴＩ構造に比べて小さくなる。
アルゴン等の不活性ガス雰囲気下で熱処理が行われると
きに、シリコン基板１の中にチャネル注入されたホウ素
が、曲線Ｃ７が示すように、ＳＴＩの側壁付近に偏析
し、その濃度が低くなる。その結果、ゲート幅ＧＷが小
さくなるほど閾値電圧が下がるという現象、すなわち、
逆狭チャネル効果が生じる。ＳＴＩの側壁を酸化窒化シ
リコン膜で形成しておけば、曲線Ｃ６が示すように、こ
の偏析が抑制されるので、逆狭チャネル効果は、少なく
とも、従来のＳＴＩ構造に比べて小さくなる。
【００９１】ＳＴＩの側壁に酸化窒化シリコン膜が存在
することによって偏析が抑制されるのは、（１）ゲート
酸化時にＳＴＩの中での酸化窒化シリコン膜が酸化剤の
拡散を抑制するので、酸化反応が制限されるからであ
り、さらに、（２）窒素やアルゴン等の不活性ガスの雰
囲気の下では、チャネル注入、ソース／ドレイン注入等
のイオン注入によりシリコン基板１へ導入された格子間
シリコンがホウ素と対を形成して、過渡的な増速拡散を
行い、この対あるいは格子間シリコンに対して、ＳｉＯ
2 あるいはＳｉＯＮが吸収因子として働くため、ＳＴＩ
の端部に両者とも引き寄せられるが、ＳｉＯＮがこれら
を吸収する速度がＳｉＯ2 よりも小さいためである。
することによって偏析が抑制されるのは、（１）ゲート
酸化時にＳＴＩの中での酸化窒化シリコン膜が酸化剤の
拡散を抑制するので、酸化反応が制限されるからであ
り、さらに、（２）窒素やアルゴン等の不活性ガスの雰
囲気の下では、チャネル注入、ソース／ドレイン注入等
のイオン注入によりシリコン基板１へ導入された格子間
シリコンがホウ素と対を形成して、過渡的な増速拡散を
行い、この対あるいは格子間シリコンに対して、ＳｉＯ
2 あるいはＳｉＯＮが吸収因子として働くため、ＳＴＩ
の端部に両者とも引き寄せられるが、ＳｉＯＮがこれら
を吸収する速度がＳｉＯ2 よりも小さいためである。
【００９２】また、上記したように、ホウ素が熱拡散す
ることによりＳＴＩへ入る量は、ＳＴＩの側壁に酸化窒
化シリコンが存在すると、低く抑えられるので、ＳＴＩ
の絶縁耐圧は側壁に酸化窒化シリコンがない構造に比べ
て大きく保たれる。
ることによりＳＴＩへ入る量は、ＳＴＩの側壁に酸化窒
化シリコンが存在すると、低く抑えられるので、ＳＴＩ
の絶縁耐圧は側壁に酸化窒化シリコンがない構造に比べ
て大きく保たれる。
【００９３】つぎに、先に掲げた文献に開示される従来
技術に対する本実施の形態１の半導体装置およびその製
造方法の優位性について、詳述する。
技術に対する本実施の形態１の半導体装置およびその製
造方法の優位性について、詳述する。
【００９４】文献１の図１には、Ｎ2ガスを用いてプラ
ズマ放電処理を行うことにより、エッチング後のポリシ
リコン膜の側壁に、窒化シリコン膜を形成する工程が開
示されている。しかしながら、ポリシリコン膜の上に窒
化シリコン膜を形成した後、トレンチを内壁酸化するこ
とによりＳＴＩの上端部にバーズビークを形成する工程
を実行し、それにより応力緩和を達成するという技術は
開示されていない。
ズマ放電処理を行うことにより、エッチング後のポリシ
リコン膜の側壁に、窒化シリコン膜を形成する工程が開
示されている。しかしながら、ポリシリコン膜の上に窒
化シリコン膜を形成した後、トレンチを内壁酸化するこ
とによりＳＴＩの上端部にバーズビークを形成する工程
を実行し、それにより応力緩和を達成するという技術は
開示されていない。
【００９５】また、本実施の形態１において、ポリシリ
コン膜３の側壁に、酸化窒化シリコン膜６の代わりに、
窒化シリコン膜が形成された場合には、後工程での内壁
酸化時にポリシリコン膜３の熱酸化が、側壁の窒化シリ
コン膜により抑制される。その結果、バーズピークが極
端に小さくなるため、トレンチ上端部の丸めのための酸
化が不十分になり、十分な応力緩和が成されないという
問題が生じる。また、後の工程でトレンチ７を絶縁物で
埋め込んだ後に、窒化シリコン４を熱リン酸でエッチン
グ除去する際に、エッチャントとしての熱リン酸が、ポ
リシリコン膜３の側壁の窒化シリコン膜へも回り込み、
これを除去するので、ＳＴＩの上端部で落ち込み部１１
０が生じるという問題が起こる。さらに、ポリシリコン
膜３の側壁にプラズマ放電により窒化シリコン膜が形成
されるので、プラズマ放電によるダメージがＳＴＩとシ
リコン基板１との間の界面の付近に導入されるという問
題点も生起する。
コン膜３の側壁に、酸化窒化シリコン膜６の代わりに、
窒化シリコン膜が形成された場合には、後工程での内壁
酸化時にポリシリコン膜３の熱酸化が、側壁の窒化シリ
コン膜により抑制される。その結果、バーズピークが極
端に小さくなるため、トレンチ上端部の丸めのための酸
化が不十分になり、十分な応力緩和が成されないという
問題が生じる。また、後の工程でトレンチ７を絶縁物で
埋め込んだ後に、窒化シリコン４を熱リン酸でエッチン
グ除去する際に、エッチャントとしての熱リン酸が、ポ
リシリコン膜３の側壁の窒化シリコン膜へも回り込み、
これを除去するので、ＳＴＩの上端部で落ち込み部１１
０が生じるという問題が起こる。さらに、ポリシリコン
膜３の側壁にプラズマ放電により窒化シリコン膜が形成
されるので、プラズマ放電によるダメージがＳＴＩとシ
リコン基板１との間の界面の付近に導入されるという問
題点も生起する。
【００９６】本実施の形態１でポリシリコン膜３の側壁
に酸化窒化シリコン膜６を形成するのは、以上の問題点
を回避するためであり、本実施の形態１の素子分離構造
を有する半導体装置、および、その製造方法は、文献１
に開示される技術に対して優位性を有していると言え
る。
に酸化窒化シリコン膜６を形成するのは、以上の問題点
を回避するためであり、本実施の形態１の素子分離構造
を有する半導体装置、および、その製造方法は、文献１
に開示される技術に対して優位性を有していると言え
る。
【００９７】また、文献２には、トレンチを絶縁体で埋
め込む前の工程で、トレンチの上端部に窒素を注入する
ことにより、バーズビークの形成を抑制する技術が開示
されている。文献２の図３を参照すると、マスクの下に
位置する下敷酸化膜へも窒素が導入されるため、内壁酸
化の後に部分的に窒化酸化膜が形成される可能性があ
る。しかしながら、イオン注入で窒素を下敷酸化膜やシ
リコン基板表面へ導入すると欠陥も同時に導入されるた
め、ＳＴＩの周辺でリーク電流が大きくなるという問題
点がある。本実施の形態１で示したように、ガス雰囲気
の中で窒化酸化する方法によれば、下敷酸化膜およびシ
リコン基板に欠陥を導入することなく、マスクの側壁を
窒化酸化することができるという利点がある。
め込む前の工程で、トレンチの上端部に窒素を注入する
ことにより、バーズビークの形成を抑制する技術が開示
されている。文献２の図３を参照すると、マスクの下に
位置する下敷酸化膜へも窒素が導入されるため、内壁酸
化の後に部分的に窒化酸化膜が形成される可能性があ
る。しかしながら、イオン注入で窒素を下敷酸化膜やシ
リコン基板表面へ導入すると欠陥も同時に導入されるた
め、ＳＴＩの周辺でリーク電流が大きくなるという問題
点がある。本実施の形態１で示したように、ガス雰囲気
の中で窒化酸化する方法によれば、下敷酸化膜およびシ
リコン基板に欠陥を導入することなく、マスクの側壁を
窒化酸化することができるという利点がある。
【００９８】すなわち、酸化窒化シリコン膜６を用いる
利点として、（１）酸化窒化シリコン中の窒素濃度を調
節することにより、内壁酸化時にポリシリコン膜３に形
成される酸化シリコン膜の厚さ、すなわち、バーズビー
ク長を調節することができ点、（２）窒化シリコン４と
酸化窒化シリコン６との間で、熱リン酸に対してエッチ
ングの選択比を確保することができ、ＳＴＩ端で落ち込
みが発生しない点、および、（３）酸化窒化シリコン膜
６が、ＮＯ雰囲気等のガス雰囲気の中で、炉を用いるな
どの加熱処理を通じて形成されるため、シリコン基板１
にプラズマ等による損傷が入らない点、を挙げることが
できる。
利点として、（１）酸化窒化シリコン中の窒素濃度を調
節することにより、内壁酸化時にポリシリコン膜３に形
成される酸化シリコン膜の厚さ、すなわち、バーズビー
ク長を調節することができ点、（２）窒化シリコン４と
酸化窒化シリコン６との間で、熱リン酸に対してエッチ
ングの選択比を確保することができ、ＳＴＩ端で落ち込
みが発生しない点、および、（３）酸化窒化シリコン膜
６が、ＮＯ雰囲気等のガス雰囲気の中で、炉を用いるな
どの加熱処理を通じて形成されるため、シリコン基板１
にプラズマ等による損傷が入らない点、を挙げることが
できる。
【００９９】［3.実施の形態１の変形例１］この節で
は、実施の形態１の変形例について説明する。図１６〜
図１９は、この変形例の製造方法を説明する製造工程図
である。この製造方法では、まず、図２の工程におい
て、ポリシリコン膜３を形成することなく、下敷酸化膜
としての酸化シリコン膜２の上に、窒化シリコン膜４が
形成される。酸化シリコン膜２は、約１０ｎｍ〜２０ｎ
ｍの厚さに形成され、窒化シリコン膜４は、約１００ｎ
ｍ〜２５０ｎｍの厚さに形成される。その後、ポリシリ
コン膜３なしで、図３および図４の工程が実行される。
その結果、図１６の構造が得られる。
は、実施の形態１の変形例について説明する。図１６〜
図１９は、この変形例の製造方法を説明する製造工程図
である。この製造方法では、まず、図２の工程におい
て、ポリシリコン膜３を形成することなく、下敷酸化膜
としての酸化シリコン膜２の上に、窒化シリコン膜４が
形成される。酸化シリコン膜２は、約１０ｎｍ〜２０ｎ
ｍの厚さに形成され、窒化シリコン膜４は、約１００ｎ
ｍ〜２５０ｎｍの厚さに形成される。その後、ポリシリ
コン膜３なしで、図３および図４の工程が実行される。
その結果、図１６の構造が得られる。
【０１００】つぎに、図１７が示すように、例えば、Ｎ
Ｏ／Ｏ2 混合雰囲気の中で、酸化窒化を行うことによ
り、シリコン基板１の露出する表面と酸化シリコン膜２
の側壁とに、酸化窒化シリコン膜６が形成される。酸化
窒化シリコン膜６の形成は、ＮＯ雰囲気の後に、０2 雰
囲気へと、ガス雰囲気を変えつつ行ってもよく、また、
Ｏ2 雰囲気の後に、ＮＯ雰囲気へと変えつつ行ってもよ
い。
Ｏ／Ｏ2 混合雰囲気の中で、酸化窒化を行うことによ
り、シリコン基板１の露出する表面と酸化シリコン膜２
の側壁とに、酸化窒化シリコン膜６が形成される。酸化
窒化シリコン膜６の形成は、ＮＯ雰囲気の後に、０2 雰
囲気へと、ガス雰囲気を変えつつ行ってもよく、また、
Ｏ2 雰囲気の後に、ＮＯ雰囲気へと変えつつ行ってもよ
い。
【０１０１】つぎに、図１８が示すように、反応性イオ
ンエッチングを用いて、シリコン基板１を約１００ｎｍ
〜３００ｎｍ程度の深さに選択的に除去することによ
り、トレンチ７が形成される。その後、図７〜図１１の
工程を実行することにより、図１９の構造が得られる。
その後、図１２と同様の工程が実行される。
ンエッチングを用いて、シリコン基板１を約１００ｎｍ
〜３００ｎｍ程度の深さに選択的に除去することによ
り、トレンチ７が形成される。その後、図７〜図１１の
工程を実行することにより、図１９の構造が得られる。
その後、図１２と同様の工程が実行される。
【０１０２】実施の形態１とその変形例１との間の主要
な相違点は、ポリシリコン膜３が形成されるか否かにあ
る。ポリシリコン膜３の働きは、バーズビーク５１を形
成して応力を緩和することにある。したがって、実施の
形態１の方法で形成されるバーズビーク５１のバーズビ
ーク長Ｔ２（図１１）は、変形例１の方法で形成される
バーズビーク５４（図１９）のバーズビーク長Ｔ３に比
べて大きく、その結果、応力を緩和する効果に関して
は、変形例１の方法よりも実施の形態１の方法の方が優
れている。
な相違点は、ポリシリコン膜３が形成されるか否かにあ
る。ポリシリコン膜３の働きは、バーズビーク５１を形
成して応力を緩和することにある。したがって、実施の
形態１の方法で形成されるバーズビーク５１のバーズビ
ーク長Ｔ２（図１１）は、変形例１の方法で形成される
バーズビーク５４（図１９）のバーズビーク長Ｔ３に比
べて大きく、その結果、応力を緩和する効果に関して
は、変形例１の方法よりも実施の形態１の方法の方が優
れている。
【０１０３】一方、実施の形態１の方法では、ポリシリ
コン膜３の側壁にもバーズビーク５１が形成されるの
で、バーズビークの高さＨ１（図１１）が大きいのに対
し、ポリシリコン膜３が形成されない変形例の方法で得
られるバーズビーク５４の高さＨ２（図１９）は、おお
よそポリシリコン膜３の厚さの分だけ、高さＨ１よりも
小さくなる。半導体装置が、例えばメモリセルアレイを
備える場合に、ワード線としてのゲート電極配線をパタ
ーニングにより形成する際には、ＳＴＩとシリコン基板
１との双方の上に、同時にマスクパターンの転写が行わ
れる。バーズビーク５１の高さＨ１が大きいために、Ｓ
ＴＩとシリコン基板１との間の段差が大きいと、転写工
程において大きなデフォーカスマージンが必要となる。
変形例１の方法では、段差が低いので、大きなデフォー
カスマージンを必要としないという利点が得られる。
コン膜３の側壁にもバーズビーク５１が形成されるの
で、バーズビークの高さＨ１（図１１）が大きいのに対
し、ポリシリコン膜３が形成されない変形例の方法で得
られるバーズビーク５４の高さＨ２（図１９）は、おお
よそポリシリコン膜３の厚さの分だけ、高さＨ１よりも
小さくなる。半導体装置が、例えばメモリセルアレイを
備える場合に、ワード線としてのゲート電極配線をパタ
ーニングにより形成する際には、ＳＴＩとシリコン基板
１との双方の上に、同時にマスクパターンの転写が行わ
れる。バーズビーク５１の高さＨ１が大きいために、Ｓ
ＴＩとシリコン基板１との間の段差が大きいと、転写工
程において大きなデフォーカスマージンが必要となる。
変形例１の方法では、段差が低いので、大きなデフォー
カスマージンを必要としないという利点が得られる。
【０１０４】［4.実施の形態１の変形例２］この節で
は、実施の形態１の別の変形例について説明する。図２
０〜図２３は、この変形例２の製造方法を説明する製造
工程図である。この製造方法では、変形例１と同様に、
図２の工程において、ポリシリコン膜３を形成すること
なく、下敷酸化膜としての酸化シリコン膜２の上に、窒
化シリコン膜４が形成される。酸化シリコン膜２は、約
１０ｎｍ〜２０ｎｍの厚さに形成され、窒化シリコン膜
４は、約１００ｎｍ〜２５０ｎｍの厚さに形成される。
その後、ポリシリコン膜３なしで、図３および図４の工
程が実行される。ただし、図４の工程では、シリコン基
板１の主面も、エッチングにより選択的に除去される。
その結果、図２０の構造が得られる。シリコン基板１の
中で除去された部分の深さＤ１は、約１０ｎｍ〜１００
ｎｍの範囲に設定される。
は、実施の形態１の別の変形例について説明する。図２
０〜図２３は、この変形例２の製造方法を説明する製造
工程図である。この製造方法では、変形例１と同様に、
図２の工程において、ポリシリコン膜３を形成すること
なく、下敷酸化膜としての酸化シリコン膜２の上に、窒
化シリコン膜４が形成される。酸化シリコン膜２は、約
１０ｎｍ〜２０ｎｍの厚さに形成され、窒化シリコン膜
４は、約１００ｎｍ〜２５０ｎｍの厚さに形成される。
その後、ポリシリコン膜３なしで、図３および図４の工
程が実行される。ただし、図４の工程では、シリコン基
板１の主面も、エッチングにより選択的に除去される。
その結果、図２０の構造が得られる。シリコン基板１の
中で除去された部分の深さＤ１は、約１０ｎｍ〜１００
ｎｍの範囲に設定される。
【０１０５】つぎに、図２１が示すように、例えば、Ｎ
Ｏ／Ｏ2 混合雰囲気の中で酸化窒化を行うことにより、
露出したシリコン基板１の表面と下敷酸化膜２の側壁と
に、酸化窒化シリコン膜６が形成される。酸化窒化シリ
コン膜６の形成は、ＮＯ雰囲気の後に、０2 雰囲気へ
と、ガス雰囲気を変えつつ行ってもよく、また、Ｏ2 雰
囲気の後に、ＮＯ雰囲気へと変えつつ行ってもよい。
Ｏ／Ｏ2 混合雰囲気の中で酸化窒化を行うことにより、
露出したシリコン基板１の表面と下敷酸化膜２の側壁と
に、酸化窒化シリコン膜６が形成される。酸化窒化シリ
コン膜６の形成は、ＮＯ雰囲気の後に、０2 雰囲気へ
と、ガス雰囲気を変えつつ行ってもよく、また、Ｏ2 雰
囲気の後に、ＮＯ雰囲気へと変えつつ行ってもよい。
【０１０６】つぎに、図２２が示すように、反応性イオ
ンエッチングを用いて、シリコン基板１を約１００ｎｍ
〜３００ｎｍの深さに、選択的に除去することにより、
トレンチ７が形成される。その後、図７〜図１１の工程
を実行することにより、図２３の構造が得られる。その
後、図１２と同様の工程が実行される。
ンエッチングを用いて、シリコン基板１を約１００ｎｍ
〜３００ｎｍの深さに、選択的に除去することにより、
トレンチ７が形成される。その後、図７〜図１１の工程
を実行することにより、図２３の構造が得られる。その
後、図１２と同様の工程が実行される。
【０１０７】変形例２の方法によれば、図２３が示すよ
うに、内壁絶縁膜８の中で酸化窒化シリコンを含む部分
が、バーズビーク５６の下方の、シリコン基板１の主面
より深い部分にまで延在する。チャネル注入されたホウ
素を活性化するための熱処理の中で、ホウ素はＳＴＩの
側に吸い込まれ偏析するが、図２３が示すように、酸化
窒化シリコンを含む部分がシリコン基板１の深部にまで
延在する場合、すなわち、ＳＴＩの側壁に窒化酸化シリ
コン膜が存在する場合には、偏析するホウ素の量が低減
される。
うに、内壁絶縁膜８の中で酸化窒化シリコンを含む部分
が、バーズビーク５６の下方の、シリコン基板１の主面
より深い部分にまで延在する。チャネル注入されたホウ
素を活性化するための熱処理の中で、ホウ素はＳＴＩの
側に吸い込まれ偏析するが、図２３が示すように、酸化
窒化シリコンを含む部分がシリコン基板１の深部にまで
延在する場合、すなわち、ＳＴＩの側壁に窒化酸化シリ
コン膜が存在する場合には、偏析するホウ素の量が低減
される。
【０１０８】したがって、ゲート幅ＧＷ（図１）の方向
に沿ったゲート端部において、ホウ素の濃度がＳＴＩへ
の偏析により希薄となることに起因する逆チャネル効果
は、図２３の構造が得られる変形例２の方法の方が、実
施の形態１あるいは変形例１の方法よりも、小さくな
る。すなわち、ゲート幅ＧＷの仕上がりのばらつきに対
して閾値電圧の変動の小さい変形例２の方法は、量産に
おける歩留まりを向上させる上で、実施の形態１および
変形例１に比べて有利であると云える。
に沿ったゲート端部において、ホウ素の濃度がＳＴＩへ
の偏析により希薄となることに起因する逆チャネル効果
は、図２３の構造が得られる変形例２の方法の方が、実
施の形態１あるいは変形例１の方法よりも、小さくな
る。すなわち、ゲート幅ＧＷの仕上がりのばらつきに対
して閾値電圧の変動の小さい変形例２の方法は、量産に
おける歩留まりを向上させる上で、実施の形態１および
変形例１に比べて有利であると云える。
【０１０９】［5. 実施の形態２］この発明の実施の形
態２の半導体装置とその製造方法は、半導体基板の主面
にＳＴＩのためのトレンチを形成する製造工程におい
て、半導体基板の主面の上に形成される下敷絶縁膜を、
酸化シリコン膜（下敷酸化膜）／酸化窒化シリコン膜、
または、酸化シリコン膜（下敷酸化膜）／酸化窒化シリ
コン膜／酸化弗化シリコン膜（ＳｉＯＦ）の多層膜とす
ることを特徴としている。酸化シリコン膜に作用するエ
ッチャントに対して、酸化窒化シリコン膜のエッチング
速度が小さいため、ＳＴＩに落ち込み部１１０（図５
６）が形成されることを抑制することができる。以下に
おいて、図２４〜図３１の製造工程図を参照しつつ、こ
の特徴的な製造方法について説明する。
態２の半導体装置とその製造方法は、半導体基板の主面
にＳＴＩのためのトレンチを形成する製造工程におい
て、半導体基板の主面の上に形成される下敷絶縁膜を、
酸化シリコン膜（下敷酸化膜）／酸化窒化シリコン膜、
または、酸化シリコン膜（下敷酸化膜）／酸化窒化シリ
コン膜／酸化弗化シリコン膜（ＳｉＯＦ）の多層膜とす
ることを特徴としている。酸化シリコン膜に作用するエ
ッチャントに対して、酸化窒化シリコン膜のエッチング
速度が小さいため、ＳＴＩに落ち込み部１１０（図５
６）が形成されることを抑制することができる。以下に
おいて、図２４〜図３１の製造工程図を参照しつつ、こ
の特徴的な製造方法について説明する。
【０１１０】この製造方法では、まず、図２４の工程が
実行される。図２４の工程では、はじめに、主面を有す
るシリコン基板１が準備される。その後、シリコン基板
１を熱酸化することにより、その主面の上に酸化シリコ
ン膜２が約２ｎｍ〜５ｎｍの厚さに形成される。つぎ
に、酸化シリコン膜２の上に、膜厚が約１０ｎｍの酸化
窒化シリコン膜３０が形成された後、さらに、膜厚が約
１００ｎｍ〜２５０ｎｍの窒化シリコン膜４が形成され
る。
実行される。図２４の工程では、はじめに、主面を有す
るシリコン基板１が準備される。その後、シリコン基板
１を熱酸化することにより、その主面の上に酸化シリコ
ン膜２が約２ｎｍ〜５ｎｍの厚さに形成される。つぎ
に、酸化シリコン膜２の上に、膜厚が約１０ｎｍの酸化
窒化シリコン膜３０が形成された後、さらに、膜厚が約
１００ｎｍ〜２５０ｎｍの窒化シリコン膜４が形成され
る。
【０１１１】つぎに、図２５の工程が実行される。図２
５の工程では、まず、レジストが窒化シリコン膜４の上
に塗布された後、転写工程を経ることによりレジストが
パターニングされ、レジストマスク５が形成される。そ
の後、レジストマスク５をマスク（遮蔽体）として用い
て、異方性エッチングを実行することにより、窒化シリ
コン膜４が選択的に除去される。
５の工程では、まず、レジストが窒化シリコン膜４の上
に塗布された後、転写工程を経ることによりレジストが
パターニングされ、レジストマスク５が形成される。そ
の後、レジストマスク５をマスク（遮蔽体）として用い
て、異方性エッチングを実行することにより、窒化シリ
コン膜４が選択的に除去される。
【０１１２】つづく図２６の工程では、レジストマスク
５が除去された後、パターニングされた窒化シリコン膜
４をハードマスクとして用いて反応性イオンエッチング
を実行することにより、酸化窒化シリコン膜３０、酸化
シリコン膜２、および、シリコン基板１が、選択的に除
去される。その結果、シリコン基板１にトレンチ７が形
成される。この工程の中で、除去の対象とされる膜の種
別が段階的に変わるのにともない、異方性エッチングに
用いられるエッチャントを適宜変えながら加工が進めら
れる。
５が除去された後、パターニングされた窒化シリコン膜
４をハードマスクとして用いて反応性イオンエッチング
を実行することにより、酸化窒化シリコン膜３０、酸化
シリコン膜２、および、シリコン基板１が、選択的に除
去される。その結果、シリコン基板１にトレンチ７が形
成される。この工程の中で、除去の対象とされる膜の種
別が段階的に変わるのにともない、異方性エッチングに
用いられるエッチャントを適宜変えながら加工が進めら
れる。
【０１１３】つぎに、図２７が示すように、トレンチ７
の内壁を、例えば、ＨＣｌ雰囲気あるいはdryＯ2 雰囲
気で酸化することにより、内壁絶縁膜３２としての酸化
膜が形成される。このとき、トレンチ７の上端部（開口
端部）Ｅには、バーズビーク３４が形成される。酸化窒
化シリコン膜３０の中での酸化剤の拡散係数は、酸化シ
リコン膜２の中での酸化剤の拡散係数より小さい。それ
ゆえ、酸化窒化シリコン膜３０の代わりに酸化シリコン
膜を用いた場合に比べて、バーズビーク長が減少するの
で、活性領域の減少を抑えることができる。
の内壁を、例えば、ＨＣｌ雰囲気あるいはdryＯ2 雰囲
気で酸化することにより、内壁絶縁膜３２としての酸化
膜が形成される。このとき、トレンチ７の上端部（開口
端部）Ｅには、バーズビーク３４が形成される。酸化窒
化シリコン膜３０の中での酸化剤の拡散係数は、酸化シ
リコン膜２の中での酸化剤の拡散係数より小さい。それ
ゆえ、酸化窒化シリコン膜３０の代わりに酸化シリコン
膜を用いた場合に比べて、バーズビーク長が減少するの
で、活性領域の減少を抑えることができる。
【０１１４】逆に、酸化シリコン膜を酸化窒化シリコン
膜３０の代わりに用いると、バーズビーク長が大きいた
め、ＳＴＩの上端部での応力を緩和する効果は大きい
が、活性領域の面積が低減する。酸化窒化シリコン膜３
０の代わりに窒化シリコン膜が用いられた場合では、酸
化窒化シリコン膜３０が用いられた場合よりも、さらに
バーズビーク長が小さくなるため、活性領域の面積の減
少を抑える効果はさらに高いものの、ＳＴＩの上端部が
丸められないため、応力を緩和する効果が不十分とな
る。
膜３０の代わりに用いると、バーズビーク長が大きいた
め、ＳＴＩの上端部での応力を緩和する効果は大きい
が、活性領域の面積が低減する。酸化窒化シリコン膜３
０の代わりに窒化シリコン膜が用いられた場合では、酸
化窒化シリコン膜３０が用いられた場合よりも、さらに
バーズビーク長が小さくなるため、活性領域の面積の減
少を抑える効果はさらに高いものの、ＳＴＩの上端部が
丸められないため、応力を緩和する効果が不十分とな
る。
【０１１５】したがって、酸化窒化シリコン膜３０の役
割は、バーズビーク長を小さくして活性領域をある程度
広く確保するとともに、ＳＴＩの上端部での応力の集中
をも緩和するという、双方の効果を両立的に実現するこ
とにある。酸化窒化シリコン膜３０の膜厚と、酸化窒化
シリコン膜３０の中の窒素濃度とを調節することによ
り、これら双方の効果のバランスを最適化することが可
能である。
割は、バーズビーク長を小さくして活性領域をある程度
広く確保するとともに、ＳＴＩの上端部での応力の集中
をも緩和するという、双方の効果を両立的に実現するこ
とにある。酸化窒化シリコン膜３０の膜厚と、酸化窒化
シリコン膜３０の中の窒素濃度とを調節することによ
り、これら双方の効果のバランスを最適化することが可
能である。
【０１１６】つぎに、図２８が示すように、埋込絶縁物
３５として、例えば酸化シリコン（ＳｉＯ2）を堆積す
ることにより、トレンチ７が埋め込まれる。埋込絶縁物
３５として、酸化シリコンの代わりに、酸化窒化シリコ
ン、ＴＥＯＳ、あるいは、ＳｉＯＦが用いられてもよ
い。
３５として、例えば酸化シリコン（ＳｉＯ2）を堆積す
ることにより、トレンチ７が埋め込まれる。埋込絶縁物
３５として、酸化シリコンの代わりに、酸化窒化シリコ
ン、ＴＥＯＳ、あるいは、ＳｉＯＦが用いられてもよ
い。
【０１１７】つぎに、図２９が示すように、窒化シリコ
ン膜４をストッパーとして、ＣＭＰを実行することによ
り、埋込絶縁物３５の上面が平坦化される。つづいて、
図３０が示すように、窒化シリコン膜４と酸化窒化シリ
コン膜３０とが、エッチングにより除去される。
ン膜４をストッパーとして、ＣＭＰを実行することによ
り、埋込絶縁物３５の上面が平坦化される。つづいて、
図３０が示すように、窒化シリコン膜４と酸化窒化シリ
コン膜３０とが、エッチングにより除去される。
【０１１８】つぎに、図３１が示すように、弗酸を用い
たエッチングを実行することにより、埋込絶縁物３５の
一部と酸化シリコン膜２とが除去される。これにより、
埋込絶縁物３５から埋込絶縁物６０が形成される。この
とき、バーズビーク３４は、その一部がエッチング除去
される。バーズビーク３４には、酸化窒化シリコン膜３
０の一部を取り込んで形成された領域３６が含まれるの
で、この領域３６によってエッチングは止まる。したが
って、ＳＴＩの上端部で落ち込み部１１０（図５６）が
発生することはない。なぜなら、ＨＦに対して、酸化窒
化シリコン（ＳｉＯＮ）のエッチングレートは、酸化シ
リコン（ＳｉＯ2）のエッチングレートより小さいから
である。
たエッチングを実行することにより、埋込絶縁物３５の
一部と酸化シリコン膜２とが除去される。これにより、
埋込絶縁物３５から埋込絶縁物６０が形成される。この
とき、バーズビーク３４は、その一部がエッチング除去
される。バーズビーク３４には、酸化窒化シリコン膜３
０の一部を取り込んで形成された領域３６が含まれるの
で、この領域３６によってエッチングは止まる。したが
って、ＳＴＩの上端部で落ち込み部１１０（図５６）が
発生することはない。なぜなら、ＨＦに対して、酸化窒
化シリコン（ＳｉＯＮ）のエッチングレートは、酸化シ
リコン（ＳｉＯ2）のエッチングレートより小さいから
である。
【０１１９】その後、例えば図１２と同様の工程が実行
され、それにより、半導体素子が形成される。なお、以
上の説明では、下敷き絶縁膜をＳｉＯＮ／ＳｉＯ2の２
層構造とした例を示したが、ＳｉＯＦ（酸化弗化シリコ
ン）／ＳｉＯＮ／ＳｉＯ2 の３層構造にしても良い。後
者の場合では、内壁酸化を行う時に窒素とフッ素がＳｉ
Ｏ2 ／Ｓｉ界面に達することにより、界面準位密度が低
減されるという効果が得られる。また、酸化弗化シリコ
ン膜は、広く、酸化ハロゲン化シリコン膜へ置き換え可
能である。
され、それにより、半導体素子が形成される。なお、以
上の説明では、下敷き絶縁膜をＳｉＯＮ／ＳｉＯ2の２
層構造とした例を示したが、ＳｉＯＦ（酸化弗化シリコ
ン）／ＳｉＯＮ／ＳｉＯ2 の３層構造にしても良い。後
者の場合では、内壁酸化を行う時に窒素とフッ素がＳｉ
Ｏ2 ／Ｓｉ界面に達することにより、界面準位密度が低
減されるという効果が得られる。また、酸化弗化シリコ
ン膜は、広く、酸化ハロゲン化シリコン膜へ置き換え可
能である。
【０１２０】［6. 実施の形態２の変形例１］この節で
は、実施の形態２の変形例について説明する。図３２〜
図３７は、この変形例の製造方法を説明する製造工程図
である。この製造方法では、まず、図２４〜図２７の工
程が実行された後、図３２の工程が実行される。図３２
の工程では、熱リン酸を用いたエッチングを実行するこ
とにより、窒化シリコン膜４が除去された後、窒化シリ
コン膜３８が１０ｎｍ〜２０ｎｍ程度の膜厚に堆積され
る。
は、実施の形態２の変形例について説明する。図３２〜
図３７は、この変形例の製造方法を説明する製造工程図
である。この製造方法では、まず、図２４〜図２７の工
程が実行された後、図３２の工程が実行される。図３２
の工程では、熱リン酸を用いたエッチングを実行するこ
とにより、窒化シリコン膜４が除去された後、窒化シリ
コン膜３８が１０ｎｍ〜２０ｎｍ程度の膜厚に堆積され
る。
【０１２１】ハードマスクとしての窒化シリコン膜４が
除去されるのは、後の工程でトレンチ７を酸化シリコン
で埋め込む時に、埋込みを容易化することにより、すき
間（シーム）ができないようにするためである。トレン
チ７のアスペクト比を、図３２が示す深さｈと幅ｗとを
用いて、ｈ／ｗで定義すると、窒化シリコン膜４が除去
されと、窒化シリコン膜４の膜厚だけ深さｈが小さくな
り、アスペクト比が小さくなるため、トレンチ７への酸
化シリコンの埋め込みが容易となる。窒化シリコン膜４
を除去する効果は、素子分離幅（ＳＴＩの幅）が小さく
なるのにともなって大きくなる。
除去されるのは、後の工程でトレンチ７を酸化シリコン
で埋め込む時に、埋込みを容易化することにより、すき
間（シーム）ができないようにするためである。トレン
チ７のアスペクト比を、図３２が示す深さｈと幅ｗとを
用いて、ｈ／ｗで定義すると、窒化シリコン膜４が除去
されと、窒化シリコン膜４の膜厚だけ深さｈが小さくな
り、アスペクト比が小さくなるため、トレンチ７への酸
化シリコンの埋め込みが容易となる。窒化シリコン膜４
を除去する効果は、素子分離幅（ＳＴＩの幅）が小さく
なるのにともなって大きくなる。
【０１２２】窒化シリコン膜３８の中で、酸化窒化シリ
コン膜３０の上に形成された部分である窒化シリコン膜
３８ａは、後のＣＭＰ工程におけるストッパーとして機
能する。一方、内壁絶縁膜３２に沿って形成された部分
である窒化シリコン膜３８ｂは、ＳＴＩが形成された後
の酸化工程において、ＳＴＩの側壁あるいは底面が酸化
されることにより酸化誘起欠陥が発生することを防ぐ機
能を果たす。すなわち、窒化シリコン膜３８ｂは酸化防
止膜として作用する。
コン膜３０の上に形成された部分である窒化シリコン膜
３８ａは、後のＣＭＰ工程におけるストッパーとして機
能する。一方、内壁絶縁膜３２に沿って形成された部分
である窒化シリコン膜３８ｂは、ＳＴＩが形成された後
の酸化工程において、ＳＴＩの側壁あるいは底面が酸化
されることにより酸化誘起欠陥が発生することを防ぐ機
能を果たす。すなわち、窒化シリコン膜３８ｂは酸化防
止膜として作用する。
【０１２３】つぎに、図３３が示すように、埋込絶縁物
３５として、例えば酸化シリコンを堆積することによ
り、トレンチ７が埋め込まれる。埋込絶縁物３５は絶縁
物であればよく、ＳｉＯ2 ＳｉＯＮ、ＴＥＯＳ、およ
び、ＳｉＯＦのいずれであってもよい。寄生容量を低減
することにより回路動作を高速化させることに重点を置
く場合には、誘電率が低いＳｉＯＦ（Silicon oxyfluor
ide）が最適である。
３５として、例えば酸化シリコンを堆積することによ
り、トレンチ７が埋め込まれる。埋込絶縁物３５は絶縁
物であればよく、ＳｉＯ2 ＳｉＯＮ、ＴＥＯＳ、およ
び、ＳｉＯＦのいずれであってもよい。寄生容量を低減
することにより回路動作を高速化させることに重点を置
く場合には、誘電率が低いＳｉＯＦ（Silicon oxyfluor
ide）が最適である。
【０１２４】また、ＳｉＯＦの他の低誘電率の絶縁膜と
して、fluorosilicate glass （ＦＳＧ）hydrogen sils
esquioxane （ＨＳＱ）,fluorinated polysilicon, pol
y-phenylquinoxaline polymer, fluoro-polymide,amorp
hous fluoro carbon （ａ−Ｃ：Ｆ）,methy-poly-silox
ane（ＭＰＳ）,poly arylene ether （ＰＡＥ）等が知
られており、比誘電率はおおよそ、２．９〜３．５程度
である。これらの材質を、埋込絶縁物３５の材料として
選択しても良い。
して、fluorosilicate glass （ＦＳＧ）hydrogen sils
esquioxane （ＨＳＱ）,fluorinated polysilicon, pol
y-phenylquinoxaline polymer, fluoro-polymide,amorp
hous fluoro carbon （ａ−Ｃ：Ｆ）,methy-poly-silox
ane（ＭＰＳ）,poly arylene ether （ＰＡＥ）等が知
られており、比誘電率はおおよそ、２．９〜３．５程度
である。これらの材質を、埋込絶縁物３５の材料として
選択しても良い。
【０１２５】つぎに、図３４が示すように、窒化シリコ
ン膜３８ａをストッパーとして、ＣＭＰを実行すること
により、埋込絶縁物３５の上面が平坦化される。つづく
図３５では、熱リン酸を用いたエッチングを実行するこ
とにより窒化シリコン膜３８ａが除去された後、酸化窒
化シリコン膜３０がエッチングにより除去される。窒化
シリコン膜３８ａがエッチングにより除去されるとき
に、酸化窒化シリコン膜３０の一部も同時に除去される
が、窒化シリコンのエッチャントである熱リン酸に対し
て、酸化窒化シリコンのエッチングレートは小さいの
で、ＳＴＩの上端部に落ち込み部１１０（図５６）が発
生するほどに酸化シリコン膜３０が除去されることはな
い。
ン膜３８ａをストッパーとして、ＣＭＰを実行すること
により、埋込絶縁物３５の上面が平坦化される。つづく
図３５では、熱リン酸を用いたエッチングを実行するこ
とにより窒化シリコン膜３８ａが除去された後、酸化窒
化シリコン膜３０がエッチングにより除去される。窒化
シリコン膜３８ａがエッチングにより除去されるとき
に、酸化窒化シリコン膜３０の一部も同時に除去される
が、窒化シリコンのエッチャントである熱リン酸に対し
て、酸化窒化シリコンのエッチングレートは小さいの
で、ＳＴＩの上端部に落ち込み部１１０（図５６）が発
生するほどに酸化シリコン膜３０が除去されることはな
い。
【０１２６】落ち込み部１１０の発生を効果的に抑制す
るには、窒化シリコン膜３８ｂの厚さを小さくして、熱
リン酸が回り込む量を制限するとよい。この意味で、窒
化シリコン膜３８ｂの厚さは、３ｎｍ〜７ｎｍ程度に設
定するのが望ましい。窒化シリコン膜３８ｂを過度に薄
くすると、例えば、ゲート酸化膜の酸化剤がＳＴＩとシ
リコン基板１の界面に達してしまい、酸化誘起欠陥を発
生する。したがって、窒化シリコン膜３８ｂの厚さに
は、下限がある。厚さが最低３ｎｍ程度あれば、酸化剤
の拡散を抑制することが可能である。その後、埋込絶縁
物３５を緻密化するために、例えば、アルゴン雰囲気で
１１００℃程度の温度で熱処理が行われる。
るには、窒化シリコン膜３８ｂの厚さを小さくして、熱
リン酸が回り込む量を制限するとよい。この意味で、窒
化シリコン膜３８ｂの厚さは、３ｎｍ〜７ｎｍ程度に設
定するのが望ましい。窒化シリコン膜３８ｂを過度に薄
くすると、例えば、ゲート酸化膜の酸化剤がＳＴＩとシ
リコン基板１の界面に達してしまい、酸化誘起欠陥を発
生する。したがって、窒化シリコン膜３８ｂの厚さに
は、下限がある。厚さが最低３ｎｍ程度あれば、酸化剤
の拡散を抑制することが可能である。その後、埋込絶縁
物３５を緻密化するために、例えば、アルゴン雰囲気で
１１００℃程度の温度で熱処理が行われる。
【０１２７】つぎに、図３６の工程が実行される。図３
６の工程では、まず、例えば弗酸を用いたエッチングを
実行することにより、埋込絶縁物３５としての酸化シリ
コンの一部と、酸化シリコン膜２とが除去される。これ
により、埋込絶縁物３５から埋込絶縁物６２が形成され
る。このとき、バーズビーク３４は、その一部がエッチ
ング除去される。
６の工程では、まず、例えば弗酸を用いたエッチングを
実行することにより、埋込絶縁物３５としての酸化シリ
コンの一部と、酸化シリコン膜２とが除去される。これ
により、埋込絶縁物３５から埋込絶縁物６２が形成され
る。このとき、バーズビーク３４は、その一部がエッチ
ング除去される。
【０１２８】バーズビーク３４には、酸化窒化シリコン
膜３０を取り込んで形成された部分３６が含まれてお
り、この部分は酸化窒化シリコン（ＳｉＯＮ）である。
ＳｉＯＮはＳｉＯ2 よりエッチングレートが低いので、
部分３６によってエッチングが止まる。したがって、Ｓ
ＴＩの上端部で落ち込み部１１０（図５６）が発生する
ことはない。内壁酸化の工程で、酸化窒化シリコン３０
によって酸化が抑制されるので、バーズビーク３４の厚
さであるバーズビーク長Ｔ４は、活性領域へ大きくは伸
びないが、シリコン基板１の主面１ｓの下方ではシリコ
ン基板１が酸化されるため、バーズビーク３４によっ
て、ＳＴＩの上端部の形状を丸めることができ、その結
果、応力を緩和することができる。
膜３０を取り込んで形成された部分３６が含まれてお
り、この部分は酸化窒化シリコン（ＳｉＯＮ）である。
ＳｉＯＮはＳｉＯ2 よりエッチングレートが低いので、
部分３６によってエッチングが止まる。したがって、Ｓ
ＴＩの上端部で落ち込み部１１０（図５６）が発生する
ことはない。内壁酸化の工程で、酸化窒化シリコン３０
によって酸化が抑制されるので、バーズビーク３４の厚
さであるバーズビーク長Ｔ４は、活性領域へ大きくは伸
びないが、シリコン基板１の主面１ｓの下方ではシリコ
ン基板１が酸化されるため、バーズビーク３４によっ
て、ＳＴＩの上端部の形状を丸めることができ、その結
果、応力を緩和することができる。
【０１２９】つぎに、先に掲げた文献に開示される従来
技術に対する変形例１の半導体装置およびその製造方法
の優位性について、詳述する。
技術に対する変形例１の半導体装置およびその製造方法
の優位性について、詳述する。
【０１３０】文献２の段落「００２６」には、溝（図３
の符号２）の側壁に形成されているＳｉＯ2 膜を除去
し、新たにＳｉＯ2 膜（図３の符号３）を形成してプロ
セスダメージを除去する技術が開示されている。ＳｉＯ
2 膜（３）は溝（２）の側壁にのみ形成されている。文
献２の技術は、見かけ上、膜をエッチングにより除去し
た後、新たに同種の膜を形成している点で、本変形例１
と同等に見えるが、ＳｉＯ2 膜には、窒化シリコン膜３
８の酸化防止膜としての働きはなく、ＣＭＰ工程におけ
るストッパーの働きもない。
の符号２）の側壁に形成されているＳｉＯ2 膜を除去
し、新たにＳｉＯ2 膜（図３の符号３）を形成してプロ
セスダメージを除去する技術が開示されている。ＳｉＯ
2 膜（３）は溝（２）の側壁にのみ形成されている。文
献２の技術は、見かけ上、膜をエッチングにより除去し
た後、新たに同種の膜を形成している点で、本変形例１
と同等に見えるが、ＳｉＯ2 膜には、窒化シリコン膜３
８の酸化防止膜としての働きはなく、ＣＭＰ工程におけ
るストッパーの働きもない。
【０１３１】また、文献３の図１には、ＳＴＩを形成す
る工程の中で、シリコン基板にトレンチが形成された
後、内壁酸化が行われ、さらに、窒化シリコン膜が内壁
酸化膜の上に形成される工程が開示されている。しかし
ながら、本変形例１では、ＳＴＩの上端部にバーズビー
クを形成して応力を緩和した後に、窒化シリコン膜を内
壁酸化膜上に形成している点で、文献３の技術とは相違
する。文献３ではバーズビークがＳＴＩの上端部に形成
されないため、この箇所に応力が集中し、欠陥が発生す
る可能性がある。このため、リーク電流が増大する。こ
れに対して、本変形例１の技術ではバーズビーク３４が
存在するためにに、ＳＴＩの上端部での応力が緩和さ
れ、その結果、リーク電流が低減される。バーズビーク
３４による応力緩和の効果は、ＳＴＩあるいは活性領域
の幅（ピッチ）が小さくなるほど顕著になる。
る工程の中で、シリコン基板にトレンチが形成された
後、内壁酸化が行われ、さらに、窒化シリコン膜が内壁
酸化膜の上に形成される工程が開示されている。しかし
ながら、本変形例１では、ＳＴＩの上端部にバーズビー
クを形成して応力を緩和した後に、窒化シリコン膜を内
壁酸化膜上に形成している点で、文献３の技術とは相違
する。文献３ではバーズビークがＳＴＩの上端部に形成
されないため、この箇所に応力が集中し、欠陥が発生す
る可能性がある。このため、リーク電流が増大する。こ
れに対して、本変形例１の技術ではバーズビーク３４が
存在するためにに、ＳＴＩの上端部での応力が緩和さ
れ、その結果、リーク電流が低減される。バーズビーク
３４による応力緩和の効果は、ＳＴＩあるいは活性領域
の幅（ピッチ）が小さくなるほど顕著になる。
【０１３２】文献４の図１には、素子分離のためのトレ
ンチの内壁に酸化膜を形成した後、トレンチをＳｉＯＦ
で埋め込むことによって形成された素子分離構造が開示
されている。本変形例１において埋込絶縁物３５として
ＳｉＯＦを採用した例と文献４の技術とは、主として窒
化シリコン膜３８の有無において互いに相違する。窒化
シリコン膜３８が無い文献４の構造では、ゲート酸化温
度（ゲート酸化膜を形成するための熱処理の温度）が高
く、かつ、この熱処理の時間が長い場合に、酸化剤がＳ
ＴＩの埋込絶縁物を経由してＳＴＩ／シリコン基板界面
に達し、酸化反応が引き起こされるため、酸化誘起応力
が発生する。半導体素子の微細化が進むのにともなっ
て、ピッチが小さくなった場合には、活性領域に転位が
発生し、リーク電流の増大の原因となる。
ンチの内壁に酸化膜を形成した後、トレンチをＳｉＯＦ
で埋め込むことによって形成された素子分離構造が開示
されている。本変形例１において埋込絶縁物３５として
ＳｉＯＦを採用した例と文献４の技術とは、主として窒
化シリコン膜３８の有無において互いに相違する。窒化
シリコン膜３８が無い文献４の構造では、ゲート酸化温
度（ゲート酸化膜を形成するための熱処理の温度）が高
く、かつ、この熱処理の時間が長い場合に、酸化剤がＳ
ＴＩの埋込絶縁物を経由してＳＴＩ／シリコン基板界面
に達し、酸化反応が引き起こされるため、酸化誘起応力
が発生する。半導体素子の微細化が進むのにともなっ
て、ピッチが小さくなった場合には、活性領域に転位が
発生し、リーク電流の増大の原因となる。
【０１３３】シリコン基板の中でＳＴＩの周辺部分に酸
化誘起応力が発生するのを防ぐには、酸化剤の拡散を防
止する膜をトレンチ内部に形成すればよい。本変形例１
の図３３が示す窒化シリコン膜３８は、酸化剤の拡散を
抑制する働きがあるので、ゲート酸化の際にＳＴＩ／シ
リコン基板界面が酸化されないため、酸化誘起欠陥が発
生しない。それゆえ、ピッチが狭くなってもＳＴＩ周辺
の活性領域に転位が発生することはない。
化誘起応力が発生するのを防ぐには、酸化剤の拡散を防
止する膜をトレンチ内部に形成すればよい。本変形例１
の図３３が示す窒化シリコン膜３８は、酸化剤の拡散を
抑制する働きがあるので、ゲート酸化の際にＳＴＩ／シ
リコン基板界面が酸化されないため、酸化誘起欠陥が発
生しない。それゆえ、ピッチが狭くなってもＳＴＩ周辺
の活性領域に転位が発生することはない。
【０１３４】また、文献５には、窒化シリコン膜をトレ
ンチの内壁に沿って形成する構造が開示されている。し
かしながら、以下に詳述するように、本変形例１は、文
献４の技術と文献５の技術との単なる組み合わせ技術で
はない。
ンチの内壁に沿って形成する構造が開示されている。し
かしながら、以下に詳述するように、本変形例１は、文
献４の技術と文献５の技術との単なる組み合わせ技術で
はない。
【０１３５】図３７は、埋込絶縁物３５（図３３）とし
てＳｉＯＦがトレンチ７へ埋め込まれた後、埋込絶縁物
６２が形成され、さらに、焼き締め工程が行われるとき
のＳＴＩの構造を示す製造工程図である。図３８は、焼
き締め工程後における図３７のＢ−Ｂ切断線に沿ったフ
ッ素（Ｆ）と窒素（Ｎ）の濃度分布を模式的に示すグラ
フである。焼き締めの際に熱拡散が起こるため、埋込絶
縁物６２としてのＳｉＯＦの中のフッ素、および、窒化
シリコン膜３８の中の窒素が拡散するので、各濃度分布
はなだらかになる。その結果、それらの濃度は、内壁絶
縁膜３２あるいはシリコン基板１においても、相当の大
きさとなる。フッ素あるいは窒素は、ＳｉＯ2 ／Ｓｉ界
面に達すると、ダングリングボンドを終端するため、界
面準位密度が減少する。界面準位は図３８が示すＳＴＩ
の側面のみならず、底面にも存在する。
てＳｉＯＦがトレンチ７へ埋め込まれた後、埋込絶縁物
６２が形成され、さらに、焼き締め工程が行われるとき
のＳＴＩの構造を示す製造工程図である。図３８は、焼
き締め工程後における図３７のＢ−Ｂ切断線に沿ったフ
ッ素（Ｆ）と窒素（Ｎ）の濃度分布を模式的に示すグラ
フである。焼き締めの際に熱拡散が起こるため、埋込絶
縁物６２としてのＳｉＯＦの中のフッ素、および、窒化
シリコン膜３８の中の窒素が拡散するので、各濃度分布
はなだらかになる。その結果、それらの濃度は、内壁絶
縁膜３２あるいはシリコン基板１においても、相当の大
きさとなる。フッ素あるいは窒素は、ＳｉＯ2 ／Ｓｉ界
面に達すると、ダングリングボンドを終端するため、界
面準位密度が減少する。界面準位は図３８が示すＳＴＩ
の側面のみならず、底面にも存在する。
【０１３６】界面準位密度が減少すると、ＴＡＴ（Trap
Assisted Tunnel）電流が減少するためリーク電流が減
少する。また、ＴＡＴ電流が種となってインパクトイオ
ン化によるアバランシュ現象が発生し、分離耐圧が減少
する効果が問題になっているが、界面準位密度が低減さ
れると分離耐圧も向上する。窒素のみを添加しても分離
耐圧は向上する。しかしながら、図３９のグラフが示す
ように、横軸に分離耐圧、縦軸に分離耐圧の累積エラー
率（周知の「ワイブルプロット」）をとると、窒素のみ
が添加された場合（すなわち、埋込絶縁膜がＳｉＯ2や
ＳｉＯＮの場合）には、低い耐圧の分離サンプルが散見
される。一方、窒素とフッ素とが添加された場合（すな
わち、埋込絶縁膜がＳｉＯＦの場合）には、低い耐圧の
分離サンプルは見られない。したがって、量産時の歩留
まりを考慮すれば、窒素とフッ素とを添加する方が、分
離耐圧が揃う点で有利である。リーク電流についても同
じ効果が得られる。したがって、窒化シリコン膜３８の
上の埋込絶縁物３５にＳｉＯＦを用いる利点は、従来か
ら指摘されている誘電率の低いＳＴＩ構造、ゲート酸化
時に酸化誘起欠陥が生じないことの他に、分離耐圧のば
らつき、および、リーク電流の分布のばらつきが低減さ
れるという効果が得られる。
Assisted Tunnel）電流が減少するためリーク電流が減
少する。また、ＴＡＴ電流が種となってインパクトイオ
ン化によるアバランシュ現象が発生し、分離耐圧が減少
する効果が問題になっているが、界面準位密度が低減さ
れると分離耐圧も向上する。窒素のみを添加しても分離
耐圧は向上する。しかしながら、図３９のグラフが示す
ように、横軸に分離耐圧、縦軸に分離耐圧の累積エラー
率（周知の「ワイブルプロット」）をとると、窒素のみ
が添加された場合（すなわち、埋込絶縁膜がＳｉＯ2や
ＳｉＯＮの場合）には、低い耐圧の分離サンプルが散見
される。一方、窒素とフッ素とが添加された場合（すな
わち、埋込絶縁膜がＳｉＯＦの場合）には、低い耐圧の
分離サンプルは見られない。したがって、量産時の歩留
まりを考慮すれば、窒素とフッ素とを添加する方が、分
離耐圧が揃う点で有利である。リーク電流についても同
じ効果が得られる。したがって、窒化シリコン膜３８の
上の埋込絶縁物３５にＳｉＯＦを用いる利点は、従来か
ら指摘されている誘電率の低いＳＴＩ構造、ゲート酸化
時に酸化誘起欠陥が生じないことの他に、分離耐圧のば
らつき、および、リーク電流の分布のばらつきが低減さ
れるという効果が得られる。
【０１３７】なお、窒化シリコン（Ｓｉ3Ｎ4）膜３８の
代わりに、酸化窒化シリコン膜を形成しても、上記の変
形例１と同様の効果が得られる。
代わりに、酸化窒化シリコン膜を形成しても、上記の変
形例１と同様の効果が得られる。
【０１３８】［7. 実施の形態２の変形例２］また、実
施の形態２の変形例２として、図３２の工程に代えて、
図４０の工程図が示すように、ハードマスクである窒化
シリコン膜４をエッチングにより除去した後、酸化窒化
シリコン膜９０を膜厚３〜１０ｎｍ程度に堆積し、窒化
シリコン膜３３を膜厚３〜７ｎｍ程度に堆積してもよ
い。その後の工程は、図３３〜図３６の工程と同様であ
る。それによっても、落ち込み部１１０（図５６）のな
いＳＴＩを形成することができる。
施の形態２の変形例２として、図３２の工程に代えて、
図４０の工程図が示すように、ハードマスクである窒化
シリコン膜４をエッチングにより除去した後、酸化窒化
シリコン膜９０を膜厚３〜１０ｎｍ程度に堆積し、窒化
シリコン膜３３を膜厚３〜７ｎｍ程度に堆積してもよ
い。その後の工程は、図３３〜図３６の工程と同様であ
る。それによっても、落ち込み部１１０（図５６）のな
いＳＴＩを形成することができる。
【０１３９】その後に実行される図３５の工程で、熱リ
ン酸を用いたエッチングによって窒化シリコン膜３３ａ
が除去されるときに、熱リン酸の回り込みによるエッチ
ングの作用で、窒化シリコン膜３３ｂが除去されること
を防止するためには、窒化シリコン膜３３の膜厚は７ｎ
ｍ程度以下に設定する必要がある。しかしながら、ゲー
ト酸化の条件が比較的高温でかつ長時間である場合に
は、窒化シリコン膜３３ｂの膜厚が７ｎｍ以下では不十
分である場合がある。
ン酸を用いたエッチングによって窒化シリコン膜３３ａ
が除去されるときに、熱リン酸の回り込みによるエッチ
ングの作用で、窒化シリコン膜３３ｂが除去されること
を防止するためには、窒化シリコン膜３３の膜厚は７ｎ
ｍ程度以下に設定する必要がある。しかしながら、ゲー
ト酸化の条件が比較的高温でかつ長時間である場合に
は、窒化シリコン膜３３ｂの膜厚が７ｎｍ以下では不十
分である場合がある。
【０１４０】これに対して、酸化窒化シリコン膜９０を
堆積することによって、酸化剤の抑制効果を増強するこ
とができる。酸化シリコン膜９０は、熱リン酸の回り込
みによるエッチングの作用で除去されることはない。こ
のように、変形例２では、変形例１と比較して、酸化剤
の拡散が抑制されるために、酸化誘起欠陥が生じにくい
という利点がある。
堆積することによって、酸化剤の抑制効果を増強するこ
とができる。酸化シリコン膜９０は、熱リン酸の回り込
みによるエッチングの作用で除去されることはない。こ
のように、変形例２では、変形例１と比較して、酸化剤
の拡散が抑制されるために、酸化誘起欠陥が生じにくい
という利点がある。
【０１４１】［8. 実施の形態２の変形例３］実施の形
態２の変形例３として、図３２の工程に代えて、図４１
の工程図が示すように、ハードマスクである窒化シリコ
ン膜４をエッチングにより除去した後、窒化シリコン膜
３８の代わりに、酸化窒化シリコン膜８０を膜厚３ｎｍ
〜１０ｎｍ程度に堆積してもよい。その後の工程は、図
３３〜図３６の工程と同様である。それによっても、落
ち込み部１１０（図５６）のないＳＴＩを形成すること
ができる。酸化窒化シリコン（ＳｉＯＮ）の堆積膨張率
が、シリコンの体積膨張率に近いため、変形例１よりも
さらに効果的に、ＳＴＩの上端部の付近での応力が緩和
されるという利点が得られる。
態２の変形例３として、図３２の工程に代えて、図４１
の工程図が示すように、ハードマスクである窒化シリコ
ン膜４をエッチングにより除去した後、窒化シリコン膜
３８の代わりに、酸化窒化シリコン膜８０を膜厚３ｎｍ
〜１０ｎｍ程度に堆積してもよい。その後の工程は、図
３３〜図３６の工程と同様である。それによっても、落
ち込み部１１０（図５６）のないＳＴＩを形成すること
ができる。酸化窒化シリコン（ＳｉＯＮ）の堆積膨張率
が、シリコンの体積膨張率に近いため、変形例１よりも
さらに効果的に、ＳＴＩの上端部の付近での応力が緩和
されるという利点が得られる。
【０１４２】［9. 実施の形態３］この発明の実施の形
態３による半導体装置の製造方法は、半導体基板にＳＴ
Ｉのためのトレンチを形成する製造工程において、バー
ズビークを形成するためのハードマスクとしての、酸化
シリコン膜／ポリシリコン膜／窒化シリコン膜、あるい
は、酸化シリコン膜／窒化シリコン膜等の多層膜の中
で、ポリシリコン膜または窒化シリコン膜へ、窒素、ハ
ロゲン、または、ハロゲン化窒素がイオン注入されるこ
とを特徴としている。
態３による半導体装置の製造方法は、半導体基板にＳＴ
Ｉのためのトレンチを形成する製造工程において、バー
ズビークを形成するためのハードマスクとしての、酸化
シリコン膜／ポリシリコン膜／窒化シリコン膜、あるい
は、酸化シリコン膜／窒化シリコン膜等の多層膜の中
で、ポリシリコン膜または窒化シリコン膜へ、窒素、ハ
ロゲン、または、ハロゲン化窒素がイオン注入されるこ
とを特徴としている。
【０１４３】ハードマスクを構成する窒化シリコン膜あ
るいはポリシリコン膜へ注入された窒素、ハロゲン等
は、熱処理時（例えば、内壁酸化時）に熱拡散して、Ｓ
ＴＩの上端部におけるバーズビークの付近、あるいは、
酸化シリコン膜２とシリコン基板１との間の界面へ達す
る。その結果、これらの領域において、界面準位密度が
減少する。界面準位密度が減少するのは、界面付近に存
在するシリコン原子の不飽和結合手（ダングリングボン
ド）を、窒素あるいはハロゲンなどが終端するためであ
る。界面準位密度が減少すると、ＭＯＳＦＥＴの閾値電
圧のばらつきの低減、および、ホットキャリア耐性の向
上等の効果を奏する。
るいはポリシリコン膜へ注入された窒素、ハロゲン等
は、熱処理時（例えば、内壁酸化時）に熱拡散して、Ｓ
ＴＩの上端部におけるバーズビークの付近、あるいは、
酸化シリコン膜２とシリコン基板１との間の界面へ達す
る。その結果、これらの領域において、界面準位密度が
減少する。界面準位密度が減少するのは、界面付近に存
在するシリコン原子の不飽和結合手（ダングリングボン
ド）を、窒素あるいはハロゲンなどが終端するためであ
る。界面準位密度が減少すると、ＭＯＳＦＥＴの閾値電
圧のばらつきの低減、および、ホットキャリア耐性の向
上等の効果を奏する。
【０１４４】実施の形態３の特徴である窒素等のイオン
注入は、実施の形態１または２（いずれも変形例を含
む）と組み合わせて実施することも、従来の製造方法の
中で実施することも可能である。また、窒素等のイオン
注入は、図４２〜図４５が例示するように、様々な工程
の中で実行することが可能である。
注入は、実施の形態１または２（いずれも変形例を含
む）と組み合わせて実施することも、従来の製造方法の
中で実施することも可能である。また、窒素等のイオン
注入は、図４２〜図４５が例示するように、様々な工程
の中で実行することが可能である。
【０１４５】図４２が示す例では、トレンチを形成する
ためのハードマスクの材料となる酸化シリコン膜２およ
びポリシリコン膜３を、シリコン基板１の上に形成した
後に、ポリシリコン膜３の上面全体に、窒素、ハロゲン
（例えばフッ素）、または、ハロゲン化窒素（例えば、
弗化窒素（ＮＦ3））等のイオン４０が注入される。例
えば、窒素とフッ素とを同時に注入してもよい。イオン
注入は、例えば、エネルギーが１０ｋｅＶ〜５０keＶ程
度で、注入量が１×１０14 ／ｃｍ2 〜５×１０15／ｃ
ｍ2程度の範囲で実行される。ポリシリコン膜３に導入
された窒素等の元素は、その後の熱処理（例えば、内壁
酸化）によって拡散することにより、ＳＴＩの上端部の
バーズビーク付近、あるいは、酸化シリコン膜２とシリ
コン基板１との界面における界面準位密度を減少させ
る。
ためのハードマスクの材料となる酸化シリコン膜２およ
びポリシリコン膜３を、シリコン基板１の上に形成した
後に、ポリシリコン膜３の上面全体に、窒素、ハロゲン
（例えばフッ素）、または、ハロゲン化窒素（例えば、
弗化窒素（ＮＦ3））等のイオン４０が注入される。例
えば、窒素とフッ素とを同時に注入してもよい。イオン
注入は、例えば、エネルギーが１０ｋｅＶ〜５０keＶ程
度で、注入量が１×１０14 ／ｃｍ2 〜５×１０15／ｃ
ｍ2程度の範囲で実行される。ポリシリコン膜３に導入
された窒素等の元素は、その後の熱処理（例えば、内壁
酸化）によって拡散することにより、ＳＴＩの上端部の
バーズビーク付近、あるいは、酸化シリコン膜２とシリ
コン基板１との界面における界面準位密度を減少させ
る。
【０１４６】図４３が示す例では、ポリシリコン膜３の
上に窒化シリコン膜４が形成された後に、窒素などのイ
オン４０の注入が行われる。このとき、イオン４０の注
入は、窒化シリコン膜４を超えて、ポリシリコン膜３へ
も達するように行われる。
上に窒化シリコン膜４が形成された後に、窒素などのイ
オン４０の注入が行われる。このとき、イオン４０の注
入は、窒化シリコン膜４を超えて、ポリシリコン膜３へ
も達するように行われる。
【０１４７】図４４が示す例では、窒化シリコン膜４が
ハードマスクとしてパターニングされた後に、窒素等の
イオン４０が選択的にポリシリコン３の中へ注入され
る。
ハードマスクとしてパターニングされた後に、窒素等の
イオン４０が選択的にポリシリコン３の中へ注入され
る。
【０１４８】図４５が示す例では、窒化シリコン膜４に
加えてポリシリコン膜３もエッチングにより選択的に除
去された後に、イオン４０の注入が、入射角０°〜３８
°での斜め回転注入によって実行される。回転注入とし
て、例えば、連続回転、あるいは、１回転を、２、４、
８ステップに分割して方位角を段階的に変えながらイオ
ン注入する方法が用いられる。ポリシリコン膜３の側壁
に窒素、フッ素などのイオン４０が、効果的に注入され
る。この工程では、同時に、酸化シリコン膜２あるいは
シリコン基板１の主面の部分にも、イオン４０が選択的
に注入される。図４５の形態では、バーズビークが形成
される部分に直接に、イオン４０が注入されるので、よ
り効果的に界面準位密度を低減することができる。
加えてポリシリコン膜３もエッチングにより選択的に除
去された後に、イオン４０の注入が、入射角０°〜３８
°での斜め回転注入によって実行される。回転注入とし
て、例えば、連続回転、あるいは、１回転を、２、４、
８ステップに分割して方位角を段階的に変えながらイオ
ン注入する方法が用いられる。ポリシリコン膜３の側壁
に窒素、フッ素などのイオン４０が、効果的に注入され
る。この工程では、同時に、酸化シリコン膜２あるいは
シリコン基板１の主面の部分にも、イオン４０が選択的
に注入される。図４５の形態では、バーズビークが形成
される部分に直接に、イオン４０が注入されるので、よ
り効果的に界面準位密度を低減することができる。
【０１４９】なお、図４３〜図４５では、ハードマスク
が、酸化シリコン膜２／ポリシリコン膜３／窒化シリコ
ン膜４の三層膜から成る例を取り上げたが、ハードマス
クが酸化シリコン膜／窒化シリコン膜の二層膜から成る
例にも、本実施の形態の製造方法は適用可能である。こ
の場合には、窒素、あるいは、フッ素等のイオン４０
が、窒化シリコン膜へ注入される。窒化シリコン膜中に
注入された窒素等の元素は、熱処理中に酸化シリコン膜
２へと熱拡散するので、同様に界面準位密度を低減する
効果を得ることができる。
が、酸化シリコン膜２／ポリシリコン膜３／窒化シリコ
ン膜４の三層膜から成る例を取り上げたが、ハードマス
クが酸化シリコン膜／窒化シリコン膜の二層膜から成る
例にも、本実施の形態の製造方法は適用可能である。こ
の場合には、窒素、あるいは、フッ素等のイオン４０
が、窒化シリコン膜へ注入される。窒化シリコン膜中に
注入された窒素等の元素は、熱処理中に酸化シリコン膜
２へと熱拡散するので、同様に界面準位密度を低減する
効果を得ることができる。
【０１５０】注入イオン４０として窒素、または、ハロ
ゲン化窒素が用いられる場合には、さらに、バーズビー
ク長を抑制できるという効果も得られる。
ゲン化窒素が用いられる場合には、さらに、バーズビー
ク長を抑制できるという効果も得られる。
【０１５１】また、ＭＯＳＦＥＴのゲート幅ＧＷの方向
のゲート絶縁膜１３の端部（ゲート端部）、すなわち、
ゲート絶縁膜１３とＳＴＩとが交差する部分では、応力
が集中したり、窒素雰囲気でアニールする際に窒化が引
き起こされるので、ゲート幅ＧＷの方向のゲート端部で
は、ゲート絶縁膜１３の厚さが小さくなるという現象が
知られている。この部分でゲート絶縁膜１３が薄くなる
と、閾値電圧が低下したり、ゲート絶縁膜の信頼性が低
下するという問題が生じる。シリコンにフッ素を注入し
て酸化を行うと、増速酸化が起こることが知られてい
る。したがって、注入イオン４０としてフッ素イオンを
用いることにより、ゲート端部でのゲート絶縁膜１３の
薄膜化の問題を解消できるという効果が得られる。
のゲート絶縁膜１３の端部（ゲート端部）、すなわち、
ゲート絶縁膜１３とＳＴＩとが交差する部分では、応力
が集中したり、窒素雰囲気でアニールする際に窒化が引
き起こされるので、ゲート幅ＧＷの方向のゲート端部で
は、ゲート絶縁膜１３の厚さが小さくなるという現象が
知られている。この部分でゲート絶縁膜１３が薄くなる
と、閾値電圧が低下したり、ゲート絶縁膜の信頼性が低
下するという問題が生じる。シリコンにフッ素を注入し
て酸化を行うと、増速酸化が起こることが知られてい
る。したがって、注入イオン４０としてフッ素イオンを
用いることにより、ゲート端部でのゲート絶縁膜１３の
薄膜化の問題を解消できるという効果が得られる。
【０１５２】注入イオン４０としてフッ素が用いられる
場合には、さらに、注入されたフッ素が、バーズビーク
が形成される際に熱拡散し、シリコン基板１とバーズビ
ークとの間の界面に達することにより、酸化が増速され
る。したがって、ＳＴＩの上端部に形成されるバーズビ
ークの形状が、より一層丸みを帯びたものとなるので、
応力を緩和する効果がさらに高められる。
場合には、さらに、注入されたフッ素が、バーズビーク
が形成される際に熱拡散し、シリコン基板１とバーズビ
ークとの間の界面に達することにより、酸化が増速され
る。したがって、ＳＴＩの上端部に形成されるバーズビ
ークの形状が、より一層丸みを帯びたものとなるので、
応力を緩和する効果がさらに高められる。
【０１５３】また、ＳＴＩとシリコン基板１との界面に
接して、チャネルドープとして形成された不純物拡散層
が熱処理時に偏析を起こし、界面付近の濃度が低下する
という現象が知られている。これにより、ゲート幅ＧＷ
が短くなるのにしたがって閾値電圧が低下するという、
いわゆる、逆狭チャネル効果が観測されることとなる。
ＳＴＩとシリコン基板１との界面に窒素が存在すると、
この偏析が抑制されるため、逆狭チャネル効果は緩和さ
れる。したがって、ゲート幅ＧＷの変動による閾値電圧
のばらつきが小さく抑られるので、半導体装置の歩留ま
りが一層改善される。
接して、チャネルドープとして形成された不純物拡散層
が熱処理時に偏析を起こし、界面付近の濃度が低下する
という現象が知られている。これにより、ゲート幅ＧＷ
が短くなるのにしたがって閾値電圧が低下するという、
いわゆる、逆狭チャネル効果が観測されることとなる。
ＳＴＩとシリコン基板１との界面に窒素が存在すると、
この偏析が抑制されるため、逆狭チャネル効果は緩和さ
れる。したがって、ゲート幅ＧＷの変動による閾値電圧
のばらつきが小さく抑られるので、半導体装置の歩留ま
りが一層改善される。
【０１５４】つぎに、先に掲げた文献に開示される従来
技術に対する本実施の形態３の半導体装置の製造方法の
優位性について、詳述する。
技術に対する本実施の形態３の半導体装置の製造方法の
優位性について、詳述する。
【０１５５】文献４の図２には、トレンチの内壁に直接
に窒素イオンを注入する技術が開示されている。しかし
ながら、この方法では、ＳＴＩ／シリコン基板界面に、
イオン注入にともなって欠陥が導入されるという問題点
がある。特に、ＳＴＩおよび活性領域の幅が１μｍ以下
に狭く設定された場合には、ＳＴＩの周辺に窒素を１×
１０14 ／ｃｍ2以上の注入量（ドーズ）で注入すると、
内壁酸化時はもちろん、焼き締め時にも、シリコン基板
１に転位が発生する原因となる。
に窒素イオンを注入する技術が開示されている。しかし
ながら、この方法では、ＳＴＩ／シリコン基板界面に、
イオン注入にともなって欠陥が導入されるという問題点
がある。特に、ＳＴＩおよび活性領域の幅が１μｍ以下
に狭く設定された場合には、ＳＴＩの周辺に窒素を１×
１０14 ／ｃｍ2以上の注入量（ドーズ）で注入すると、
内壁酸化時はもちろん、焼き締め時にも、シリコン基板
１に転位が発生する原因となる。
【０１５６】また、文献２の図３には、ＳＴＩの上端部
に位置する酸化シリコン膜を越えてシリコン基板の中へ
窒素を注入することにより、酸化の過程で発生するバー
ズビークを抑制する方法が開示されている。
に位置する酸化シリコン膜を越えてシリコン基板の中へ
窒素を注入することにより、酸化の過程で発生するバー
ズビークを抑制する方法が開示されている。
【０１５７】これに対して、本実施の形態３では、バー
ズビークを形成するためのハードマスクとしての窒化シ
リコン膜４の下に位置するポリシリコン膜３および酸化
シリコン膜２に、窒素、または、フッ素などが注入され
る。すなわち、本実施の形態３の方法は、トレンチ７の
側壁に形成された内壁絶縁膜８、あるいは、シリコン基
板１の主面の上に形成された酸化シリコン膜２とシリコ
ン基板１との間の界面へ、窒素などの注入イオン種が直
接に導入されるのではなく、熱拡散により導入される点
で、周知の方法とは異なっている。注入イオン種が直接
にイオン注入で界面へ導入されるときには、欠陥が新た
に生成されるが、本実施の形態３では、熱拡散を介して
導入されるので、イオン種の導入にともなって新たな欠
陥が生成されることを回避することができる。すなわ
ち、本実施の形態３の方法では、欠陥密度を低減するこ
とができるという利点が得られる。
ズビークを形成するためのハードマスクとしての窒化シ
リコン膜４の下に位置するポリシリコン膜３および酸化
シリコン膜２に、窒素、または、フッ素などが注入され
る。すなわち、本実施の形態３の方法は、トレンチ７の
側壁に形成された内壁絶縁膜８、あるいは、シリコン基
板１の主面の上に形成された酸化シリコン膜２とシリコ
ン基板１との間の界面へ、窒素などの注入イオン種が直
接に導入されるのではなく、熱拡散により導入される点
で、周知の方法とは異なっている。注入イオン種が直接
にイオン注入で界面へ導入されるときには、欠陥が新た
に生成されるが、本実施の形態３では、熱拡散を介して
導入されるので、イオン種の導入にともなって新たな欠
陥が生成されることを回避することができる。すなわ
ち、本実施の形態３の方法では、欠陥密度を低減するこ
とができるという利点が得られる。
【０１５８】［10. 実施の形態４］この発明の実施の形
態４による半導体装置の製造方法は、半導体基板に形成
されるＳＴＩの主要部を成す埋込絶縁物に、窒素、ハロ
ゲン、または、ハロゲン化窒素がイオン注入されること
を特徴としている。埋込絶縁物に導入された窒素等の元
素も、実施の形態３と同様に、熱処理時（例えば、内壁
酸化時）に熱拡散して、ＳＴＩの上端部におけるバーズ
ビークの付近、あるいは、酸化シリコン膜２とシリコン
基板１との間の界面へ達する。その結果、これらの領域
において、界面準位密度が減少する。
態４による半導体装置の製造方法は、半導体基板に形成
されるＳＴＩの主要部を成す埋込絶縁物に、窒素、ハロ
ゲン、または、ハロゲン化窒素がイオン注入されること
を特徴としている。埋込絶縁物に導入された窒素等の元
素も、実施の形態３と同様に、熱処理時（例えば、内壁
酸化時）に熱拡散して、ＳＴＩの上端部におけるバーズ
ビークの付近、あるいは、酸化シリコン膜２とシリコン
基板１との間の界面へ達する。その結果、これらの領域
において、界面準位密度が減少する。
【０１５９】実施の形態４の特徴である窒素等のイオン
注入は、実施の形態１または２（いずれも変形例を含
む）と組み合わせて実施することも、従来の製造方法の
中で実施することも可能である。また、窒素等のイオン
注入は、図４６および図４７に例示するように、様々な
工程の中で実行することが可能である。
注入は、実施の形態１または２（いずれも変形例を含
む）と組み合わせて実施することも、従来の製造方法の
中で実施することも可能である。また、窒素等のイオン
注入は、図４６および図４７に例示するように、様々な
工程の中で実行することが可能である。
【０１６０】図４６が示す例では、トレンチ７が埋込絶
縁物４４としての酸化シリコンで埋め込まれ、さらに、
窒化シリコン膜４をストッパーとして用いて酸化シリコ
ン４４の上面が平坦化された後に、窒素等のイオン４０
の注入が行われる。このとき、イオン４０は、埋込絶縁
物４４、窒化シリコン膜４、ポリシリコン膜３、およ
び、バーズビーク４３等へ注入される。導入された窒素
等の元素は、その後の熱処理（例えば、焼き締め工程、
あるいは、ＭＯＳＦＥＴを形成するときに必要な熱処理
時）の中で熱拡散し、ＳＴＩとシリコン基板１との間の
界面、あるいは、酸化シリコン膜２とシリコン基板１と
の間の界面へ到達し、界面準位密度を低減する働きをな
す。
縁物４４としての酸化シリコンで埋め込まれ、さらに、
窒化シリコン膜４をストッパーとして用いて酸化シリコ
ン４４の上面が平坦化された後に、窒素等のイオン４０
の注入が行われる。このとき、イオン４０は、埋込絶縁
物４４、窒化シリコン膜４、ポリシリコン膜３、およ
び、バーズビーク４３等へ注入される。導入された窒素
等の元素は、その後の熱処理（例えば、焼き締め工程、
あるいは、ＭＯＳＦＥＴを形成するときに必要な熱処理
時）の中で熱拡散し、ＳＴＩとシリコン基板１との間の
界面、あるいは、酸化シリコン膜２とシリコン基板１と
の間の界面へ到達し、界面準位密度を低減する働きをな
す。
【０１６１】図４７が示す例では、ゲート絶縁膜１３お
よびゲート電極１４が形成された後に、窒素等のイオン
４０の注入が行われる。このとき、イオン４０は、埋込
絶縁物４９、バーズビーク４８、ゲート電極１４等へ注
入される。図４６および図４７は、例示であって、これ
らの例に限らず、埋込絶縁物４５へのイオン４０の注入
が可能であって、かつ、その後に熱処理が予定されてい
る工程であれば、様々な工程の中でイオン４０を注入す
ることが可能であり、同様の効果が得られる。例えば、
ハードマスクとしての、酸化シリコン膜２、ポリシリコ
ン膜３、および、窒化シリコン膜４の三層膜を除去した
後に、イオン４０の注入を行うことも可能である。
よびゲート電極１４が形成された後に、窒素等のイオン
４０の注入が行われる。このとき、イオン４０は、埋込
絶縁物４９、バーズビーク４８、ゲート電極１４等へ注
入される。図４６および図４７は、例示であって、これ
らの例に限らず、埋込絶縁物４５へのイオン４０の注入
が可能であって、かつ、その後に熱処理が予定されてい
る工程であれば、様々な工程の中でイオン４０を注入す
ることが可能であり、同様の効果が得られる。例えば、
ハードマスクとしての、酸化シリコン膜２、ポリシリコ
ン膜３、および、窒化シリコン膜４の三層膜を除去した
後に、イオン４０の注入を行うことも可能である。
【０１６２】また、実施の形態３と同様に、周知の文献
に対する優位性に関する議論が、本実施の形態４につい
ても、そのまま当てはまることは、詳細に述べるまでも
ない。
に対する優位性に関する議論が、本実施の形態４につい
ても、そのまま当てはまることは、詳細に述べるまでも
ない。
【０１６３】［11. 実施の形態１〜４の全体に対する変
形例］以上、実施の形態１〜４では、半導体基板がシリ
コン基板である例を取り上げて説明したが、この発明
は、半導体基板がシリコン基板である例に限定されるも
のではなく、シリコン以外の材料を主成分とする基板に
対しても、また、バルク型の基板だけでなく、ＳＯＩ
（Silicon On Insulator)型の基板に対しても、本発明
が適用できることは言うまでもない。また、本発明は、
ＤＲＡＭ（DynamicRandom Access Memory）、ＳＲＡＭ
（Static Random Access Memory）、ＥＥＰＲＯＭ（Ele
ctrically Erasable Programmable Read Only Memor
y）、論理回路、および、これらを混載した半導体装置
を含めて、幅広い半導体装置に適用可能である。
形例］以上、実施の形態１〜４では、半導体基板がシリ
コン基板である例を取り上げて説明したが、この発明
は、半導体基板がシリコン基板である例に限定されるも
のではなく、シリコン以外の材料を主成分とする基板に
対しても、また、バルク型の基板だけでなく、ＳＯＩ
（Silicon On Insulator)型の基板に対しても、本発明
が適用できることは言うまでもない。また、本発明は、
ＤＲＡＭ（DynamicRandom Access Memory）、ＳＲＡＭ
（Static Random Access Memory）、ＥＥＰＲＯＭ（Ele
ctrically Erasable Programmable Read Only Memor
y）、論理回路、および、これらを混載した半導体装置
を含めて、幅広い半導体装置に適用可能である。
【０１６４】
【発明の効果】第１の発明の装置では、バーズビークに
酸化窒化半導体が含まれているので、製造工程の中で、
内壁絶縁膜の形成にともなうバーズビークの過度な成長
が抑えられ、活性領域の低減が抑られる。同時に、バー
ズビークの中の酸化窒化半導体の部分が除去されずに残
るので、バーズビークが薄いにもかかわらず、落ち込み
部が発生しない。
酸化窒化半導体が含まれているので、製造工程の中で、
内壁絶縁膜の形成にともなうバーズビークの過度な成長
が抑えられ、活性領域の低減が抑られる。同時に、バー
ズビークの中の酸化窒化半導体の部分が除去されずに残
るので、バーズビークが薄いにもかかわらず、落ち込み
部が発生しない。
【０１６５】第２の発明の装置では、内壁絶縁膜がバー
ズビークの下方にまで酸化窒化半導体を含んでいるの
で、製造工程において、半導体素子の活性領域に含まれ
る不純物の偏析現象が抑えられる。
ズビークの下方にまで酸化窒化半導体を含んでいるの
で、製造工程において、半導体素子の活性領域に含まれ
る不純物の偏析現象が抑えられる。
【０１６６】第３の発明の装置では、窒化半導体膜が絶
縁膜と絶縁物の間に介挿されているので、製造工程にお
いて、熱酸化にともなう酸化剤の拡散が抑制されので、
半導体基板と素子分離構造の間の界面での酸化が抑制さ
れる。このため、酸化誘起欠陥の密度が低く抑えられ
る。
縁膜と絶縁物の間に介挿されているので、製造工程にお
いて、熱酸化にともなう酸化剤の拡散が抑制されので、
半導体基板と素子分離構造の間の界面での酸化が抑制さ
れる。このため、酸化誘起欠陥の密度が低く抑えられ
る。
【０１６７】第４の発明の装置では、酸化窒化半導体膜
が絶縁膜と絶縁物の間に介挿されているので、製造工程
において、熱酸化にともなう酸化剤の拡散が抑制されの
で、半導体基板と素子分離構造の間の界面での酸化が抑
制される。このため、酸化誘起欠陥の密度が低く抑えら
れる。しかも、酸化窒化半導体の堆積膨張率が、半導体
の体積膨張率に近いため、応力の集中がさらに効果的に
緩和される。
が絶縁膜と絶縁物の間に介挿されているので、製造工程
において、熱酸化にともなう酸化剤の拡散が抑制されの
で、半導体基板と素子分離構造の間の界面での酸化が抑
制される。このため、酸化誘起欠陥の密度が低く抑えら
れる。しかも、酸化窒化半導体の堆積膨張率が、半導体
の体積膨張率に近いため、応力の集中がさらに効果的に
緩和される。
【０１６８】第５の発明の装置では、トレンチがフッ素
含有絶縁物で充填されているので、素子分離構造によっ
て隔てられる半導体素子の間の寄生容量が低減される。
しかも、窒化半導体膜によって酸化剤の拡散が抑制され
るので、製造工程の中で熱酸化が行われても、半導体基
板と素子分離構造の間の界面での酸化が抑制される。こ
のため、酸化誘起欠陥の密度が低く抑えられる。
含有絶縁物で充填されているので、素子分離構造によっ
て隔てられる半導体素子の間の寄生容量が低減される。
しかも、窒化半導体膜によって酸化剤の拡散が抑制され
るので、製造工程の中で熱酸化が行われても、半導体基
板と素子分離構造の間の界面での酸化が抑制される。こ
のため、酸化誘起欠陥の密度が低く抑えられる。
【０１６９】第６の発明の製造方法では、酸化窒化工程
によって多層膜の窒化半導体膜の下方の部分の側壁に酸
化窒化半導体膜が形成されるので、内壁絶縁膜を形成す
る工程で、多層膜の窒化半導体膜の下方の部分の側壁に
おいて、酸化剤の拡散が抑制される。それにより、内壁
絶縁膜の形成にともなうバーズビークの過度な成長を抑
えることができ、活性領域の低減を抑えることができ
る。同時に、多層膜を除去する工程で、バーズビークの
中の酸化窒化半導体の部分が除去されずに残るので、バ
ーズビークが薄いにもかかわらず、落ち込み部が発生し
ない。
によって多層膜の窒化半導体膜の下方の部分の側壁に酸
化窒化半導体膜が形成されるので、内壁絶縁膜を形成す
る工程で、多層膜の窒化半導体膜の下方の部分の側壁に
おいて、酸化剤の拡散が抑制される。それにより、内壁
絶縁膜の形成にともなうバーズビークの過度な成長を抑
えることができ、活性領域の低減を抑えることができ
る。同時に、多層膜を除去する工程で、バーズビークの
中の酸化窒化半導体の部分が除去されずに残るので、バ
ーズビークが薄いにもかかわらず、落ち込み部が発生し
ない。
【０１７０】第７の発明の製造方法では、多層膜に多結
晶半導体膜が含まれるために、バーズビークの成長が大
きいので、応力の集中がより効果的に緩和される。
晶半導体膜が含まれるために、バーズビークの成長が大
きいので、応力の集中がより効果的に緩和される。
【０１７１】第８の発明の製造方法では、酸化窒化工程
で、半導体基板に形成された溝の側壁にも酸化窒化膜が
形成されるので、半導体素子の活性領域に含まれる不純
物の偏析現象が抑えられる。
で、半導体基板に形成された溝の側壁にも酸化窒化膜が
形成されるので、半導体素子の活性領域に含まれる不純
物の偏析現象が抑えられる。
【０１７２】第９の発明の製造方法では、酸化窒化工程
が、酸素雰囲気で酸化を行い、その後、酸化窒素雰囲気
で酸化窒化を行うことによって実行されるので、半導体
基板の中の窒素濃度が高くなる。それにより、Ｎチャネ
ル型のＭＯＳＦＥＴの反転層の移動度が増大する。
が、酸素雰囲気で酸化を行い、その後、酸化窒素雰囲気
で酸化窒化を行うことによって実行されるので、半導体
基板の中の窒素濃度が高くなる。それにより、Ｎチャネ
ル型のＭＯＳＦＥＴの反転層の移動度が増大する。
【０１７３】第１０の発明の製造方法では、酸化窒化工
程が、酸化窒素雰囲気で酸化窒化を行い、その後、酸素
雰囲気で酸化を行うことによって実行されるので、半導
体基板の中の窒素濃度が低くなる。それにより、Ｐチャ
ネル型のＭＯＳＦＥＴの反転層の移動度の減少が抑えら
れる。
程が、酸化窒素雰囲気で酸化窒化を行い、その後、酸素
雰囲気で酸化を行うことによって実行されるので、半導
体基板の中の窒素濃度が低くなる。それにより、Ｐチャ
ネル型のＭＯＳＦＥＴの反転層の移動度の減少が抑えら
れる。
【０１７４】第１１の発明の製造方法では、多層膜が、
酸化半導体膜に接する酸化窒化半導体膜または酸化ハロ
ゲン化半導体膜を含むので、内壁絶縁膜を形成する工程
で、多層膜の窒化半導体膜の下方の部分の側壁におい
て、酸化剤の拡散が抑制される。それにより、内壁絶縁
膜の形成にともなうバーズビークの過度な成長を抑える
ことができ、活性領域の低減を抑えることができる。同
時に、多層膜を除去する工程で、バーズビークの中の酸
化窒化半導体の部分が除去されずに残るので、バーズビ
ークが薄いにもかかわらず、落ち込み部が発生しない。
酸化半導体膜に接する酸化窒化半導体膜または酸化ハロ
ゲン化半導体膜を含むので、内壁絶縁膜を形成する工程
で、多層膜の窒化半導体膜の下方の部分の側壁におい
て、酸化剤の拡散が抑制される。それにより、内壁絶縁
膜の形成にともなうバーズビークの過度な成長を抑える
ことができ、活性領域の低減を抑えることができる。同
時に、多層膜を除去する工程で、バーズビークの中の酸
化窒化半導体の部分が除去されずに残るので、バーズビ
ークが薄いにもかかわらず、落ち込み部が発生しない。
【０１７５】第１２の発明の製造方法では、窒化半導体
膜が、酸化剤の拡散を抑制する働きがあるので、半導体
素子の要素を形成する工程などの中で熱酸化が行われて
も、半導体基板と素子分離構造の間の界面での酸化が抑
制される。このため、酸化誘起欠陥の発生が抑制され
る。
膜が、酸化剤の拡散を抑制する働きがあるので、半導体
素子の要素を形成する工程などの中で熱酸化が行われて
も、半導体基板と素子分離構造の間の界面での酸化が抑
制される。このため、酸化誘起欠陥の発生が抑制され
る。
【０１７６】第１３の発明の製造方法では、酸化窒化半
導体膜が、酸化剤の拡散を抑制する働きがあるので、半
導体素子の要素を形成する工程などの中で熱酸化が行わ
れても、半導体基板と素子分離構造の間の界面での酸化
が抑制される。このため、酸化誘起欠陥の発生が抑制さ
れる。しかも、酸化窒化半導体の堆積膨張率が、半導体
の体積膨張率に近いため、応力の集中がさらに効果的に
緩和される。
導体膜が、酸化剤の拡散を抑制する働きがあるので、半
導体素子の要素を形成する工程などの中で熱酸化が行わ
れても、半導体基板と素子分離構造の間の界面での酸化
が抑制される。このため、酸化誘起欠陥の発生が抑制さ
れる。しかも、酸化窒化半導体の堆積膨張率が、半導体
の体積膨張率に近いため、応力の集中がさらに効果的に
緩和される。
【０１７７】第１４の発明の製造方法では、多層膜の少
なくとも一部へ窒素、ハロゲン、または、ハロゲン化窒
素が注入されるので、その後の何らかの工程の中で熱処
理が行われることにより、注入された元素が熱拡散し
て、素子分離構造の上端部におけるバーズビークの付
近、あるいは、酸化半導体膜と半導体基板との間の界面
へ達する。その結果、これらの領域において、界面準位
密度が減少するので、半導体素子の特性のばらつきが低
減される。
なくとも一部へ窒素、ハロゲン、または、ハロゲン化窒
素が注入されるので、その後の何らかの工程の中で熱処
理が行われることにより、注入された元素が熱拡散し
て、素子分離構造の上端部におけるバーズビークの付
近、あるいは、酸化半導体膜と半導体基板との間の界面
へ達する。その結果、これらの領域において、界面準位
密度が減少するので、半導体素子の特性のばらつきが低
減される。
【０１７８】第１５の発明の製造方法では、斜め回転注
入によって、バーズビークが形成される部分に直接に、
窒素等のイオンが注入されるので、より効果的に界面準
位密度を低減することができる。
入によって、バーズビークが形成される部分に直接に、
窒素等のイオンが注入されるので、より効果的に界面準
位密度を低減することができる。
【０１７９】第１６の発明の製造方法では、トレンチに
埋め込まれる絶縁物へ窒素、ハロゲン、または、ハロゲ
ン化窒素が注入されるので、その後の何らかの工程の中
で熱処理が行われることにより、注入された元素が熱拡
散して、素子分離構造の上端部におけるバーズビークの
付近、あるいは、酸化半導体膜と半導体基板との間の界
面へ達する。その結果、これらの領域において、界面準
位密度が減少するので、半導体素子の特性のばらつきが
低減される。
埋め込まれる絶縁物へ窒素、ハロゲン、または、ハロゲ
ン化窒素が注入されるので、その後の何らかの工程の中
で熱処理が行われることにより、注入された元素が熱拡
散して、素子分離構造の上端部におけるバーズビークの
付近、あるいは、酸化半導体膜と半導体基板との間の界
面へ達する。その結果、これらの領域において、界面準
位密度が減少するので、半導体素子の特性のばらつきが
低減される。
【０１８０】第１７の発明の製造方法では、トレンチが
フッ素含有絶縁物で充填されるので、素子分離構造によ
って隔てられる半導体素子の間の寄生容量が低減され
る。しかも、窒化半導体膜によって酸化剤の拡散が抑制
されるので、半導体素子の要素を形成する工程などの中
で熱酸化が行われても、半導体基板と素子分離構造の間
の界面での酸化が抑制される。このため、酸化誘起欠陥
の発生が抑制される。
フッ素含有絶縁物で充填されるので、素子分離構造によ
って隔てられる半導体素子の間の寄生容量が低減され
る。しかも、窒化半導体膜によって酸化剤の拡散が抑制
されるので、半導体素子の要素を形成する工程などの中
で熱酸化が行われても、半導体基板と素子分離構造の間
の界面での酸化が抑制される。このため、酸化誘起欠陥
の発生が抑制される。
【図１】 実施の形態の半導体装置の断面斜視図であ
る。
る。
【図２】 実施の形態１の半導体装置の製造工程図であ
る。
る。
【図３】 実施の形態１の半導体装置の製造工程図であ
る。
る。
【図４】 実施の形態１の半導体装置の製造工程図であ
る。
る。
【図５】 実施の形態１の半導体装置の製造工程図であ
る。
る。
【図６】 実施の形態１の半導体装置の製造工程図であ
る。
る。
【図７】 実施の形態１の半導体装置の製造工程図であ
る。
る。
【図８】 実施の形態１の半導体装置の製造工程図であ
る。
る。
【図９】 実施の形態１の半導体装置の製造工程図であ
る。
る。
【図１０】 実施の形態１の半導体装置の製造工程図で
ある。
ある。
【図１１】 実施の形態１の半導体装置の製造工程図で
ある。
ある。
【図１２】 実施の形態１の半導体装置の製造工程図で
ある。
ある。
【図１３】 実施の形態１の半導体装置の説明図であ
る。
る。
【図１４】 実施の形態１の半導体装置の説明図であ
る。
る。
【図１５】 実施の形態１の半導体装置の説明図であ
る。
る。
【図１６】 実施の形態１の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図１７】 実施の形態１の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図１８】 実施の形態１の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図１９】 実施の形態１の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図２０】 実施の形態１の変形例２の半導体装置の製
造工程図である。
造工程図である。
【図２１】 実施の形態１の変形例２の半導体装置の製
造工程図である。
造工程図である。
【図２２】 実施の形態１の変形例２の半導体装置の製
造工程図である。
造工程図である。
【図２３】 実施の形態１の変形例２の半導体装置の製
造工程図である。
造工程図である。
【図２４】 実施の形態２の半導体装置の製造工程図で
ある。
ある。
【図２５】 実施の形態２の半導体装置の製造工程図で
ある。
ある。
【図２６】 実施の形態２の半導体装置の製造工程図で
ある。
ある。
【図２７】 実施の形態２の半導体装置の製造工程図で
ある。
ある。
【図２８】 実施の形態２の半導体装置の製造工程図で
ある。
ある。
【図２９】 実施の形態２の半導体装置の製造工程図で
ある。
ある。
【図３０】 実施の形態２の半導体装置の製造工程図で
ある。
ある。
【図３１】 実施の形態２の半導体装置の製造工程図で
ある。
ある。
【図３２】 実施の形態２の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図３３】 実施の形態２の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図３４】 実施の形態２の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図３５】 実施の形態２の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図３６】 実施の形態２の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図３７】 実施の形態２の変形例１の半導体装置の製
造工程図である。
造工程図である。
【図３８】 実施の形態２の変形例１の半導体装置の説
明図である。
明図である。
【図３９】 実施の形態２の変形例１の半導体装置の説
明図である。
明図である。
【図４０】 実施の形態２の変形例２の半導体装置の製
造工程図である。
造工程図である。
【図４１】 実施の形態２の変形例３の半導体装置の製
造工程図である。
造工程図である。
【図４２】 実施の形態３の半導体装置の製造工程図で
ある。
ある。
【図４３】 実施の形態３の半導体装置の製造工程図で
ある。
ある。
【図４４】 実施の形態３の半導体装置の製造工程図で
ある。
ある。
【図４５】 実施の形態３の半導体装置の製造工程図で
ある。
ある。
【図４６】 実施の形態４の半導体装置の製造工程図で
ある。
ある。
【図４７】 実施の形態４の半導体装置の製造工程図で
ある。
ある。
【図４８】 従来の半導体装置の製造工程図である。
【図４９】 従来の半導体装置の製造工程図である。
【図５０】 従来の半導体装置の製造工程図である。
【図５１】 従来の半導体装置の製造工程図である。
【図５２】 従来の半導体装置の製造工程図である。
【図５３】 従来の半導体装置の製造工程図である。
【図５４】 従来の半導体装置の製造工程図である。
【図５５】 従来の半導体装置の製造工程図である。
【図５６】 従来の半導体装置の製造工程図である。
【図５７】 従来の半導体装置の製造工程図である。
【図５８】 従来の半導体装置の製造工程図である。
【図５９】 従来の半導体装置の説明図である。
【図６０】 従来の半導体装置の説明図である。
１ シリコン基板（半導体基板）、２ 酸化シリコン膜
（酸化半導体膜）、３多結晶シリコン膜（多結晶半導体
膜）、４ 窒化シリコン膜（窒化半導体膜）、６，３
０，８０，９０ 酸化窒化シリコン膜（酸化窒化半導体
膜）、７ トレンチ、８，３２ 内壁絶縁膜、９，３
４，５４，５６ バーズビーク、１１，５０，３５，４
４，６０，６２ 埋込絶縁物（絶縁物）。
（酸化半導体膜）、３多結晶シリコン膜（多結晶半導体
膜）、４ 窒化シリコン膜（窒化半導体膜）、６，３
０，８０，９０ 酸化窒化シリコン膜（酸化窒化半導体
膜）、７ トレンチ、８，３２ 内壁絶縁膜、９，３
４，５４，５６ バーズビーク、１１，５０，３５，４
４，６０，６２ 埋込絶縁物（絶縁物）。
Claims (17)
- 【請求項１】 半導体基板の主面を複数の領域に分離す
る素子分離構造が前記主面に選択的に形成されており、
前記複数の領域の各々に、半導体素子が作り込まれてい
る半導体装置であって、 前記素子分離構造は、 前記主面に選択的に形成されたトレンチの内壁に接する
酸化半導体膜を含むように前記内壁に形成され、前記ト
レンチの開口端部において厚くなった部分であるバーズ
ビークを有し、当該バーズビークに酸化窒化半導体が含
まれている内壁絶縁膜と、 前記内壁絶縁膜を挟んで前記トレンチに充填された絶縁
物と、を備える半導体装置。 - 【請求項２】 前記内壁絶縁膜が、前記バーズビークか
ら当該バーズビークの下方の前記トレンチよりも浅い部
位までの範囲にわたって、酸化窒化半導体を含んでいる
請求項１に記載の半導体装置。 - 【請求項３】 前記絶縁膜と前記絶縁物の間に、窒化半
導体膜を含む別の絶縁膜が介挿されている請求項１また
は請求項２に記載の半導体装置。 - 【請求項４】 前記絶縁膜と前記絶縁物の間に、酸化窒
化半導体膜を含む別の絶縁膜が介挿されている請求項１
または請求項２に記載の半導体装置。 - 【請求項５】 半導体基板の主面を複数の領域に分離す
る素子分離構造が前記主面に選択的に形成されており、
前記複数の領域の各々に、半導体素子が作り込まれてい
る半導体装置であって、 前記素子分離構造は、 前記主面に選択的に形成されたトレンチの内壁に接する
酸化半導体膜およびこれを覆う窒化半導体膜を含むよう
に前記内壁に形成され、前記トレンチの開口端部におい
て厚くなった部分であるバーズビークを有する内壁絶縁
膜と、 前記内壁絶縁膜を挟んで前記トレンチに充填されたフッ
素含有絶縁物と、を備える半導体装置。 - 【請求項６】 (a) 主面を有する半導体基板を準備する
工程と、 (b) 酸化半導体膜とその上方に位置する窒化半導体膜と
を含む多層膜を、前記半導体基板の前記主面の上に形成
する工程と、 (c) 前記窒化半導体膜をパターニングすることにより、
前記主面を複数の領域に分離する形状の開口部を、前記
窒化半導体膜に選択的に形成する工程と、 (d) パターニングされた前記窒化半導体膜をマスクとし
て用いて、エッチングを実行することにより、少なくと
も前記半導体基板の前記主面が露出するまで、前記開口
部の直下の部分を選択的に除去する工程と、 (e) 前記窒化半導体膜の下方にあって、前記開口部の直
下に形成された空洞に露出する表面を、酸化窒化する工
程と、 (f) パターニングされた前記窒化半導体膜をマスクとし
て用いて、エッチングを実行することにより、前記半導
体基板の前記開口部の直下の部分にトレンチを形成する
工程と、 (g) 前記トレンチの内壁に接する酸化半導体膜を含む内
壁絶縁膜を、前記内壁に形成する工程と、 (h) 前記工程(g) の後に、前記トレンチに絶縁物を充填
する工程と、 (i) 少なくとも前記工程(g) よりも後に、前記多層膜を
除去する工程と、 (j) 前記半導体基板の前記主面の中で、前記トレンチに
より互いに分離された前記複数の領域の各々に、半導体
素子の要素を形成する工程と、 を備える半導体装置の製造方法。 - 【請求項７】 前記多層膜が、前記酸化半導体膜と前記
窒化半導体膜との間に挟まれた多結晶半導体膜を、さら
に含む請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記工程(d) が、 (d-1) パターニングされた前記窒化半導体膜をマスクと
して用いて、エッチングを実行することにより、前記半
導体基板に前記トレンチよりも浅い溝が形成されるま
で、前記開口部の直下の部分を選択的に除去する工程
を、備える請求項６または請求項７に記載の半導体装置
の製造方法。 - 【請求項９】 前記工程(e) が、 (e-1) 前記空洞に露出する前記表面を、酸素雰囲気の中
で酸化する工程と、 (e-2) 前記工程(e-1) の後に、前記空洞に露出する前記
表面を、酸化窒素雰囲気の中で酸化窒化する工程と、を
備え、 前記工程(j) が、 (j-1) 前記複数の領域の各々に、前記半導体素子の前記
要素として、Ｎチャネル型のＭＯＳＦＥＴの要素を形成
する工程を、備える請求項６ないし請求項８のいずれか
に記載の半導体装置の製造方法。 - 【請求項１０】 前記工程(e) が、 (e-1) 前記空洞に露出する前記表面を、酸化窒素雰囲気
の中で酸化窒化する工程と、 (e-2) 前記工程(e-1) の後に、前記空洞に露出する前記
表面を、酸素雰囲気の中で酸化する工程と、を備え、 前記工程(j) が、 (j-1) 前記複数の領域の各々に、前記半導体素子の前記
要素として、Ｐチャネル型のＭＯＳＦＥＴの要素を形成
する工程を、備える請求項６ないし請求項８のいずれか
に記載の半導体装置の製造方法。 - 【請求項１１】 (a) 主面を有する半導体基板を準備す
る工程と、 (b) 酸化半導体膜と、その上に接する酸化窒化半導体膜
または酸化ハロゲン化半導体膜と、その上方に位置する
窒化半導体膜とを含む多層膜を、前記半導体基板の前記
主面の上に形成する工程と、 (c) 前記窒化半導体膜をパターニングすることにより、
前記主面を複数の領域に分離する形状の開口部を、前記
窒化半導体膜に選択的に形成する工程と、 (d) パターニングされた前記窒化半導体膜をマスクとし
て用いて、エッチングを実行することにより、前記開口
部の直下の部分を選択的に除去し、それにより、前記半
導体基板の前記開口部の直下の部分にトレンチを形成す
る工程と、 (e) 前記トレンチの内壁に接する酸化半導体膜を含む内
壁絶縁膜を、前記内壁に形成する工程と、 (f) 前記工程(e) の後に、前記トレンチに絶縁物を充填
する工程と、 (g) 少なくとも前記工程(e) よりも後に、前記多層膜を
除去する工程と、 (h) 前記半導体基板の前記主面の中で、前記トレンチに
より互いに分離された前記複数の領域の各々に、半導体
素子の要素を形成する工程と、 を備える半導体装置の製造方法。 - 【請求項１２】 前記工程(g) は、 (g-1) 前記工程(e) および(f) の間に、前記多層膜の中
の窒化半導体膜を除去する工程を、備え、 前記製造方法は、 (i) 前記工程(g-1) および(f) の間に、露出する表面の
上に、窒化半導体膜を含む絶縁膜を形成する工程を、さ
らに備える請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記前記工程(g) は、 (g-1) 前記工程(e) および(f) の間に、前記多層膜の中
の窒化半導体膜を除去する工程を、備え、 前記製造方法は、 (i) 前記工程(g-1) および(f) の間に、露出する表面の
上に、酸化窒化半導体膜を含む絶縁膜を形成する工程
を、さらに備える請求項１１に記載の半導体装置の製造
方法。 - 【請求項１４】 (a) 主面を有する半導体基板を準備す
る工程と、 (b) 酸化半導体膜とその上方に位置する窒化半導体膜と
を含む多層膜を、前記半導体基板の前記主面の上に形成
する工程と、 (c) 前記窒化半導体膜をパターニングすることにより、
前記主面を複数の領域に分離する形状の開口部を、前記
窒化半導体膜に選択的に形成する工程と、 (d) パターニングされた前記窒化半導体膜をマスクとし
て用いて、エッチングを実行することにより、前記開口
部の直下の部分を選択的に除去し、それにより、前記半
導体基板の前記開口部の直下の部分にトレンチを形成す
る工程と、 (e) 前記トレンチの内壁に接する酸化半導体膜を含む内
壁絶縁膜を、前記内壁に形成する工程と、 (f) 前記工程(e) の後に、前記トレンチに絶縁物を充填
する工程と、 (g) 少なくとも前記工程(e) よりも後に、前記多層膜を
除去する工程と、 (h) 前記半導体基板の前記主面の中で、前記トレンチに
より互いに分離された前記複数の領域の各々に、半導体
素子の要素を形成する工程と、 (i) 少なくとも前記工程(a) よりも後に、前記多層膜の
少なくとも一部へ窒素、ハロゲン、または、ハロゲン化
窒素を注入する工程と、 を備える半導体装置の製造方法。 - 【請求項１５】 前記工程(d) が、 (d-1) 前記多層膜に含まれる前記酸化半導体膜が露出す
るまで、前記エッチングを実行する工程と、 (d-2) 前記工程(d-1)の後に、前記トレンチが形成され
るまで、前記エッチングを実行する工程と、を備え、 前記工程(i) が、 (i-1) 前記工程(d-1)と(d-2)の間に、前記前記多層膜の
前記少なくとも一部へ、窒素、ハロゲン、または、ハロ
ゲン化窒素を、斜め回転注入する工程を、備える請求項
１４に記載の半導体装置の製造方法。 - 【請求項１６】 (a) 主面を有する半導体基板を準備す
る工程と、 (b) 酸化半導体膜とその上方に位置する窒化半導体膜と
を含む多層膜を、前記半導体基板の前記主面の上に形成
する工程と、 (c) 前記窒化半導体膜をパターニングすることにより、
前記主面を複数の領域に分離する形状の開口部を、前記
窒化半導体膜に選択的に形成する工程と、 (d) パターニングされた前記窒化半導体膜をマスクとし
て用いて、エッチングを実行することにより、前記開口
部の直下の部分を選択的に除去し、それにより、前記半
導体基板の前記開口部の直下の部分にトレンチを形成す
る工程と、 (e) 前記トレンチの内壁に接する酸化半導体膜を含む内
壁絶縁膜を、前記内壁に形成する工程と、 (f) 前記工程(e) の後に、前記トレンチに絶縁物を充填
する工程と、 (g) 少なくとも前記工程(e) よりも後に、前記多層膜を
除去する工程と、 (h) 少なくとも前記工程(f) よりも後に、前記絶縁物へ
窒素、ハロゲン、または、ハロゲン化窒素を注入する工
程と、 (i) 前記半導体基板の前記主面の中で、前記トレンチに
より互いに分離された前記複数の領域の各々に、半導体
素子の要素を形成する工程と、 を備える半導体装置の製造方法。 - 【請求項１７】 (a) 主面を有する半導体基板を準備す
る工程と、 (b) 酸化半導体膜とその上方に位置する窒化半導体膜と
を含む多層膜を、前記半導体基板の前記主面の上に形成
する工程と、 (c) 前記窒化半導体膜をパターニングすることにより、
前記主面を複数の領域に分離する形状の開口部を、前記
窒化半導体膜に選択的に形成する工程と、 (d) パターニングされた前記窒化半導体膜をマスクとし
て用いて、エッチングを実行することにより、前記開口
部の直下の部分を選択的に除去し、それにより、前記半
導体基板の前記開口部の直下の部分にトレンチを形成す
る工程と、 (e) 前記トレンチの内壁に酸化半導体膜を形成する工程
と、 (f) 前記内壁に形成された前記酸化半導体膜の上に窒化
半導体膜を形成する工程と、 (g) 前記工程(f) の後に、前記トレンチに、フッ素含有
絶縁物を充填する工程と、 (h) 少なくとも前記工程(f) よりも後に、前記多層膜を
除去する工程と、 (i) 前記半導体基板の前記主面の中で、前記トレンチに
より互いに分離された前記複数の領域の各々に、半導体
素子の要素を形成する工程と、を備える半導体装置の製
造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32132999A JP2001144170A (ja) | 1999-11-11 | 1999-11-11 | 半導体装置およびその製造方法 |
| US09/549,378 US6333232B1 (en) | 1999-11-11 | 2000-04-13 | Semiconductor device and method of manufacturing the same |
| TW089121565A TW497203B (en) | 1999-11-11 | 2000-10-16 | Semiconductor device and method of manufacturing the same |
| DE10051600A DE10051600C2 (de) | 1999-11-11 | 2000-10-18 | Verfahren zur Herstellung einer Halbleitervorrichtung mit Grabenisolationsbereichen und Halbleitervorrichtung mit einer Elementisolationsstruktur |
| KR10-2000-0061878A KR100376237B1 (ko) | 1999-11-11 | 2000-10-20 | 반도체 장치 및 그 제조 방법 |
| US09/978,659 US6495424B2 (en) | 1999-11-11 | 2001-10-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32132999A JP2001144170A (ja) | 1999-11-11 | 1999-11-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144170A true JP2001144170A (ja) | 2001-05-25 |
| JP2001144170A5 JP2001144170A5 (ja) | 2006-12-21 |
Family
ID=18131386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32132999A Pending JP2001144170A (ja) | 1999-11-11 | 1999-11-11 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6333232B1 (ja) |
| JP (1) | JP2001144170A (ja) |
| KR (1) | KR100376237B1 (ja) |
| DE (1) | DE10051600C2 (ja) |
| TW (1) | TW497203B (ja) |
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| KR100865853B1 (ko) * | 2006-06-29 | 2008-10-29 | 주식회사 하이닉스반도체 | 소자 분리막을 포함하는 반도체 소자 및 그것의 형성 방법 |
| US7732277B2 (en) | 2006-09-26 | 2010-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2008124211A (ja) * | 2006-11-10 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2011086840A (ja) * | 2009-10-16 | 2011-04-28 | Canon Inc | 半導体素子及び半導体素子の形成方法 |
| US10651094B2 (en) | 2014-11-13 | 2020-05-12 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
| JP2018133585A (ja) * | 2018-04-26 | 2018-08-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW497203B (en) | 2002-08-01 |
| DE10051600A1 (de) | 2001-05-23 |
| KR100376237B1 (ko) | 2003-03-15 |
| US20020022326A1 (en) | 2002-02-21 |
| DE10051600C2 (de) | 2003-05-08 |
| KR20010051166A (ko) | 2001-06-25 |
| US6333232B1 (en) | 2001-12-25 |
| US6495424B2 (en) | 2002-12-17 |
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| A02 | Decision of refusal |
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