JP2000114362A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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Abstract
(57)【要約】 （修正有）
【課題】 半導体装置のトレンチ分離において、ＳＯＧ
膜でトレンチの埋込を行うと、デバイスプロセス中のウ
エットエッチング工程により大きくエッチングされ、ト
レンチ分離の形状が悪化する。 【解決手段】 トレンチ素子分離工程を有する半導体装
置の製造方法において、トレンチ素子分分離の酸化膜に
よる埋め込みを行う際、トレンチの深さ方向の途中まで
ＳＯＧで埋め込み、トレンチの上部は、ＣＶＤによる酸
化膜としてＳｉＯ 2膜例えばＨＴＯ膜により埋め込みを
行う。
膜でトレンチの埋込を行うと、デバイスプロセス中のウ
エットエッチング工程により大きくエッチングされ、ト
レンチ分離の形状が悪化する。 【解決手段】 トレンチ素子分離工程を有する半導体装
置の製造方法において、トレンチ素子分分離の酸化膜に
よる埋め込みを行う際、トレンチの深さ方向の途中まで
ＳＯＧで埋め込み、トレンチの上部は、ＣＶＤによる酸
化膜としてＳｉＯ 2膜例えばＨＴＯ膜により埋め込みを
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ分離工程
を有する半導体装置の製造方法に関し、詳しくは、良好
なトレンチ分離形状が得られるように改良された半導体
装置の製造方法に関する。
を有する半導体装置の製造方法に関し、詳しくは、良好
なトレンチ分離形状が得られるように改良された半導体
装置の製造方法に関する。
【０００２】
【従来の技術】本発明が関する半導体装置の製造方法で
は、良好なトレンチ分離形状が得られることが重要な要
素の一つとなっている。
は、良好なトレンチ分離形状が得られることが重要な要
素の一つとなっている。
【０００３】この目的のために、通常埋め込み性が比較
的良く、熱酸化膜に近い膜質のトレンチ埋め込み酸化膜
を得る方法として、ＨＤＰ−ＣＶＤを用いる方法があ
る。しかしながら、この方法では、トレンチ分離幅２０
０ｎｍ以下でアスペクト比３以上の高アスペクト比のト
レンチの埋め込みを行うと、図５の様に十分な埋め込み
性が得られず、素子分離特性の悪化を招くことになる。
的良く、熱酸化膜に近い膜質のトレンチ埋め込み酸化膜
を得る方法として、ＨＤＰ−ＣＶＤを用いる方法があ
る。しかしながら、この方法では、トレンチ分離幅２０
０ｎｍ以下でアスペクト比３以上の高アスペクト比のト
レンチの埋め込みを行うと、図５の様に十分な埋め込み
性が得られず、素子分離特性の悪化を招くことになる。
【０００４】また埋め込み性良く酸化膜を形成する方法
としては、塗布膜であるＳＯＧを用いて酸化膜を形成す
る方法がある。この方法によれば、上記のような高アス
ペクト比のトレンチの埋め込みが可能となるが、図６に
示すように、トレンチと他の部分との間に大きい段差が
生じるという欠点がある。
としては、塗布膜であるＳＯＧを用いて酸化膜を形成す
る方法がある。この方法によれば、上記のような高アス
ペクト比のトレンチの埋め込みが可能となるが、図６に
示すように、トレンチと他の部分との間に大きい段差が
生じるという欠点がある。
【０００５】さらに特公平７−０７７２３１号公報に
は、半導体装置のトレンチ分離方法が開示されている。
この公知の方法においては、アスペクト比の大きいトレ
ンチを隙間なく埋め込むために、基板上に下敷酸化膜、
窒化膜を成長後、それらの膜にトレンチパターンを開口
し、窒化膜をマスクにトレンチを掘削し、トレンチ表面
を酸化した後、ＳＯＧを塗布、エッチバックし、トレン
チ表面近くまでＳＯＧがトレンチを埋め込む構造とす
る。その後、ウェットエッチング耐性の良いＨＴＯ膜を
ＣＢＤにより成長させ、初期に設けた酸化膜、窒化膜を
除去し、基板表面を酸化することにより、トレンチ分離
を有する、段差の小さい基板が得られる。
は、半導体装置のトレンチ分離方法が開示されている。
この公知の方法においては、アスペクト比の大きいトレ
ンチを隙間なく埋め込むために、基板上に下敷酸化膜、
窒化膜を成長後、それらの膜にトレンチパターンを開口
し、窒化膜をマスクにトレンチを掘削し、トレンチ表面
を酸化した後、ＳＯＧを塗布、エッチバックし、トレン
チ表面近くまでＳＯＧがトレンチを埋め込む構造とす
る。その後、ウェットエッチング耐性の良いＨＴＯ膜を
ＣＢＤにより成長させ、初期に設けた酸化膜、窒化膜を
除去し、基板表面を酸化することにより、トレンチ分離
を有する、段差の小さい基板が得られる。
【０００６】
【発明が解決しようとする課題】しかしＳＯＧ膜は、ウ
エットエッチング耐性が弱いために、デバイスプロセス
中のウエットエッチング工程により、図３のように大き
くエッチングされ、トレンチ分離の形状が悪化し、素子
特性に悪影響を及ぼす。またＳＯＧ膜は金属等の不純物
を多く含む膜であり、トレンチ表面にＳＯＧ膜がむき出
しの状態では、ゲート酸化工程等への悪影響を及ぼすお
それがある。
エットエッチング耐性が弱いために、デバイスプロセス
中のウエットエッチング工程により、図３のように大き
くエッチングされ、トレンチ分離の形状が悪化し、素子
特性に悪影響を及ぼす。またＳＯＧ膜は金属等の不純物
を多く含む膜であり、トレンチ表面にＳＯＧ膜がむき出
しの状態では、ゲート酸化工程等への悪影響を及ぼすお
それがある。
【０００７】本発明の主な目的は、埋め込み性の良いト
レンチ分離を形成する半導体装置の製造方法を提供する
ことにある。
レンチ分離を形成する半導体装置の製造方法を提供する
ことにある。
【０００８】本発明の他の目的は、エッチング耐性が強
いトレンチ分離を形成し、プロセス安定性の高い半導体
装置の製造方法を提供することにある。
いトレンチ分離を形成し、プロセス安定性の高い半導体
装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の特徴は、トレン
チ素子分離の埋め込み工程において、トレンチの深さ方
向の途中までＳＯＧを用いた酸化膜を形成し、トレンチ
の上部の埋め込みはＣＶＤ法による酸化膜で形成するこ
とにある。
チ素子分離の埋め込み工程において、トレンチの深さ方
向の途中までＳＯＧを用いた酸化膜を形成し、トレンチ
の上部の埋め込みはＣＶＤ法による酸化膜で形成するこ
とにある。
【００１０】すなわち本発明による製造方法において
は、トレンチ素子分分離の酸化膜による埋め込みを行う
際、トレンチの深さ方向の途中までＳＯＧで埋め込み、
トレンチの上部は、ＣＶＤによる酸化膜としてＳｉＯ2
膜例えばＨＴＯ膜により埋め込みを行う。
は、トレンチ素子分分離の酸化膜による埋め込みを行う
際、トレンチの深さ方向の途中までＳＯＧで埋め込み、
トレンチの上部は、ＣＶＤによる酸化膜としてＳｉＯ2
膜例えばＨＴＯ膜により埋め込みを行う。
【００１１】このようにＳＯＧを用いてトレンチ上部の
埋め込みを行うことにより、アスペクト比の高いトレン
チの埋め込みを行うことが容易となり、かつトレンチ上
部の埋め込みを膜質、特にウエットエッチング耐性の良
いＨＴＯ膜等のＣＶＤ膜で形成することで、デバイスプ
ロセス中でのウエットエッチングによる形状悪化を防ぐ
役目を果たす。
埋め込みを行うことにより、アスペクト比の高いトレン
チの埋め込みを行うことが容易となり、かつトレンチ上
部の埋め込みを膜質、特にウエットエッチング耐性の良
いＨＴＯ膜等のＣＶＤ膜で形成することで、デバイスプ
ロセス中でのウエットエッチングによる形状悪化を防ぐ
役目を果たす。
【００１２】従って、埋め込み性が良くかつプロセス安
定性の高いトレンチ分離がアスペクト比が高いトレンチ
でも実現出来るという効果が得られる。
定性の高いトレンチ分離がアスペクト比が高いトレンチ
でも実現出来るという効果が得られる。
【００１３】
【発明の実施の形態】本発明を図面を参照して説明す
る。図１（ａ）乃至図４（ｊ）は、本発明の一実施の形
態における工程断面図を示している。
る。図１（ａ）乃至図４（ｊ）は、本発明の一実施の形
態における工程断面図を示している。
【００１４】まず、Ｓｉ基板１上に、熱酸化によりＳｉ
Ｏ2膜２を例えば１０ｎｍの厚さで形成し、ＣＶＤ法に
よりＳｉＮ膜３を例えば１５０ｎｍの厚さで形成する。
そしてリソグラフィー工程を用いてＳｉＮ膜３、ＳｉＯ
2膜２、Ｓｉ基板１をそれぞれ異方性エッチングにより
エッチングし、トレンチ分離の溝を例えば幅２００ｎ
ｍ、深さ５００ｎｍで形成する（図１（ａ））。
Ｏ2膜２を例えば１０ｎｍの厚さで形成し、ＣＶＤ法に
よりＳｉＮ膜３を例えば１５０ｎｍの厚さで形成する。
そしてリソグラフィー工程を用いてＳｉＮ膜３、ＳｉＯ
2膜２、Ｓｉ基板１をそれぞれ異方性エッチングにより
エッチングし、トレンチ分離の溝を例えば幅２００ｎ
ｍ、深さ５００ｎｍで形成する（図１（ａ））。
【００１５】そしてエッチングダメージ緩和のために、
熱酸化によりトレンチ内部にＳｉＯ 2膜４を形成する
（図１（ｂ））。
熱酸化によりトレンチ内部にＳｉＯ 2膜４を形成する
（図１（ｂ））。
【００１６】ついでＳＯＧ溶液を塗布し、例えば４００
℃でベークを行ってＳＯＧ膜５を形成する（図２
（ｃ））。ＳＯＧ膜５は、このように溶液を塗布するこ
とにより形成するので、本例の様なアスペクト比の高い
トレンチ内部にも埋め込み性良く膜形成できる。次にＳ
ｉ基板表面から１００ｎｍ程度の深さまで、異方性ドラ
イエッチングによりＳＯＧ膜５のエッチバックを行う
（図２（ｄ））。
℃でベークを行ってＳＯＧ膜５を形成する（図２
（ｃ））。ＳＯＧ膜５は、このように溶液を塗布するこ
とにより形成するので、本例の様なアスペクト比の高い
トレンチ内部にも埋め込み性良く膜形成できる。次にＳ
ｉ基板表面から１００ｎｍ程度の深さまで、異方性ドラ
イエッチングによりＳＯＧ膜５のエッチバックを行う
（図２（ｄ））。
【００１７】次に、トレンチの溝の上部１００ｎｍを、
シラン系ガスを用いて８００℃程度の高温でＣＶＤを行
うことにより、酸化膜形成を行うことによる、いわゆる
ＨＴＯ膜６を２００ｎｍの厚さで形成することにより埋
め込みを行う（図２（ｅ））。
シラン系ガスを用いて８００℃程度の高温でＣＶＤを行
うことにより、酸化膜形成を行うことによる、いわゆる
ＨＴＯ膜６を２００ｎｍの厚さで形成することにより埋
め込みを行う（図２（ｅ））。
【００１８】このＨＴＯ膜６は、ウエットエッチング耐
性も高く、かつ金属不純物等が混入しにくいことで知ら
れている。そしてＣＭＰにより、ＳｉＮ上の余分なＨＴ
Ｏ膜６は除去される（図３（ｆ））。
性も高く、かつ金属不純物等が混入しにくいことで知ら
れている。そしてＣＭＰにより、ＳｉＮ上の余分なＨＴ
Ｏ膜６は除去される（図３（ｆ））。
【００１９】ついで、ウェットエッチングにより、Ｓｉ
Ｎ膜３とＳｉＯ2膜２を除去し（図３（ｇ））、熱酸化
によりウェルやチャネル形成のイオン注入のマスクとな
るＳｉＯ2膜７を形成し（図３（ｈ））、そして図では
簡単のため省略するが、イオン注入でウェルとチャネル
を形成した後に、ウエットエッチングでＳｉＯ2膜７を
除去し（図４（ｉ））、熱酸化によりゲートＳｉＯ2膜
８が、そして例えばＣＶＤ法によるポリシリコンでゲー
ト電極９が形成される（図４（ｊ））。
Ｎ膜３とＳｉＯ2膜２を除去し（図３（ｇ））、熱酸化
によりウェルやチャネル形成のイオン注入のマスクとな
るＳｉＯ2膜７を形成し（図３（ｈ））、そして図では
簡単のため省略するが、イオン注入でウェルとチャネル
を形成した後に、ウエットエッチングでＳｉＯ2膜７を
除去し（図４（ｉ））、熱酸化によりゲートＳｉＯ2膜
８が、そして例えばＣＶＤ法によるポリシリコンでゲー
ト電極９が形成される（図４（ｊ））。
【００２０】この後は、公知の方法でゲート電極のパタ
ーニングが行われ、ソース・ドレインが形成され、配線
工程を経てＭＯＳデバイスが形成されることになる。
ーニングが行われ、ソース・ドレインが形成され、配線
工程を経てＭＯＳデバイスが形成されることになる。
【００２１】このような製造方法においては、トレンチ
の下部はＳＯＧで埋め込み、上部はＣＶＤ法で例えばＨ
ＴＯ膜で埋め込んでいるため、本例のようなアスペクト
比の高いトレンチでも良好に埋め込むことができ、かつ
ウエットエッチング耐性の高いＨＴＯ膜で覆っているの
で、プロセス中のトレンチ酸化膜の膜減りも小さく、こ
のため良好なトレンチ形状が得られる。さらに、ＳＯＧ
がキャップされるために、ＳＯＧ中の不純物のゲート酸
化工程等への影響も防ぐことが出来るという効果がもた
らされる。これにより、ウエットエッチング耐性の高い
膜を形成することができる。
の下部はＳＯＧで埋め込み、上部はＣＶＤ法で例えばＨ
ＴＯ膜で埋め込んでいるため、本例のようなアスペクト
比の高いトレンチでも良好に埋め込むことができ、かつ
ウエットエッチング耐性の高いＨＴＯ膜で覆っているの
で、プロセス中のトレンチ酸化膜の膜減りも小さく、こ
のため良好なトレンチ形状が得られる。さらに、ＳＯＧ
がキャップされるために、ＳＯＧ中の不純物のゲート酸
化工程等への影響も防ぐことが出来るという効果がもた
らされる。これにより、ウエットエッチング耐性の高い
膜を形成することができる。
【００２２】上記の実施の形態において、ＨＴＯ膜の代
わりに、ウエットエッチング耐性の高さが得られるなら
ば、成長温度を低くした、いわゆるＬＴＯ膜を用いても
良い。またプラズマＣＶＤでも、ＨＤＰ（High Density
Plasma）ＣＶＤで形成した酸化膜は、ウエットエッチ
ング耐性の高い膜が得られることが知られており、ＨＴ
Ｏの代わりにこれを用いても良い。さらにＳＯＧ膜は、
無機ＳＯＧ、有機ＳＯＧのれを用いても良く、ＨＳＱ
（Hydrogen-Silsesquioxane）の様な低誘電率の塗布膜
を用いても良い。
わりに、ウエットエッチング耐性の高さが得られるなら
ば、成長温度を低くした、いわゆるＬＴＯ膜を用いても
良い。またプラズマＣＶＤでも、ＨＤＰ（High Density
Plasma）ＣＶＤで形成した酸化膜は、ウエットエッチ
ング耐性の高い膜が得られることが知られており、ＨＴ
Ｏの代わりにこれを用いても良い。さらにＳＯＧ膜は、
無機ＳＯＧ、有機ＳＯＧのれを用いても良く、ＨＳＱ
（Hydrogen-Silsesquioxane）の様な低誘電率の塗布膜
を用いても良い。
【００２３】
【発明の効果】以上に説明したように、本発明の半導体
装置の製造方法においては、ＳＯＧを用いてトレンチ上
部の埋め込みを行うことにより、アスペクト比の高いト
レンチの埋め込みを行うことが容易となり、かつトレン
チ上部の埋め込みを膜質、特にウエットエッチング耐性
の良いＨＴＯ膜等のＣＶＤ膜で形成することで、デバイ
スプロセス中でのウエットエッチングによる形状悪化を
防ぐ役目を果たす。
装置の製造方法においては、ＳＯＧを用いてトレンチ上
部の埋め込みを行うことにより、アスペクト比の高いト
レンチの埋め込みを行うことが容易となり、かつトレン
チ上部の埋め込みを膜質、特にウエットエッチング耐性
の良いＨＴＯ膜等のＣＶＤ膜で形成することで、デバイ
スプロセス中でのウエットエッチングによる形状悪化を
防ぐ役目を果たす。
【００２４】従って、埋め込み性が良くかつプロセス安
定性の高いトレンチ分離がアスペクト比が高いトレンチ
でも実現出来るという効果が得られる。
定性の高いトレンチ分離がアスペクト比が高いトレンチ
でも実現出来るという効果が得られる。
【図１】（ａ），（ｂ）は本発明の一実施の形態におけ
る工程断面図。
る工程断面図。
【図２】（ｃ）〜（ｅ）は図１（ａ）の工程に続いて行
われる工程の工程断面図。
われる工程の工程断面図。
【図３】（ｆ）〜（ｈ）は図２（ｅ）の工程に続いて行
われる工程の工程断面図。
われる工程の工程断面図。
【図４】（ｉ），（ｊ）は図３（ｈ）の工程に続いて行
われる工程の工程断面図。
われる工程の工程断面図。
【図５】従来の方法で得られたトレンチ埋め込み酸化膜
を示す断面図。
を示す断面図。
【図６】従来の他の方法で得られたトレンチ埋め込み酸
化膜を示す断面図。
化膜を示す断面図。
１ Ｓｉ基板 ２ ＳｉＯ2膜 ３ ＳｉＮ膜 ４ ＳｉＯ2膜 ５ ＳＯＧ ６ ＨＴＯ膜 ７ ＳｉＯ2膜 ８ ゲートＳｉＯ2膜 ９ ゲート電極
Claims (3)
- 【請求項１】 トレンチ分離形状を有する半導体装置の
製造方法において、トレンチ素子分分離の酸化膜による
埋め込みを行う際、トレンチの深さ方向の途中までＳＯ
Ｇで埋め込み、トレンチの上部は酸化膜により埋め込み
を行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記トレンチの上部の酸化膜が、ＨＴＯ
膜またはＬＴＯ膜である請求項１に記載の方法。 - 【請求項３】 前記ＳＯＧ膜が、無機ＳＯＧ膜、有機Ｓ
ＯＧ膜、またはＨＳＱ（Hydrogen-Silsesquioxane）膜
である請求項１に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281574A JP2000114362A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281574A JP2000114362A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114362A true JP2000114362A (ja) | 2000-04-21 |
Family
ID=17641081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10281574A Pending JP2000114362A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114362A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203263A (ja) * | 2000-01-20 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US6384466B1 (en) * | 1998-08-27 | 2002-05-07 | Micron Technology, Inc. | Multi-layer dielectric and method of forming same |
| KR20040050512A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| WO2004079819A1 (ja) * | 2003-03-05 | 2004-09-16 | Az Electronic Materials (Japan) K.K. | トレンチ・アイソレーション構造の形成方法 |
| KR100461329B1 (ko) * | 2002-06-29 | 2004-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| JP2005340327A (ja) * | 2004-05-25 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7052971B2 (en) | 2001-07-13 | 2006-05-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| US7105397B2 (en) | 2003-11-28 | 2006-09-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2008091368A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100898580B1 (ko) * | 2002-12-07 | 2009-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| JP2009123998A (ja) * | 2007-11-16 | 2009-06-04 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR100929636B1 (ko) | 2007-03-30 | 2009-12-03 | 주식회사 하이닉스반도체 | 핀 트랜지스터 제조방법 |
| US7682927B2 (en) | 2005-03-25 | 2010-03-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US7687355B2 (en) | 2007-03-30 | 2010-03-30 | Hynix Semiconductor Inc. | Method for manufacturing fin transistor that prevents etching loss of a spin-on-glass insulation layer |
| KR20100121437A (ko) | 2009-05-08 | 2010-11-17 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US8080463B2 (en) | 2009-01-23 | 2011-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and silicon oxide film forming method |
-
1998
- 1998-10-02 JP JP10281574A patent/JP2000114362A/ja active Pending
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6384466B1 (en) * | 1998-08-27 | 2002-05-07 | Micron Technology, Inc. | Multi-layer dielectric and method of forming same |
| US6905956B2 (en) | 1998-08-27 | 2005-06-14 | Micron Technology, Inc. | Multi-layer dielectric and method of forming same |
| US6940171B2 (en) | 1998-08-27 | 2005-09-06 | Micron Technology, Inc. | Multi-layer dielectric and method of forming same |
| JP2001203263A (ja) * | 2000-01-20 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US7052971B2 (en) | 2001-07-13 | 2006-05-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| KR100461329B1 (ko) * | 2002-06-29 | 2004-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100898580B1 (ko) * | 2002-12-07 | 2009-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR20040050512A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| WO2004079819A1 (ja) * | 2003-03-05 | 2004-09-16 | Az Electronic Materials (Japan) K.K. | トレンチ・アイソレーション構造の形成方法 |
| US7416987B2 (en) | 2003-11-28 | 2008-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| US7105397B2 (en) | 2003-11-28 | 2006-09-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2005340327A (ja) * | 2004-05-25 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7279769B2 (en) | 2004-05-25 | 2007-10-09 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US7682927B2 (en) | 2005-03-25 | 2010-03-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2008091368A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100929636B1 (ko) | 2007-03-30 | 2009-12-03 | 주식회사 하이닉스반도체 | 핀 트랜지스터 제조방법 |
| US7687355B2 (en) | 2007-03-30 | 2010-03-30 | Hynix Semiconductor Inc. | Method for manufacturing fin transistor that prevents etching loss of a spin-on-glass insulation layer |
| JP2009123998A (ja) * | 2007-11-16 | 2009-06-04 | Elpida Memory Inc | 半導体装置の製造方法 |
| US8053286B2 (en) | 2007-11-16 | 2011-11-08 | Elpida Memory, Inc. | Method of forming semiconductor device including trench gate structure |
| US8080463B2 (en) | 2009-01-23 | 2011-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and silicon oxide film forming method |
| KR20100121437A (ko) | 2009-05-08 | 2010-11-17 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US8384187B2 (en) | 2009-05-08 | 2013-02-26 | Renesas Electronics Corporation | Semiconductor device with shallow trench isolation |
| US9029237B2 (en) | 2009-05-08 | 2015-05-12 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| CN105355540A (zh) * | 2009-05-08 | 2016-02-24 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
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