JP2006114591A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ゲート電極上に形成するコンタクトホールの底面の金属膜の表面が酸化されるのを抑制する。
【解決手段】 基板上コンタクトホール１９ａ、１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成した後、基板上コンタクトホール１９ａ、１９ｂの底面に露出したシリコン基板１にそれぞれ不純物を注入してＮ型イオン注入層２１、Ｐ型イオン注入層２３を形成する。その後、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない膜厚で、これらのコンタクトホールの内面に金属酸化防止膜２４を形成する。そして、熱処理により不純物を活性化させた後に、それぞれのコンタクトホールの底面の金属酸化防止膜２４を除去する。
このように形成することにより、上記熱処理において金属膜７ａの表面が酸化されるのを抑制することができる。
【選択図】 図１０
【解決手段】 基板上コンタクトホール１９ａ、１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成した後、基板上コンタクトホール１９ａ、１９ｂの底面に露出したシリコン基板１にそれぞれ不純物を注入してＮ型イオン注入層２１、Ｐ型イオン注入層２３を形成する。その後、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない膜厚で、これらのコンタクトホールの内面に金属酸化防止膜２４を形成する。そして、熱処理により不純物を活性化させた後に、それぞれのコンタクトホールの底面の金属酸化防止膜２４を除去する。
このように形成することにより、上記熱処理において金属膜７ａの表面が酸化されるのを抑制することができる。
【選択図】 図１０
Description
本発明は半導体装置の製造方法に関し、特にコンタクトホールの形成方法に関する。
トランジスタのゲート電極の抵抗を低くするため、多結晶シリコン膜の上に金属膜を積層した構造のゲート電極が広く用いられている。以下、このゲート電極をシリコン基板上に形成した後に、シリコン基板上およびゲート電極上にコンタクトホールを形成する例を説明する。
まず、シリコン基板上に多結晶シリコン膜および金属膜を積層したゲート電極を形成する。次に、このゲート電極をマスクとしてシリコン基板の表面に拡散層を形成する。そして、シリコン基板上およびゲート電極上に層間絶縁膜を形成する。
次に、層間絶縁膜を選択的にエッチングして、底面にシリコン基板を露出させた基板上コンタクトホールと、底面に金属膜を露出させたゲート電極上コンタクトホールとを形成する。
次に、層間絶縁膜を選択的にエッチングして、底面にシリコン基板を露出させた基板上コンタクトホールと、底面に金属膜を露出させたゲート電極上コンタクトホールとを形成する。
次に、基板上コンタクトホールと、これと隣接するゲート電極との間の絶縁性を確保するため、基板上コンタクトホールおよびゲート電極上コンタクトホールの側面に、シリコン窒化膜などからなるサイドウォールを形成する。
そして、基板上コンタクトホールの底面に露出したシリコン基板に不純物を注入した後に、熱処理を行って不純物を活性化させる（例えば、特許文献１参照）。
そして、基板上コンタクトホールの底面に露出したシリコン基板に不純物を注入した後に、熱処理を行って不純物を活性化させる（例えば、特許文献１参照）。
上記従来技術の不純物を活性化させる熱処理において、ゲート電極上コンタクトホールの底面に露出した金属膜の表面が酸化されて金属酸化物が形成され、ゲート電極上コンタクトの導通不良を引き起こしてしまうという問題があった。
また、上記の金属酸化物形成を避けるため基板上コンタクトホールのみを形成した後に、その底面に露出したシリコン基板に不純物を注入して熱処理を行い、その後にゲート電極上コンタクトホールを形成するという方法では、コンタクトホールを形成するためのリソグラフィおよびエッチングの工程数が増加してしまうという問題があった。
また、上記の金属酸化物形成を避けるため基板上コンタクトホールのみを形成した後に、その底面に露出したシリコン基板に不純物を注入して熱処理を行い、その後にゲート電極上コンタクトホールを形成するという方法では、コンタクトホールを形成するためのリソグラフィおよびエッチングの工程数が増加してしまうという問題があった。
本発明は上記課題を解決するためになされたもので、コンタクトホールを形成するための工程数増加を抑え、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、前記基板上コンタクトホールの底面に露出した前記基板に不純物を注入する工程と、前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、前記基板に注入した前記不純物を熱処理して活性化させる工程と、前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程とを含むことを特徴とする。
また、本発明に係る半導体装置の製造方法は、基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、前記基板上コンタクトホールの底面に形成した前記金属酸化防止膜を介して前記基板に不純物を注入する工程と、前記基板に注入した前記不純物を熱処理して活性化させる工程と、前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
本発明のその他の特徴については、以下において詳細に説明する。
本発明によれば、コンタクトホールを形成するための工程数増加を抑え、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した半導体装置の製造方法を得ることができる。
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
実施の形態１．
本実施の形態では、シリコン基板上にＮ型の金属酸化膜半導体（Metal Oxide Semiconductor；以下、「ＭＯＳ」という）トランジスタおよびＰ型のＭＯＳトランジスタを形成した後に、全面に層間絶縁膜を形成して、シリコン基板上とトランジスタのゲート電極上とにコンタクトホールを形成する半導体装置の製造方法について説明する（以下、Ｎ型のＭＯＳ、Ｐ型のＭＯＳをそれぞれ「ＮＭＯＳ」、「ＰＭＯＳ」という）。
本実施の形態では、シリコン基板上にＮ型の金属酸化膜半導体（Metal Oxide Semiconductor；以下、「ＭＯＳ」という）トランジスタおよびＰ型のＭＯＳトランジスタを形成した後に、全面に層間絶縁膜を形成して、シリコン基板上とトランジスタのゲート電極上とにコンタクトホールを形成する半導体装置の製造方法について説明する（以下、Ｎ型のＭＯＳ、Ｐ型のＭＯＳをそれぞれ「ＮＭＯＳ」、「ＰＭＯＳ」という）。
ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成する工程は、不純物の導電型（Ｎ型またはＰ型）以外は共通であるため、ＮＭＯＳトランジスタを形成する工程を中心に説明する。
まず、図１に示すように、シリコン基板１の主面に素子分離２を形成する。次に、シリコン基板１の表面にゲート絶縁膜３、多結晶シリコン膜４、および窒化タングステン膜５を順次形成する（以下、多結晶シリコン膜４および窒化タングステン膜５を全体として「電極膜６」という）。
次に、電極膜６の上に金属膜７を形成する（以下、電極膜６および金属膜７を全体として「ゲート電極膜８」という）。
このとき、金属膜７としてタングステン膜を用いるようにすると好適である。タングステン膜は、多結晶シリコン膜よりも抵抗が低いため最終的に形成されるゲート電極の抵抗を低くすることができる。
このとき、金属膜７としてタングステン膜を用いるようにすると好適である。タングステン膜は、多結晶シリコン膜よりも抵抗が低いため最終的に形成されるゲート電極の抵抗を低くすることができる。
さらに、ゲート電極膜８の上に、シリコン窒化膜などのハードマスク膜９を形成する。そして、ハードマスク膜９の上に、リソグラフィによりレジストパターン１０を形成する。
次に、図１に示したレジストパターン１０をマスクとしてハードマスク膜９、ゲート電極膜８、ゲート絶縁膜３をエッチングして、図２に示すように、ハードマスク９ａ、ゲート電極８ａ（電極膜６ａと金属膜７ａの積層膜）、およびゲート絶縁膜３ａを形成する。このようにして、シリコン基板１の上に電極膜６ａおよび金属膜７ａを順次積層したゲート電極８ａを形成する。
そして、ハードマスク９ａをマスクとしてリンなどのＮ型不純物のイオン注入を行い、シリコン基板１の表面に低濃度拡散層領域１１ａを形成する。
そして、ハードマスク９ａをマスクとしてリンなどのＮ型不純物のイオン注入を行い、シリコン基板１の表面に低濃度拡散層領域１１ａを形成する。
次に、図３に示すように、ハードマスク９ａ、ゲート電極８ａ、およびゲート絶縁膜３ａの側面にシリコン窒化膜などのサイドウォール１２を形成する。
そして、サイドウォール１２およびハードマスク９ａをマスクとして、砒素などのＮ型不純物のイオン注入を行い、シリコン基板１の表面に高濃度拡散層領域１３ａを形成する。
その後、低濃度拡散層領域１１ａおよび高濃度拡散層領域１３ａに注入された不純物を熱処理して活性化させる。
以上の方法により、ＮＭＯＳトランジスタを形成する。
そして、サイドウォール１２およびハードマスク９ａをマスクとして、砒素などのＮ型不純物のイオン注入を行い、シリコン基板１の表面に高濃度拡散層領域１３ａを形成する。
その後、低濃度拡散層領域１１ａおよび高濃度拡散層領域１３ａに注入された不純物を熱処理して活性化させる。
以上の方法により、ＮＭＯＳトランジスタを形成する。
次に、ＰＭＯＳトランジスタの形成方法について説明する。
上述したシリコン基板１の主面に素子分離を形成する工程（図１参照）からゲート電極８ａを形成するまでの工程（図２参照）をＮＭＯＳの形成と同時に行った後、ＮＭＯＳトランジスタの低濃度拡散層領域１１ａを形成する工程に置き換えて、二弗化硼素（ＢＦ２）などのＰ型不純物をイオン注入して、ＰＭＯＳトランジスタの低濃度拡散層領域１１ｂ（図示しない）を形成する。さらに、ＮＭＯＳトランジスタの高濃度拡散層領域１３ａを形成する工程（図３参照）に置き換えて、硼素（Ｂ）などのＰ型不純物をイオン注入して、ＰＭＯＳトランジスタの高濃度拡散層領域１３ｂ（図示しない）を形成する。
その他の工程については、ＮＭＯＳトランジスタの形成方法と同一とする。
以上の方法により、ＰＭＯＳトランジスタを形成する。
上述したシリコン基板１の主面に素子分離を形成する工程（図１参照）からゲート電極８ａを形成するまでの工程（図２参照）をＮＭＯＳの形成と同時に行った後、ＮＭＯＳトランジスタの低濃度拡散層領域１１ａを形成する工程に置き換えて、二弗化硼素（ＢＦ２）などのＰ型不純物をイオン注入して、ＰＭＯＳトランジスタの低濃度拡散層領域１１ｂ（図示しない）を形成する。さらに、ＮＭＯＳトランジスタの高濃度拡散層領域１３ａを形成する工程（図３参照）に置き換えて、硼素（Ｂ）などのＰ型不純物をイオン注入して、ＰＭＯＳトランジスタの高濃度拡散層領域１３ｂ（図示しない）を形成する。
その他の工程については、ＮＭＯＳトランジスタの形成方法と同一とする。
以上の方法により、ＰＭＯＳトランジスタを形成する。
図４は、上述した方法によりＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成した後の半導体装置の平面図である。また、図５（ａ）、（ｂ）、（ｃ）は、それぞれ図４のＡ−Ａ’方向、Ｂ−Ｂ’方向、Ｃ−Ｃ’方向の断面図である。
図４および図５に示すように、ＮＭＯＳ領域１４、ＰＭＯＳ領域１５、素子分離領域１６の上を横切るようにゲート絶縁膜３ａ、ゲート電極８ａ、ハードマスク９ａの積層膜が形成され、この積層膜の側面にサイドウォール１２が形成されている。そして、ＮＭＯＳ領域１４およびＰＭＯＳ領域１５にそれぞれＮＭＯＳトランジスタ、ＰＭＯＳトランジスタが形成されている。
図４および図５に示すように、ＮＭＯＳ領域１４、ＰＭＯＳ領域１５、素子分離領域１６の上を横切るようにゲート絶縁膜３ａ、ゲート電極８ａ、ハードマスク９ａの積層膜が形成され、この積層膜の側面にサイドウォール１２が形成されている。そして、ＮＭＯＳ領域１４およびＰＭＯＳ領域１５にそれぞれＮＭＯＳトランジスタ、ＰＭＯＳトランジスタが形成されている。
次に、図６（図４に対応する平面図）および図７（図５に対応する断面図）に示すように、シリコン基板１上およびゲート電極８ａ上に層間絶縁膜１７を形成する。そして、その上にリソグラフィによりレジストパターン１８を形成して、これをマスクとして層間絶縁膜１７を選択的にエッチングする。
これにより、ＮＭＯＳ領域１４の層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａを形成する。同様に、ＰＭＯＳ領域１５の層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ｂを形成する。また、素子分離領域１６の層間絶縁膜１７の中で、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃを形成する。
このとき、それぞれのコンタクトホールのホール径は、例えば１８０〜２２０ｎｍ程度となるように形成する。
（なお、これ以降の工程についての平面図は図６とほぼ同一であるので、図６の平面図を適宜参照して、半導体装置の断面図のみにより説明する。）
これにより、ＮＭＯＳ領域１４の層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａを形成する。同様に、ＰＭＯＳ領域１５の層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ｂを形成する。また、素子分離領域１６の層間絶縁膜１７の中で、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃを形成する。
このとき、それぞれのコンタクトホールのホール径は、例えば１８０〜２２０ｎｍ程度となるように形成する。
（なお、これ以降の工程についての平面図は図６とほぼ同一であるので、図６の平面図を適宜参照して、半導体装置の断面図のみにより説明する。）
次に、図８に示すように、層間絶縁膜１７の上にリソグラフィによりレジストパターン２０を形成する。これをマスクとしてＮＭＯＳ領域１４（図６参照）に形成した基板上コンタクトホール１９ａの底面に露出したシリコン基板１に不純物を注入する。
例えば、リン（Ｐ）を５〜５０ｋｅＶ程度の加速エネルギー、１×１０１３〜１×１０１５／ｃｍ２程度の打ち込み量でイオン注入して、基板上コンタクトホール１９ａの底面に露出したシリコン基板１にＮ型イオン注入層２１を形成する。
これにより、後に基板上コンタクトホール１９ａの内部に金属膜を埋め込んで形成するビアとシリコン基板１との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン２０を除去する。
例えば、リン（Ｐ）を５〜５０ｋｅＶ程度の加速エネルギー、１×１０１３〜１×１０１５／ｃｍ２程度の打ち込み量でイオン注入して、基板上コンタクトホール１９ａの底面に露出したシリコン基板１にＮ型イオン注入層２１を形成する。
これにより、後に基板上コンタクトホール１９ａの内部に金属膜を埋め込んで形成するビアとシリコン基板１との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン２０を除去する。
次に、図９に示すように、層間絶縁膜１７の上にリソグラフィによりレジストパターン２２を形成する。これをマスクとしてＰＭＯＳ領域１５（図６参照）に形成した基板上コンタクトホール１９ｂの底面に露出したシリコン基板１に不純物を注入する。
例えば、二弗化硼素（ＢＦ２）を５〜１００ｋｅＶ程度の加速エネルギー、１×１０１３〜１×１０１５／ｃｍ２程度の打ち込み量でイオン注入して、基板上コンタクトホール１９ｂの底面に露出したシリコン基板１にＰ型イオン注入層２３を形成する。
これにより、後に基板上コンタクトホール１９ｂの内部に金属膜を埋め込んで形成するビアとシリコン基板１との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン２２を除去する。
例えば、二弗化硼素（ＢＦ２）を５〜１００ｋｅＶ程度の加速エネルギー、１×１０１３〜１×１０１５／ｃｍ２程度の打ち込み量でイオン注入して、基板上コンタクトホール１９ｂの底面に露出したシリコン基板１にＰ型イオン注入層２３を形成する。
これにより、後に基板上コンタクトホール１９ｂの内部に金属膜を埋め込んで形成するビアとシリコン基板１との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン２２を除去する。
次に、図１０に示すように、基板上コンタクトホール１９ａ、１９ｂ、およびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成する。
例えば、プラズマ化学気相成長（Chemical Vapor Deposition;以下、「ＣＶＤ」という）法などにより、酸素を遮断した条件下でシリコン窒化膜を形成する。
例えば、プラズマ化学気相成長（Chemical Vapor Deposition;以下、「ＣＶＤ」という）法などにより、酸素を遮断した条件下でシリコン窒化膜を形成する。
このように金属酸化防止膜２４としてシリコン窒化膜を用いることにより、後に行うＮ型イオン注入層２１およびＰ型イオン注入層２３を熱処理する工程において、ゲート電極上コンタクトホール１９ｃの底面の金属膜７ａの表面が酸化されるのを抑制することができる。
また、それぞれのコンタクトホール径は前述したように、例えば１８０〜２２０ｎｍ程度に形成されているので、金属酸化防止膜２４を、これらのコンタクトホールが埋め込まれないような薄い膜厚、例えば５〜５０ｎｍ程度の膜厚で形成する。
なお、金属酸化防止膜２４として、シリコン窒化膜（ＳｉＮ膜）に置き換えてＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＮ膜などの膜を形成しても良い。
なお、金属酸化防止膜２４として、シリコン窒化膜（ＳｉＮ膜）に置き換えてＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＮ膜などの膜を形成しても良い。
次に、コンタクトホール１９ａ、１９ｂの底面（図８および図９参照）に露出したシリコン基板１に注入した不純物を熱処理して活性化させる。
例えば、窒素雰囲気中で７００〜１０００℃の温度で炉アニールなどの熱処理を行う。または、炉アニールに置き換えてランプアニールなどにより熱処理を行っても良い。
例えば、窒素雰囲気中で７００〜１０００℃の温度で炉アニールなどの熱処理を行う。または、炉アニールに置き換えてランプアニールなどにより熱処理を行っても良い。
上記の温度（７００〜１０００℃）で熱処理を行うことにより、Ｎ型イオン注入層２１およびＰ型イオン注入層２３に注入した不純物を活性化させ、これらのイオン注入層に導電性をもたせることができる。また、ゲート電極上コンタクトホール１９ｃの底面の金属膜７ａの表面が酸化されるのを抑制することができる。
また、ゲート電極上コンタクトホール１９ｃの底面の金属膜７ａの表面は金属酸化防止膜２４により覆われているため、上記熱処理で巻き込み酸化があっても金属酸化７ａの表面が酸化されるのを効果的に抑制することができる。
次に、図１０に示した金属酸化防止膜２４をエッチバックして、図１１に示すように、それぞれのコンタクトホールの底面に形成した金属酸化防止膜を除去する。これにより、基板上コンタクトホール１９ａ、１９ｂ、およびゲート電極上コンタクトホール１９ｃの側面にそれぞれ金属酸化防止膜２４ａを形成する。
このとき、前述したようにそれぞれのコンタクトホールが埋め込まれない所定膜厚でそれぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成した（図１０参照）ので、基板上コンタクトホール１９ａ、１９ｂの底面にシリコン基板１を露出させることができ、ゲート電極上コンタクトホール１９ｃの底面に金属膜７ａを露出させることができる。
これにより、後の工程でそれぞれのコンタクトホールの底面を金属膜で被覆することができ、最終的に形成されるビアの導通不良を抑制することができる。
これにより、後の工程でそれぞれのコンタクトホールの底面を金属膜で被覆することができ、最終的に形成されるビアの導通不良を抑制することができる。
次に、図１２に示すように、基板上コンタクトホール１９ａ、１９ｂ、およびゲート電極上コンタクトホール１９ｃの内面にＴｉ／ＴｉＮ膜（Ｔｉ膜およびＴｉＮ膜の積層膜）２５をＣＶＤ法などにより形成する。さらに、それぞれのコンタクトホールの内面のＴｉ／ＴｉＮ膜２５により形成された窪みを埋め込むように、タングステンなどの埋め込み金属膜２６をＣＶＤ法などにより形成する。
次に、図１２に示した基板上コンタクトホール１９ａ、１９ｂ、およびゲート電極上コンタクトホール１９ｃの外部に形成されたＴｉ／ＴｉＮ膜２５および埋め込み金属膜２６を化学機械研磨（Chemical Mechanical Polishing；以下、「ＣＭＰ」という）またはエッチバックなどにより除去する。これにより図１３に示すように、基板上コンタクトホール１９ａ、１９ｂ、ゲート電極上コンタクトホール１９ｃの中に、それぞれＴｉ／ＴｉＮ膜２５ａおよび埋め込み金属膜２６ａからなるビア２７ａを形成する。
次に、図示しないが、前述したそれぞれのコンタクトホールの中に形成したビア２７ａおよび層間絶縁膜１７の上にアルミニウム膜を形成し、その上にリソグラフィによりレジストパターンを形成する。これをマスクとしてアルミニウム膜をエッチングして、図１４に示すように、それぞれのコンタクトホールの中に形成されたビア２７ａの上に、それぞれアルミニウム配線２８を形成する。
以上説明したように、本実施の形態に係る半導体装置の製造方法は、まずシリコン基板１上に電極膜６ａおよび金属膜７ａを順次積層したゲート電極８ａを形成して、シリコン基板１上およびゲート電極８ａ上に層間絶縁膜１７を形成するようにした。
次に層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａおよび１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成し、基板上コンタクトホール１９ａおよび１９ｂの底面に露出したシリコン基板１に不純物を注入するようにした。
さらに、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成するようにした。
そして、シリコン基板１に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜２４を除去するようにした。
次に層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａおよび１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成し、基板上コンタクトホール１９ａおよび１９ｂの底面に露出したシリコン基板１に不純物を注入するようにした。
さらに、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成するようにした。
そして、シリコン基板１に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜２４を除去するようにした。
このように形成することにより、基板上コンタクトホール１９ａ、１９ｂと、ゲート電極上コンタクトホール１９ｃとを同時に形成することができ、ゲート電極上コンタクトホール１９ｃの底面の金属膜７ａの表面が酸化されるのを抑制することができる。
従って、コンタクトホールを形成する工程数増加を抑えて、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した、優れた半導体装置の製造方法を得ることができる。
従って、コンタクトホールを形成する工程数増加を抑えて、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した、優れた半導体装置の製造方法を得ることができる。
実施の形態２．
まず、シリコン基板１上にＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成する工程から、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃを形成するまでの工程（図１〜図７）を、実施の形態１と同様にして行う。
まず、シリコン基板１上にＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成する工程から、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃを形成するまでの工程（図１〜図７）を、実施の形態１と同様にして行う。
その後、図１５に示すように、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成する。
この金属酸化防止膜２４の形成方法、膜厚などについては、実施の形態１で示した方法と同様とする。
この金属酸化防止膜２４の形成方法、膜厚などについては、実施の形態１で示した方法と同様とする。
次に、図１６に示すように、金属酸化防止膜２４の上に、リソグラフィによりレジストパターン２０を形成する。これをマスクとしてＮＭＯＳ領域１４（図６参照）の基板上コンタクトホール１９ａの底面に形成した金属酸化防止膜２４を介してシリコン基板１に不純物を注入する。
例えば、リン（Ｐ）を２５〜７０ｋｅＶ程度の加速エネルギー、１×１０１３〜１×１０１５／ｃｍ２程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール１９ａの底面に形成した金属酸化膜２４を介してシリコン基板１にＮ型イオン注入層２１を形成する。
例えば、リン（Ｐ）を２５〜７０ｋｅＶ程度の加速エネルギー、１×１０１３〜１×１０１５／ｃｍ２程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール１９ａの底面に形成した金属酸化膜２４を介してシリコン基板１にＮ型イオン注入層２１を形成する。
このとき、実施の形態１で示した加速エネルギーで金属酸化防止膜２４を介して不純物を注入すると、シリコン基板１への注入深さが浅くなる。この注入深さを実施の形態１と同等とするため、図８で示したＮ型イオン注入層２１を形成する工程よりも、加速エネルギーをやや大きくする。
この後、図示しないが、レジストパターン２０を除去する。
この後、図示しないが、レジストパターン２０を除去する。
次に、図１７に示すように、金属酸化防止膜２４の上に、リソグラフィによりレジストパターン２２を形成する。これをマスクとしてＰＭＯＳ領域１５（図６参照）の基板上コンタクトホール１９ｂの底面に形成した金属酸化防止膜２４を介してシリコン基板１に不純物を注入する。
例えば、二弗化硼素（ＢＦ２）を２５〜１５０ｋｅＶ程度の加速エネルギー、１×１０１３〜１×１０１５／ｃｍ２程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール１９ｂの底面に形成した金属酸化膜２４を介してシリコン基板１にＰ型イオン注入層２３を形成する。
例えば、二弗化硼素（ＢＦ２）を２５〜１５０ｋｅＶ程度の加速エネルギー、１×１０１３〜１×１０１５／ｃｍ２程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール１９ｂの底面に形成した金属酸化膜２４を介してシリコン基板１にＰ型イオン注入層２３を形成する。
このとき、実施の形態１で示した加速エネルギーで金属酸化防止膜２４を介して不純物を注入すると、シリコン基板１への注入深さが浅くなる。この注入深さを実施の形態１と同等とするため、図９で示したＰ型イオン注入層２３を形成する工程よりも、加速エネルギーをやや大きくする。
この後、図示しないが、レジストパターン２２を除去する。
この後、図示しないが、レジストパターン２２を除去する。
このように、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃの側面および底面に金属酸化防止膜２４を形成した後に、これを介してコンタクトホール１９ａ、１９ｂの底面に形成した金属酸化膜２４を介してシリコン基板１にイオン注入を行うようにした。これにより、イオン注入のチャネリングによる寄生リーク電流を抑制することができる。すなわち、Ｎ型イオン注入層２１とシリコン基板１との間の寄生リーク電流を抑制することができる。同様に、Ｐ型イオン注入層２３とシリコン基板１との間の寄生リーク電流を抑制することができる。
この後、シリコン基板１に注入した不純物を熱処理して活性化させ、上述したそれぞれのコンタクトホールの底面に形成した金属酸化防止膜２４を除去する工程を、実施の形態１と同様にして行う。
それ以降の工程についても、実施の形態１と同様に行う。
それ以降の工程についても、実施の形態１と同様に行う。
以上説明したように、本実施の形態に係る半導体装置の製造方法は、まずシリコン基板１上に電極膜６ａおよび金属膜７ａを順次積層したゲート電極８ａを形成して、シリコン基板１上およびゲート電極８ａ上に層間絶縁膜１７を形成するようにした。
次に層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａおよび１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成し、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成するようにした。
さらに、基板上コンタクトホール１９ａおよび１９ｂの底面に形成された金属酸化防止膜２４を介してシリコン基板１に不純物を注入するようにした。
そして、シリコン基板１に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜２４を除去するようにした。
次に層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａおよび１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成し、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成するようにした。
さらに、基板上コンタクトホール１９ａおよび１９ｂの底面に形成された金属酸化防止膜２４を介してシリコン基板１に不純物を注入するようにした。
そして、シリコン基板１に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜２４を除去するようにした。
このように形成することにより、実施の形態１の効果に加えて、Ｎ型イオン注入層２１およびＰ型イオン注入層２３を形成するイオン注入においてチャネリングを防止することができる。これにより、これらのイオン注入層と基板との間の寄生リーク電流を抑制することができる。
１ シリコン基板、２ 素子分離、３ ゲート絶縁膜、６ａ 電極膜、７ａ 金属膜、８ａ ゲート電極、９ａ ハードマスク、１２ サイドウォール、１４ ＮＭＯＳ領域、１５ ＰＭＯＳ領域、１６ 素子分離領域、１７ 層間絶縁膜、１９ａ、１９ｂ 基板上コンタクトホール、１９ｃ ゲート電極上コンタクトホール、２１ Ｎ型イオン注入層、２３ Ｐ型イオン注入層、２４ 金属酸化防止膜。
Claims (5)
- 基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、
前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、
前記基板上コンタクトホールの底面に露出した前記基板に不純物を注入する工程と、
前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、
前記基板に注入した前記不純物を熱処理して活性化させる工程と、
前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、
前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、
前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、
前記基板上コンタクトホールの底面に形成した前記金属酸化防止膜を介して前記基板に不純物を注入する工程と、
前記基板に注入した前記不純物を熱処理して活性化させる工程と、
前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記金属膜として、タングステン膜を用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記金属酸化防止膜として、シリコン窒化膜を用いることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
- 前記不純物を熱処理して活性化させる工程を、７００〜１０００℃の温度で行うことを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
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| JP2004298553A JP2006114591A (ja) | 2004-10-13 | 2004-10-13 | 半導体装置の製造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124427A (ja) * | 2006-10-16 | 2008-05-29 | Sony Corp | 半導体装置及びその製造方法 |
| US20160027639A1 (en) * | 2011-08-01 | 2016-01-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a semiconductor device comprising titanium silicon oxynitride |
-
2004
- 2004-10-13 JP JP2004298553A patent/JP2006114591A/ja active Pending
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| US7714393B2 (en) | 2006-10-16 | 2010-05-11 | Sony Corporation | Semiconductor device and method for manufacturing same |
| US7902610B2 (en) | 2006-10-16 | 2011-03-08 | Sony Corporation | Semiconductor device and method for manufacturing same |
| US20160027639A1 (en) * | 2011-08-01 | 2016-01-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a semiconductor device comprising titanium silicon oxynitride |
| US10032625B2 (en) * | 2011-08-01 | 2018-07-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a semiconductor device comprising titanium silicon oxynitride |
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