TWI262537B - Semiconductor device with crack prevention ring and method of manufacture thereof - Google Patents

Description

1262537 九、發明說明： 【發明所屬之技術領域】 本發明是有關於半導體裝置，且特別是有關於在半導 體裝置的邊緣形成之環狀結構，以於分割成晶粒時避免在 積體電路的絕緣層中產生脫層（Delaminati〇n)以及裂痕 (Cracks )的現象。 【先前技術】 隨著半導體技術的發展，積體電路的尺寸持續地縮小 化，以提同積體電路的運作效能，此效能主要指增加電路 的操作速度，但也會增加積體電路的複雜度。近幾年來， 單位積體電路（亦稱為晶片或是晶粒）的電晶體數目持續 η加中。.積體電路的每個晶片只包含少量的元件時，可 以容易地以單-材質層來連接這些㈣。然而，當每個晶 片需要容納更多的電晶體時而且需要增加積體電路的操: 速度時’將必須使用到多層内連線。 在多層内連線的電路系統中，主要是由兩層或是更多 層共用-内連線的區域’以增加主動元件的面積，以提高 =能性晶片之密度。然而在半導體製程申進行多層内連線 :驟將增加製程的複雜度。傳統上，在晶圓的下層區域形 成主動兀件（例如電晶體、二極體、電容及其他元件)。在 =主動元件的製程之後，形成多層的内連線結構，以於 後:圓上瓜成數以千斤的晶粒。接著在製程步驟完成 ’對母個晶粒邊緣的㈣道進行㈣丨，讀每個晶粒分 1262537 離。最後對每個晶粒進 路模組進行封裝製程。 戈疋對多個晶粒組成之電 由於半導體元件的尺寸持續地微縮 内連線製程受到極大㈣kn、先一 卞夕小⑽夕層 、罕戈。虽兀件的最小特徵尺寸縮小 到1 μηι以下時，由於 逑線產生較回的RC時間延遲而造 成的積體電路之訊缺彳皇；膝 〜專遞L遲（Propagation Delay )將更加 嚴重。所以半導體廠經常 币便用不冋的材貝及製程步驟來改 善多層内連線製程，特另I θ 衣狂将別疋在多層内連線製程改用不同的 導電材質及絕緣材質，作县 、 仁尺已被技只受到極大的考驗，而 需要改變許多的製程參數。 白知技術中，一氧化石夕材質通常用來作為隔絕導電層 的絕緣材質，二氧化石夕材質的介電常數約為4力或是更高， 其中介電常數為1.0表示真空狀態的介電常數。然而在半導 體業界中傾向使用低介電常數（例如3 5或是更低的介電常 數值）之材質作為絕緣材質。 ，積體電路的製造薇商持續使用更窄線寬的電路、低介 電常數材質、以及其他使半導體元件更小及操作速度更高 的半導體技術。隨著上述半導體技術的提升，良率及產能 的維持遭逢很大的瓶頸。低介電常數的材質較為脆弱，而 且比起過去所使用的二氧化石夕之介電材質，低介電常數材 質的可靠性較低。以可靠度來說，靠近晶粒角落的低介電 常數材質容易脆裂，特別是在進行切割製程更容易發生脆 裂的現象。 一般而言，切割道係定義於不具有電路圖案之多層結 1262537 構上’且其寬度約介於80至120 μηι，主要是依據晶圓上的 晶粒大小來作決定。此外，當多層結構的其中一材質層為 具有高膨脹係數之金屬材質時，該材質層的尺寸變化量足 以在切割道之區域產生很高的内應力。所以在切割道附近 的晶圓將遭受破壞，例如剝離（Peeling )、脫層 (Delamination)以及介電層破裂。當多層連線結構包括由 低介電常數（Low-k )組成之金屬内連線介電層時，經常可 以看到上述的破壞模式。 此外，由於切割製程所引起的應力會在晶粒的角落之 測試鍵（Test Keys)造成嚴重的剝離現象。此現象將使晶 粒角落的多重材質層間之介面發生脫層（Delaminati〇n)問 題。而脫層（Delamination)降低元件的可靠度，並且產生 殘留的材質，更會干擾後續進行的積體電路之處理及測試 製程。在進行樹脂封裝的製程中，所產生的應力將使覆蓋 在晶粒上的保護層破裂。假如在護環使用低介電常數，破 裂的問題將更加明顯，並且進—步降低積體電路的可靠度。 【發明内容】 且本發明提供一種在切割道附近的積體電路之邊緣形成 具有導電材質之破痕預防環狀結構，以解決上述之問題， 並且具有許多技術上的功效。較佳實施例中，破痕預防環 和、σ構延伸至積體電路中且該結構垂直於工件，並且可穿 積體電路的金屬層之卜本發明之破痕預防環狀結 私與測試墊之製程相容，故可延用現有之半導體製 1262537 \而且本發明之破痕預防環狀結構可沿著導電材質的表 刀布或疋以導電材質填滿該破痕預防環狀結構。 根據本發明之一較佳實施例，提供一種製造半導體裝 m提供一工件，接著在工件上形成複數個積體 、二，/、中每一積體電路的外部邊緣設有一切割道，並在 延些積體電路上形成耦接於積體電路之複數金屬層，而且 金屬層包括第一金屬層及位於第一金屬層上之第二金屬 f其中金屬層位於一絕緣層上。然後於積體電路内形成 ^接於切割道之溝渠，纟中溝渠延伸至第二金屬層以下， 然後於積體電路的溝渠上形成—導電材質層，並且利用溝 渠=的導電材質層形成_破痕預防環狀結構。最後在切割 、士刀。】積體電路，其中當積體電路分離時，破痕預防環狀 、。構可有效保護絕緣層，以避免絕緣層破裂。 在本發明之另一較佳實施例中，提供一種半導體裝 置主要包含工件、積體電路以及破痕預防環狀結構。其 中積體電路覆蓋於工件上，且積體電路包括複數個電性連 接至積體電路之金屬層，且金屬層包括第_金屬層以及包 括位於第金屬層上之第二金屬層，其中每一金屬層位於 一絕緣層上。而破痕預防環狀結構位於積體電路的外部邊 緣且破痕預防環狀結構包括導電層以及延伸至第二金屬 層以下。 本發明之優點包括提供一種在積體電路晶粒的邊緣之 破痕預防環狀結構，以避免在分割成晶粒的過程中使積體 電路的介電層發生破裂及脫層的現象。破痕預防環狀結構 1262537 包括具有高機械強度且韌性之導電材質，以於晶粒分割過 程支撐積體電路的邊緣。本發明之破痕預防環狀結構亦包 括在切割道區域形成積體電路所需之測試墊。根據上述， 本發明將可提供製程的良率而降低製造成本。 【實施方式】 接著將在下文中詳細說明本發明之實施例。本發明之 創新概念適用於各種不同的領域。特定的實施例僅用於清 楚說明本發明，並非用以限定本發明之權利範圍。 本發明將以特定的技術領域之較佳實施例，亦即以具 有低介電常數材質作為絕緣層之半導體裝置。然而本發明 亦y用於其他的半導體裝置，例如包括具有習知介電材質 或疋超低介電常數材質之半導體裝置。 第1-5及6a圖係繪示依據本發明之一實施例之半導體 凌置在不同製程步驟之剖視圖。首先參考第丨圖，先提供 °又有複數個積體電路區域！ 〇4之工件丨〇2， 積體電路區域⑽，但是n1G2上可設置數以=的 積體電路區域1()4。當製造出半導體褒置i⑻之後，利用環 繞在每個積體電路區域1G4的切割道區域⑽進行分判， 以分離這些積體電路區域104。此夕卜，工件1〇2亦可包ς分 =鄰接於切割道區域刚與積體電路區域刚之密封環^ 區域105，如圖所示。 102上所定義的破痕 104的外部側邊附 根據本發明之一實施例，在工件 預防環狀區域1〇6位於積體電路區域 1262537 近，並且鄰接於切割道區域108。此外，切割道區域 可包括破痕預防環狀區域1〇6,本發明之另一實施例中，切 割道區域108亦可包括密封環狀區域1〇5，詳述如下。 在半導體裝置100的工件102上形成複數絕緣層、導 電層以及半導體層110。較佳實施例中，在破痕預防環狀區 域106以及切割道區域108，材質層u〇a不包括導電層， 如下所述。工件102包括一部份的積體電路112，例如，主 動區域112位於工件102的上表面，其中主動區域Μ包 括電晶體、積體電路所需之電路元件。而且各種絕緣層、 導電層以及半導體層亦可為積體電路的一部份，並於工件 102形成淺溝渠隔離（STI)區域114，如圖所示。 較佳實施例中，一部分積體電路區域104的上表面121 係為導電材質，例如可為金屬層之導電線路。在後續的製 程中，可於導電層的上表面121形成接觸墊。根據本發明 之一較佳實施例中，在破痕預防環狀區域106中不包含金 屬層或是導電層。 在第2圖中，於工件1〇2沉積第一絕緣層118，第一絕 緣層118的材質例如可為介電材質，如三氧化石夕、以及包 含氮之保護層或是介電材質，且第一絕緣層118的厚度約 為2 μπι或是更小，下列說明中亦可稱為保護層（⑽ Layer ) 〇 接著對第一絕緣層118進行圖案化步驟，以形成密封 %狀區域所需之開口 12〇，並且在破痕預防環狀區域ι〇6 圯成破痕預防環狀溝渠丨丨5。較佳實施例中，同時形成開口 1262537 120及溝渠115，其優點在於只需使用一微影步驟即可形成 在封％狀區域所需之開口丨2〇以及形成破痕預防環狀溝渠 115。另一實施例中，亦可使用兩個微影步驟形成密封環狀 區域所需之開口 120以及形成破痕預防環狀溝渠115。 然後進行蝕刻步驟，直至曝露出密封環狀區域1〇5之 導電層的上表面121，因此，密封環狀區域所需之開口 12〇 的厚度等於第一絕緣層118的厚度。另外，由於在破痕預 防環狀區域106的材質層11〇a不包含導電層，所以在破痕 預防環狀區域106中，蝕刻製程持續蝕刻第一絕緣層118， 並且穿透一部分的半導體層11〇a，如標號U6a，U6b，U6c， 116d所示。較佳實施例中，破痕預防環狀溝渠ιΐ5的深度 介於1至8μπι之間，且寬度介於〇.3至1〇μιη之間。本發 明之破痕預防環狀溝渠115可穿透整個積體電路的上方^ 屬層之厚度（在第2圖中未標示，詳見第8圖所示），且破 痕預防環狀溝渠115的深寬比值（AspectRati〇)約為3 : t 或是更大。 本發明之較佳實施例中，破痕預防環狀溝渠115可貫 穿整個半導體層110,並且穿入工件1〇2的上表面，例如標 號116a所示。在一實施例中，破痕預防環狀溝渠115延伸 至一部分或是整個淺溝渠隔離（STI)區域114之厚度。另 一實施例中，破痕預防環狀溝渠115亦可在絕緣及導電層 110a中，以不同的距離延伸至半導體層11〇的各個材質層， 例如圖式之標號116b，116c，116d。本發明之較佳實施例 中，破痕預防環狀溝渠115在絕緣及導電層中延伸至一半 1262537 導體層110的金屬層厚度。 j後在第、纟巴緣層118上沉積一導電材質124，如第3 圖：不。在一實施例中，導電材質124沿著破痕預防環狀 勺表面刀布，但是沒有填滿破痕預防環狀溝渠 另貫^例中，導電材質124填滿破痕預防環狀溝渠 、使彳于‘電材貝124形成覆蓋破痕預防環狀溝渠2丨5之 平面126,如虛線所示（亦可參考第❿目）。導電材質⑶ :可形成覆蓋開口 12G之凹型區域128，如圖所示。導、電材 二：、4例如可為銅、鋁、銀、鎢、金屬氮化物、合金、銅 二==:組成的族群，且導電材f 124厚度約為 本發明亦可對導電材f 124進行微影_製程，以於 ==104形成密封環狀結構13〇，並且在積體電路 第4圖所/成破痕㈣環狀結構（132或是134)，如 1 (17； .Γ " #J ^ ^ ^ Test Pads ) 用於不门“圖中未標示’詳見第7圖所示)，測試藝156 用於不同的製程步驟中，以 例如，當_«墊156 區域1〇4的測試。 失效的情況時，有可能在許多的元件震置 圓的問顏^讀步驟中即已有破片晶 •i t:而可避免持續製造有缺陷的晶粒。 環狀結構m以及破痕預_^^(^同=也對密封 圖案化步驟，亦可使用習知的微影技術進^疋4進订 先在導電材fl24(未圖示)沉積光阻材質仃== 12 1262537 例：使用鑽石切割工具、雷射切割工具、液體喷嘴劃線器 水^切剎刀具或是其組合之一。接著對晶粒148進行封步 係將接觸墊（未圖示，主要是分布在工件1〇2各處）焊接 至封裝結構的引、線上’讀晶粒148形成電性連接。 ^第沾繪示本發明之另一實施例，其中以導電材質（如 第3圖所不）124填滿破痕預防環狀結構134。

在一實施例中，破痕預防環狀結構（132，134)非常靠 近切割道144’例如可位於切割道區域1〇8之内，此實施例 中在進行切割而使晶粒（未圖示）分離的步驟時，破痕 預防環狀結構⑴2，134)會被移除，亦可在㈣步驟（J 未圖示）中移除密封環狀結構13〇。另一實施例中，在進行 切割製程之後，仍然保留破痕預防環狀結構（132，134)，並 且將破痕預防環狀結構（132，134)接地，以避免訊號干擾 以及/或作為靜電放電防護（Electr〇_static Discharge，ESD ) 之用。 ’

第7圖係繪示依據本發明在進行分離製程之前的第j 圖之半導體裝置的上視圖。第7圖在角落顯示四個積體電 路區域，如圖上視圖所示，切割道區域1〇8沿著積體電路 104側邊，並且沿著積體電路1 的底部及頂部側邊延伸。 根據本發明之較佳實施例，破痕預防環狀結構（132，丨34) 位於積體電路104的外部邊緣且鄰接於切割道區域1〇8。特 定而言’破痕預防環狀結構（132，134)沿著積體電路1〇4 的周邊146形成。本發明亦設置介於破痕預防環狀結構 (132，134)與積體電路1〇4間之密封環狀結構13〇。值得 14 1262537 庄思的疋，積體電路1〇4的角落152為一斜角，亦可為直 角’測_ 156的材質例如可為導電材質且位於切割道區 域108之内，亦可於進行切割步驟的過程中移除測試墊 156 〇 第8圖係繪示依據本發明之另一實施例剖視圖，其中 積體電路204包括多個金屬層（M1-9)及介層窗（V1-8)。 類似標號所代表的元件如同第圖所示。為了避免重複， 重複的標號並未再使用，而是使用類似的編號，例如 X02/X04/XG6等，其中在第卜7圖中，χ=卜而在第8圖中， Χ一2。舉例來說，第U圖的導電材質層標號124在第8圖 中的標號為224。 在第8圖之實施例中，位於破痕預防環狀區域206之 破痕預防環狀結構（232,234)向下延伸至位於積體電路2〇4 所對應的位置，且經過金屬層M9，如第8圖之216d所示。 另一實施例中，破痕預防環狀結構（232,234)亦可向下延 伸至數個金屬層（M4-M9)以及介層窗（V4_V8)，如標號 216c。在一實施例中，破痕預防環狀結構（232,234)亦可 向下延伸至整個金屬層（M1-M9)以及介層窗（V1_V8)， 如私號216b。在另一實施例中，破痕預防環狀結構 (232,234)亦可向下延伸至整個半導體裝置2〇〇的積體電 路區域210a，並且穿入工件202，如標號216a所示。在一 實施例中，破痕預防環狀結構（232,234)亦可向下延伸至 一部分位於工件202内的溝渠隔離區域214，如圖所示。 本舍明之優點包括提供一種製造鄰接於積體電路 15 1262537 (100,200)的切割道區域（i40,240)之破痕預防環狀結構 (132，134,232,234 )的方法，並且同時形成破痕預防環狀 結構（132，134,232,234)與密封環狀結構（丨3〇,23〇)，以及 形成用於對積體電路晶粒148進行電性測試之測試墊 (156,256 )。由於本發明利用相同的導電材質（丨24,224) 及相同的微影罩幕形成破痕預防環狀結構 (132，134,232,234)以及密封環狀結構（13〇,23〇)，因此不 需要增加製程步驟來製造半導體裝置（1〇〇,2〇〇)。當半導體 破置（1GG’2GG)使用低介電常數或是超低介電數材質作為 絕緣層的材質時，上述之破痕預防環狀結構 (132,134,232,234 )特別合適，亦適用於其他的介電常數 之材負。本發明之破痕預防環狀結構（ 在晶粒148的切割過程中可防止半導體裝置（1⑻，2叫的 絕緣層產生脫層的問題。 ^雖然本發明已用較佳實施例揭露如上，然其並非用以 =本發明，任何熟習此技藝者，在不脫離本發明之精神 :乾圍内’當可作各種之更動與潤飾，因此本發明之保護 當視後附之中請專利範圍所界定者為準。 ° L圖式簡單說明】 為讓本發明之上述和其他目的、特 顯易憎，姐耝“ u — π丨文‘钻月匕更日, 如下：特舉較仏貫施例’並配合所附圖式，作詳細說日> 弟1-5及6a圖係繪示依據本發明之一實施例之半導邀 16 1262537 其中在鄰接於積體電路的 裝置在不同製程步驟之剖視圖 切割道形成裂痕預防環狀結構 弟6b圖轉示依據本發明之另—實施例之剖視圖，^ 中在預防裂痕之環狀結構填入導電材質。 〃 第7圖係繪示依據本發明在進行分離製程之前的 6 圖之半導體裝置的上視圖。 第8圖係繪示依據本發明之另一實施例剖視圖，其中 j麵防環狀結構填人導電材f，1該環狀結構填設有

—氣室，並且繪示一密封環，其中積體電路包括多個金屬 層及介層窗。 此外，除非有特別的說明，否則在不同圖式中的標號 及符諕係對應於相同的元件。而且本發明之圖式清楚地顯 示較佳實施例之態樣，且圖式並非按照固定的比例繪製。 【主要元件符號說明】 100、200半導體裝置 102、202工件 1 〇4積體電路區域 1〇5密封環狀區域 106、206破痕預防環狀區域1〇8切割道區域 110、110a、210、210a 半導 112 主動區域 體層 115破痕預防環狀溝渠 114、214淺溝渠隔離區域 118第一絕緣層 116a、116b、116c、116d、120 開口 216a、216b、216c、216d 半 121 上表面 導體層的位置 124導電材質 17 1262537 126平面 128凹型區域 130、230密封環狀結構 132、134、232、234 破痕預 136第二絕緣層 防環狀結構 138、140、240 開孔 144切割道 142氣室 146周邊 14 8晶粒 156、256測試墊 18

Claims (1)

1. ^126253^-¾ :¾ i 十、申請專利範圍： 至少包含下列步驟： 1. 一種製造半導體裝置的方法 提供一工件； 形成複數個積體電路於該 電路的外部邊緣設有一切割道 接至該些積體電路之複數金屬 金屬層及至少包括位於該第一 其中母一金屬層位於一絕緣層 工件上，其中每一該些積體 ’並在該些積體電路形成輕 層，而該些金屬層包括第_ 金屬層上之一第二金屬層， 上； 、开广溝渠於該積體電路内，且該溝渠鄰接於該切割 道、、中該溝渠至少延伸至該第二金屬層； 形成-導電材質層於該積體電路的該溝渠上，其中利 用“溝木上的邊導電材質層形成—破痕預防環狀結構；以 及 該切#丨道進行分割該積體電路之步驟，當該些積體 電路分離時’該破痕預防環狀結構用以保護該絕緣層，以 避免破裂。 2·如中請專利範圍第i項所述之方法，其中分割該積 體電路的步驟中，至少包含使用鑽石切割工具、雷射切割 工具，夜體噴嘴劃、線器以及水槍切割刀具所組成的族群。 3·如申請專利範圍第2項所述之方法，其中分割該積 體電路的步驟中’至少包含該破痕預防環狀結構。 19 ^1262537^ 4·如申請專利範圍第丨項 路與該破痕預防環狀結構之間形方法，可在該積體電 ring)結構。 傳統的密封環狀（seal 5·如申請專利範圍第 體電路…士播& 示項所述之方法，其中分割該積 體電路的結射，至少包含移除該密封環狀結構。 6·如申請專利範圍第 電材質層的步驟中，至少 氮化物、合金、銅合金以 1項所述之方法，其中形成該導 包含沉積銅、鋁、銀、鎢、金屬 及鋁合金所組成的族群。 7·如申請專利範圍第！項所述之方法，其中形成 =質：於該積體電路的溝渠之步驟中，至少包含使用該 材貝填滿該溝渠，或部分填充，或沿著該溝渠表面形 成該導電材質。 “ 8所如申請專利範圍帛1項所述之方法，其中形成該導 電材質層於該積體電路的溝渠之步驟中，至少包含沿著該 溝渠的表面形成該導電材質。 9·如申凊專利範圍第8項所述之方法，其中形成該導 電材質層至少包含沉積厚度等於或是小於2000 μηι之導電 材質。 20 -保護層於該導電材1: 所迷之方法，更包含形成 中，至少包二Γ ’形成該保護層的步驟 狀結構中。氣室於該保護層下方的該破痕預防環 溝專利範圍第1G項所述之方法，其中形成該 -金屬層之該=之步驟中’至少包含形成延伸於該第 畜泪於㈣!/ 第11項所述之方法，其中形成該 溝：該積體電路内之步驟中，至少包含形成延伸貫穿該 積體電路而到達該工件上之該溝渠。 申貝牙1 包人在，申明專利範圍第1項所述之方法，更包含至少 於今接件上形成一淺溝渠隔離區域，其中形成該溝渠 之：免：路内之步驟中，至少包含形成延伸穿過該工件 该反溝渠隔離區域之該溝渠。 \如巾請專利範圍第1項所述之方法，其中形成該 5 1Λ 、電路内之步驟中，至少包含形成寬度介於0.3 ’且深度介於1至8 μηι之該溝渠。 溝泪1如中請專利範圍第1項所述之方法，其中形成該 積體電路内之步财，至少包含形成深寬比為等 21

   ^ 126253¾ 於或大於3 : 之該溝渠。 16.如申請專利範圍第丨項所述之方法，更包含於該 切割道的該積體電路測試墊處形成測試溝渠的蝕刻製程 時’並且同時形成破痕預防環狀結構所需之該溝渠，其中 形成該導電材質層的步驟至少包含在該測試溝渠上形成_ 測試墊。 17· —種半導體裝置，至少包含： 一工件； 一覆蓋於該工件之積體電路，該積體電路包括複數個 電性連接至該些積體電路之金屬層，且該些金屬層包括一 第一金屬層以及至少包括位於該第一金屬層上之一第二金 屬層’其中每一金屬層位於一絕緣層上；以及 位於該些積體電路的外部邊緣之破痕預防環狀結 構，該破痕預防環狀結構包括一導電材質層並且延伸至該 第二金屬層。 18·如申請專利範圍第17項所述之半導體裝置，其中 该導電材質層至少包含銅、紹、銀、嫣、金屬氮化物、合 金、銅合金以及鋁合金所組成的族群。 > 19·如中料利範圍第17項所述之半導體裝置，其中 該破痕預防環狀結構至少白人吉 傅主/包3填入该導電材質之溝渠。 22 126^53^ 2〇·如申請專利範圍第19項所述之半導體裝置，其中 該溝渠的寬度介於〇2 ^ 又）丨於0.3至1〇 μηι且深度介於1至8 μχη。 21·如申睛專利範圍第19項所述之半導體裝置，其中 該溝渠的深寬比為3: i或是更大。 22 -bu 由-^主 ’甲請專利範圍第19項所述之半導體裝置，其中 該溝水至少包含部份填滿或全填滿的該導電材質。 23 ·如申請專利範圍第19項所述之半導體裝置，其中 該導電材質沿著該溝渠的表面分布。 24·如申請專利範圍第23項所述之半導體裝置，其中 著該溝知的表面分布的該導電材質層之厚度小於Μ⑼ μηι 〇 25.如申請專利範圍第23項所述之半導體裝置，更包 含位於该積體電路及該破痕預防環狀結構上之一保護層， 其中該保護層設有位於該保護層下方之一氣室。 26·如申請專利範圍第17項所述之半導體裝置，其中 该破痕預防環狀結構延伸至該第一金屬層。 23 r Ι26353> 如申睛專利範圍第17項所述之半導體 該破痕預防戸心，丄 販攻置，其中 上 衣狀、、、吉構延伸穿過該積體電路而到達該工件 如申睛專利範圍第17項所述之半導體裝置，其中 "亥工件至少包含一淺溝渠隔離區域，且該破痕預防環狀結 構延伸穿入該淺溝渠隔離區域。 29_如申請專利範圍第17項所述之半導體裝置，更包 含位於該積體電路與該破痕預防環狀結構間之一密封環狀 結構。 30·如申請專利範圍第29項所述之半導體裝置，其中 該密封環狀結構的寬度等於或是小於1 m。

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