JP2008028243A

JP2008028243A - 半導体装置

Info

Publication number: JP2008028243A
Application number: JP2006200942A
Authority: JP
Inventors: Kazuma Suzuki; 一真鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-07-24
Filing date: 2006-07-24
Publication date: 2008-02-07
Also published as: US20080023802A1

Abstract

【課題】本発明は、半導体装置において、スループットを低下させることなく、ダイシング時のブレードの機械的ダメージによるチッピングの広がりを最小限に抑制できるようにする。
【解決手段】たとえば、ウェーハ１０上に形成された半導体チップ１２の相互間には、スクライブライン１４が設けられている。スクライブライン１４上には、マーク領域１６およびブレード領域１８が設けられている。また、スクライブライン１４には、各チップ１２の外周部を取り囲むようにして、リング状のチッピング防止壁２０が配置されている。チッピング防止壁２０は、チップ１２の内部配線と同じ配線構造を有するとともに、加工バラツキを考慮して、ブレード領域１８のごく近傍に配置されている。
【選択図】図１

Description

本発明は、半導体装置に関するもので、特に、ウェーハ上の半導体チップをブレードによりダイシング（ｂｌａｄｅｄｉｃｉｎｇ）する際のチッピング（膜剥がれ）防止に好適なスクライブライン（ｓｃｒｉｂｅｌｉｎｅ）構造に関する。

通常、半導体チップの製造においては、一度に複数個のチップが形成されたウェーハを、スクライブラインに沿ってブレードによりダイシングすることによって、複数個のチップがブレード領域にしたがって個々に分離されるようになっている（たとえば、非特許文献１参照）。

ここで、ウェーハのスクライブライン上には、近年、チップの形成にともなって、ＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）およびマーク（Ｍａｒｋ）のためのマーク領域が設けられている。また、層間絶縁膜にｌｏｗ−ｋ膜を用いた半導体チップも増えてきている。

ところが、スクライブライン上のマーク領域を普通にダイシングすると、ブレードの機械的ダメージによりチッピングが発生しやすくなるという問題がある。これは、チップの形成プロセスをモニタリングなどするためのマーク領域が、強度（硬さ）の異なる複数の層間膜を含むためと考えられる。

たとえば、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）の第４（９０ｎｍ）世代の場合、加工バラツキ（４．５σ）を考慮すると、チッピング発生分を含めたマーク領域は、その幅が１０７．５μｍも必要になる。ダイシング時の機械的ダメージがさらにひどくなると、チッピングはマーク領域を超えて、チップの端部にまで到達する。

ダイシング時のブレードの回転数またはダイシングの速度を低下させることにより、ある程度はチッピングの発生を抑えることができる。しかしながら、ブレードの回転数またはダイシングの速度を低下させると、スループットも低下する。
傳田精一著"第６章ミクロの世界，どうやって作るチップを切り取るダイシング"．ＣＱ出版社刊最新わかる半導体，ｐｐ．１４１−１４２，２００３年１２月１日発行，ＩＳＢＮ４−７８９８０３６２８−２．

本発明は、上記の問題点を解決すべくなされたもので、スループットを低下させることなく、ダイシング時のブレードの機械的ダメージによるチッピングの広がりを最小限に抑制することが可能な半導体装置を提供することを目的としている。

本願発明の一態様によれば、半導体チップと、前記半導体チップの外周部に沿って設けられたスクライブライン内の、ブレード領域の近傍に、加工バラツキを考慮して配置された、ダイシング時の膜剥がれの進行を抑制するためのチッピング防止壁とを具備したことを特徴とする半導体装置が提供される。

上記の構成により、スループットを低下させることなく、ダイシング時のブレードの機械的ダメージによるチッピングの広がりを最小限に抑制することが可能な半導体装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法や比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置や方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術的思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、半導体装置の基本構成を示すものである。なお、ここでは、チッピング防止壁をリング状にして配置するようにした場合を例に説明する。また、図１は、その一例として、半導体チップに切り出す前の状態（ウェーハ）を示している。

図１に示すように、ウェーハ（基板）１０上には複数の半導体チップ１２が形成されている。各半導体チップ１２の相互間にはスクライブライン１４が設けられている。スクライブライン１４上には、製造情報管理領域としての、ＴＥＧおよびマークのためのマーク領域１６が形成されている。ＴＥＧとは、半導体チップ１２を形成する際の全工程を通してプロセス評価を行うためのものであり、マークとは、チップ１２の形成に用いられる、たとえば、ペップ位置合わせ用のマークまたは膜厚モニタ用のマークであり、いずれもチップ１２の形成にともなって設けられる。

また、上記スクライブライン１４上には、各チップ１２の外周部を取り囲むようにして、それぞれ、リング状のチッピング防止壁（チッピングリング）２０が配置されている。このチッピング防止壁２０は、ダイシング時の膜剥がれの進行（広がり）を抑制するためのもので、たとえば、チップ１２の内部配線（図示していない）と同じ配線構造を有して形成されている。

ここで、スクライブライン１４は、たとえばｌｏｗ−ｋ膜（絶縁膜）を含む、強度の異なる複数の層間膜を積層してなる積層膜構造を有し、マーク領域１６上の接触パッドが露出した、ＴＰ（ターミナルパッド）開口エリア（パッシベーション膜非形成エリア）となっている。スクライブライン１４内には、ダイシング時に、ブレード（図示していない）によって各半導体チップ１２を個々に切り離すためのブレード領域１８が存在する。

本実施形態においては、チッピング防止壁２０が、スクライブライン１４の幅方向の中心からのずれである、ブレードによってダイシングする際の精度のバラツキまたはマーク領域１６の形成位置のバラツキといった加工バラツキを考慮して、ブレード領域１８の近傍（少なくとも、ＣＭＯＳの第４世代の場合には、チッピング発生分を含めたマーク領域の幅が１０７．５μｍ以下となる、たとえば、ブレード領域１８の外側の１μｍ〜５μｍ程度の範囲）に配置されるようになっている。これにより、たとえブレードの機械的ダメージによりチッピングが発生したとしても、その進行（広がり）を最小限に止めることが可能である。

図２は、上記したチッピング防止壁２０の断面構造を示すものである。ここでは、一例として、ＣＭＯＳの第５（６５ｎｍ）世代の製品（Ｍ１２層品）を対象とした場合について説明する。

本実施形態の場合、たとえば図２に示すように、チッピング防止壁２０はチップ１２の内部配線と同じ配線構造を有して形成されている。すなわち、チッピング防止壁２０は、たとえば基板１０上に順に積層された、ポリシリコン層２０-1、ヴィア（Ｖ１）２０-2、Ｍ１層２０-3、ヴィア（Ｖ２）２０-4、Ｍ２層２０-5、ヴィア（Ｖ３）２０-6、Ｍ３層２０-7、ヴィア（Ｖ４）２０-8、Ｍ４層２０-9、ヴィア（Ｖ５）２０-10 、Ｍ５層２０-11 、ヴィア（Ｖ６）２０-12 、Ｍ６層２０-13 、ヴィア（Ｖ７）２０-14 、Ｍ７層２０-15 、ヴィア（Ｖ８）２０-16 、Ｍ８層２０-17 、ヴィア（Ｖ９）２０-18 、Ｍ９層２０-19 、ヴィア（Ｖ１０）２０-20 、Ｍ１０層２０-21 、ヴィア（Ｖ１１）２０-22 、Ｍ１１層２０-23 、Ｍ１２層２０-24 を有して構成されている。

ここで、チッピング防止壁２０の形成プロセスについて簡単に説明する。まず、対応する基板１０上に、チップ１２のゲート（ＣＳ）に対応するポリシリコン層２０-1を形成した後、層間膜２１を形成する（たとえば、図３参照）。続いて、層間膜２１上にレジストパターン２１ａを形成し、そのレジストパターン２１ａをマスクにして、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により層間膜２１をエッチングする。こうして、層間膜２１に、上記ポリシリコン層２０-1に達する開口部２１ｂを開口する（たとえば、図４参照）。続いて、上記レジストパターン２１ａを除去した後、上記開口部２１ｂ内にタングステン（Ｗ）などの導電性材料を埋め込んで、チップ１２のゲートコンタクト（第１ヴィア）に対応するヴィア（Ｖ１）２０-2を形成する（たとえば、図５参照）。

次いで、ヴィア（Ｖ１）２０-2の上面を含む、上記層間膜２１上に層間膜２２を形成する（たとえば、図６参照）。続いて、層間膜２２上にレジストパターン２２ａを形成し、そのレジストパターン２２ａをマスクにして、ＲＩＥにより層間膜２２をエッチングする。こうして、層間膜２２に、上記ヴィア（Ｖ１）２０-2に達する開口部２２ｂを開口する（たとえば、図７参照）。続いて、上記レジストパターン２２ａを除去した後、上記開口部２２ｂ内にカッパー（Ｃｕ）などの導電性材料を埋め込んで、チップ１２の第１層配線（Ｍ１Ｌ）に対応するＭ１層２０-3を形成する（たとえば、図８参照）。

次いで、Ｍ１層２０-3の上面を含む、上記層間膜２２上に層間膜２３を形成する（たとえば、図９参照）。続いて、層間膜２３上にレジストパターン２３ａを形成し、そのレジストパターン２３ａをマスクにして、ＲＩＥにより層間膜２３をエッチングする。こうして、層間膜２３に、上記Ｍ１層２０-3に達する第１の開口部２３ｂを開口する（たとえば、図１０参照）。続いて、上記レジストパターン２３ａを除去した後、再度、層間膜２３上にレジストパターン２３ｃを形成し、そのレジストパターン２３ｃをマスクにして、ＲＩＥにより層間膜２３をエッチングする。こうして、層間膜２３に、上記第１の開口部２３ｂにつながる第２の開口部２３ｄを開口する（たとえば、図１１参照）。続いて、上記レジストパターン２３ｃを除去した後、上記第１，第２の開口部２３ｂ，２３ｄ内にＣｕなどの導電性材料を埋め込んで、チップ１２の第２ヴィアに対応するヴィア（Ｖ２）２０-4および第２層配線（Ｍ２Ｌ）に対応するＭ２層２０-5を形成する（たとえば、図１２参照）。

これ以降、上記と同様のプロセスを繰り返し、上記したヴィア（Ｖ３）２０-6、Ｍ３層２０-7、ヴィア（Ｖ４）２０-8、Ｍ４層２０-9、ヴィア（Ｖ５）２０-10 、Ｍ５層２０-11 、ヴィア（Ｖ６）２０-12 、Ｍ６層２０-13 、ヴィア（Ｖ７）２０-14 、Ｍ７層２０-15 、ヴィア（Ｖ８）２０-16 、Ｍ８層２０-17 、ヴィア（Ｖ９）２０-18 、Ｍ９層２０-19 、ヴィア（Ｖ１０）２０-20 、Ｍ１０層２０-21 、ヴィア（Ｖ１１）２０-22 、および、Ｍ１１層２０-23 を順に形成する。つまり、層間膜２３上に層間膜２４を形成した後、チップ１２の第３ヴィアに対応するヴィア（Ｖ３）２０-6および第３層配線（Ｍ３Ｌ）に対応するＭ３層２０-7を、それぞれ形成する。次いで、層間膜２４上に層間膜２５を形成した後、チップ１２の第４ヴィアに対応するヴィア（Ｖ４）２０-8および第４層配線（Ｍ４Ｌ）に対応するＭ４層２０-9を、それぞれ形成する。次いで、層間膜２５上に層間膜２６を形成した後、チップ１２の第５ヴィアに対応するヴィア（Ｖ５）２０-10 および第５層配線（Ｍ５Ｌ）に対応するＭ５層２０-11 を、それぞれ形成する。次いで、層間膜２６上に層間膜２７を形成した後、チップ１２の第６ヴィアに対応するヴィア（Ｖ６）２０-12 および第６層配線（Ｍ６Ｌ）に対応するＭ６層２０-13 を、それぞれ形成する。次いで、層間膜２７上に層間膜２８を形成した後、チップ１２の第７ヴィアに対応するヴィア（Ｖ７）２０-14 および第７層配線（Ｍ７Ｌ）に対応するＭ７層２０-15 を、それぞれ形成する。次いで、層間膜２８上に層間膜２９を形成した後、チップ１２の第８ヴィアに対応するヴィア（Ｖ８）２０-16 および第８層配線（Ｍ８Ｌ）に対応するＭ８層２０-17 を、それぞれ形成する。次いで、層間膜２９上に層間膜３０を形成した後、チップ１２の第９ヴィアに対応するヴィア（Ｖ９）２０-18 および第９層配線（Ｍ９Ｌ）に対応するＭ９層２０-19 を、それぞれ形成する。次いで、層間膜３０上に層間膜３１を形成した後、チップ１２の第１０ヴィアに対応するヴィア（Ｖ１０）２０-20 および第１０層配線（Ｍ１０Ｌ）に対応するＭ１０層２０-21 を、それぞれ形成する。次いで、層間膜３１上に層間膜３２を形成した後、チップ１２の第１１ヴィアに対応するヴィア（Ｖ１１）２０-22 および第１１層配線（Ｍ１１Ｌ）に対応するＭ１１層２０-23 を、それぞれ形成する。

最後に、層間膜３３を形成した後、たとえばアルミニウム（ＡＬ）などの導電性材料を用いて、Ｍ１１層２０-23 につながる、チップ１２の第１２層配線（Ｍ１２Ｌ）に対応するＭ１２層２０-24 を形成する。こうして、図２に示した構成のチッピング防止壁２０が完成する。

なお、チッピング防止壁としては、たとえばチップ１２上に第１２ヴィアが設けられている場合には、それに対応させて、Ｍ１２層２０-24 を形成する前に、Ｍ１１層２０-23 につながるヴィア（図示していない）が形成される。

本実施形態の場合のように、チッピング防止壁２０をチップ１２の内部配線と同一の構成とした場合、内部配線の形成プロセスによりチッピング防止壁２０をも同時に形成することが可能である。よって、チッピング防止壁２０の形成のために何ら特別なプロセスを追加したりすることなく、チッピング防止壁２０を効率よく形成できる。

図１３は、スクライブライン１４上のブレード領域１８に沿ってダイシングされた、半導体チップ１２を示すものである。図に示すように、ブレード領域１８の近傍には、チッピング防止壁２０が配置されているため、たとえダイシング時にブレードの機械的ダメージによりチッピング４１が発生したとしても、それ以上、チッピング４１が広がるのを抑制できるようになる。つまり、チッピング４１の広がりをチッピング防止壁２０により抑制できるようになる結果、チッピング４１がチップ１２の端部にまで到達するのを防止することが可能となる。

上記したように、ブレード領域の近傍に、加工バラツキを考慮しつつ、チッピング防止壁を配置するようにしている。すなわち、ブレードによってダイシングする際の精度のバラツキまたはマーク領域の形成位置のバラツキに応じた距離だけ離間して、ブレード領域の外側にチッピング防止壁を配置するようにしている。これにより、たとえブレードの機械的ダメージによりチッピングが発生したとしても、その進行（広がり）を最小限に止めることが可能となる。したがって、スクライブラインまたはマーク領域が、ｌｏｗ−ｋ膜のような強度の弱い層間膜を有してなる場合にも、スループットを低下させることもなく、しかも、ダイシングによるダメージから確実にチップを保護できるようになるものである。

特に、チッピング防止壁をチップの内部配線と同一の構成とした場合には、チッピング防止壁の形成を容易に実現できる。

しかも、チッピングの広がりが、チッピング防止壁の構造およびダイシングの条件に依存しないため、外注アセンブリ（Ａｓｓ’ｌｙ）の場合でもチッピングの確認のための作業が必要なくなる分、工程管理がし易くなる。

また、吸湿などからチップを保護するためのチップリングを備える半導体装置においては、チッピング防止壁をチップリングと併用させるようにすることによって、ダイシングによるダメージから、より確実にチップを保護できるようになる。

一方、チップリングを備える半導体装置においては、チップリングをチッピング防止壁によって兼用させるようにすることが可能であり、兼用させるようにした場合には、スクライブラインの幅を制限するチップリングが不要となる分、スクライブラインの幅の短縮化が可能となって、ウェーハグロスの増加が期待できる。

なお、上記した第１の実施形態においては、チップの外周部を取り囲むようなリング状のチッピング防止壁（チッピングリング）を例に説明したが、これに限らず、チッピング防止壁としては各種の形状を採用できる。

図１４は、チッピング防止壁を、たとえば、スクライブラインに沿うライン状のチッピング防止壁２０Ａとした場合の例を示すものである。この例の場合、マーク領域１６の形成位置にのみほぼ対応して、マーク領域１６よりもやや長い、ライン状のチッピング防止壁２０Ａが、スクライブライン１４の幅方向と直交するようにして配置されている。この例の場合も、チッピング防止壁２０Ａは、ダイシング時の加工バラツキを考慮しつつマーク領域１６の近傍に配置されている。

このような構成のチッピング防止壁２０Ａによっても、第１の実施形態に示したチッピング防止壁２０の場合とほぼ同様の効果が得られる。すなわち、チッピング防止壁２０Ａのような構成とした場合にも、たとえば、スループットを低下させることなく、チッピングの広がりを最小限に抑えることが可能となるなど、ダイシングによるダメージからチップ１２を保護できる。

図１５は、マーク領域１６の外周部に、コの字状に配置されたチッピング防止壁２０Ｂを例に示すものである。この例の場合、チッピング防止壁２０Ｂは、ブレード領域１８を少なくとも除く、マーク領域１６の外周部にほぼ対応するスクライブライン１４上に、コの字型を有して形成されている。この例の場合も、チッピング防止壁２０Ｂとしては、ダイシング時の加工バラツキを考慮しつつ、マーク領域１６の近傍に配置されている。

このような構成とした場合にも、第１の実施形態に示したチッピング防止壁２０の場合とほぼ同様に、たとえば、スループットを低下させることなく、チッピングの広がりを最小限に抑えることが可能となるなど、ダイシングによるダメージからチップ１２を保護できる。

図１６は、チッピング防止壁を、たとえば、マーク領域１６の外周部を取り囲むような形状とした場合の例を示すものである。この例の場合、チッピング防止壁２０Ｃは、ダイシング時の加工バラツキを考慮しつつ、マーク領域１６の外周部を取り囲むようにして、マーク領域１６の近傍に配置されている。

なお、上記した各実施形態においては、いずれの場合も、チッピング防止壁２０，２０Ａ，２０Ｂ，２０Ｃを１つずつ配置するようにした場合を例に説明したが、これに限らず、たとえば１つ以上のチッピング防止壁を配置するようにすることによって、より確実にチッピングの進行を抑制できるようになる。

また、図１および図１４〜図１６に示した各種のチッピング防止壁２０，２０Ａ，２０Ｂ，２０Ｃを組み合わせて配置するようにした場合にも、チッピングの進行を抑制する効果を高めることが可能である。

また、チッピング防止壁２０，２０Ａ，２０Ｂ，２０Ｃとしては、チップ１２の内部配線と同じ配線構造を有して形成する場合に限らず、他の構造を有して形成することも可能である。

また、チップ１２の相互間に設けられるマーク領域１６は１つに限らず、複数のマーク領域１６が設けられるものにも同様に適用できる。

さらには、半導体チップ１２としては第４世代または第５世代のＣＭＯＳに限らず、各種の半導体装置に適用可能なことは勿論である。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、半導体装置の構成例を示す平面図。図１に示した半導体装置における、チッピング防止壁の構成例を示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図２に示したチッピング防止壁の、形成プロセスについて説明するために示す断面図。図１に示した半導体装置において、半導体チップをスクライブライン上のブレード領域に沿ってダイシングした場合を例に示す図。図１に示したチッピング防止壁の他の構成例を示す平面図。図１に示したチッピング防止壁の別の構成例を示す平面図。図１に示したチッピング防止壁のさらに別の構成例を示す平面図。

符号の説明

１０…ウェーハ（基板）、１２…半導体チップ、１４…スクライブライン、１６…マーク領域、１８…ブレード領域、２０，２０Ａ，２０Ｂ，２０Ｃ…チッピング防止壁。

Claims

半導体チップと、
前記半導体チップの外周部に沿って設けられたスクライブライン内の、ブレード領域の近傍に、加工バラツキを考慮して配置された、ダイシング時の膜剥がれの進行を抑制するためのチッピング防止壁と
を具備したことを特徴とする半導体装置。
前記加工バラツキが、前記ブレード領域をダイシングする際の精度のバラツキであることを特徴とする請求項１に記載の半導体装置。
前記加工バラツキが、前記半導体チップの形成にともなって、前記スクライブライン上に設けられる製造情報管理領域の位置のバラツキであることを特徴とする請求項１に記載の半導体装置。
前記スクライブラインの、少なくとも前記ブレード領域は、複数の層間膜が積層されてなる積層膜構造を有し、
前記複数の層間膜が、少なくとも強度の異なる絶縁膜を含むことを特徴とする請求項１に記載の半導体装置。
前記スクライブラインの、少なくとも前記ブレード領域は、複数の層間膜が積層されてなる積層膜構造を有し、
前記複数の層間膜が、少なくとも低誘電率膜（ｌｏｗ−ｋ膜）を含むことを特徴とする請求項１に記載の半導体装置。