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TW202514919A - 半導體元件及其製作方法 - Google Patents

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TW202514919A
TW202514919A TW112135883A TW112135883A TW202514919A TW 202514919 A TW202514919 A TW 202514919A TW 112135883 A TW112135883 A TW 112135883A TW 112135883 A TW112135883 A TW 112135883A TW 202514919 A TW202514919 A TW 202514919A
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hard mask
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TW112135883A
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陳科廷
林靜齡
梁文安
許家福
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聯華電子股份有限公司
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Abstract

本發明揭露一種製作半導體元件的方法，其主要先形成一金屬閘極於基底上、一接觸洞蝕刻停止層於該金屬閘極旁以及一層間介電層環繞該閘極結構，進行一第一蝕刻製程去除該層間介電層，進行一第二蝕刻製程去除該接觸洞蝕刻停止層以形成第一接觸洞，再形成一第一接觸插塞於第一接觸洞內，其中緊鄰接觸洞蝕刻停止層之第一接觸插塞寬度小於接觸洞蝕刻停止層下方之第一接觸插塞寬度。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件的方法，尤指一種以分段式蝕刻方式形成接觸洞的方法。
近年來，隨著場效電晶體(field effect transistors, FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor, Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering, DIBL)效應，並可以抑制短通道效應(short channel effect, SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
在現行的鰭狀場效電晶體元件製程中，通常以金屬閘極置換製程將多晶矽閘極轉換為金屬閘極後會直接以一道微影暨蝕刻製程去除金屬閘極旁的部分層間介電層形成接觸洞，然後再填入導電材料於接觸洞內形成接觸插塞。然而此方式形成的接觸洞的過程中容易造成磊晶層耗損並影響後續元件運作。因此如何改良現有鰭狀場效電晶體製程與架構即為現今一重要課題。
本發明一實施例揭露一種製作半導體元件的方法，其主要先形成一金屬閘極於基底上、一接觸洞蝕刻停止層於該金屬閘極旁以及一層間介電層環繞該閘極結構，進行一第一蝕刻製程去除該層間介電層，進行一第二蝕刻製程去除該接觸洞蝕刻停止層以形成第一接觸洞，再形成一第一接觸插塞於第一接觸洞內，其中緊鄰接觸洞蝕刻停止層之第一接觸插塞寬度小於接觸洞蝕刻停止層下方之第一接觸插塞寬度。
本發明另一實施例揭露一種半導體元件，其主要包含一金屬閘極設於一基底上、一接觸洞蝕刻停止層設於金屬閘極旁、一層間介電層環繞該接觸洞蝕刻停止層以及一第一接觸插塞設於層間介電層內，其中緊鄰接觸洞蝕刻停止層之第一接觸插塞寬度小於接觸洞蝕刻停止層下方之第一接觸插塞寬度。
請參照第1圖至第7圖，第1圖至第7圖為本發明一實施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(silicon-on-insulator, SOI)基板，然後形成至少一鰭狀結構14於基底12上，其中鰭狀結構14的數量可依據製程或產品需求調整，不侷限於此。
依據本發明之較佳實施例，鰭狀結構14較佳透過側壁圖案轉移(sidewall image transfer, SIT)等技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。
除此之外，鰭狀結構14之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構14。另外，鰭狀結構14之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構14。這些形成鰭狀結構14的實施例均屬本發明所涵蓋的範圍。
然後形成一淺溝隔離(shallow trench isolation, STI)16環繞鰭狀結構14。在本實施例中，形成淺溝隔離16的方式可先利用一可流動式化學氣相沉積(flowable chemical vapor deposition, FCVD)製程形成一氧化矽層於基底12上並完全覆蓋鰭狀結構14。接著利用化學機械研磨(chemical mechanical polishing, CMP)製程並搭配蝕刻製程去除部分氧化矽層，使剩餘的氧化矽層切齊或略低於鰭狀結構14表面以形成淺溝隔離16。
接著於鰭狀結構14上形成閘極結構18、20、22或虛置閘極。在本實施例中，閘極結構18、20、22之製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先高介電常數介電層(high-k first)製程以及後閘極製程之後高介電常數介電層(high-k last)製程等方式製作完成。以本實施例之後高介電常數介電層製程為例，可先依序形成一閘極介電層26或介質層、一由多晶矽所構成之閘極材料層28以及一選擇性硬遮罩於基底12上，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分閘極材料層28與部分閘極介電層26，然後剝除圖案化光阻，以於鰭狀結構14上形成各由圖案化之閘極介電層26與圖案化之閘極材料層28所構成的閘極結構18、20、22。
然後在閘極結構18、20、22側壁分別形成至少一側壁子30，接著於側壁子30兩側的鰭狀結構14以及/或基底12中形成源極/汲極區域32及/或磊晶層34，並選擇性於源極/汲極區域32及/或磊晶層34的表面形成一金屬矽化物(圖未示)。由於源極/汲極區域32僅設於閘極結構20兩側的基底12內因此閘極結構20較佳為主動閘極而兩側的閘極結構18、22則為虛置閘極。在本實施例中，側壁子30可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子以及一主側壁子。其中偏位側壁子與主側壁子可包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。源極/汲極區域32可依據所置備電晶體的導電型式而包含不同摻質，例如可包含P型摻質或N型摻質，而磊晶層34則可包含鍺化矽、碳化矽或磷化矽。
於本發明較佳實施例中，磊晶層34根據不同之金氧半導體(MOS)電晶體類型而可以具有不同的材質，舉例來說，若金氧半導體電晶體為一P型電晶體(PMOS)時，磊晶層34可選擇包含矽化鍺(SiGe)、矽化鍺硼(SiGeB)或矽化鍺錫(SiGeSn)。而於本發明另一實施例中，若金氧半導體電晶體為一N型電晶體(NMOS)時，磊晶層34可選擇包含碳化矽(SiC)、碳磷化矽(SiCP)或磷化矽(SiP)。此外，選擇性磊晶製程可以用單層或多層的方式來形成，且其異質原子(例如鍺原子或碳原子)亦可以漸層的方式改變，但較佳是使磊晶層34的表面較淡或者無鍺原子，以利後續金屬矽化物層的形成。
依據本發明一實施例，又可選擇性於磊晶層34的一部分或全部形成源極/汲極區域32。在一實施例中，源極/汲極區域32的形成亦可同步(in-situ)於選擇性磊晶成長製程進行，例如金氧半導體是PMOS時，形成矽化鍺磊晶層、矽化鍺硼磊晶層或矽化鍺錫磊晶層，可以伴隨著注入P型摻質；或是當金氧半導體是NMOS時，形成矽化碳磊晶層、矽化碳磷磊晶層或矽化磷磊晶層，可以伴隨著注入N型摻質。藉此可省略後續利用額外離子佈植步驟形成P型/N型電晶體之源極/汲極區域32。此外在另一實施例中，源極/汲極區域32的摻質亦可以漸層的方式形成。
接著先形成一接觸洞蝕刻停止層36並覆蓋閘極結構18、20、22及淺溝隔離16表面，再形成一層間介電層38於接觸洞蝕刻停止層36上。然後進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing, CMP)去除部分層間介電層38以及部分接觸洞蝕刻停止層36並暴露出由多晶矽材料所構成的閘極材料層28，使閘極材料層28上表面與層間介電層38上表面齊平。
如第2圖所示，隨後進行一金屬閘極置換製程將閘極結構18、20、22轉換為金屬閘極。舉例來說，可先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide, NH 4OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide, TMAH)等蝕刻溶液來去除閘極結構18、20、22中的閘極材料層28甚至閘極介電層26，以於層間介電層38中形成凹槽(圖未示)。
接著依序形成一選擇性介質層40或閘極介電層、一高介電常數介電層42、一功函數金屬層44以及一低阻抗金屬層46於凹槽內，然後進行一平坦化製程，例如利用CMP去除部分低阻抗金屬層46、部分功函數金屬層44以及部分高介電常數介電層42以形成金屬閘極48。以本實施例利用後高介電常數介電層製程所製作的閘極結構為例，所形成的各金屬閘極48較佳包含一介質層40或閘極介電層、一U型高介電常數介電層42、一U型功函數金屬層44以及一低阻抗金屬層46。
在本實施例中，高介電常數介電層42包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide，HfO 2)、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO 4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al 2O 3)、氧化鑭(lanthanum oxide, La 2O 3)、氧化鉭(tantalum oxide, Ta 2O 5)、氧化釔(yttrium oxide, Y 2O 3)、氧化鋯(zirconium oxide, ZrO 2)、鈦酸鍶（strontium titanate oxide, SrTiO 3）、矽酸鋯氧化合物(zirconium silicon oxide, ZrSiO 4)、鋯酸鉿(hafnium zirconium oxide, HfZrO 4)、鍶鉍鉭氧化物(strontium bismuth tantalate, SrBi 2Ta 2O 9, SBT)、鋯鈦酸鉛(lead zirconate titanate, PbZr xTi 1-xO 3, PZT)、鈦酸鋇鍶(barium strontium titanate, Ba xSr 1-xTiO 3, BST)、或其組合所組成之群組。
功函數金屬層44較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層44可選用功函數為3.9電子伏特(eV)～4.3 eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC (碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層44可選用功函數為4.8 eV～5.2 eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層44與低阻抗金屬層46之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層46則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。
接著可去除部分高介電常數介電層42、部分功函數金屬層44與部分低阻抗金屬層46形成凹槽(圖未示)，然後再填入一硬遮罩50於凹槽內並使硬遮罩50與層間介電層38表面齊平，其中硬遮罩50可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。
隨後可先形成另一硬遮罩52全面性於金屬閘極48以及層間介電層38頂表面，再形成一圖案化遮罩54於硬遮罩52上。在本實施例中，硬遮罩52較佳包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate, TEOS)，而圖案化遮罩54則包含一有機介電層(organic dielectric layer, ODL)56、一含矽硬遮罩與抗反射(silicon-containing hard mask bottom anti-reflective coating, SHB)層58以及一圖案化光阻60所構成的多層遮罩，其中圖案化光阻60較佳包含開口62暴露出各金屬閘極48正上方的SHB層58。
如第3圖所示，然後利用圖案化光阻60為遮罩進行一蝕刻製程去除各金屬閘極48正上方的部分SHB層58、部分ODL 56、部分硬遮罩52甚至部分硬遮罩50並暴露出金屬閘極48正上方的硬遮罩50。隨後去除圖案化遮罩54並暴露出硬遮罩52及硬遮罩50表面。
接著如第4圖所示，形成另一圖案化遮罩64於硬遮罩52上，其中圖案化遮罩64同樣包含一有機介電層(ODL)66、一含矽硬遮罩與抗反射(SHB)層68以及一圖案化光阻70，且圖案化光阻70較佳包含開口72暴露源極/汲極區域32或磊晶層34正上方的SHB層68。
如第5圖所示，隨後利用圖案化光阻70為遮罩進行一蝕刻製程去除源極/汲極區域32正上方的部分SHB層68、部分ODL 66、部分硬遮罩52以及部分層間介電層38並暴露且停在接觸洞蝕刻停止層36表面。隨後去除圖案化遮罩64並再次暴露出金屬閘極48上方的硬遮罩50及硬遮罩52表面。
如第6圖所示，然後進行另一蝕刻製程同時去除金屬閘極48正上方的硬遮罩50以及源極/汲極區域32正上方的部分接觸洞蝕刻停止層36並藉此形成接觸洞74暴露金屬閘極48頂表面以及接觸洞76暴露源極/汲極區域32表面。由於硬遮罩50與接觸洞蝕刻停止層36均由氮化矽所構成，因此本階段較佳在不額外形成圖案化遮罩的情況下直接以蝕刻同時去除部分硬遮罩50與部分接觸洞蝕刻停止層36，其中蝕刻製程去除部分硬遮罩50的時候較佳不去除任何金屬閘極48，而去除部分接觸洞蝕刻停止層36的時候則較佳向下去除部分磊晶層34。
又需注意的是，由於本階段是以兩段式蝕刻方式來形成接觸洞74、76，因此去除部分硬遮罩50與部分接觸洞蝕刻停止層36後各接觸洞74、76側壁較佳出現不連續的側壁輪廓，其中金屬閘極48正上方的接觸洞74側壁較佳於底部硬遮罩50的側壁部分出現外凸的突起部78而源極/汲極區域32或磊晶層34正上方的接觸洞76則於接觸洞蝕刻停止層36的側壁出現突起部80，且緊鄰接觸洞蝕刻停止層36或兩側接觸洞蝕刻停止層36之間的接觸洞76寬度較佳略小於磊晶層34內或接觸洞蝕刻停止層36下方的接觸洞76寬度。
如第7圖所示，接著於各接觸洞74、76中填入所需的金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide, CoWP)等低電阻材料或其組合的低阻抗金屬層。之後進行一平坦化製程，例如以化學機械研磨去除部分金屬材料以分別形成接觸插塞84於接觸洞74內連接金屬閘極48以及接觸插塞86於接觸洞74內電連接源極/汲極區域34。至此即完成本發明較佳實施例一半導體元件的製作。
請再參照第7圖，第7圖又揭露本發明一實施例之一半導體元件之結構示意圖。如第7圖所示，半導體元件主要包含一金屬閘極48設於一基底12上、一硬遮罩50設於金屬閘極48上、一接觸洞蝕刻停止層36設於金屬閘極48旁、一層間介電層38環繞接觸洞蝕刻停止層36、另一硬遮罩52設於硬遮罩50與層間介電層38上、接觸插塞84設於金屬閘極48正上方以及另一接觸插塞86設於金屬閘極48旁的層間介電層38內，
在本實施例中，金屬閘極48正上方的接觸插塞84側壁以及金屬閘極48旁的接觸插塞86側壁均各自包含一不平坦表面。從細部來看，硬遮罩50之間的接觸插塞84包含第一寬度靠近金屬閘極84以及第二寬度靠近硬遮罩52，其中第二寬度小於第一寬度。換句話說，設於硬遮罩50側壁突起部78之間的第二寬度較佳小於設於突起部78下方的第一寬度。
另外在接觸插塞86部分，緊鄰接觸洞蝕刻停止層36的接觸插塞86寬度較佳小於接觸洞蝕刻停止層36下方的接觸插塞86寬度，且緊鄰接觸洞蝕刻停止層36的接觸插塞86寬度也小於接觸洞蝕刻停止層36上方的接觸插塞86寬度。換句話說，位於兩個接觸洞蝕刻停止層36或突起部80之間的接觸插塞86寬度較佳小於接觸洞蝕刻停止層36下方以及上方的接觸插塞86寬度。
綜上所述，本發明主要先以金屬閘極置換製程將多晶矽閘極轉換為金屬閘極後先利用一第一道蝕刻製程去除金屬閘極旁的部分層間介電層並停在接觸洞蝕刻停止層表面，然後再利用第二道蝕刻製程同時去除金屬閘極正上方的部分硬遮罩以及金屬閘極旁的部分接觸洞蝕刻停止層並暴露出金屬閘極以及源極/汲極區域或磊晶層表面，之後再填入導電材料於各接觸洞內形成接觸插塞。依據本發明之較佳實施例，利用此分段式蝕刻方式來進行接觸插塞的製作可大幅降低磊晶層於製程中的損傷與耗損並提升整體元件效能。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底 14:鰭狀結構 16:淺溝隔離 18:閘極結構 20:閘極結構 22:閘極結構 26:閘極介電層 28:閘極材料層 30:側壁子 32:源極/汲極區域 34:磊晶層 36:接觸洞蝕刻停止層 38:層間介電層 40:介質層 42:高介電常數介電層 44:功函數金屬層 46:低阻抗金屬層 48:金屬閘極 50:硬遮罩 52:硬遮罩 54:圖案化遮罩 56:ODL 58:SHB層 60:圖案化光阻 62:開口 64:圖案化遮罩 66:ODL 68:SHB層 70:圖案化光阻 72:開口 74:接觸洞 76:接觸洞 78:突起部 80:突起部 84:接觸插塞 86:接觸插塞
第1圖至第7圖為本發明一實施例製作一半導體元件之方法示意圖。
12:基底
14:鰭狀結構
16:淺溝隔離
18:閘極結構
20:閘極結構
22:閘極結構
30:側壁子
32:源極/汲極區域
34:磊晶層
36:接觸洞蝕刻停止層
38:層間介電層
40:介質層
42:高介電常數介電層
44:功函數金屬層
46:低阻抗金屬層
48:金屬閘極
50:硬遮罩
52:硬遮罩
78:突起部
80:突起部
84:接觸插塞
86:接觸插塞

Claims (15)

  1. 一種製作半導體元件的方法，其特徵在於，包含： 形成一金屬閘極於一基底上、一接觸洞蝕刻停止層於該金屬閘極旁以及一層間介電層環繞該閘極結構； 進行一第一蝕刻製程去除該層間介電層；以及 進行一第二蝕刻製程去除該接觸洞蝕刻停止層以形成第一接觸洞。
  2. 如申請專利範圍第1項所述之方法，另包含： 形成一閘極結構於該基底上； 形成一源極/汲極區域於該閘極結構旁； 形成該接觸洞蝕刻停止層於該閘極結構旁； 形成該層間介電層環繞該接觸洞蝕刻停止層； 進行一金屬閘極置換製程將該閘極結構轉換為該金屬閘極； 形成一第一硬遮罩於該金屬閘極上； 形成一第二硬遮罩於該第一硬遮罩以及該層間介電層上； 進行該第一蝕刻製程去除該第二硬遮罩以及該層間介電層； 進行該第二蝕刻製程去除該接觸洞蝕刻停止層以及該第一硬遮罩以形成該第一接觸洞以及一第二接觸洞；以及 形成一第一接觸插塞於該第一接觸洞內以及一第二接觸插塞於該第二接觸洞內。
  3. 如申請專利範圍第2項所述之方法，其中緊鄰該接觸洞蝕刻停止層之該第一接觸插塞寬度小於該接觸洞蝕刻停止層下方之該第一接觸插塞寬度。
  4. 如申請專利範圍第2項所述之方法，其中緊鄰該接觸洞蝕刻停止層之該第一接觸插塞寬度小於該接觸洞蝕刻停止層上方之該第一接觸插塞寬度。
  5. 如申請專利範圍第2項所述之方法，其中該第一接觸插塞側壁包含一不平坦表面。
  6. 如申請專利範圍第2項所述之方法，其中設於該第一硬遮罩之間之該第二接觸插塞包含： 一第一寬度靠近該金屬閘極；以及 一第二寬度靠近該第二硬遮罩。
  7. 如申請專利範圍第6項所述之方法，其中該第二寬度小於該第一寬度。
  8. 如申請專利範圍第2項所述之方法，其中該第二接觸插塞側壁包含一不平坦表面。
  9. 一種半導體元件，其特徵在於，包含： 一金屬閘極設於一基底上； 一接觸洞蝕刻停止層設於該金屬閘極旁； 一層間介電層環繞該接觸洞蝕刻停止層；以及 一第一接觸插塞設於該層間介電層內，其中緊鄰該接觸洞蝕刻停止層之該第一接觸插塞寬度小於該接觸洞蝕刻停止層下方之該第一接觸插塞寬度。
  10. 如申請專利範圍第9項所述之半導體元件，其中緊鄰該接觸洞蝕刻停止層之該第一接觸插塞寬度小於該接觸洞蝕刻停止層上方之該第一接觸插塞寬度。
  11. 如申請專利範圍第9項所述之半導體元件，其中該第一接觸插塞側壁包含一不平坦表面。
  12. 如申請專利範圍第9項所述之半導體元件，另包含： 一第一硬遮罩設於該金屬閘極上，其中該第一硬遮罩頂表面切齊該層間介電層頂表面； 一第二硬遮罩設於該第一硬遮罩上；以及 一第二接觸插塞設於該金屬閘極上。
  13. 如申請專利範圍第12項所述之半導體元件，其中設於該第一硬遮罩之間之該第二接觸插塞包含： 一第一寬度靠近該金屬閘極；以及 一第二寬度靠近該第二硬遮罩。
  14. 如申請專利範圍第13項所述之半導體元件，其中該第二寬度小於該第一寬度。
  15. 如申請專利範圍第12項所述之半導體元件，其中該第二接觸插塞側壁包含一不平坦表面。
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