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TW202036856A - 半導體記憶體裝置 - Google Patents

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TW202036856A
TW202036856A TW108129620A TW108129620A TW202036856A TW 202036856 A TW202036856 A TW 202036856A TW 108129620 A TW108129620 A TW 108129620A TW 108129620 A TW108129620 A TW 108129620A TW 202036856 A TW202036856 A TW 202036856A
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conductive layer
memory device
semiconductor memory
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pillar
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TW108129620A
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坂本学
田代健二
伊藤孝政
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日商東芝記憶體股份有限公司
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Abstract

根據一實施例之一半導體記憶體裝置包括一基板、第一及第二導電層、第一及第二支柱以及一第一部件。該第一導電層包括一第一部分、一第二部分以及該第二部分上方之一第三部分。該等第二導電層堆疊於該第一導電層上方。該第一支柱包括在與堆疊方向交叉之一方向上與該第一部分接觸的一第一半導體層。該第二支柱經設置為在該堆疊方向上穿透該等第二導電層及該第三部分。該第一部件提供於該第一支柱與該第二支柱之間以及該第二部分與該第三部分之間。

Description

半導體記憶體裝置
本文所描述之實施例涉及半導體記憶體裝置。
能夠以非揮發性方式儲存資料之NAND型快閃記憶體係已知的。
大體而言，根據一個實施例，半導體記憶體裝置包括基板、第一導電層、多個第二導電層、第一支柱、第二支柱及第一部件。基板包括第一區及第二區。第一及第二區在第一方向上鄰近。第一導電層提供於第一及第二區中之基板上方。第一導電層包括第一區中之第一部分、第二區中之第二部分以及第二區中之第三部分。第二部分與第一部分係連續的。第三部分與第一部分係連續的且在第二部分上方與第二部分分開。第二導電層提供於第一導電層上方。第二導電層經堆疊為彼此分開。第一支柱經設置為在第二導電層之堆疊方向上穿透第二導電層以到達第一導電層之第一部分。第一支柱包括第一半導體層及第一絕緣層。第一半導體層在與堆疊方向交叉之方向上與第一導電層的第一部分接觸。第一絕緣層提供於第一半導體層與第二導電層之間。第二支柱經設置為在堆疊方向上穿透第二導電層及第一導電層之第三部分。第一部件之材料與第一導電層不同。第一部件提供於第一與第二支柱之間以及第一導電層之第二部分與第三部分之間，在堆疊方向上與第一導電層之第二部分及第三部分中之每一者接觸，且在第一方向上與第一導電層之第一部分接觸。
根據實施例，可能改良半導體記憶體裝置之良率。
下文中，將參考附圖描述實施例。實施例中之每一者為體現本發明之技術理念的裝置及方法之實例。附圖係示意性或概念性的，且附圖中之尺寸及比率等未必始終與實際情況相同。此外，本發明之技術概念不受結構組件之形式、結構及配置等等之限制。
在以下描述中，具有基本上相同功能及組態之結構元件將被指派相同之附圖標記。構成附圖標記/符號的跟隨字母之數值係由包括同一字母之附圖標記/符號參考，且用於區別具有相同組態之元件。若由包括同一字母之參考符號/數值表示的元件無需區分，則為彼等元件指派包括同一字母之參考符號/數值。 [1] 第一實施例
下文，將描述根據第一實施例之半導體記憶體裝置1。 [1-1]   半導體記憶體裝置1之組態 [1-1-1]     半導體記憶體裝置1之總體組態
圖1示出根據第一實施例之半導體記憶體裝置1的組態實例。半導體記憶體裝置1為可以非揮發性方式儲存資料之NAND型快閃記憶體，且受外部記憶體控制器2控制。半導體記憶體裝置1與記憶體控制器2之間的通信支援例如NAND介面標準。
如圖1所示，半導體記憶體裝置1包括(例如)記憶體胞元陣列10、命令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶體胞元陣列10包括多個區塊BLK0至BLKn(其中n為大於或等於1之整數)。區塊BLK為能夠以非揮發性方式儲存資料的記憶體胞元群組，且為例如抹除資料之單位。記憶體胞元陣列10具備多個位元線及字線。每一記憶體胞元例如與單個位元線及單個字線相關聯。將稍後詳細地描述記憶體胞元陣列10。
命令暫存器11保持由半導體記憶體裝置1自記憶體控制器2接收之命令CMD。命令CMD包括使定序器13執行(例如)讀取操作、寫入操作、抹除操作等之命令。
位址暫存器12保持由半導體記憶體裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD包括(例如)區塊位址BAd、頁位址PAd及行位址CAd。例如，區塊位址BAd、頁位址PAd及行位址CAd分別用以選擇區塊BLK、字線及位元線。
定序器13控制整個半導體記憶體裝置1之操作。例如，定序器13基於保持於命令暫存器11中之命令CMD而控制驅動器模組14、列解碼器模組15、感測放大器模組16等，且執行讀取操作、寫入操作、抹除操作等。
驅動器模組14產生用於讀取操作、寫入操作、抹除操作等之電壓。驅動器模組14基於例如保持於位址暫存器12中之頁位址PAd而將所產生電壓施加至對應於所選字線的信號線。
列解碼器模組15基於保持於位址暫存器12中之區塊位址BAd在對應記憶體胞元陣列10中選擇一個區塊BLK。列解碼器模組15將(例如)施加至對應於所選字線之信號線的電壓傳送至所選區塊BLK中之所選字線。
在寫入操作中，感測放大器模組16根據自記憶體控制器2接收之寫入資料DAT向每一位元線施加所要電壓。在讀取操作中，感測放大器模組16基於位元線之電壓判定儲存於記憶體胞元中之資料，並將判定結果作為讀取資料DAT傳送至記憶體控制器2。
上文所提到之半導體記憶體裝置1及記憶體控制器2可組合成單個半導體記憶體裝置。此半導體裝置可為儲存卡，例如SD™卡，及例如固態驅動器(SSD)。 [1-1-2]記憶體胞元陣列10之電路組態
圖2示出根據第一實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10之電路組態的實例，其關注於記憶體胞元陣列10中包括的多個區塊BLK當中之一個區塊BLK。如圖2所示，區塊BLK包括(例如)四個字串單元SU0至SU3。
每一字串單元SU包括分別與位元線BL0至BLm(其中m為大於或等於1之整數)相關聯之多個NAND字串NS。每一NAND字串NS包括(例如)記憶體胞元電晶體MT0至MT11，以及選擇電晶體ST1a、ST1b、ST1c及ST2。每一記憶體胞元電晶體MT包括控制閘極及電荷儲存層，且以非揮發性方式儲存資料。選擇電晶體ST1a、ST1b、ST1c及ST2中之每一者用以在執行各種操作時選擇字串單元SU。
在每一NAND字串NS中，選擇電晶體ST1a、ST1b及ST1c串聯耦合，且記憶體胞元電晶體MT0至MT11串聯耦合。串聯耦合之選擇電晶體ST1a、ST1b及ST1c之一個末端耦合至相關聯位元線BL，而另一末端耦合至串聯耦合之記憶體胞元電晶體MT0至MT11的一個末端。選擇電晶體ST2之一個末端耦合至串聯耦合之記憶體胞元電晶體MT0至MT11的另一末端，而該選擇電晶體之另一末端耦合至源極線SL。
在同一區塊BLK中，記憶體胞元電晶體MT0至MT11之控制閘極共同耦合至各別字線WL0至WL11。在字串單元SU0中，選擇電晶體ST1a、ST1b及ST1c之閘極共同耦合至各別選擇閘極線SGD0a、SGD0b及SGD0c。在字串單元SU1中，選擇電晶體ST1a、ST1b及ST1c之閘極共同耦合至各別選擇閘極線SGD1a、SGD1b及SGD1c。在字串單元SU2中，選擇電晶體ST1a、ST1b及ST1c之閘極共同耦合至各別選擇閘極線SGD2a、SGD2b及SGD2c。在字串單元SU3中，選擇電晶體ST1a、ST1b及ST1c之閘極共同耦合至各別選擇閘極線SGD3a、SGD3b及SGD3c。同一區塊BLK中之選擇電晶體ST2的閘極共同耦合至選擇閘極線SGS。
在上文描述之記憶體胞元陣列10之電路組態中，位元線BL由在字串單元SU中被指派同一行位址之NAND字串NS共用。源極線SL由例如多個區塊BLK共用。
字串單元SU中耦合至共同字線WL之記憶體胞元電晶體MT的群組稱為例如胞元單元CU。例如，包括各自保持1位資料之記憶體胞元電晶體MT的胞元單元CU之儲存容量被定義為「1頁資料」。胞元單元CU可根據儲存於記憶體胞元電晶體MT中之資料位元的數目而具有兩個或更多個頁的資料儲存容量。
根據第一實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10之電路組態不限於上述組態。例如，可適當判定每一NAND字串NS中包括的記憶體胞元電晶體MT或選擇電晶體ST1及ST2之數目。可適當判定每一區塊BLK中包括的字串單元SU之數目。 [1-1-3]     記憶體胞元陣列10之組態
將描述根據第一實施例之記憶體胞元陣列10的組態之實例。
在以下描述中參考之附圖中，X方向對應於字線WL之延伸方向，Y方向對應於位元線BL之延伸方向，且Z方向對應於垂直於半導體基板20之表面的方向，半導體記憶體裝置1形成於半導體基板上。在平面圖中，在適當時提供陰影線以獲得可檢視性。在平面圖中提供之陰影線不一定與具有陰影線之元件的材料或特性有關。在每一附圖中，在適當時省略例如絕緣膜(層間絕緣膜)、互連件、觸點等元件以獲得可檢視性。
(記憶體胞元陣列10之平面佈局)
圖3為根據第一實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10之平面佈局的實例，其關注於對應於一個區塊BLK之區(亦即，字串單元SU0至SU3)。如圖3所示，記憶體胞元陣列10之平面佈局在X方向上劃分成胞元區域CA及鉤連區域HA。記憶體胞元陣列10包括縫隙SLT1、SLT2及SLT3以及縫隙SHE。
胞元區域CA為其中形成NAND字串NS之區域。胞元區域CA包括(例如)多個穿透接觸區C4T，其各自在Y方向上延伸。穿透接觸區C4T穿透堆疊字線WL等，且具備用於電耦合記憶體胞元陣列10上方之電路及記憶體胞元陣列10下方之電路的觸點。
鉤連區域HA為其中形成用於電耦合字線WL及耦合至NAND字串NS之選擇閘極線SGS及SGD以及列解碼器模組15之觸點的區域。
縫隙SLT1、SLT2及SLT3中之每一者用絕緣部件填滿，且對在同一互連層中提供且鄰近通過縫隙提供之導電層進行劃分。具體地，縫隙SLT1、SLT2及SLT3中之每一者對分別對應於字線WL0至WL11、選擇閘極線SGDa、SGDb及SGDc以及選擇閘極線SGS之多個互連層進行劃分。
縫隙SLT1各自沿著X方向延伸，且在Y方向上配置。縫隙SLT1在X方向上延伸跨越鉤連區域HA及胞元區域CA。縫隙SLT2及SLT3各自在X方向上在鄰近兩個縫隙SLT1之間延伸。縫隙SLT2自鉤連區域HA中之末端區域延伸，且在X方向上延伸跨越胞元區域CA。縫隙SLT3經配置為與鉤連區域HA中之縫隙SLT2分開。
縫隙SLT2及SLT3例如在X方向上配置。間隙部分GP配置於縫隙SLT2與SLT3之間。換言之，提供在胞元區域CA上方自鉤連區域HA延伸之縫隙SLT，從而排除在Y方向上鄰近之兩個縫隙SLT1之間的間隙部分GP。
縫隙SHE用絕緣部件填滿，且使在同一互連層中且鄰近通過縫隙SHE提供之導電層絕緣。具體地，縫隙SHE對分別對應於選擇閘極線SGDa、SGDb及SGDc之多個互連層進行劃分。縫隙SHE配置於鄰近縫隙SLT1與SLT2之間。縫隙SHE自鉤連區域HA中之末端區域延伸，且在X方向上延伸跨越胞元區域CA。
在上文描述之記憶體胞元陣列10之平面佈局中，胞元區域CA中由縫隙SLT1、SLT2及SHE分割之區中之每一者對應於一個字串單元SU。亦即，在此實例中，各自在X方向上延伸之字串單元SU0至SU3在Y方向上配置。在記憶體胞元陣列10中，圖3所示之佈局例如在Y方向上重複配置。
在記憶體胞元陣列10之上述平面佈局中，配置於鄰近兩個縫隙SLT1之間的縫隙SLT2或SLT3之數目可適當地判定。配置於鄰近縫隙SLT1與SLT2之間的縫隙SHE之數目可適當地判定。鄰近兩個縫隙SLT1之間的字串單元SU之數目基於配置於鄰近兩個縫隙SLT1之間的縫隙SLT2及SHE之數目而變化。
(胞元區域CA中之記憶體胞元陣列10的組態)
圖4為根據第一實施例之半導體記憶體裝置1的胞元區域CA中之記憶體胞元陣列10之詳細平面佈局的實例，其關注於對應於字串單元SU0及SU1之區。如圖4中所示出，在胞元區域CA中，記憶體胞元陣列10包括多個記憶體支柱MP、觸點CV及位元線BL。
記憶體支柱MP中之每一者充當例如一個NAND字串NS。記憶體支柱MP例如在鄰近縫隙SLT1與SLT2之間的區中之九條線中交錯。例如，在鄰近縫隙SLT1與SLT2之中間部分處在X方向上對準之記憶體支柱MP經配置以與縫隙SHE1重疊。亦即，記憶體支柱MP包括穿透縫隙SHE1且與鄰近選擇閘極線SGD接觸之記憶體支柱。
位元線BL各自在Y方向上延伸，且在X方向上對準。每一位元線BL經配置以與每一字串單元SU中之至少一個記憶體支柱MP重疊。在此實例中，兩個位元線BL與每一記憶體支柱MP重疊。在記憶體支柱MP及與記憶體支柱MP重疊之位元線BL中之一者之間提供觸點CV。每一記憶體支柱MP藉由觸點CV電耦合至對應位元線BL。
在位元線BL及與縫隙SHE重疊之記憶體支柱MP之間省略觸點CV。亦即，在位元線BL及與兩個不同之選擇閘極線SGD接觸之記憶體支柱MP之間省略觸點CV。記憶體支柱MP或鄰近縫隙SLT之間的縫隙SHE之數目或配置不限於參考圖4所描述之組態，且可適當地改變。
對應於字串單元SU2及SU3之區中的記憶體胞元陣列10之平面佈局類似於對應於字串單元SU0及SU1之區中的平面佈局；因此，省略其描述。
圖5為沿著圖4之線V-V取得的橫截面圖，且示出根據第一實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10之胞元區域CA中的橫截面結構之實例。在圖5中，在X方向上與縫隙SHE1重疊之部分由虛線指示。如圖5所示，記憶體胞元陣列10包括導電層21至25。導電層21至25提供於半導體基板20上方。
具體地，通過半導體基板20上方之絕緣層提供導電層21。雖然省略圖示，但對應於列解碼器模組15及感測放大器模組16等之電路形成於半導體基板20與導電層21之間的絕緣層中。導電層21具有其中例如以沿著XY平面擴展之板狀形狀形成的多個導電層堆疊之組態，且用作源極線SL。導電層21含有例如矽(Si)。
通過導電層21上方之絕緣層提供導電層22。導電層22以例如沿著XY平面擴展之板狀形狀形成，且用作選擇閘極線SGS。導電層22含有例如矽。
絕緣層及導電層23交替地配置於導電層22上方。導電層23例如以沿著XY平面擴展之板狀形狀形成。堆疊之該多個導電層23自半導體基板20側按次序分別用作字線WL0至WL11。導電層23含有例如鎢(W)。
絕緣層及導電層24交替地配置於最上部導電層23上方。導電層24例如以沿著XY平面擴展之板狀形狀形成。例如，堆疊之該多個導電層24自半導體基板20側按次序分別用作選擇閘極線SGDa、SGDb及SGDc。導電層24含有例如鎢。
通過最上部導電層24上方之絕緣層提供導電層25。導電層25以例如沿著Y方向延伸之線的形狀形成，且用作位元線BL。亦即，該多個導電層25在未圖示之一個區中沿著X方向配置。導電層25含有例如銅(Cu)。
記憶體支柱MP中之每一者沿著Z方向延伸，且穿透導電層22至24。記憶體支柱MP中之每一者包括(例如)核心部件30、半導體層31及層壓膜32。
核心部件30經設置為沿著Z方向延伸。例如，核心部件30之上部末端包括於比最上部導電層24高之層中，而核心部件30之下部末端包括於其中提供導電層21之層中。半導體層31例如提供於核心部件30周圍。在記憶體支柱MP之下部部分，半導體層31之側表面之一部分與導電層21接觸。層壓膜32覆蓋導電層31之側表面及底部表面，其中半導體層31與導電層21彼此接觸之部分除外。核心部件30包括例如氧化矽(SiO2 )等之絕緣體。半導體層31含有例如矽。
柱狀觸點CV提供於半導體層31之頂部表面上在記憶體支柱MP中。在圖示之區中，示出對應於五個記憶體支柱MP當中之兩個記憶體支柱MP的觸點CV。觸點CV在未圖示之區中耦合至不與縫隙SHE重疊之記憶體支柱MP，且觸點CV在圖示之區中未耦合至記憶體支柱。
一個導電層25，亦即一個位元線BL，與觸點CV之頂部表面接觸。一個觸點CV耦合至由縫隙SLT1、SLT2及SHE分割之空間中之每一者中的一個導電層25以及與縫隙SHE接觸之記憶體支柱MP。導電層25中之每一者電耦合至例如鄰近縫隙SLT1與SHE之間的一個記憶體支柱MP以及鄰近縫隙SHE與SLT2之間的一個記憶體支柱MP。
縫隙SLT以例如沿著XZ平面擴展之板狀形狀形成，且劃分導電層22至24。縫隙SLT之上部末端包括於最上部導電層24與導電層25之間的層中。縫隙SLT之下部末端例如包括於其中提供導電層21之層中。縫隙SLT包括例如氧化矽之絕緣體。
縫隙SHE以例如沿著XZ平面擴展之板狀形狀形成，且劃分堆疊導電層24。縫隙SHE之上部末端包括於最上部導電層24與導電層25之間的層中。縫隙SHE之下部末端例如包括於最上部導電層23與最下部導電層24之間的層中。縫隙SHE包括例如氧化矽之絕緣體。例如，縫隙SHE之上部末端及記憶體支柱MP之上部末端對準。組態不限於此，且記憶體支柱MP之上部末端以及縫隙SLT及SHE之上部末端可不對準。
在上文描述之記憶體支柱MP的組態中，記憶體支柱MP與導電層22之間的相交點充當選擇電晶體ST2。記憶體支柱MP與導電層23之間的相交點充當記憶體胞元電晶體MT。記憶體支柱MP與導電層24之間的相交點充當選擇電晶體ST1。
圖6為沿著圖5之線VI-VI取得的橫截面圖，且示出根據第一實施例之半導體記憶體裝置1中的記憶體支柱MP之橫截面結構的實例。更具體地，圖5示出平行於半導體基板20之表面且包括導電層23之層中的記憶體支柱MP之橫截面結構。
如圖6所示，在包括導電層23之層中，例如在記憶體支柱MP之中心處提供核心部件30。半導體層31包圍核心部件30之側表面。層壓膜32包圍半導體層31之側表面。層壓膜32包括(例如)穿隧絕緣膜33、絕緣膜34及區塊絕緣膜35。
穿隧絕緣膜33包圍半導體層31之側表面。絕緣膜34包圍穿隧絕緣膜33之側表面。區塊絕緣膜35包圍絕緣膜34之側表面。導電層23包圍區塊絕緣膜35之側表面。穿隧絕緣膜33及區塊絕緣膜35各自含有例如氧化矽。絕緣膜34含有例如氮化矽(SiN)。
在根據第一實施例之半導體記憶體裝置1中，半導體層31用作記憶體胞元電晶體MT0至MT11以及選擇電晶體ST1a、ST1b、ST1c及ST2中之每一者的通道。絕緣膜34用作記憶體胞元電晶體MT中之電荷儲存層。因此，記憶體支柱MP中之每一者充當一個NAND字串NS。
(鉤連區域HA中之記憶體胞元陣列10的組態)
圖7為根據第一實施例之半導體記憶體裝置1的鉤連區域HA中之記憶體胞元陣列10之詳細平面佈局的實例，其關注於對應於一個區塊BLK之區。圖7進一步示出鉤連區域HA附近之胞元區域CA的一部分。如圖7所示，在鉤連區域HA中，以階梯方式提供選擇閘極線SGS、字線WL0至WL11以及選擇閘極線SGDa、SGDb及SGDc之末端部分。在鉤連區域HA中，記憶體胞元陣列10包括多個觸點CC及多個支撐支柱HR。
具體地，選擇閘極線SGS、字線WL0至WL11以及選擇閘極線SGDa、SGDb及SGDc各自在其末端部分處包括不與上部互連層(導電層)重疊之台階形部分。例如，字線WL0至WL11之末端部分在三條線中階梯地配置，在Y方向上具有兩個階梯且在X方向上具有多個階梯。選擇閘極線SGDa、SGDb及SGDc中之每一者的末端部分階梯地配置，具有在X方向上提供之階梯。選擇閘極線SGS繪製於字線WL0至WL11之末端區域外部，以階梯方式提供。
關於堆疊互連件之上述樓梯狀組態，縫隙SLT3配置於鄰近兩個縫隙SLT1之間的中間部分處，且在X方向上延伸跨越分別對應於字線WL1、WL4、WL7及WL10之台階形部分。縫隙SLT3可或可不在X方向上延伸跨越選擇閘極線SGS之台階形部分。縫隙SHE例如配置於鄰近縫隙SLT1與SLT2之間的中間部分處，且在X方向上延伸跨越分別對應於選擇閘極線SGDa、SGDb及SGDc之台階形部分。
在此實例中，在同一區塊BLK中之同一層中提供的字線WL通過間隙部分GP短路。換言之，與鄰近兩個縫隙SLT1中之一個縫隙SLT1接觸的字線WL以及與另一縫隙SLT1接觸之字線WL通過間隙部分GP電耦合。
觸點CC提供於各別選擇閘極線SGS、字線WL0至WL11以及選擇閘極線SGDa、SGDb及SGDc之台階形部分上。選擇閘極線SGS、字線WL0至WL11以及選擇閘極線SGDa、SGDb及SGDc通過對應觸點CC電耦合至列解碼器模組15。
支撐支柱HR適當地配置於鉤連區域HA中，排除例如其中形成縫隙SLT1及SLT2以及觸點CC之部分。支撐支柱HR在Z方向上延伸之孔中用絕緣部件填滿，且穿透堆疊互連層(例如，字線WL及選擇閘極線SGD)。例如，多個支撐支柱HR配置於字線WL及選擇閘極線SGD中之每一者的台階形部分中之觸點CC周圍。
圖8為沿著圖7之線VIII-VIII取得的橫截面圖，且示出根據第一實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10之鉤連區域HA中的橫截面結構之實例。圖8進一步示出包括觸點CC之橫截面的區。如圖8所示，在鉤連區域HA中，階梯地提供對應於字線WL及選擇閘極線SGD之導電層的末端部分。此外，在鉤連區域HA中，記憶體胞元陣列10包括多個導電層26。
圖示之區域包括對應於字線WL1、WL4、WL7及WL10以及選擇閘極線SGDa、SGDb及SGDc之多個台階形部分。在分別對應於字線WL0、WL4、WL7及WL10之四個導電層23中之每一者以及分別對應於選擇閘極線SGDa、SGDb及SGDc之三個導電層24中之每一者的台階形部分上提供觸點CC。導電層26提供於每一觸點CC上，且電耦合。每一導電層26包括於例如比導電層25高之層中。
圖9為沿著圖7之線IX-IX取得的橫截面圖，且示出根據第一實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10之鉤連區域HA中的橫截面結構之實例。圖9進一步示出包括縫隙SHE之橫截面的區，且藉助於虛線指示其中三個導電層24及縫隙SHE在Y方向上重疊之部分。如圖9所示，在鉤連區域HA中，省略對應於源極線SL之導電層21。
支撐支柱HR在Z方向上延伸，且穿透導電層22至24。支撐支柱HR之上部末端包括於例如導電層25與記憶體支柱MP之上部末端之間的層中。支撐支柱HR之下部末端包括於例如比導電層22低之層中。組態不限於此，且支撐支柱HR之下部末端可至少到達導電層22。
縫隙SHE劃分堆疊導電層24之末端部分(台階形部分)。類似於胞元區域CA，縫隙SHE之上部末端包括於最上部導電層24與導電層25之間的層中，而縫隙SHE之下部末端包括於最上部導電層23與最下部導電層24之間的層中。
(穿透接觸區C4T中的記憶體胞元陣列10之組態)
圖10示出根據第一實施例之半導體記憶體裝置1的穿透接觸區C4T中之記憶體胞元陣列10之詳細平面佈局的實例，其關注於對應於一個區塊BLK之區。圖10進一步示出穿透接觸區C4T附近之胞元區域CA的部分。如圖10所示，記憶體胞元陣列10在穿透接觸區C4T中包括多個支撐支柱HR、觸點C4、源極連接區SCR及源極穿透區SPR。
支撐支柱HR適當地配置，排除其中形成縫隙SLT1及SLT2以及觸點C4之部分。觸點C4穿透堆疊互連層(例如，選擇閘極線SGS及字線WL)。至少一個觸點C4配置於源極連接區SCR及源極穿透區SPR中之每一者中。觸點C4具有大於支撐支柱HR之外徑的外徑。
源極連接區SCR經配置為鄰近於其中記憶體支柱MP配置於胞元區域CA中的部分。提供於源極連接區SCR中之觸點C4耦合至源極線SL。源極穿透區SPR經配置為與例如源極連接區SCR分開。提供於源極穿透區SPR中之觸點C4用於耦合記憶體胞元陣列10下方及上方之互連件。源極線SL通過源極連接區SCR中之觸點C4及源極穿透區SPR中之觸點C4電耦合至提供於記憶體胞元陣列10下方之電路。
源極連接區SCR中之源極線區段的堆疊結構與源極穿透區SPR中之堆疊結構不同。例如，區SCR及SPR中之每一者中的源極線區段之堆疊結構用於在稍後描述的製造半導體記憶體裝置1之過程中控制對應於觸點C4之接觸孔的底部位置。
支撐支柱HR可配置於源極連接區SCR及源極穿透區SPR中之每一者中。提供於穿透接觸區C4T中之觸點C4或支撐支柱HR之數目或配置可適當地改變。源極連接區SCR或源極穿透區SPR之配置可適當地改變。至少一對源極連接區SCR及源極穿透區SPR可配置在提供於胞元區域CA中之穿透接觸區C4T中。
圖11為沿著圖10之線XI-XI取得的橫截面圖，且示出根據第一實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10之穿透接觸區C4T中的橫截面結構之實例。圖11示出包括源極連接區SCR及源極穿透區SPR之橫截面的區，且示出穿透接觸區C4T中之源極線區段的詳細結構。如圖11所示，記憶體胞元陣列10在穿透接觸區C4T中包括導電層27、28、40、41及45、絕緣層42及44、犧牲部件43以及觸點CP。
導電層27為用於記憶體胞元陣列10下方之電路的互連件。導電層28為用於記憶體胞元陣列10上方之電路的互連件。在平面圖中重疊之導電層27及28通過例如導電層27上之觸點C4及觸點C4上之觸點CP電耦合。
源極連接區SCR中之源極線區段的堆疊結構包括於其中提供導電層21之層中。在源極連接區SCR中，導電層40提供於源極線區段之最下部層中。導電層41提供於導電層40上。絕緣層42提供於導電層41上。犧牲部件43提供於絕緣層42之第一部分上。絕緣層44提供於犧牲部件43及絕緣層42之第二部分上。導電層45提供於絕緣層44上。
絕緣層42之第一部分上的犧牲部件43藉由絕緣層42之第二部分上的絕緣層44與導電層21分離。換言之，藉由在劃分區段DJ中提供與導電層21及犧牲部件43材料不同之絕緣部件(絕緣層42及44)，源極連接區SCR中之犧牲部件43與提供在記憶體支柱MP之下部部分處的導電層21分離。提供於劃分區段DJ中之絕緣部件在Z方向上與導電層41及45接觸，且在X方向上與導電層21接觸。
源極連接區SCR中之導電層40、41及45由例如含有矽之半導體製成，且可與耦合至記憶體支柱MP之導電層21一體地提供。亦即，概述源極線SL之結構，用作半導體基板20上方之源極線SL的導電層(下文為「源極線SL」)包括對應於導電層21之第一部分、對應於導電層40及41之第二部分，以及對應於導電層45之第三部分。例如用作劃分區段DJ之絕緣部件的部分的絕緣層44提供於源極線SL之第二部分與第三部分之間。記憶體支柱MP經設置為穿透堆疊導電層23，且通過半導體層31之側表面電耦合至源極線SL之第一部分(導電層21)。在源極連接區SCR中，支撐支柱HR及觸點C4各自穿透堆疊導電層23及源極線SL之第三部分(導電層45)。
源極穿透區SPR中之源極線區段的堆疊結構包括於其中提供導電層21之層中。源極穿透區SPR中之源極線區段的堆疊結構類似於源極連接區SCR中之堆疊結構，但省略導電層40。連續地提供源極連接區SCR中之導電層45及源極穿透區SPR中之導電層45。導電層45提供於穿透接觸區C4T之整個表面上，且電耦合至鄰近導電層21之部分。
劃分區段DJ中之導電層45的頂部表面低於另一部分中之導電層45的頂部表面。亦即，導電層45包括沿著其中省略犧牲部件43之部分的凹部分。劃分區段DJ上方之導電層22以類似於例如導電層45之方式包括沿著其中省略犧牲部件43之部分的凹部分。換言之，導電層45及22各自具有位於劃分區段DJ上方之階梯。
在源極連接區SCR中，支撐支柱HR可配置於劃分區段DJ中，或其中提供犧牲部件43之區域中。在源極連接區SCR中，至少由支撐支柱HR或觸點C4穿透之犧牲部件43可通過劃分區段DJ設置為遠離導電層21。
觸點C4沿著Z方向延伸。觸點C4穿透例如導電層22至24、41及45。例如，在源極連接區SCR中，觸點C4之底部與導電層40接觸。在源極穿透區SPR中，觸點C4之底部與導電層27接觸。觸點C4之上部末端與例如支撐支柱HR之上部末端對準。
觸點C4包括(例如)導電層36及絕緣層37。導電層36形成為在Z方向上延伸之柱形狀，且觸點CP提供於導電層36上。絕緣層37覆蓋導電層36之側表面。絕緣層37使觸點C4與由觸點C4穿透之導電層22至24、41及45絕緣。
圖12為沿著圖10之線XII-XII取得的橫截面圖，且示出根據第一實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10之穿透接觸區C4T中的橫截面結構之實例。圖12示出包括源極連接區SCR以及縫隙SLT1及SLT2之橫截面的區，且示出穿透接觸區C4T中之源極線區段的詳細結構。如圖12中所展示，例如在穿透接觸區C4T中之源極連接區SCR之周邊區域中省略源極線區段的除導電層45外之堆疊結構。在穿透接觸區C4T中，縫隙SLT1及SLT2各自穿透導電層45。縫隙SLT1及SLT2各自具有與例如半導體基板20與導電層45之間的絕緣層接觸之底部。
圖13為沿著圖12之線XIII-XIII取得的橫截面圖，且示出根據第一實施例之半導體記憶體裝置1中之觸點C4的橫截面結構之實例。更具體地，圖13示出平行於半導體基板20之表面且包括導電層23之層中的觸點C4之橫截面結構。如圖13中所展示，在包括導電層23之層中，導電層36例如提供於觸點C4之中心處。絕緣層37包圍導電層36之側表面。導電層23包圍絕緣層37之側表面。
在上文描述的記憶體胞元陣列10之組態中，基於字線WL之數目判定導電層23之數目。提供於多個層中之多個導電層22可經分配給選擇閘極線SGS。若選擇閘極線SGS提供於多個層中，則可使用與導電層22不同之導體。用作選擇閘極線SGD的導電層24之數目可適當地判定。
觸點CP及CV可以多個觸點在Z方向上耦合之方式設計。互連層可插入於在Z方向上耦合之觸點之間。導電層26可通過圖9中示出之區域。類似地，導電層27可通過圖12中示出之區域。在第一實施例中，胞元區域CA包括穿透接觸區C4T，但組態不限於此。例如，穿透接觸區C4T可配置於另一區域中。穿透接觸區C4T可插入於鉤連區域HA中。 [1-2]   半導體記憶體裝置1之製造方法
接下來，參考圖14，將給出關於根據第一實施例之半導體記憶體裝置1中的記憶體胞元陣列10內部之堆疊互連結構的形成之一系列製造步驟之實例的描述。圖14為示出根據第一實施例之半導體記憶體裝置1的製造方法之實例的流程圖。圖15至圖38各自示出根據第一實施例的在製造半導體記憶體裝置1期間之平面佈局或橫截面結構的實例。在下文描述之製造方法中，提及之平面圖對應於圖10中示出之區域，而橫截面圖對應於其中縫隙SLT之區域添加至圖11中示出之區域的區域。源極線區段指代對應於充當源極線SL之導電層21的互連層之堆疊結構。堆疊互連件區段指代對應於充當字線WL之導電層23及充當選擇閘極線SGD之導電層24的堆疊結構。
在步驟S101之過程中，形成導電層40且處理為所需形狀。具體地，首先，在半導體基板20上按次序堆疊包括導電層27之絕緣層50及導電層40。雖然省略圖示，但在絕緣層50中形成對應於列解碼器模組15、感測放大器模組16等之電路。
接下來，藉由微影等形成遮罩REG，其中打開導電層40被移除之區域，如圖15所示。例如，在胞元區域CA中，遮罩REG經形成為覆蓋其中形成記憶體支柱MP之區域以及源極連接區SCR。遮罩REG為例如光阻。隨後，藉由使用形成之遮罩REG的各向異性蝕刻，移除對應於遮罩REG之開口的導電層40。在處理導電層40之後，移除遮罩REG。隨後，用絕緣層51填滿其中移除導電層40之部分，如圖16所示。導電層40為例如其中摻雜磷之多晶矽(Si)。
接下來，在步驟S102之過程中，如圖17中示出形成源極線區段之犧牲部件43。具體地，在導電層40及絕緣層51上按次序堆疊導電層41、絕緣層42及犧牲部件43。導電層41為例如其中摻雜磷之多晶矽。絕緣層42含有例如氧化矽(SiO2 )。犧牲部件43為例如未摻雜多晶矽。組態不限於此，且若犧牲部件43由多晶矽製成，則可在多晶矽中摻雜磷(P)、硼(B)及碳(C)等。
接下來，在步驟S103之過程中，將犧牲部件43處理為所需形狀。具體地，首先，如圖18中所展示，藉由微影等形成遮罩REG，其中打開犧牲部件43被移除之區域。在此過程中，遮罩REG以整個劃分區段DJ被打開之方式形成。亦即，在此過程中，遮罩REG之每一開口在Y方向上在對應源極連接區SCR之部分上方延伸。隨後，藉由使用形成之遮罩REG的各向異性蝕刻，如圖19中所展示，移除對應於遮罩REG之開口的犧牲部件43。在處理犧牲部件43之後，移除遮罩REG。
接下來，在步驟S104之過程中，將源極線區段處理為所需形狀。具體地，首先，如圖20中所展示，鈍化膜52形成於絕緣層42及犧牲部件43之曝露部分上。在此過程中形成之鈍化膜52包括劃分區段DJ中之凹部分。鈍化膜52為例如氮化矽，且用作蝕刻止擋件。
隨後，藉由微影等形成遮罩REG，如圖21中所展示，其中打開導電層41、絕緣層42及犧牲部件43被移除之區域。在胞元區域CA中，在此過程中，遮罩REG經形成以覆蓋其中形成導電層21之部分、源極連接區SCR及源極穿透區SPR。
隨後，如圖16中所展示，藉由使用形成之遮罩REG的各向異性蝕刻，移除對應於遮罩REG之開口的導電層41、絕緣層42及犧牲部件43。在此過程之蝕刻中，可移除提供於導電層41下方之絕緣層(例如，絕緣層51)的部分。在處理導電層41、絕緣層42及犧牲部件43之後，移除遮罩REG。
隨後，如圖23中所展示，在其中移除導電層41、絕緣層42及犧牲部件43之部分中填滿絕緣層53。藉由例如使用鈍化膜52作為止擋件之化學機械拋光(CMP)來移除鈍化膜52上方的絕緣層53，如圖24中所示。隨後，藉由例如濕式蝕刻移除鈍化膜52，如圖25中所示。在此蝕刻期間，移除絕緣層53之部分，且犧牲部件43之頂部表面及絕緣層53之頂部表面彼此對準。
接下來，在步驟S105之過程中，形成導電層45及22。具體地，首先，在絕緣層42、犧牲部件43及絕緣層53之曝露部分上按次序形成絕緣層44及導電層45。隨後，在導電層45上按次序形成絕緣層54、導電層22及絕緣層55。在此過程中形成之絕緣層44、導電層45、絕緣層54及導電層22各自包括劃分區段DJ中之凹部分，亦即階梯。藉由(例如)CMP使絕緣層55之頂部表面平面化。
接下來，在步驟S106之過程中，如圖26中示出形成堆疊互連區段之犧牲部件56及59。具體地，首先，在絕緣層55上替代地配置犧牲部件56及絕緣層57，且在最上部犧牲部件56上形成絕緣層58。隨後，在絕緣層58上替代地配置犧牲部件59及絕緣層60，且在最上部犧牲部件59上形成絕緣層61。
絕緣層57、58、60及61各自含有例如氧化矽。例如，犧牲部件56之數目對應於由記憶體支柱MP穿透之字線WL的數目。犧牲部件59之數目對應於由記憶體支柱MP穿透之選擇閘極線SGD的數目。犧牲部件56及59含有例如氮化矽。犧牲部件56及59係以其末端部分在鉤連區域HA(未示出)中階梯地形成之方式處理。
接下來，在步驟S107之過程中，形成縫隙SHE。具體地，首先，藉由微影等形成遮罩，其中打開對應於縫隙SHE之區域。隨後，藉由使用形成之遮罩的各向異性蝕刻形成縫隙SHE。隨後，用絕緣體填滿縫隙SHE。在此過程中形成之縫隙SHE劃分堆疊於胞元區域CA中之犧牲部件59。縫隙SHE之底部例如終止於其中形成絕緣層58之層中。在此過程中，各向異性蝕刻為例如反應性離子蝕刻(RIE)。
接下來，在步驟S108之過程中，如圖27及圖28中示出形成記憶體支柱MP。具體地，首先，藉由微影等形成遮罩，其中打開對應於記憶體支柱MP之區域。隨後，藉由使用形成之遮罩的各向異性蝕刻，形成記憶體孔。
在此過程中形成之記憶體孔穿透絕緣層42、44、54、55、57、58、60及61、導電層45及22以及犧牲部件43、56及59，且例如在孔之底部，曝露導電層41之部分。記憶體孔之底部可到達導電層40。在此過程中，各向異性蝕刻為例如RIE。
在記憶體孔之側表面及底部表面以及絕緣層61之頂部表面上按次序形成區塊絕緣膜35、絕緣膜34、穿隧絕緣膜33、半導體層31及核心部件30，且用核心部件30填滿記憶體孔。隨後，移除形成於記憶體孔上方之核心部件30的部分，且用半導體部件填滿空間。
在此過程中，藉由(例如)CMP移除保留於絕緣層61上方之區塊絕緣膜35、絕緣膜34、穿隧絕緣膜33及半導體層31。以此方式，在記憶體孔中形成對應於記憶體支柱MP之結構。在例如形成記憶體支柱MP之後，在記憶體支柱MP及絕緣層61之頂部表面上方形成絕緣層62。絕緣層62含有例如氧化矽。
接下來，在步驟S109之過程中，形成支撐支柱HR及觸點C4。具體地，首先，藉由微影等形成遮罩，其中打開對應於支撐支柱HR及觸點C4之區域。隨後，藉由使用形成之遮罩的各向異性蝕刻，如圖29及圖30中示出形成孔HRH及C4H。孔HRH對應於其中形成支撐支柱HR之區域。孔C4H對應於其中形成觸點C4之區域。
在此過程中形成之孔HRH及C4H各自穿透絕緣層44、54、55、57、58、60、61及62、導電層45及22以及犧牲部件56及59。孔C4H之內徑大於孔HRH之內徑，且孔C4H之蝕刻進展較快。例如，在源極連接區SCR中，孔HRH之底部終止於其中提供導電層41之層中，且孔C4H終止於其中形成導電層40之層中。在源極穿透區SPR中，孔C4H終止於其中形成絕緣層51之層中。在穿透接觸區C4T中除區SCR及SPR外之區中，孔HRH之底部終止於其中形成絕緣層53之層中。
隨後，在孔C4H之側表面及底部表面上以及孔HRH內部形成絕緣層37，且用絕緣層37填滿孔HRH之內部。藉由回蝕移除形成於孔C4H之底部處的絕緣層37之部分，以使得例如導電層40之表面在源極連接區SCR中之孔C4H的底部處曝露，且導電層27之表面在源極穿透區SPR中之孔C4H的底部處曝露。隨後，用導電層36填滿孔C4H。藉由(例如)CMP移除形成於孔C4H外部之導電層36。以此方式，如圖31中示出形成支撐支柱HR及觸點C4。在形成支撐支柱HR及觸點C4之後，例如在支撐支柱HR及觸點C4之頂部表面上且在絕緣層62上形成絕緣層63。絕緣層63含有例如氧化矽。
接下來，在步驟S110之過程中，形成圖32及圖33中示出之縫隙SLT。具體地，首先，藉由微影等形成遮罩，其中打開對應於縫隙SLT1、SLT2及SLT3之區域。隨後，藉由使用形成之遮罩的各向異性蝕刻，形成縫隙SLT。
在此過程中形成之縫隙SLT劃分絕緣層54、55、57、58、60、61、62及63、導電層45及22以及犧牲部件56及59。縫隙SLT之底部終止於其中例如形成絕緣層44之層中。在此過程中，各向異性蝕刻為例如RIE。
接下來，在步驟S111之過程中，執行源極線區段之替換過程。具體地，在絕緣層63之頂部表面及縫隙SLT之內壁上形成鈍化膜64。對於鈍化膜64，例如形成氮化矽。藉由回蝕，移除形成於絕緣層63之頂部表面及縫隙SLT之底部上的鈍化膜64，且還移除在縫隙SLT之底部處曝露的絕緣層44。進而，如圖34所示，在縫隙SLT之側表面上形成氮化矽之側壁，且在縫隙SLT之底部處曝露犧牲部件43的部分。
藉由執行蝕穿縫隙SLT，選擇性地移除犧牲部件43。接下來，移除在記憶體支柱MP之下部末端處的區塊絕緣膜35、絕緣膜34及穿隧絕緣膜33中之每一者的部分。因此，如圖35所示，在記憶體支柱MP之下部末端處曝露半導體層31之側表面的部分。在此蝕刻中，亦移除絕緣層42及44。
藉由多個記憶體支柱MP維持藉由犧牲部件43之移除獲得的空間。在源極連接區SCR中，由於在劃分區段DJ中劃分犧牲部件43，因此犧牲部件43保留。在源極穿透區SPR中，由於犧牲部件43及縫隙SLT藉由絕緣層53分離，因此犧牲部件43保留。
隨後，如圖36所示，形成導電層65。具體地，藉由例如CVD，在藉由移除犧牲部件43、區塊絕緣膜35、絕緣膜34、穿隧絕緣膜33以及絕緣層42及44中之每一者的部分而獲得之空間中形成導電層65。隨後執行回蝕。因此，記憶體支柱MP之半導體層31及源極線區段之導電層(例如，導電層40、41、65及45之群組)電耦合。對於導電層65，形成其中摻雜磷之多晶矽。胞元區域CA中之導電層40、41、65及45之堆疊結構對應於圖11中示出之導電層21。
接下來，在步驟S112之過程中，執行堆疊互連區段之替換過程。具體地，首先，移除縫隙SLT中之鈍化膜64，且使在縫隙SLT中曝露之導電層22、41、45及65之表面(例如，多晶矽膜)氧化。進而，形成氧化之鈍化膜66。如圖37所示，藉由使用熱磷酸之濕式蝕刻選擇性地移除犧牲部件56及59。在其中移除犧牲部件56及59之結構中，其三維組態由多個記憶體支柱MP、支撐支柱HR、觸點C4等維持。
隨後，如圖38所示，在藉由移除犧牲部件56及59獲得的空間中通過縫隙SLT填滿導體。對於在此過程中之導體的形成，例如使用CVD。隨後，藉由回蝕處理來移除在縫隙SLT內部及在絕緣層63之頂部表面上的導體。在此過程中，形成於鄰近互連層中之導體可至少在縫隙SLT中為分離的。
進而，形成分別對應於字線WL0至WL11之導電層23及分別對應於選擇閘極線SGDa、SGDb及SGDc之導電層24。在此過程中形成之導電層23及24可含有障壁金屬。在此情況下，在移除犧牲部件56及59之後形成導體時，例如在作為障壁金屬之氮化鈦的形成後形成鎢。
接下來，在步驟S113之過程中，如圖38所示，在縫隙SLT中形成絕緣層67。在此過程中，藉由(例如)CMP移除形成於絕緣層63上方之絕緣層67，且使絕緣層63及67之上部部分平面化。
藉由根據第一實施例之半導體記憶體裝置1的上述製造過程，形成記憶體支柱MP、耦合至記憶體支柱MP之源極線SL、字線WL以及選擇閘極線SGDa、SGDb、SGDc及SGS。取決於將使用之材料，可一體地形成對應於源極線區段之導電層40、41、45及65。換言之，在完成之半導體記憶體裝置1中，導電層40、41、45及65之邊界可能不可見。已經描述製造過程作為實例，且在描述之過程之間可插入其他過程。觸點C4中之導電層36可在執行堆疊互連區段之替換過程之後形成。在此情況下，例如，在形成孔C4H之後且在形成縫隙SLT之前用犧牲部件填滿孔C4H。 [1-3]   第一實施例之優點
根據上文描述之第一實施例的半導體記憶體裝置1使得有可能改良半導體記憶體裝置1之良率。下文係參考比較實例對根據第一實施例之半導體記憶體裝置1的優點之詳細描述。
具有三維堆疊記憶體胞元之半導體記憶體裝置在半導體基板上方具備堆疊互連件，包括例如源極線SL、選擇閘極線SGS、字線WL及選擇閘極線SGD。記憶體支柱MP經設置為穿透源極線SL上方之堆疊互連件，且電耦合至配置於最下部層中之源極線SL。在半導體記憶體裝置中，存在其中用於對源極線SL施加電壓之互連件提供於記憶體胞元陣列下方，亦即半導體基板與源極線SL之間的情況。
例如，若源極線SL及記憶體胞元陣列下方之互連件電耦合，則耦合至源極線SL且穿透源極線SL上方之堆疊互連件的觸點C4亦用作耦合至記憶體胞元陣列下方之互連件且穿透包括源極線SL之堆疊互連件的觸點C4。此等觸點C4例如配置於胞元區域CA中之穿透接觸區C4T中。在穿透接觸區C4T中，還配置多個支撐支柱HR以當實行堆疊互連件之替換過程時維持三維組態。
此外，在其中源極線SL提供於半導體基板上方之半導體記憶體裝置中，用作記憶體支柱MP中之通道的半導體層31及源極線SL通過記憶體支柱MP之側表面耦合。例如，若源極線SL及半導體層31通過記憶體支柱MP之側表面彼此接觸，則執行使用犧牲部件43之源極線區段的替換過程。源極線區段之替換過程係在記憶體支柱MP、支撐支柱HR及觸點C4之形成之後執行，且包括通過縫隙SLT及記憶體支柱MP中之層壓膜32之部分移除源極線區段之犧牲部件43，以進而曝露記憶體支柱MP之側表面上的半導體層31。
在移除源極線區段之犧牲部件43的步驟期間，若在記憶體支柱MP之下部部分處的犧牲部件43未充分移除，則此可導致記憶體支柱MP與源極線SL之間的耦合之故障。因此，為蝕刻處理時間設定足夠之裕量。然而，用於犧牲部件43之蝕刻處理時間的增加可導致與記憶體支柱MP之下部部分處的犧牲部件43連續形成之穿透接觸區C4T(例如，源極連接區SCR)中的犧牲部件43之移除。
圖39示出根據第一實施例之比較實例的半導體記憶體裝置1之記憶體胞元陣列10之穿透接觸區C4T中的橫截面結構之實例。如圖39所示，根據第一實施例之比較實例的半導體記憶體裝置1具有其中在根據第一實施例之半導體記憶體裝置1的源極連接區SCR中省略劃分區段DJ之結構。亦即，在第一實施例之比較實例中，源極連接區SCR中之犧牲部件43與其中形成記憶體支柱MP之區域中的犧牲部件43係連續的。
在根據第一實施例之比較實例的半導體記憶體裝置1中，若移除源極連接區SCR中之犧牲部件43，則可在移除層壓膜32之步驟中移除支撐支柱HR及觸點C4中之絕緣部件(例如，絕緣層37)。具體地，形成於支撐支柱HR及觸點C4中之絕緣部件之蝕刻比例如記憶體支柱MP中之層壓膜32的薄膜之蝕刻進展更快。出於此原因，在移除層壓膜32之步驟期間，可自源極線區段移除孔HRH及C4H中之絕緣部件向上直至導電層22部分。若自源極線區段至導電層22部分移除絕緣部件，則導體可形成於孔HRH及C4H之下部部分處，且源極線SL及選擇閘極線SGS可短路。
相比之下，在根據第一實施例之半導體記憶體裝置1中，源極連接區SCR之犧牲部件43在劃分區段DJ中劃分，且源極連接區SCR中之犧牲部件43保留，而不會在源極線區段之替換過程中移除犧牲部件43之步驟中被移除。在根據第一實施例之半導體記憶體裝置1中，在移除層壓膜32之步驟期間，藉由移除犧牲部件43獲得的空間之蝕穿不會在劃分區段DJ及其中隔離犧牲部件43之區域中發展。
以此方式，在根據第一實施例之半導體記憶體裝置1中，有可能抑制穿透接觸區C4T中之支撐支柱HR及觸點C4內部之絕緣部件的蝕刻進展。因此，根據第一實施例的製造半導體記憶體裝置1之方法可抑制源極線SL與選擇閘極線SGS之間的短路之發生，且可改良半導體記憶體裝置1之良率。
上文描述之穿透接觸區C4T中之源極線SL與選擇閘極線SGS之間的短路亦可藉由如下方式來抑制：在比較實例中，在單獨步驟中形成對應於支撐支柱HR之孔HRH及對應於觸點C4之孔C4H，且使支撐支柱HR之底部終止於選擇閘極線SGS(導電層22)中。還可能藉由在源極連接區SCR中設定記憶體支柱MP之下部部分處的犧牲部件43與觸點C4之下部部分處的犧牲部件43之間的較長路徑，來抑制由觸點C4產生之源極線SL與選擇閘極線SGS之間的短路之發生。
然而，在比較實例中，即使在單獨步驟中形成對應於支撐支柱HR之孔HRH及對應於觸點C4之孔C4H，亦仍存在由觸點C4產生之源極線SL與選擇閘極線SGS之間發生短路的風險。此外，若在單獨步驟中實行孔HRH及C4H之處理，則由於製造步驟之增加而帶來製造成本增加。另外，若記憶體支柱MP之下部部分處的犧牲部件43與觸點C4之下部部分處的犧牲部件43之間設定長路徑，則穿透接觸區C4T之面積增加，且半導體記憶體裝置1之每單位面積的儲存容量減小。
相比之下，根據第一實施例的製造半導體記憶體裝置1之方法涉及同時執行孔HRH及C4H之處理，且使得與當在單獨步驟中處理孔HRH及C4H時相比有可能減少製造步驟。此外，根據第一實施例之半導體記憶體裝置1可藉由僅移除劃分區段DJ中之犧牲部件43而實現優點，且可在無需改變穿透接觸區C4T之佈局的情況下實現。因此，根據第一實施例之半導體記憶體裝置1可抑制製造成本。
在第一實施例中，同時處理孔HRH及C4H，但方法不限於此。例如，可在單獨步驟中處理孔HRH及C4H，且與對應於記憶體支柱MP之記憶體孔同時處理。在此情況下，假定記憶體孔及孔HRH具有近似相等之內徑，支撐支柱HR之底部及記憶體支柱MP之底部彼此對準。當同時處理記憶體孔及孔HRH時，可藉由移除劃分區段DJ中之犧牲部件43來實現類似於第一實施例之優點。
在第一實施例中，在劃分區段DJ中移除犧牲部件43，但方法不限於此。例如，可在步驟S103中在整個穿透接觸區C4T中移除犧牲部件43。即使在此情況下，在移除層壓膜32之步驟中，亦有可能抑制支撐支柱HR及觸點C4中之絕緣部件被移除的風險，且實現類似於第一實施例之優點。至少當記憶體支柱MP之下部部分處的犧牲部件43與支撐支柱HR之下部部分處的犧牲部件43之間的路徑分隔於記憶體支柱MP之下部部分處的犧牲部件43與觸點C4之下部部分處的犧牲部件43之間的路徑時，半導體記憶體裝置1可實現類似於第一實施例之彼等優點。 [2] 第二實施例
第二實施例涉及用於抑制縫隙SLT之相交點中的缺陷的製造半導體記憶體裝置1之方法。在下文中，將給出根據第二實施例之半導體記憶體裝置1與第一實施例之半導體記憶體裝置之間的差異之描述。 [2-1]   半導體記憶體裝置1之組態
圖40示出根據第二實施例之半導體記憶體裝置1的組態實例。如圖40所示，根據第二實施例之半導體記憶體裝置1包括平面PL1及PL2。平面PL1包括記憶體胞元陣列10A、列解碼器模組15A及感測放大器模組16A，而平面PL2包括記憶體胞元陣列10B、列解碼器模組15B及感測放大器模組16B。
記憶體胞元陣列10A受列解碼器模組15A及感測放大器模組16A控制。記憶體胞元陣列10B受列解碼器模組15B及感測放大器模組16B控制。定序器13可針對每一平面PL獨立地控制每一平面PL中包括之元件。
在此實例中，假定每一平面PL包括記憶體胞元陣列10、列解碼器模組15及感測放大器模組16；然而，組態不限於此。平面PL可至少包括記憶體胞元陣列10。每一平面PL中使用之元件可適當地由多個平面PL共用。
圖41為根據第二實施例之半導體記憶體裝置1中包括的記憶體胞元陣列10A及10B之平面佈局的實例，其關注於對應於兩個區塊BLK0及BLK1之區。如圖41所示，在例如記憶體胞元陣列10A及10B之每一平面佈局中，在記憶體胞元陣列10A及10B之間的邊界附近提供縫隙SLT4及穿透接觸區C4T。
縫隙SLT4經設置為在Y方向上延伸，且與縫隙SLT1至SLT3在同一過程中形成。在記憶體胞元陣列10A及10B中之每一者的區域中，縫隙SLT4配置於鄰近記憶體胞元陣列10A與10B之間的邊界附近，且縫隙SLT4與縫隙SLT1之末端部分接觸或與之相交。亦即，縫隙SLT1及SLT4包括連續地提供之部分。以類似於縫隙SLT1之方式，縫隙SLT4用絕緣部件填滿，且對在同一互連層上且鄰近通過縫隙SLT4提供之導電層(例如，選擇閘極線SGS及字線WL)進行劃分。
在第二實施例中，在記憶體胞元陣列10A及10B之間在X方向上鄰近之區塊BLK藉由以沿著YZ平面擴展之板狀形狀的縫隙SLT4彼此分隔開。具體地，縫隙SLT4劃分記憶體胞元陣列10A中之區塊BLK0及記憶體胞元陣列10B中之區塊BLK0，且劃分記憶體胞元陣列10A中之區塊BLK1及記憶體胞元陣列10B中之區塊BLK1。
圖42示出根據第二實施例之半導體記憶體裝置1的穿透接觸區C4T中之記憶體胞元陣列10之詳細平面佈局的實例，其關注於包括記憶體胞元陣列10A及10B之間的邊界部分之區。圖42進一步示出穿透接觸區C4T附近之胞元區域CA的部分。如圖42所示，記憶體胞元陣列10在穿透接觸區C4T中包括鄰近於記憶體胞元陣列10A及10B之間的邊界之多個縫隙相交區STC。
縫隙相交區STC中之每一者包括其中縫隙SLT1及SLT4彼此接觸或彼此交叉之部分。縫隙相交區STC中之源極線區段的層結構類似於例如源極穿透區SPR中之層結構。縫隙相交區STC包括(例如)支撐支柱HR。
在鄰近於記憶體胞元陣列10A及10B之間的邊界之穿透接觸區C4T中，選擇閘極線SGDa、SGDb及SGDc之末端部分以類似於鉤連區域HA之方式階梯地配置。觸點CC未耦合至形成於階梯式部分中之台階形部分，且支撐支柱HR適當地配置。
在穿透接觸區C4T中，多個支撐支柱HR、多個觸點C4、源極連接區SCR及源極穿透區SPR以類似於第一實施例之方式適當地配置。由於根據第二實施例之半導體記憶體裝置1的其他組態與根據第一實施例之半導體記憶體裝置1的彼等組態相同，因此省略組態之詳細描述。 [2-2]   半導體記憶體裝置1之製造方法
接下來，將給出涉及根據第二實施例之半導體記憶體裝置1中的記憶體胞元陣列10內部之堆疊互連結構的形成之一系列製造步驟之實例的描述。圖43為示出根據第二實施例之半導體記憶體裝置1的製造方法之實例的流程圖。圖44至圖47各自示出根據第二實施例的在製造半導體記憶體裝置1期間之橫截面結構的實例。在以下描述中參考之橫截面圖關注於對應於鄰近胞元區域CA中之記憶體支柱MP的縫隙SLT及配置於穿透接觸區C4T中之縫隙相交區STC中的縫隙SLT之區域。
按次序執行在第一實施例中描述之步驟S101至S109之過程。因此，在半導體基板20上形成圖31中示出之結構。簡單而言，堆疊堆疊互連區段之源極線區段及犧牲部件43、56及59，並且接著形成記憶體支柱MP、支撐支柱HR及觸點C4。將對應於源極線區段之堆疊結構處理為記憶體胞元陣列10中之每一區的所需形狀。當例如在步驟S109之後對犧牲部件59之末端部分應用樓梯式處理時移除縫隙相交區STC中之最上部犧牲部件56上方的犧牲部件59。例如，在縫隙相交區STC中之最上部犧牲部件56上方的層中填充絕緣層62。
接下來，在步驟S201之過程中，如圖44中示出形成縫隙SLT。具體地，首先，藉由微影等形成遮罩，其中打開對應於縫隙SLT1、SLT2、SLT3及SLT4之區域。隨後，藉由使用形成之遮罩的各向異性蝕刻，形成縫隙SLT。
在第二實施例中，縫隙SLT之底部位置取決於其中形成縫隙SLT之區域而變化。例如，在胞元區域CA中或排除穿透接觸區C4T中之縫隙相交區STC的區域中提供之縫隙SLT具有終止於其中形成絕緣層44之層中的底部，如第一實施例中所描述。
另一方面，在縫隙相交區STC中，存在縫隙SLT之間的相交點之大開口區域且蝕刻發展較快；因此，相交點中之縫隙SLT的底部可穿透絕緣層44。例如，縫隙相交區STC中之縫隙SLT的底部穿透犧牲部件43，且終止於其中提供絕緣層42之層中。
接下來，在步驟S202之過程中，如圖45中示出形成鈍化膜70。具體地，以類似於第一實施例之方式在絕緣層63之頂部表面及縫隙SLT之內壁上形成鈍化膜64。隨後，藉由微影等，覆蓋縫隙相交區STC中之縫隙SLT，且以打開在除縫隙相交區STC外之區域中提供的縫隙SLT部分之方式形成鈍化膜70。鈍化膜70為例如光阻。
接下來，在步驟S203之過程中，如圖46所示處理縫隙SLT底部。在此過程中，例如使用RIE。隨後，在除縫隙相交區STC外之區域中提供的縫隙SLT之底部，移除鈍化膜64以曝露犧牲部件43之部分。另一方面，在縫隙相交區STC中提供之縫隙SLT受鈍化膜70保護，且縫隙SLT之底部未處理。例如在步驟S203中之過程之後移除鈍化膜70。
接下來，按次序執行在第一實施例中描述之步驟S111至S113的過程。簡單而言，執行源極線區段之替換過程、堆疊互連區段之替換過程以及縫隙SLT中之絕緣層67的形成。進而，形成記憶體支柱MP、耦合至記憶體支柱MP之源極線SL、字線WL以及選擇閘極線SGDa、SGDb、SGDc及SGS。
在根據第二實施例的製造半導體記憶體裝置1之方法中，在縫隙相交區STC中之縫隙SLT的底部處之犧牲部件43在源極線區段之替換過程時未曝露。出於此原因，如圖47所示，縫隙相交區STC中之犧牲部件43以及犧牲部件43下方及上方的絕緣層42及44在執行源極線區段之替換過程之後保留。亦即，縫隙相交區STC中之縫隙SLT內部填充的絕緣層67包括與絕緣層42、犧牲部件43及絕緣層44接觸之部分。由於根據第二實施例之半導體記憶體裝置1的其他製造步驟之細節類似於第一實施例之彼等，因此省略描述。 [2-3]   第二實施例之優點
上文描述的根據第二實施例之半導體記憶體裝置1使得有可能改良半導體記憶體裝置1之良率。下文係參考比較實例的根據第二實施例之半導體記憶體裝置1的優點之詳細描述。
圖48示出根據第二實施例之比較實例的在製造半導體記憶體裝置1期間之橫截面結構的實例，其例示當在步驟S203中之過程時鈍化膜70不存在時的過程結果。如圖48所示，在根據第二實施例之比較實例的製造半導體記憶體裝置1之方法中，即使類似於源極連接區部分地移除犧牲部件43以便抑制移除支撐支柱HR之絕緣部件的風險，過度蝕刻亦可在縫隙相交區STC中發生且縫隙SLT之底部可到達導電層41。
若縫隙SLT之底部到達導電層41，則在源極線區段之替換過程中移除犧牲部件43之步驟期間蝕刻可朝向導電層41發展。假定縫隙相交區STC之面積較大且蝕刻朝向導電層41快速發展；因此，蝕刻可發展至縫隙相交區STC中之支撐支柱HR的底部。若蝕刻發展至支撐支柱HR之底部，則可以類似於第一實施例之方式在移除層壓膜32之部分的步驟期間自源極線SL至選擇閘極線SGS移除孔HRH中之絕緣部件。亦即，可發生源極線SL與選擇閘極線SGS之間的短路。
相比之下，在根據第二實施例之半導體記憶體裝置1中，在處理縫隙SLT之底部時以鈍化膜70覆蓋縫隙相交區STC。因此，在源極線區段之替換過程中可取消導電層41之蝕刻。因此，根據第二實施例之製造半導體記憶體裝置1之方法可抑制源極線SL與選擇閘極線SGS之間的短路之發生，且可改良良率。 [3] 其他修改
根據實施例之半導體記憶體裝置包括基板、第一導電層、多個第二導電層、第一支柱、第二支柱及第一部件。基板包括第一區及第二區。第一及第二區在第一方向上鄰近。第一導電層提供於第一及第二區中之基板上方。第一導電層包括第一區中之第一部分、第二區中之第二部分以及第二區中之第三部分。第二部分與第一部分係連續的。第三部分與第一部分係連續的且在第二部分上方與第二部分分開。第二導電層提供於第一導電層上方。第二導電層經堆疊為彼此分開。第一支柱經設置為在第二導電層之堆疊方向上穿透第二導電層以到達第一導電層之第一部分。第一支柱包括第一半導體層及第一絕緣層。第一半導體層在與堆疊方向交叉之方向上與第一導電層之第一部分接觸。第一絕緣層提供於第一半導體層與第二導電層之間。第二支柱經設置為在堆疊方向上穿透第二導電層及第一導電層之第三部分。第一部件之材料與第一導電層不同。第一部件提供於第一與第二支柱之間以及第一導電層之第二部分與第三部分之間，在堆疊方向上與第一導電層之第二部分及第三部分中之每一者接觸，且在第一方向上與第一導電層之第一部分接觸。因此，有可能改良半導體記憶體裝置之良率。
在上述實施例中，記憶體胞元陣列10可具有其他組態。例如，記憶體支柱MP可由在Z方向上連接之兩個或更多個支柱形成。此外，記憶體支柱MP可具有其中對應於選擇閘極線SGD之支柱及對應於字線WL之支柱連接的結構。縫隙SLT之內部可由各種類型之絕緣體製成。可適當地判定與每一記憶體支柱MP重疊之位元線BL的數目。
在上述實施例中，記憶體胞元陣列10可包括字線WL0與選擇閘極線SGS之間以及字線WL11與選擇閘極線SGDa之間的至少一個虛設字線。若提供虛設字線，則在記憶體胞元電晶體MT0與選擇電晶體ST2之間以及記憶體胞元電晶體MT11與選擇電晶體ST1a之間提供對應於虛設字線數目之數目的虛設電晶體。虛設電晶體具有類似於記憶體胞元電晶體MT之組態，且為不用於資料儲存之電晶體。若兩個或更多個記憶體支柱MP在Z方向上連接，則支柱之接觸部分附近的記憶體胞元電晶體MT可用作虛設電晶體。
在上述實施例中，在鉤連區域HA中，字線WL0至WL11之末端部分在三條線中階梯地配置，在Y方向上具有兩個階梯且在X方向上具有多個階梯；然而，組態不限於此。在堆疊字線WL之末端部分處在Y方向上形成之階梯的數目可適當地判定。亦即，在半導體記憶體裝置1中，鉤連區域HA中之字線WL之末端部分可階梯地設計為具有任何數目之階梯。
在上述實施例中，例如感測放大器模組16等電路提供於半導體記憶體裝置1之記憶體胞元陣列10下方；然而，組態不限於此。例如，半導體記憶體裝置1可具有其中具備感測放大器模組16等之晶片與具備記憶體胞元陣列10之晶片彼此接合的結構。
在上方實施例之描述中參考的附圖中，支撐支柱HR及觸點C4在Z方向上具有相同直徑，但本發明不限於此。例如，支撐支柱HR及觸點C4可具有錐形或反轉錐形形狀，或具有膨脹中間部分的形狀。類似地，縫隙SLT及縫隙SHE可具有錐形或反轉錐形形狀，或具有膨脹中間部分的形狀。此外，在上文所描述實施例中，支撐支柱HR、觸點C4及記憶體支柱MP各自具有圓形橫截面；然而，其橫截面可為橢圓形，且可適當地判定。
在本說明書中，術語「耦合」指代電耦合，且不排除另一元件之干預。術語「電耦合」可包括絕緣體之干預，只要其可以類似於電耦合之方式操作即可。術語「連續地提供」指代其中至少一部分在同一製造過程中形成之情況。在元件中，連續地提供之部分不具有邊界。術語「連續地提供」與在膜或層中膜自第一部分朝向第二部分連續係同義的。
在本說明書中術語「支柱」指代在用於製造半導體記憶體裝置1之過程中形成的孔中提供之結構。術語「外徑」指代在平行於半導體基板20之表面的橫截面中之元件的直徑。術語「外徑」係使用例如用於待量測元件之形成的孔中之部件當中的最外部件來量測。例如，當觸點C4之外徑與支撐支柱HR之外徑進行比較時，將同一橫截面中包括的元件之外徑進行比較。術語「內徑」指代平行於半導體基板20之表面的橫截面中之孔的內壁中之直徑。
雖然已描述某些實施例，但此等實施例僅作為實例而呈現，且其並不希望限制本發明之範疇。實際上，本文中所描述之新穎實施例可以多種其他形式體現；此外，可在不脫離本發明之精神的情況下對本文中所描述之實施例的形式進行各種省略、替代及改變。所附申請專利範圍及其等效物希望涵蓋將處於本發明之範疇及精神內的此類形式或修改。 相關申請案之交叉參考
本申請案係基於2019年3月15日申請的第2019-48283號日本專利申請案且主張該專利申請案之優先權，該專利申請案之全部內容以引用的方式併入本文中。
1:半導體記憶體裝置 2:記憶體控制器 10:記憶體胞元陣列 10A:記憶體胞元陣列 10B:記憶體胞元陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 15A:列解碼器模組 15B:列解碼器模組 16:感測放大器模組 16A:感測放大器模組 16B:感測放大器模組 20:半導體基板 21:導電層 22:導電層 23:導電層 24:導電層 25:導電層 26:導電層 27:導電層 28:導電層 30:核心部件 31:半導體層 32:層壓膜 33:穿隧絕緣膜 34:絕緣膜 35:區塊絕緣膜 36:導電層 37:絕緣層 40:導電層 41:導電層 42:絕緣層 43:犧牲部件 44:絕緣層 45:導電層 50:絕緣層 51:絕緣層 52:鈍化膜 53:絕緣層 54:絕緣層 55:絕緣層 56:犧牲部件 57:絕緣層 58:絕緣層 59:犧牲部件 60:絕緣層 61:絕緣層 62:絕緣層 63:絕緣層 64:鈍化膜 65:導電層 66:鈍化膜 67:絕緣層 70:鈍化膜 S101:步驟 S102:步驟 S103:步驟 S104:步驟 S105:步驟 S106:步驟 S107:步驟 S108:步驟 S109:步驟 S110:步驟 S111:步驟 S112:步驟 S113:步驟 S201:步驟 S202:步驟 S203:步驟 ADD:位址資訊 BAd:區塊位址 BL0-BLm:位元線 BLK0-BLKn:區塊 C4:觸點 C4H:孔 C4T:穿透接觸區 CA:胞元區域 CAd:行位址 CC:觸點 CMD:命令 CP:觸點 CU:胞元單元 CV:觸點 DAT:寫入資料 DJ:劃分區段 GP:間隙部分 HA:鉤連區域 HR:支撐支柱 HRH:孔 MP:記憶體支柱 MT0-MT11:記憶體胞元電晶體 NS:NAND字串 PAd:頁位址 PL1:平面 PL2:平面 REG:遮罩 SCR:源極連接區 SGD0a:選擇閘極線 SGD0b:選擇閘極線 SGD0c:選擇閘極線 SGD1a:選擇閘極線 SGD1b:選擇閘極線 SGD1c:選擇閘極線 SGD2a:選擇閘極線 SGD2b:選擇閘極線 SGD2c:選擇閘極線 SGD3a:選擇閘極線 SGD3b:選擇閘極線 SGD3c:選擇閘極線 SGDa:選擇閘極線 SGDb:選擇閘極線 SGDc:選擇閘極線 SGS:選擇閘極線 SHE:縫隙 SHE1:縫隙 SL:源極線 SLT1:縫隙 SLT2:縫隙 SLT3:縫隙 SLT4:縫隙 SPR:源極穿透區 ST1a:選擇電晶體 ST1b:選擇電晶體 ST1c:選擇電晶體 ST2:選擇電晶體 STC:縫隙相交區 SU0-SU3:字串單元 WL0-WL11:字線
圖1為示出根據第一實施例之半導體記憶體裝置的組態實例之方塊圖； 圖2為示出包括在根據第一實施例之半導體記憶體裝置中的記憶體胞元陣列之電路組態的實例之電路圖； 圖3為示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之平面佈局的實例之平面圖； 圖4為示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之胞元區域中的詳細平面佈局之實例的平面圖； 圖5為沿著圖4之線V-V取得的橫截面圖，示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之胞元區域中的橫截面結構之實例； 圖6為沿著圖5之線VI-VI取得的橫截面圖，示出根據第一實施例之半導體記憶體裝置中的記憶體支柱之橫截面結構的實例； 圖7為示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之鉤連區域中的詳細平面佈局之實例的平面圖； 圖8為沿著圖7之線VIII-VIII取得的橫截面圖，示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之鉤連區域中的橫截面結構之實例； 圖9為沿著圖7之線IX-IX取得的橫截面圖，示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之鉤連區域中的橫截面結構之實例； 圖10為示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之穿透接觸區中的詳細平面佈局之實例的平面圖； 圖11為沿著圖10之線XI-XI取得的橫截面圖，示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之穿透接觸區中的橫截面結構之實例； 圖12為沿著圖10之線XII-XII取得的橫截面圖，示出根據第一實施例之半導體記憶體裝置中包括的記憶體胞元陣列之穿透接觸區中的橫截面結構之實例； 圖13為沿著圖12之線XIII-XIII取得的橫截面圖，示出根據第一實施例之半導體記憶體裝置中的觸點之橫截面結構的實例； 圖14為示出根據第一實施例之半導體記憶體裝置的製造方法之實例的流程圖； 圖15為示出根據第一實施例之半導體記憶體裝置的製造過程期間之平面佈局的實例的記憶體胞元陣列之平面圖； 圖16及圖17為記憶體胞元陣列之橫截面圖，各自示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例； 圖18為示出根據第一實施例之半導體記憶體裝置的製造過程期間之平面佈局的實例的記憶體胞元陣列之平面圖； 圖19為沿著圖18之線XIX-XIX取得的記憶體胞元陣列之橫截面圖，示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例； 圖20為示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例的記憶體胞元陣列之橫截面圖； 圖21為示出根據第一實施例之半導體記憶體裝置的製造過程期間之平面佈局的實例的記憶體胞元陣列之平面圖； 圖22為沿著圖21之線XXII-XXII取得的記憶體胞元陣列之橫截面圖，示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例； 圖23、圖24、圖25及圖26為記憶體胞元陣列之橫截面圖，各自示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例； 圖27為示出根據第一實施例之半導體記憶體裝置的製造過程期間之平面佈局的實例的記憶體胞元陣列之平面圖； 圖28為沿著圖27之線XXVIII-XXVIII取得的記憶體胞元陣列之橫截面圖，示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例； 圖29為示出根據第一實施例之半導體記憶體裝置的製造過程期間之平面佈局的實例的記憶體胞元陣列之平面圖； 圖30為沿著圖29之線XXX-XXX取得的記憶體胞元陣列之橫截面圖，示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例； 圖31為示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例的記憶體胞元陣列之橫截面圖； 圖32為示出根據第一實施例之半導體記憶體裝置的製造過程期間之平面佈局的實例的記憶體胞元陣列之橫截面圖； 圖33為沿著圖32之線XXXIII-XXXIII取得的記憶體胞元陣列之橫截面圖，示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例； 圖34、圖35、圖36、圖37及圖38為記憶體胞元陣列之橫截面圖，各自示出根據第一實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例； 圖39為示出根據第一實施例之比較實例的半導體記憶體裝置中包括的記憶體胞元陣列之穿透接觸區中的橫截面結構之實例的橫截面圖； 圖40為示出根據第二實施例之半導體記憶體裝置的組態實例之方塊圖； 圖41為示出根據第二實施例之半導體記憶體裝置中包括的記憶體胞元陣列之平面佈局的實例之平面圖； 圖42為示出根據第二實施例之半導體記憶體裝置中包括的記憶體胞元陣列之穿透接觸區中的詳細平面佈局之實例的平面圖； 圖43為示出根據第二實施例之半導體記憶體裝置的製造方法之實例的流程圖； 圖44、圖45、圖46及圖47為記憶體胞元陣列之橫截面圖，各自示出根據第二實施例之半導體記憶體裝置的製造過程期間之橫截面結構的實例；以及 圖48為示出根據第二實施例之比較實例的半導體記憶體裝置之製造過程期間的橫截面結構之實例的記憶體胞元陣列之橫截面圖。
20:半導體基板
21:導電層
22:導電層
23:導電層
24:導電層
25:導電層
27:導電層
28:導電層
36:導電層
37:絕緣層
40:導電層
41:導電層
42:絕緣層
43:犧牲部件
44:絕緣層
45:導電層
BL:位元線
C4:觸點
C4T:穿透接觸區
CA:胞元區域
CP:觸點
CV:觸點
DJ:劃分區段
HR:支撐支柱
MP:記憶體支柱
SCR:源極連接區
SGDa:選擇閘極線
SGDb:選擇閘極線
SGDc:選擇閘極線
SGS:選擇閘極線
SL:源極線
SPR:源極穿透區
WL0-WL11:字線

Claims (20)

  1. 一種半導體記憶體裝置，其包含： 一基板，其包括一第一區及一第二區，該第一區及該第二區在一第一方向上鄰近； 一第一導電層，其提供於該基板上方在該第一區及該第二區中，該第一導電層包括該第一區中之一第一部分、該第二區中之一第二部分以及該第二區中之一第三部分，該第二部分與該第一部分係連續的，該第三部分與該第一部分係連續的且在該第二部分上方與該第二部分分開； 多個第二導電層，其提供於該第一導電層上方，該等第二導電層經堆疊為彼此分開； 一第一支柱，其經設置為在該等第二導電層之一堆疊方向上穿透該等第二導電層以到達該第一導電層之該第一部分，該第一支柱包括一第一半導體層及一第一絕緣層，該第一半導體層在與該堆疊方向交叉之一方向上與該第一導電層之該第一部分接觸，該第一絕緣層提供於該第一半導體層與該等第二導電層之間； 一第二支柱，其經設置為在該堆疊方向上穿透該等第二導電層及該第一導電層之該第三部分；以及 一第一部件，其材料與該第一導電層不同，該第一部件提供於該第一支柱與該第二支柱之間以及該第一導電層之該第二部分與該第三部分之間，在該堆疊方向上與該第一導電層之該第二部分及該第三部分中之每一者接觸，且在該第一方向上與該第一導電層之該第一部分接觸。
  2. 如請求項1之半導體記憶體裝置，其進一步包含： 一第二部件，其材料與該第一部件不同， 其中： 該第一部件包括一第四部分、一第五部分及一第六部分，該第四部分與該第一導電層之該第一、第二及第三部分接觸，該第五部分與該第四部分係連續的且與該第一導電層之該第二部分接觸，該第六部分與該第四部分係連續的且在該第五部分上方與該第五部分分開且同時與該第一導電層之該第三部分接觸；且 該第二部件提供於該第一部件之該第五部分與該第六部分之間。
  3. 如請求項2之半導體記憶體裝置，其中該第二支柱在該堆疊方向上穿透該第二部件。
  4. 如請求項2之半導體記憶體裝置，其中該第二部件為未摻雜矽。
  5. 如請求項2之半導體記憶體裝置，其中該第二部件為其中摻雜磷、硼或碳中之至少一種之矽。
  6. 如請求項2之半導體記憶體裝置，其進一步包含： 一第三導電層，其提供於該第一導電層與該等第二導電層之間，該第三導電層在一平面圖中與該第一部件之該第四部分重疊之一區域中包括一凹部分。
  7. 如請求項6之半導體記憶體裝置，其中該第一導電層之該第三部分包括通過一絕緣層沿著該第三導電層之該凹部分提供的一部分。
  8. 如請求項1之半導體記憶體裝置，其中該第二支柱包括一第四導電層及一第一絕緣部件，該第四導電層在該堆疊方向上延伸且通過一底部電耦合至該第一導電層之該第二部分，該第一絕緣部件提供於該第四導電層與該等第二導電層之間。
  9. 如請求項8之半導體記憶體裝置，其進一步包含： 一第五導電層，其提供於該基板與該第一導電層之間在與該第一區及該第二區不同的一第三區中；以及 一第三支柱，其經設置為在該第三區中之該基板上方穿透該等第二導電層及該第一導電層之該第三部分以到達該第五導電層，該第三支柱包括一第六導電層及一第二絕緣部件，該第六導電層在該堆疊方向上延伸且通過一底部電耦合至該第五導電層，該第二絕緣部件提供於該第六導電層與該等第二導電層之間。
  10. 如請求項9之半導體記憶體裝置，其中該第六導電層通過一上部部分電耦合至該第四導電層。
  11. 如請求項9之半導體記憶體裝置，其進一步包含： 一第七導電層，其經設置為在該第三區中之該基板上方與該第一導電層之該第二部分分開且在同一層中，該第三支柱穿透該第七導電層以到達該第五導電層。
  12. 如請求項11之半導體記憶體裝置，其進一步包含： 一第三部件，其材料與該第一導電層及該第七導電層不同，且提供於該第一導電層之該第三部分與該第七導電層之間。
  13. 如請求項12之半導體記憶體裝置，其進一步包含： 一第二部件，其材料與該第一部件不同；以及 一第四部件，其材料與該第三部件不同， 其中： 該第一部件包括一第四部分、一第五部分及一第六部分，該第四部分與該第一導電層之該第一、第二及第三部分接觸，該第五部分與該第四部分係連續的且與該第一導電層之該第二部分接觸，該第六部分與該第四部分係連續的且在該第五部分上方與該第五部分分開且同時與該第一導電層之該第三部分接觸； 該第二部件提供於該第一部件之該第五部分與該第六部分之間；且 該第四部件提供於該第一導電層之該第三部分與該第七導電層之間。
  14. 如請求項13之半導體記憶體裝置，其中該第三部件包括一第七部分及一第八部分，該第三部件之該第七部分提供於該第一導電層之該第三部分與該第四部件之間，該第三部件之該第八部分提供於該第七導電層與該第四部件之間。
  15. 如請求項13之半導體記憶體裝置，其中： 該第一部件及該第三部件由一相同材料形成；且 該第二部件及該第四部件由一相同材料形成。
  16. 如請求項8之半導體記憶體裝置，其中該第一半導體層之一底部以該第一絕緣層覆蓋。
  17. 如請求項1之半導體記憶體裝置，其中該第二支柱由一絕緣層形成。
  18. 如請求項1之半導體記憶體裝置，其進一步包含： 一第八導電層，其經設置為在與該第一區及該第二區不同的一第四區中之該基板上方與該第一導電層之該第二部分分開且在同一層中； 一第五部件，其材料與該第一導電層及該第八導電層不同，且在該第四區中之該基板上方提供於該第八導電層與該第一導電層之該第三部分之間；以及 一第三絕緣部件，其與該等第二導電層中之每一者接觸，該第三絕緣部件包括一第九部分、一第十部分及一第十一部分，該第九部分在該第一方向上延伸，該第十部分在與該堆疊方向及該第一方向中之每一者交叉的一第二方向上延伸，該第十一部分經設置為與該第九部分及該第十部分接觸或交叉， 其中該第三絕緣部件之該第十一部分與該第一導電層之該第三部分、該第八導電層及該第五部件接觸。
  19. 如請求項18之半導體記憶體裝置，其中該第一導電層之該第二部分在該堆疊方向上比該第八導電層厚。
  20. 如請求項1之半導體記憶體裝置，其中： 該第一支柱與該等第二導電層中之一者之間的一相交點充當一記憶體胞元；且 該第一導電層充當一源極線。
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