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JP2018142654A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Abstract

【課題】半導体ボディにおけるソース層とコンタクトする側壁部から、ソース層の上のゲート層までの距離を短くできる半導体装置及びその製造方法を提供すること。
【解決手段】ゲート層８０は、ソース層ＳＬと積層体１００との間に設けられ、電極層７０の１層の厚さよりも厚い。半導体ボディ２０は、積層体１００内、ゲート層８０内、および半導体層１３内を積層体１００の積層方向に延び、半導体層１３に接する側壁部２０ａを有する。半導体ボディ２０は、電極層７０およびゲート層８０には接していない。
【選択図】図２

Description

実施形態は、半導体装置及びその製造方法に関する。
複数の電極層を含む積層体を貫通するチャネルボディの側壁を、積層体の下に設けられたソース層にコンタクトさせた構造の３次元メモリが提案されている。
米国特許第９４３１４１９号明細書 米国特許第８３４４３８５号明細書
実施形態は、半導体ボディにおけるソース層とコンタクトする側壁部から、ソース層の上のゲート層までの距離を短くできる半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、ソース層と、積層体と、ゲート層と、半導体ボディと、電荷蓄積部と、を備えている。前記ソース層は、不純物を含む半導体層を有する。前記積層体は、前記ソース層上に設けられ、絶縁体を介して積層された複数の電極層を有する。前記ゲート層は、前記ソース層と前記積層体との間に設けられ、前記電極層の１層の厚さよりも厚い。前記半導体ボディは、前記積層体内、前記ゲート層内、および前記半導体層内を前記積層体の積層方向に延び、前記半導体層に接する側壁部を有する。前記半導体ボディは、前記電極層および前記ゲート層には接していない。前記電荷蓄積部は、前記半導体ボディと前記電極層との間に設けられている。
実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の模式断面図。 図２におけるＡ部の拡大断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態のメモリセルアレイ１の模式斜視図である。
図２は、メモリセルアレイ１の模式断面図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。図２のＹ方向およびＺ方向は、それぞれ、図１のＹ方向およびＺ方向に対応する。
メモリセルアレイ１は、ソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、ソース層ＳＬと積層体１００との間に設けられたゲート層８０と、複数の柱状部ＣＬと、複数の分離部１６０と、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。ソース層ＳＬは、基板１０上に絶縁層４１を介して設けられている。基板１０は、例えばシリコン基板である。
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。柱状部ＣＬは、さらに積層体１００の下のゲート層８０を貫通し、ソース層ＳＬに達している。複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
分離部１６０は、積層体１００およびゲート層８０をＹ方向に複数のブロック（またはフィンガー部）に分離している。分離部１６０は、後述する図１７に示すスリットＳＴ内に絶縁膜１６３が埋め込まれた構造を有する。
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
柱状部ＣＬの後述する半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
図２に示すように、ソース層ＳＬは、金属を含む層１１と、半導体層１２〜１４とを有する。
金属を含む層１１は、絶縁層４１上に設けられている。金属を含む層１１は、例えば、タングステン層またはタングステンシリサイド層である。
金属を含む層１１上に半導体層１２が設けられ、半導体層１２上に半導体層１３が設けられ、半導体層１３上に半導体層１４が設けられている。
半導体層１２〜１４は、不純物を含み、導電性をもつ多結晶シリコン層である。半導体層１２〜１４は、例えばリンがドープされたｎ型の多結晶シリコン層である。半導体層１４は、不純物が意図的にドープされていないアンドープ多結晶シリコン層でもよい。
半導体層１４の厚さは、半導体層１２の厚さおよび半導体層１３の厚さよりも薄い。
半導体層１４上に絶縁層４４が設けられ、絶縁層４４上にゲート層８０が設けられている。ゲート層８０は、不純物を含み、導電性をもつ多結晶シリコン層である。ゲート層８０は、例えばリンがドープされたｎ型の多結晶シリコン層である。ゲート層８０の厚さは、半導体層１４の厚さよりも厚い。
ゲート層８０上に積層体１００が設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。上下で隣り合う電極層７０の間に絶縁層（絶縁体）７２が設けられている。最下層の電極層７０とゲート層８０との間に絶縁層７２が設けられている。最上層の電極層７０上に絶縁層４５が設けられている。
電極層７０は金属層である。電極層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、酸化シリコンを主成分として含むシリコン酸化層である。
複数の電極層７０のうち、少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤ（図１）のドレイン側選択ゲートＳＧＤであり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳ（図１）のソース側選択ゲートＳＧＳである。例えば、最下層の電極層７０を含む下層側の複数層（例えば３層）の電極層７０がソース側選択ゲートＳＧＳである。ドレイン側選択ゲートＳＧＤも複数層設けられてもよい。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの間に、複数層の電極層７０がセルゲートＣＧとして設けられている。
ゲート層８０は、電極層７０の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。したがって、ゲート層８０は、ドレイン側選択ゲートＳＧＤの１層の厚さ、ソース側選択ゲートＳＧＳの１層の厚さ、およびセルゲートＣＧの１層の厚さよりも厚い。
複数の柱状部ＣＬは、積層体１００内をその積層方向に延び、さらに、ゲート層８０、絶縁層４４、半導体層１４、および半導体層１３を貫通して、半導体層１２に達している。
図３は、図２におけるＡ部の拡大断面図である。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。
図２に示すように、半導体ボディ２０は、積層体１００内およびゲート層８０内をＺ方向に連続して延び、ソース層ＳＬに達するパイプ状に形成されている。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。半導体ボディ２０の下端側の側壁部２０ａは、ソース層ＳＬの半導体層１３に接している。
メモリ膜３０は、積層体１００と半導体ボディ２０との間、およびゲート層８０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。
メモリ膜３０は、積層体１００内およびゲート層８０内をＺ方向に連続して延びている。半導体ボディ２０における半導体層１３と接している側壁部（ソースコンタクト部）２０ａにはメモリ膜３０が設けられていない。側壁部２０ａはメモリ膜３０で覆われていない。なお、半導体ボディ２０と半導体層１３の間で、半導体ボディ２０の外周の一部分にメモリ膜３０が配置されていてもよい。
半導体ボディ２０の下端部は、側壁部２０ａに連続して、側壁部２０ａよりも下に位置し、半導体層１２内に位置する。その半導体ボディ２０の下端部と半導体層１２との間にはメモリ膜３０が設けられている。したがって、メモリ膜３０は、半導体ボディ２０の側壁部２０ａの位置でＺ方向に分断されながら、さらにその下方では、半導体ボディ２０の下端部外周を囲む位置及び半導体ボディ２０の底面下に配置されている。
図３に示すように、トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられ、半導体ボディ２０に接している。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と電極層７０との間に設けられている。
半導体ボディ２０、メモリ膜３０、および電極層７０（セルゲートＣＧ）は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０（セルゲートＣＧ）が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層７０（セルゲートＣＧ）はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、シリコン酸化膜と金属酸化膜との積層構造であってもよい。この場合、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜と電極層７０との間に設けることができる。金属酸化膜は、例えば、アルミニウム酸化膜である。
図１に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。
ドレイン側選択トランジスタＳＴＤは、前述したドレイン側選択ゲートＳＧＤ（図２）をコントロールゲートとしてもつ縦型トランジスタであり、ソース側選択トランジスタＳＴＳは、前述したソース側選択ゲートＳＧＳ（図２）をコントロールゲートとしてもつ縦型トランジスタである。
半導体ボディ２０のドレイン側選択ゲートＳＧＤに対向する部分はチャネルとして機能し、そのチャネルとドレイン側選択ゲートＳＧＤとの間のメモリ膜３０はドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する。
半導体ボディ２０のソース側選択ゲートＳＧＳに対向する部分はチャネルとして機能し、そのチャネルとソース側選択ゲートＳＧＳとの間のメモリ膜３０はソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する。
半導体ボディ２０を通じて直列接続された複数のドレイン側選択トランジスタＳＴＤが設けられてもよく、半導体ボディ２０を通じて直列接続された複数のソース側選択トランジスタＳＴＳが設けられてもよい。複数のドレイン側選択トランジスタＳＴＤの複数のドレイン側選択ゲートＳＧＤには同じゲート電位が与えられ、複数のソース側選択トランジスタＳＴＳの複数のソース側選択ゲートＳＧＳには同じゲート電位が与えられる。
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
半導体ボディ２０の側壁部２０ａは、不純物（例えばリン）がドープされた半導体層１３に接し、側壁部２０ａも不純物（例えばリン）を含む。その側壁部２０ａの不純物濃度は、半導体ボディ２０における積層体１００に対向する部分の不純物濃度よりも高い。側壁部２０ａの不純物濃度は、メモリセルＭＣのチャネルの不純物濃度、ソース側選択トランジスタＳＴＳのチャネルの不純物濃度、およびドレイン側選択ゲートＳＴＤの不純物濃度よりも高い。
また、後述する熱処理により、不純物（例えばリン）は、側壁部２０ａから、半導体ボディ２０におけるゲート層８０に対向する部分２０ｂにまで拡散する。半導体ボディ２０における側壁部２０ａと部分２０ｂとの間の部分（絶縁層４４に対応する部分）にも不純物（例えばリン）が含まれている。
不純物は、半導体ボディ２０の部分２０ｂの全領域には拡散せず、部分２０ｂにおける積層体１００側の領域の不純物濃度は、部分２０ｂにおける側壁部２０ａ側の領域の不純物濃度よりも低い。部分２０ｂは、側壁部２０ａ側から積層体１００側に向かって不純物濃度が低下する勾配をもっている。部分２０ｂの側壁部２０ａ側の領域の不純物濃度は、半導体ボディ２０における積層体１００に対向する部分の不純物濃度よりも高い。
読み出し動作時、電子はソース層ＳＬから半導体ボディ２０の側壁部２０ａを通じてメモリセルＭＣのチャネルに供給される。このとき、ゲート層８０に適切な電位を印加することで、半導体ボディ２０の部分２０ｂの全領域にチャネル（ｎ型チャネル）を誘起することができる。半導体ボディ２０の部分２０ｂと、ゲート層８０との間のメモリ膜３０はゲート絶縁膜として機能する。
半導体ボディ２０の部分２０ｂは前述したように不純物を含むため、ゲート層８０の電位制御によって部分２０ｂの導通をカットオフすることが難しい場合があり得るが、このカットオフの機能はソース側選択トランジスタＳＴＳが担う。上記不純物はソース側選択トランジスタＳＴＳのチャネルまでは拡散していない。
半導体ボディ２０の側壁部２０ａと部分２０ｂとの間の距離は、ゲート層８０の厚さよりも小さい。半導体ボディ２０の側壁部２０ａと部分２０ｂとの間の距離は、実質的に、半導体層１４の厚さと絶縁層４４の厚さとの合計厚さに対応する。
後述するようにスリットＳＴを形成するときのエッチングストッパーとしては、厚いゲート層８０を用いる。そのため、半導体層１４は薄くできる。ゲート層８０の厚さは例えば２００ｎｍほどであり、半導体層１４の厚さは例えば３０ｎｍほどである。したがって、不純物を側壁部２０ａから、半導体ボディ２０における絶縁層４４に対向する部分にまで拡散させる距離を短くでき、ゲート層８０によるチャネル誘起が難しい領域までの不純物の拡散制御が容易になる。
また、半導体ボディ２０におけるゲート層８０に対向する部分２０ｂは不純物を含むため、ゲート層８０を消去動作時におけるＧＩＤＬ（gate induced drain leakage）ジェネレーターとして機能させることができる。
ゲート層８０に消去電位（例えば数ボルト）を印加して、半導体ボディ２０の部分２０ｂに高電界を与えることで生成される正孔がメモリセルＭＣのチャネルに供給され、チャネル電位を上昇させる。そして、セルゲートＣＧの電位を例えばグランド電位（０Ｖ）にすることで、半導体ボディ２０とセルゲートＣＧとの電位差で、電荷蓄積膜３２に正孔が注入されデータの消去動作が行われる。
次に、図４〜図１７を参照して、実施形態の半導体装置の製造方法について説明する。図４〜図１７の断面は、図２の断面に対応する。
図４に示すように、基板１０上に絶縁層４１が形成される。絶縁層４１上に金属を含む層１１が形成される。金属を含む層１１は、例えばタングステン層またはタングステンシリサイド層である。
金属を含む層１１上に半導体層（第１半導体層）１２が形成される。半導体層１２は、例えばリンがドープされた多結晶シリコン層である。半導体層１２の厚さは、例えば２００ｎｍほどである。
半導体層１２上に保護膜４２が形成される。保護膜４２は、例えばシリコン酸化膜である。
保護膜４２上に犠牲層９１が形成される。犠牲層９１は、例えばアンドープの多結晶シリコン層である。犠牲層９１の厚さは、例えば３０ｎｍほどである。
犠牲層９１上に保護膜４３が形成される。保護膜４３は、例えばシリコン酸化膜である。
保護膜４３上に半導体層（第２半導体層）１４が形成される。半導体層１４は、例えばアンドープまたはリンがドープされた多結晶シリコン層である。半導体層１４の厚さは、例えば３０ｎｍほどである。
半導体層１４上に絶縁層４４が形成される。絶縁層４４は、例えばシリコン酸化層である。
絶縁層４４上にゲート層８０が形成される。ゲート層８０は、例えばリンがドープされた多結晶シリコン層である。ゲート層８０の厚さは、半導体層１４の厚さおよび絶縁層４４の厚さよりも厚く、例えば２００ｎｍほどである。
図５に示すように、ゲート層８０上に積層体１００が形成される。ゲート層８０上に、絶縁層（第２層）７２と、犠牲層（第１層）７１とが交互に積層される。絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、ゲート層８０上に複数の犠牲層７１と複数の絶縁層７２が形成される。最上層の犠牲層７１上に絶縁層４５が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
ゲート層８０の厚さは、犠牲層７１の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。
図６に示すように、半導体層１２よりも上の層に複数のメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスク層を用いたreactive ion etching（ＲＩＥ）法で形成される。メモリホールＭＨは、積層体１００、ゲート層８０、絶縁層４４、半導体層１４、保護膜４３、犠牲層９１、および保護膜４２を貫通して、半導体層１２に達する。メモリホールＭＨのボトムは半導体層１２中に位置する。
複数の犠牲層（シリコン窒化層）７１および複数の絶縁層（シリコン酸化層）７２は、ガス種を切り替えることなく、同じガス（例えばＣＦ系ガス）を用いて連続してエッチングされる。このときゲート層（多結晶シリコン層）８０はエッチングストッパーとして機能し、ゲート層８０の位置で一旦エッチングをストップする。厚いゲート層８０によって複数のメモリホールＭＨ間のエッチングレートばらつきが吸収され、複数のメモリホールＭＨ間のボトム位置のばらつきが低減される。
その後、各層をガス種を切り替えてステップエッチングする。すなわち、絶縁層４４をストッパーとして用いてゲート層８０の残りの部分をエッチングし、半導体層１４をストッパーとして用いて絶縁層４４をエッチングし、保護膜４３をストッパーとして用いて半導体層１４をエッチングし、犠牲層９１をストッパーとして用いて保護膜４３をエッチングし、保護膜４２をストッパーとして用いて犠牲層９１をエッチングし、半導体層１２をストッパーとして用いて保護膜４２をエッチングする。そして、厚い半導体層１２の途中でエッチングをストップさせる。
厚いゲート層８０によってアスペクト比の高い積層体１００に対するホール加工のエッチング停止位置の制御が容易になる。
メモリホールＭＨ内には、図７に示すように、柱状部ＣＬが形成される。メモリ膜３０がメモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成され、そのメモリ膜３０の内側にメモリ膜３０に沿ってコンフォーマルに半導体ボディ２０が形成され、その半導体ボディ２０の内側にコア膜５０が形成される。
その後、図８に示すように、積層体１００に複数のスリットＳＴが形成される。スリットＳＴは、図示しないマスク層を用いたＲＩＥ法で形成される。スリットＳＴは、積層体１００を貫通して、ゲート層８０に達する。
メモリホールＭＨの形成と同様、複数の犠牲層７１および複数の絶縁層７２は、ガス種を切り替えることなく、同じガス（例えばＣＦ系ガス）を用いて連続してエッチングされる。このときゲート層８０はエッチングストッパーとして機能し、ゲート層８０の位置で一旦スリット加工のエッチングをストップする。厚いゲート層８０によって複数のスリットＳＴ間のエッチングレートばらつきが吸収され、複数のスリットＳＴ間のボトム位置のばらつきが低減される。
その後、各層をガス種を切り替えてステップエッチングする。すなわち、絶縁層４４をストッパーとして用いてゲート層８０の残りの部分をエッチングする。図９に示すように、スリットＳＴのボトムに絶縁層４４が露出する。
以降、半導体層１４をストッパーとして用いて絶縁層４４をエッチングし、保護膜４３をストッパーとして用いて半導体層１４をエッチングする。図１０に示すように、スリットＳＴのボトムに犠牲層９１が露出する。
厚いゲート層８０によって、アスペクト比の高い積層体１００に対するスリット加工のエッチング停止位置の制御が容易になる。さらに、その後のステップエッチングで、スリットＳＴのボトム位置制御を高精度且つ容易に行える。スリットＳＴは犠牲層９１を突き抜けずに、スリットＳＴのボトムは犠牲層９１内にとどまる。
スリットＳＴの側面およびボトムには、図１１に示すように、ライナー膜１６１が、スリットＳＴの側面およびボトムに沿ってコンフォーマルに形成される。ライナー膜１６１は、例えばシリコン窒化膜である。
スリットＳＴのボトムに形成されたライナー膜１６１は、例えばＲＩＥ法で除去される。図１２に示すように、スリットＳＴのボトムに犠牲層９１が露出する。
そして、スリットＳＴを通じたエッチングにより、犠牲層９１を除去する。例えば、スリットＳＴを通じてホットＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を供給して、多結晶シリコン層である犠牲層９１を除去する。
犠牲層９１が除去され、図１３に示すように、半導体層１２と半導体層１４との間に空洞９０が形成される。例えばシリコン酸化膜である保護膜４２、４３は、半導体１２、１４をホットＴＭＹによるエッチングから保護する。また、スリットＳＴの側面に形成されたライナー膜（例えばシリコン窒化膜）１６１は、ゲート層８０および半導体層１４のスリットＳＴ側からのサイドエッチングを防ぐ。
空洞９０には、柱状部ＣＬの側壁の一部が露出する。すなわち、メモリ膜３０の一部が露出する。
その空洞９０に露出したメモリ膜３０の一部を、スリットＳＴを通じたエッチングにより除去する。例えば、ＣＤＥ（chemical dry etching）法によりメモリ膜３０をエッチングする。
このとき、メモリ膜３０に含まれる膜と同種の保護膜４２、４３も除去される。スリットＳＴの側面に形成されたライナー膜１６１は、メモリ膜３０に含まれる電荷蓄積膜３２と同種のシリコン窒化膜であるが、ライナー膜１６１の膜厚は電荷蓄積膜３２の膜厚よりも厚く、ライナー膜１６１はスリットＳＴの側面に残る。
そのライナー膜１６１は、空洞９０に露出した上記メモリ膜３０の一部を除去するとき、犠牲層７１、絶縁層７２、および絶縁層４４のスリットＳＴ側からのサイドエッチングを防ぐ。また、絶縁層４４の下面は半導体層１４で覆われているので、絶縁層４４の下面側からのエッチングも防止される。
このメモリ膜３０の一部の除去により、メモリ膜３０は、図１４に示すように側壁部２０ａの部分で上下に分断される。エッチング時間の制御により、ゲート層８０と半導体ボディ２０との間のメモリ膜（ゲート絶縁膜）３０はエッチングされないようにする。
また、エッチング時間の制御により、側壁部２０ａの下方においても半導体層１２と半導体ボディ２０との間にメモリ膜３０が残るようにする。半導体ボディ２０における側壁部２０ａの下方の下端部が、メモリ膜３０を介して半導体層１２に支えられた状態が保持される。
上記メモリ膜３０の一部が除去され、図１４に示すように、空洞９０に半導体ボディ２０の一部（側壁部２０ａ）が露出する。
その空洞９０内に、図１５に示すように半導体層（第３半導体層）１３が形成される。半導体層１３は、例えばリンがドープされた多結晶シリコン層である。
シリコンを含むガスがスリットＳＴを通じて空洞９０に供給され、半導体層１３が、半導体層１２の上面、半導体層１４の下面、および空洞９０に露出した半導体ボディ２０の側壁部２０ａからエピタキシャル成長して、空洞９０内は半導体層１３で埋まる。
空洞９０の上面にも多結晶シリコン層である半導体層１４が形成されているため、空洞９０の上面側からも半導体層１３をエピタキシャル成長させることができ、半導体層１３の形成に要する時間短縮を図れる。
半導体ボディ２０の側壁部２０ａは、半導体層１３に接する。柱状部ＣＬを形成した段階では、半導体ボディ２０は上端から下端まで実質的に不純物を含んでいない。半導体層１３は高温熱処理下でエピタキシャル成長され、このとき不純物（例えばリン）が半導体ボディ２０の側壁部２０ａにもドープされる。
さらに、半導体層１３のエピタキシャル成長時の熱処理、または後の工程での熱処理により、不純物（リン）が側壁部２０ａから半導体ボディ２０の延在方向に熱拡散する。不純物は、半導体ボディ２０における少なくとも絶縁層４４に対向する部分にまで拡散させる。すなわち、不純物を、ゲート層８０によるチャネル誘起が難しい領域まで拡散させる。
メモリホールＭＨやスリットＳＴを形成するときのエッチングレート差の吸収層としての役割は、前述したようにゲート層８０が担う。したがって、半導体層１４は厚くする必要がない。そのため、半導体ボディ２０の側壁部２０ａから、絶縁層４４に対向する部分まで不純物を拡散させる距離を短くできる。例えば、この拡散距離は５０ｎｍほどであり、容易且つ確実に、半導体ボディ２０における絶縁層４４に対向する部分に不純物を拡散させることができる。
なお、不純物を半導体ボディ２０におけるゲート層８０に対向する部分２０ｂまで拡散させれば、前述したように、部分２０ｂにＧＩＤＬによる正孔を発生させ、その正孔を利用した消去動作が可能になる。
次に、ライナー膜１６１を除去した後、またはライナー膜１６１の除去と同じ工程で、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
犠牲層７１が除去され、図１６に示すように、上下で隣接する絶縁層７２の間に空隙７５が形成される。空隙７５は、最上層の絶縁層７２と絶縁層４５との間にも形成される。
複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙７５が保たれる。
空隙７５には、図１７に示すように、電極層７０が形成される。例えばＣＶＤ（chemical vapor deposition）法により、電極層７０が形成される。スリットＳＴを通じてソースガスが空隙７５に供給される。スリットＳＴの側面に形成された電極層７０は除去される。
その後、スリットＳＴ内に、図２に示すように、絶縁膜１６３が埋め込まれる。
犠牲層９１は、多結晶シリコン層に限らず、例えばシリコン窒化層でもよい。多結晶シリコン層である半導体層１２、１４と、シリコン窒化層である犠牲層９１との組み合わせの場合、保護膜４２、４３は設けなくてもよい。
図１８は、実施形態のメモリセルアレイの他の例を示す模式断面図である。
半導体層１３は、半導体層１２の上面、半導体層１４の下面、および半導体ボディ２０の側壁部２０ａに沿って設けられ、半導体層１２の上面に設けられた半導体層１３と、半導体層１４の下面に設けられた半導体層１３との間に空洞９０が残されている。
半導体層１３が空洞９０内に不十分な状態で埋め込まれ、半導体層１３中にボイドが生じると、後の高温熱処理工程でボイドが移動して半導体ボディ２０の側壁部２０ａを断線させる可能性があり得る。
図１８のように、半導体層１３を半導体層１２の上面、半導体層１４の下面、および半導体ボディ２０の側壁部２０ａに沿った薄膜として形成し、その半導体層１３の内側に空洞９０を残しておけば、動くようなボイドが存在しない。
上記実施形態では、第１層７１としてシリコン窒化層を例示したが、第１層７１として金属層、または不純物がドープされたシリコン層を用いてもよい。この場合、第１層７１がそのまま電極層７０となるので、第１層７１を電極層に置換するプロセスは不要である。
また、第２層７２をスリットＳＴを通じたエッチングにより除去して、上下で隣接する電極層７０の間を空隙にしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、１０…基板、１１…金属を含む層、１２〜１４…シリコン層、２０…半導体ボディ、２０ａ…側壁部、３０…メモリ膜、７０…電極層、７２…絶縁層、８０…ゲート層、１００…積層体、ＳＬ…ソース層

Claims (5)

  1. 不純物を含む半導体層を有するソース層と、
    前記ソース層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、
    前記ソース層と前記積層体との間に設けられ、前記電極層の１層の厚さよりも厚いゲート層と、
    前記積層体内、前記ゲート層内、および前記半導体層内を前記積層体の積層方向に延びる半導体ボディであって、前記半導体層に接する側壁部を有し、前記電極層および前記ゲート層には接していない半導体ボディと、
    前記半導体ボディと前記電極層との間に設けられた電荷蓄積部と、
    を備えた半導体装置。
  2. 前記半導体ボディにおける前記ゲート層に対向する部分と、前記側壁部との間の距離は、前記ゲート層の厚さよりも小さい請求項１記載の半導体装置。
  3. 前記半導体ボディの前記側壁部の不純物濃度は、前記半導体ボディにおける前記積層体に対向する部分の不純物濃度よりも高い請求項１または２に記載の半導体装置。
  4. 前記半導体ボディにおける前記ゲート層に対向する部分の不純物濃度は、前記半導体ボディにおける前記積層体に対向する部分の不純物濃度よりも高い請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１半導体層上に、犠牲層を形成する工程と、
    前記犠牲層上に、第２半導体層を形成する工程と、
    前記第２半導体層上に、絶縁層を形成する工程と、
    前記絶縁層上に、前記第２半導体層よりも厚いゲート層を形成する工程と、
    前記ゲート層上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体を形成する工程と、
    前記積層体、前記ゲート層、前記絶縁層、前記第２半導体層、および前記犠牲層を貫通するホール内に半導体ボディを形成する工程と、
    前記半導体ボディを形成した後、前記積層体、前記ゲート層、前記絶縁層、および前記第２半導体層を貫通し、前記犠牲層に達するスリットを形成する工程と、
    前記スリットを通じて前記犠牲層を除去し、前記第１半導体層と前記第２半導体層との間に空洞を形成する工程と、
    前記半導体ボディの一部を前記空洞に露出させる工程と、
    前記空洞内に、不純物を含み、前記半導体ボディの前記一部に接する第３半導体層を形成する工程と、
    を備えた半導体装置の製造方法。
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