JP2019161094A

JP2019161094A - 半導体メモリ

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Publication number: JP2019161094A
Application number: JP2018048012A
Authority: JP
Inventors: 剛杉崎; Takeshi Sugizaki
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2018-03-15
Filing date: 2018-03-15
Publication date: 2019-09-19
Also published as: US10998332B2; US11729975B2; TWI717794B; TWI783328B; US20190287990A1; TW201946256A; TW201939723A; CN110277405B; TWI671890B; US20210217774A1; TW202123435A; CN110277405A

Abstract

【課題】半導体メモリの歩留まりを向上する。【解決手段】実施形態の半導体メモリ１は、積層部と、複数のコンタクトプラグＣＣと、第１及び第２支持部ＬＨＲと、第１材料とを含む。積層部は、第１導電体と第１絶縁体とが第１方向に沿って交互に積層され、メモリセルを含む第１領域ＡＲ１と、積層された複数の第１導電体と複数の第１絶縁体とのそれぞれの端部を含む第２領域ＡＲ２とを有する。複数のコンタクトプラグＣＣは、第２領域内で第１導電体にそれぞれ達する。第１及び第２支持部は、第２領域内で、各々が積層部内を第１方向に沿って通過し、第１方向と交差する第２方向に配列している。第１材料は、第１支持部と第２支持部との間において、積層された複数の第１絶縁体のうち隣り合う第１絶縁体間のそれぞれに設けられ、第１導電体とは異なる。【選択図】図６

Description

実施形態は、半導体メモリに関する。

メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１１−０５４８９９号公報

半導体メモリの歩留まりを向上する。

実施形態の半導体メモリは、積層部と、複数のコンタクトプラグと、第１及び第２支持部と、第１材料とを含む。積層部は、第１導電体と第１絶縁体とが第１方向に沿って交互に積層され、メモリセルを含む第１領域と、積層された複数の第１導電体と複数の第１絶縁体とのそれぞれの端部を含む第２領域とを有する。複数のコンタクトプラグは、第２領域内で第１導電体にそれぞれ達する。第１及び第２支持部は、第２領域内で、各々が積層部内を第１方向に沿って通過し、第１方向と交差する第２方向に配列している。第１材料は、第１支持部と第２支持部との間において、積層された複数の第１絶縁体のうち隣り合う第１絶縁体間のそれぞれに設けられ、第１導電体とは異なる。

実施形態に係る半導体メモリの構成例を示すブロック図。実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。実施形態に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。実施形態に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態の第１変形例に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態の第２変形例に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態の第３変形例に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態の第４変形例に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態の第５変形例に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態の第６変形例に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態の第７変形例に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態の第８変形例に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。

［１］実施形態
以下に、実施形態に係る半導体メモリ１について説明する。

［１−１］構成
［１−１−１］半導体メモリ１の構成
図１は、実施形態に係る半導体メモリ１の構成例を示している。半導体メモリ１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、図１に示すように、例えばメモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。

メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダ１１は、例えば選択ワード線及び非選択ワード線にそれぞれ所望の電圧を印加する。

センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプ１２は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。

シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えばメモリコントローラ２は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信し、レディビジー信号ＲＢｎを受信し、入出力信号Ｉ／Ｏを送受信する。

信号ＣＬＥは、受信した信号Ｉ／ＯがコマンドＣＭＤであることを半導体メモリ１に通知する信号である。信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを半導体メモリ１に通知する信号である。信号ＷＥｎは、信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。信号ＲＥｎは、信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。

以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態におけるメモリセルアレイ１０の回路構成の一例であり、１つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、図２に示すように、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含んでいる。

各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。複数のＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられている。また、各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間には、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。ストリングユニットＳＵ０〜ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。

ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられ、各ビット線ＢＬは、複数のブロックＢＬＫ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１を共通接続している。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、例えばセルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴのそれぞれが１ビットデータを記憶する場合に１ページデータを記憶し、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴのそれぞれが２ビットデータを記憶する場合に２ページデータを記憶する。

［１−１−３］メモリセルアレイ１０の構造
図３は、第１実施形態に係る半導体メモリ１のセル領域ＡＲ１及び引出領域ＡＲ２における平面レイアウトの一例と、Ｘ軸、Ｙ軸、及びＺ軸とをそれぞれを示している。Ｘ軸はワード線ＷＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸は基板表面に対する鉛直方向に対応している。

メモリセルアレイ１０には、図３に示すように、例えば複数のスリットＳＬＴが設けられている。複数のスリットＳＬＴは、例えば各々がＸ方向に延伸して設けられ、Ｙ方向に配列している。

隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応している。隣り合うスリットＳＬＴ間の構造体に設けられるストリングユニットＳＵの個数は１つに限定されず、任意の個数に設計することが可能である。

また、メモリセルアレイ１０は、セル領域ＡＲ１及び引出領域ＡＲ２を含んでいる。言い換えると、隣り合うスリットＳＬＴ間の構造体は、セル領域ＡＲ１及び引出領域を含んでいる。

セル領域ＡＲ１は、複数のメモリセルを含み、実質的にデータを保持する領域である。引出領域ＡＲ２は、ストリングユニットＳＵに設けられた配線とロウデコーダ１１との間の接続に使用される領域である。以下に、セル領域ＡＲ１及び引出領域ＡＲ２のそれぞれにおけるメモリセルアレイ１０の詳細な構成について順に説明する。
（セル領域ＡＲ１）
図３に示すように、メモリセルアレイ１０のセル領域ＡＲ１において、ストリングユニットＳＵは複数のメモリピラーＭＨを含んでいる。複数のメモリピラーＭＨは、例えばＸ方向に千鳥状に配置されている。複数のメモリピラーＭＨのそれぞれは、例えば１つのＮＡＮＤストリングＮＳとして機能する。

図４は、実施形態におけるメモリセルアレイ１０のセル領域ＡＲ１における断面構造の一例であり、Ｘ方向に沿ったメモリセルアレイ１０の断面と、Ｘ軸、Ｙ軸、及びＺ軸とをそれぞれ示している。尚、以下の説明で使用する図面では、層間絶縁膜の図示が適宜省略されている。

図４に示すように、セル領域ＡＲ１においてメモリセルアレイ１０は、半導体基板２０、導電体２１〜３２、メモリピラーＭＨ、及びコンタクトプラグＢＬＣを含んでいる。

半導体基板２０の上方には、絶縁膜を介して導電体２１が設けられている。導電体２１は、ＸＹ平面に平行な板状に形成され、ソース線ＳＬとして機能する。導電体２１上には、ＸＺ平面に平行な複数のスリットＳＬＴが、Ｙ方向に配列している。導電体２１上且つ隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応している。

具体的には、導電体２１上且つ隣り合うスリットＳＬＴ間には、半導体基板２０側から順に、導電体２２〜３１が設けられている。これらの導電体のうちＺ方向に隣り合う導電体は、図示せぬ層間絶縁膜を介して積層される。導電体２２〜３１は、それぞれがＸＹ平面に平行な板状に形成される。

例えば、導電体２２は、選択ゲート線ＳＧＳとして機能する。導電体２３〜３０は、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電体３１は、選択ゲート線ＳＧＤとして機能する。

各メモリピラーＭＨは、導電体２２〜３１のそれぞれを通過し、導電体３１の上面から導電体２１の上面に達するように設けられている。また、メモリピラーＭＨは、例えばブロック絶縁膜３３、絶縁膜３４、トンネル酸化膜３５、及び導電性の半導体材料３６を含んでいる。

ブロック絶縁膜３３は、メモリピラーＭＨを形成するメモリホールの内壁に設けられている。ブロック絶縁膜３３の内壁には絶縁膜３４が設けられ、絶縁膜３４はメモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁膜３４の内壁にはトンネル酸化膜３５が設けられている。トンネル酸化膜３５の内壁には半導体材料３６が設けられ、半導体材料３６内にＮＡＮＤストリングＮＳの電流経路が形成される。尚、半導体材料３６の内壁に異なる材料が形成されても良い。

例えば、メモリピラーＭＨと導電体２２とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＨと導電体２３〜３０のそれぞれが交差する部分は、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＨと導電体３１とが交差する部分は、選択トランジスタＳＴ１として機能する。

メモリピラーＭＨの上面よりも上層には、図示せぬ層間絶縁膜を介して導電体３２が設けられている。導電体３２は、Ｙ方向に延伸したライン状に形成され、ビット線ＢＬとして機能する。複数の導電体３２はＸ方向に配列し（図示せず）、導電体３２は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続される。

具体的には、メモリピラーＭＨ内の半導体材料３６上に導電性のコンタクトプラグＢＬＣが設けられ、コンタクトプラグＢＬＣ上に導電体３２が設けられる。これにより、メモリピラーＭＨ内の半導体材料３６は、コンタクトプラグＢＬＣを介して対応する１つの導電体３２に電気的に接続される。尚、メモリピラーＭＨとビット線ＢＬとの間は、複数のコンタクトプラグおよび配線を介して電気的に接続されていても良い。
（引出領域ＡＲ２）
図３に戻り、メモリセルアレイ１０の引出領域ＡＲ２において、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれに対応する導電体の端部は、例えば２列の階段状に設けられている。また、メモリセルアレイ１０の引出領域ＡＲ２において、ストリングユニットＳＵは、複数のコンタクトプラグＣＣ、複数の支持部ＬＨＲ、及び複数の支持柱ＤＨＲを含んでいる。

複数のコンタクトプラグＣＣは、例えばワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応して設けられている。ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれとロウデコーダ１１との間は、例えば１本のコンタクトプラグＣＣを介して電気的に接続される。

支持部ＬＨＲは、例えばＸＺ平面に並行な板状に形成され、引出領域ＡＲ２において例えばＸ方向における階段部分を全て横切るように設けられている。言い換えると、支持部ＬＨＲは、例えば、Ｘ方向の一方側においてセル領域ＡＲ１の近傍まで延伸し、Ｘ方向の他方側においてストリングユニットＳＵに対応する構造体の端部と揃うように、又は当該構造体よりも他方側に延伸して設けられている。

支持部ＬＨＲは、引出領域ＡＲ２において少なくとも２つ設けられ、例えばＹ方向に配列している。各支持部ＬＨＲのＸ方向における端部は揃っていても良いし、揃っていなくても良い。隣り合う支持部ＬＨＲの間には、例えばＹ方向における階段部分が含まれ、コンタクトプラグＣＣが配置されない。

支持柱ＤＨＲは、例えば円柱状に形成されている。これに限定されず、支持柱ＤＨＲのＸＹ平面に沿った断面形状は楕円形状であっても良い。支持柱ＤＨＲは、例えばコンタクトプラグＣＣの周囲に配置され、Ｙ方向においてコンタクトプラグＣＣよりもスリットＳＬＴに近接して設けられている。

言い換えると、あるコンタクトプラグＣＣの周囲に設けられた支持柱ＤＨＲのうち１つと支持部ＬＨＲとのＹ方向における間隔は、当該コンタクトプラグＣＣと支持部ＬＨＲとのＹ方向における間隔よりも広い。そして、少なくとも１つの支持柱ＤＨＲが、２列の階段状に設けられている導電体のそれぞれに重なるように配置されている。

支持部ＬＨＲ及び支持柱ＤＨＲのそれぞれは、半導体メモリ１の製造工程において、ストリングユニットＳＵを形成する構造体の変形を抑制する。支持部ＬＨＲ及び支持柱ＤＨＲとしては、例えば酸化シリコンＳｉＯ_２、窒化シリコンＳｉＮが使用される。また、支持部ＬＨＲ及び支持柱ＤＨＲのそれぞれは、例えば窒化シリコンＳｉＮを芯として周囲に酸化シリコンＳｉＯ_２が形成された構造体でも良く、複数の材料が使用された構造体であっても良い。

図５は、実施形態におけるメモリセルアレイ１０の引出領域ＡＲ２における断面構造の一例であり、図３に示された選択ゲート線ＳＧＳ並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７のそれぞれに対応するコンタクトプラグＣＣを含む、Ｘ方向に沿ったメモリセルアレイ１０の断面を示している。また、図５は、セル領域ＡＲ１におけるメモリセルアレイ１０の断面構造の一部を示し、メモリピラーＭＨの詳細な構造を省略して示している。

図５に示すように、引出領域ＡＲ２において導電体２２〜３１は、階段状に設けられている。言い換えると、導電体２２〜３１のうち隣り合う２つの導電体は、ＸＹ平面において重ならない部分を有している。

引出領域ＡＲ２においてメモリセルアレイ１０は、複数の導電体３７及び複数のコンタクトプラグＣＣを含んでいる。導電体３７は、各種配線とロウデコーダ１１との間を接続するための配線である。例えば、選択ゲート線ＳＧＳに対応する導電体３７と導電体２２との間がコンタクトプラグＣＣを介して接続され、ワード線ＷＬ１に対応する導電体３７と導電体２４との間がコンタクトプラグＣＣを介して接続されている。その他の導電体３７も同様に、コンタクトプラグＣＣを介して対応する導電体に接続されている。

図６は、実施形態におけるメモリセルアレイ１０の引出領域ＡＲ２における断面構造の一例であり、図３に示されたワード線ＷＬ３及びＷＬ４のそれぞれに対応するコンタクトプラグＣＣを含む、Ｙ方向に沿ったメモリセルアレイ１０の断面を示している。

図６に示すように、例えば、ワード線ＷＬ３に対応する導電体３７と導電体２６との間がコンタクトプラグＣＣを介して接続され、ワード線ＷＬ４に対応する導電体３７と導電体２７との間がコンタクトプラグＣＣを介して接続されている。そして、これらのコンタクトプラグＣＣの間に、２つの支持部ＬＨＲが設けられている。

支持部ＬＨＲは、例えばコンタクトプラグＣＣの上面を含む層から、導電体２２が設けられた層まで設けられている。つまり、支持部ＬＨＲは、図示せぬ領域を含むと、導電体２２よりも上層に設けられた導電体２３〜３１を通過している。つまり、支持部ＬＨＲが通過した領域には、絶縁体が形成されている。

隣り合う支持部ＬＨＲ間において、導電体２３が設けられている層には、置換材３８が設けられている。置換材３８は、後述する半導体メモリ１の製造工程において、例えばワード線ＷＬ等として機能する導電体２３〜３０を形成するために使用される材料である。

同様に、図示せぬ領域を含むと、隣り合う支持部ＬＨＲ間において、導電体２４〜３１のそれぞれが設けられた層には、それぞれ置換材３８が設けられている。言い換えると、引出領域ＡＲ２において隣り合う支持部ＬＨＲ間には、層間絶縁膜を介して複数の置換材３８が積層されている。

尚、支持部ＬＨＲの設けられる範囲は、以上で説明した構成に限定されない。例えば、支持部ＬＨＲは、少なくとも導電体２２と導電体３１との間に設けられていれば良く、導電体２２を通過していても良い。支持部ＬＨＲは、導電体３１の上面から導電体２２〜３１を通過して、半導体基板２０まで達するように設けられても良いし、半導体基板２０と導電体２２との間に設けられた他の材料に達するように設けられても良い。

以上で支持部ＬＨＲの詳細な断面構造について説明したが、支持柱ＤＨＲも例えば同様の断面構造となる。つまり、例えば支持柱ＤＨＲは導電体２２よりも上層に設けられた導電体２３〜３１を通過し、支持柱ＨＲが通過した領域には絶縁体が形成される。

［１−２］製造方法
図７〜図１３は、実施形態に係る半導体メモリ１の製造工程の一例であり、それぞれ各製造工程におけるメモリセルアレイ１０の断面構造を示している。また、図７〜図１３では、ワード線ＷＬ３及びＷＬ４にそれぞれ対応するコンタクトプラグＣＣと、支持部ＬＨＲ及び支持柱ＤＨＲとがそれぞれ形成される、Ｙ方向に沿ったメモリセルアレイ１０の断面を抽出して示している。以下では、ワード線ＷＬ等を形成するための置換材／絶縁体の積層から、ワード線ＷＬが形成されるまでのプロセスについて説明する。

以下で説明する各製造工程は、例えば図７に示す製造途中の半導体メモリ１の構造から開始する。図７に示すように、半導体基板２０上には、絶縁体を介して導電体２１が形成されている。半導体基板２０及び導電体２１間には、半導体メモリ１の制御回路等が形成されていても良い（図示せず）。導電体２１上には、絶縁体を介して導電体２２が形成されている。

そして、図８に示すように、導電体２２上に絶縁体４１と置換材３８とが交互に積層される。置換材３８としては、例えば窒化シリコンＳｉＮ等の窒化膜が使用され、絶縁体４１としては、例えば酸化シリコンＳｉＯ₂等の酸化膜が使用される。置換材３８が形成される層数は、例えばメモリピラーＭＨに対応するワード線ＷＬ及び選択ゲート線ＳＧＤの本数に対応している。各置換材３８は、下層から順番にそれぞれワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＳＧＤに対応している。最上層の置換材３８上の絶縁体４１の層厚は、例えば絶縁体４１の層厚よりも厚く形成される。

次に、図９に示すように、例えばフォトリソグラフィ及びエッチングによって、引出領域ＡＲ２における階段部分が形成される。言い換えると、複数の置換材３８のうち隣り合う２つの置換材３８は、ＸＹ平面において重ならない部分を有するように形成される。階段部分が形成された後には、絶縁体４２が形成され、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化される。

そして、図示せぬ領域においてメモリピラーＭＨを形成した後に、図１０に示すように、支持部ＬＨＲ及び支持柱ＤＨＲが形成される。具体的には、リソグラフィとＲＩＥ（Reactive ion etching）等の異方性エッチングとによって、支持部ＬＨＲ及び支持柱ＤＨＲを設けるためのホールが形成され、形成されたホールに支持部ＬＨＲ及び支持柱ＤＨＲとして機能する絶縁体が形成される。

次に、図１１に示すように、リソグラフィ及び異方性エッチングによってスリットＳＬＴが加工される。スリットＳＬＴは、例えば、絶縁体４２の上面から絶縁体４０に達するように形成される。

次に、図１２に示すように、ウェットエッチングによって、置換材３８が除去される。具体的には、ウェットエッチングには置換材３８に対するエッチング選択比の高いエッチング溶液が使用され、スリットＳＬＴを介して置換材３８が除去される。

このとき各層に設けられた置換材３８は、支持柱ＤＨＲと支持部ＬＨＲとの間の領域では、エッチング溶液が支持柱ＤＨＲの周囲から迂回することにより溶解する。一方で、隣り合う支持部ＬＨＲ間の領域にはエッチング溶液が入り込まないため、置換材３８が溶解せずにそのままの状態で残る。

置換材３８が除去された構造体は、例えば支持部ＬＨＲ及び支持柱ＤＨＲと、隣り合う支持部ＬＨＲ間における絶縁体４１及び置換材３８の積層構造と、図示せぬ領域に形成されたメモリピラーＭＨとによって、その立体構造を維持する。

そして、図１３に示すように、ワード線ＷＬ等の配線として機能する金属材料が、置換材３８の除去された空間に形成される。それから、スリットＳＬＴ内やスリットＳＬＴ間の構造体上に形成された金属材料がエッチングによって除去され、各層に設けられた金属材料が分離される。このように、隣り合う支持部ＬＨＲ間において、積層された複数の絶縁体４１のうち隣り合う絶縁体４１間のそれぞれには、導電体２３〜３０のそれぞれとは異なる置換材３８が残っている。

以上で説明した製造工程によって、支持部ＬＨＲ及び支持柱ＤＨＲと各種配線とが形成される。

図１４は、上記製造工程によって置換処理が実行される領域の一例を示している。図１４に示すように、Ｙ方向に配列した２本の支持部ＬＨＲ間には、酸化膜−窒化膜積層部ＯＮが設けられている。そして、２本の支持部ＬＨＲ間におけるメモリピラーＭＨ側の端部領域ＲＡでは、一部の置換材３８が除去され、金属材料が形成されている。このように、メモリセルアレイ１０は、２本の支持部ＬＨＲ間の端部領域ＲＡにおいて金属材料を含んでいても良い。

［１−３］効果
以上で説明した実施形態に係る半導体メモリ１の構造に依れば、半導体メモリ１の歩留まりを向上することが出来る。以下に、実施形態に係る半導体メモリ１の詳細な効果について説明する。

メモリセルが三次元に積層された半導体メモリでは、ワード線ＷＬ等の配線も積層されている。このような半導体メモリの製造工程としては、例えばワード線ＷＬ等の配線として機能する導電体を形成するために置換処理を行うことがある。

置換処理は、図１２及び図１３を用いて説明したように置換材３８が除去される工程を含む。このとき、メモリセルアレイとして機能する構造体は、予め形成されたメモリピラーや支持柱によって、形成されている立体構造を維持する。

しかし、置換処理において、メモリセルアレイの内部及び外部からの圧力が生じることにより、ワード線ＷＬとして機能する導電体の階段部分が撓んだり、階段端部の支持柱が割れてしまったりする可能性がある。

そこで、実施形態に係る半導体メモリ１では、平面レイアウトにおいてライン状に設計された２本の支持部ＬＨＲを設ける。この２本の支持部ＬＨＲ間は、置換処理において置換材が除去されないため、酸化膜−窒化膜の積層構造がそのまま残る。

つまり、実施形態に係る半導体メモリ１では、ライン形状に設けられた支持部ＬＨＲと、隣り合う２本の支持部ＬＨＲ間の酸化膜−窒化膜積層部ＯＮとの両方が、立体構造を維持する柱として機能する。

これにより、実施形態に係る半導体メモリ１では、平面レイアウトにおいてライン形状に設けられた支持部ＬＨＲと、ドット形状に設けられた支持柱ＤＨＲと、酸化膜−窒化膜積層部ＯＮとが階段部分において設けられている面積を大きくすることが出来る。

その結果、実施形態に係る半導体メモリ１は、階段部においてその立体構造を維持するために利用される柱の強度を高めることが出来、階段部分における立体構造が崩れることによる不良の発生を抑制することが出来る。従って、実施形態に係る半導体メモリ１は、歩留まりを向上することが出来る。

また、実施形態に係る半導体メモリ１は、製造工程を変更することなく、支持柱及び支持部のデザインを変更するのみで実現することが出来る。つまり、実施形態に係る半導体メモリ１は、半導体メモリ１の製造コストの増加を抑制することが出来る。

［２］変形例
上記実施形態で説明したメモリセルアレイ１０内における支持部ＬＨＲ及び支持柱ＤＨＲの配置及び構造はあくまで一例であり、様々な変形例が考えられる。以下に、実施形態に係る半導体メモリ１の各変形例について、実施形態に係る半導体メモリ１と異なる点を説明する。

［２−１］第１変形例
図１５は、実施形態の第１変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図１５に示すように、第１変形例におけるメモリセルアレイ１０では、スリットＳＬＴ間の構造体において配列する２本の支持部ＬＨＲが、当該構造体よりも外側まで延伸している。

そして、当該積層構造と離れた部分ＲＰにおいて、２本の支持部ＬＨＲの端部同士が接続されている。このような場合においても、実施形態と同様に、隣り合う２本の支持部ＬＨＲ間に酸化膜−窒化膜積層部ＯＮが形成される。

その結果、第１変形例における半導体メモリ１は、実施形態と同様に、半導体メモリ１の製造工程における不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。

［２−２］第２変形例
図１６は、実施形態の第２変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図１６に示すように、第２変形例におけるメモリセルアレイ１０では、スリットＳＬＴ間の構造体において、３本の支持部ＬＨＲがＹ方向に配列している。

この３本の支持部ＬＨＲのＸ方向における端部は、実施形態と同様に、揃っていても良いし、揃っていなくても良い。隣り合う支持部ＬＨＲの間には、実施形態と同様に、コンタクトプラグＣＣが配置されない。このような場合においても、実施形態と同様に、隣り合う支持部ＬＨＲの間に酸化膜−窒化膜積層部ＯＮが形成される。

その結果、第２変形例における半導体メモリ１は、実施形態と同様に、半導体メモリ１の製造工程における不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。

［２−３］第３変形例
図１７は、実施形態の第３変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図１７に示すように、第３変形例におけるメモリセルアレイ１０では、隣り合うスリットＳＬＴ間の構造体において、Ｙ方向に配列する２本の支持部ＬＨＲが、Ｘ方向において２つに分割されている。

具体的には、スリットＳＬＴ間の構造体に、Ｘ方向に延伸し且つＹ方向に配列する２本の支持部ＬＨＲのグループＧＲ１及びＧＲ２が設けられている。各グループＧＲ内において、隣り合う２本の支持部ＬＨＲの間には、実施形態と同様に、酸化膜−窒化膜積層部ＯＮが形成される。各グループＧＲ内の支持部ＬＨＲの端部領域では、置換処理によって導電体が形成されるが、各グループＧＲ内で隣り合う２本の支持部ＬＨＲ間の間隔を狭くすることにより、支持部ＬＨＲ間に導電体が形成される領域を抑制することが出来る。

その結果、第３変形例における半導体メモリ１は、実施形態と同様に、半導体メモリ１の製造工程における不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。

［２−４］第４変形例
図１８は、実施形態の第４変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図１８に示すように、第４変形例におけるメモリセルアレイ１０では、隣り合うスリットＳＬＴ間の構造体において配列する２本の支持部ＬＨＲの端部同士が、当該構造体内で接続されている。以下では、隣り合うスリットＳＬＴ間の構造体内で、当該構造体を囲むような領域を形成する支持部のことを、支持部ＲＨＲと称する。

支持部ＲＨＲの構造は、実施形態で説明した支持部ＬＨＲの構造と同様である。支持部ＲＨＲに囲まれている領域には、コンタクトプラグＣＣが配置されない。そして、構造体内で支持部ＲＨＲに囲まれた領域は、置換処理においてスリットＳＬＴを介して置換材を除去することが出来ないため、酸化膜−窒化膜積層部ＯＮがそのまま残る。

その結果、第４変形例における半導体メモリ１は、実施形態と同様に、半導体メモリ１の製造工程における不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。

［２−５］第５変形例
図１９は、実施形態の第５変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図１９に示すように、第５変形例におけるメモリセルアレイ１０では、隣り合うスリットＳＬＴ間の構造体に２個の支持部ＲＨＲ１及びＲＨＲ２が設けられている。

支持部ＲＨＲ１及びＲＨＲ２は、隣り合うスリットＳＬＴ間の構造体内において、Ｘ方向に配列している。支持部ＲＨＲ１及びＲＨＲ２の配置はこれに限定されず、Ｙ方向にずれて配置されていても良いし、支持部ＲＨＲ１及びＲＨＲ２の大きさが異なっていても良い。そして、第４変形例と同様に、支持部ＲＨＲ１及びＲＨＲ２のそれぞれに囲まれた領域のそれぞれには、酸化膜−窒化膜積層部ＯＮが形成される。

その結果、第５変形例における半導体メモリ１は、実施形態と同様に、半導体メモリ１の製造工程における不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。

［２−６］第６変形例
図２０は、実施形態の第６変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図２０に示すように、第６変形例におけるメモリセルアレイ１０では、隣り合うスリットＳＬＴ間の構造体が３列の階段状に形成され、並行に設けられた２本の支持部ＬＨＲのグループが複数個設けられている。

具体的には、隣り合うスリットＳＬＴ間の構造体に、Ｘ方向に延伸し且つＹ方向に配列する２本の支持部ＬＨＲのグループＧＲ１〜ＧＲ５が設けられている。グループＧＲ１〜ＧＲ５は例えば千鳥状に配置され、各グループＧＲは、例えば階段状に形成された導電体の段差部分に配置される。グループＧＲの個数及び配置はこれに限定されず、３列の階段において中央部に対応する導電体が、置換処理によって形成することが可能なように配置されていれば良い。

そして、各グループＧＲ内において、隣り合う２本の支持部ＬＨＲ間には、実施形態と同様に、酸化膜−窒化膜積層部ＯＮが形成される。第６変形例では、第３変形例と同様に各グループＧＲ内で隣り合う２本の支持部ＬＨＲ間の間隔を狭くすることにより、支持部ＬＨＲの端部領域において導電体が形成される領域を抑制することが出来る。

その結果、第６変形例における半導体メモリ１は、実施形態と同様に、半導体メモリ１の製造工程における不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。

［２−７］第７変形例
図２１は、実施形態の第７変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図２１に示すように、第７変形例におけるメモリセルアレイ１０では、隣り合うスリットＳＬＴ間の構造体が３列の階段状に形成され、支持部ＲＧＲが複数個設けられている。

具体的には、スリットＳＬＴ間の構造体に、例えば支持部ＲＨＲ１〜ＲＨＲ５が設けられている。支持部ＲＨＲ１〜ＲＨＲ５は例えば千鳥状に配置され、各支持部ＲＨＲは、例えば階段状に形成された導電体の段差部分に配置される。支持部ＲＨＲの個数及び配置はこれに限定されず、３列の階段において中央部に対応する導電体が、置換処理によって形成することが可能なように配置されていれば良い。そして、各支持部ＲＨＲに囲まれた領域には、酸化膜−窒化膜積層部ＯＮが形成される。

その結果、第７変形例における半導体メモリ１は、実施形態と同様に、半導体メモリ１の製造工程における不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。

［２−８］第８変形例
図２２は、実施形態の第８変形例に係る半導体メモリ１の備えるメモリセルアレイの断面構造の一例を示している。図２２に示すように、第８変形例におけるメモリセルアレイ１０では、支持部ＬＨＲの構造が異なっている。

具体的には、例えば支持部ＬＨＲは、図２２に示すように、ブロック絶縁膜３３、絶縁膜３４、トンネル酸化膜３５、及び導電性の半導体材料３６を含んでいる。ブロック絶縁膜３３は、支持部ＬＨＲを形成するスリットの内壁に設けられている。ブロック絶縁膜３３の内壁には、絶縁膜３４が設けられている。絶縁膜３４の内壁には、トンネル酸化膜３５が設けられている。トンネル酸化膜３５の内壁には、半導体材料３６が設けられている。半導体材料３６の内壁には、異なる材料が形成されていても良い。

つまり、第８変形例における支持柱は、メモリピラーＭＨと同様の層構造を有している。このような層構造が形成される理由としては、半導体メモリ１の製造工程に依っては、メモリピラーＭＨ内の層構造と支持部ＬＨＲ内の層構造が同時に形成される場合があるからである。

このように、支持部ＬＨＲの層構造がメモリピラーＭＨと同様の層構造である場合であっても、変形例における半導体メモリ１は、実施形態と同様に、半導体メモリ１の製造工程における不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。

尚、以上の説明では支持部ＬＨＲを例に用いて説明したが、その他の支持柱ＤＨＲ及びＲＨＲについても同様の構造となる。また、支持部ＬＨＲの平面サイズに依っては、メモリピラーＭＨ内の層構造を形成している途中で、当該支持部ＬＨＲが埋まることも考えられる。つまり、各支持部ＬＨＲは、メモリピラーＭＨの構成要素の一部のみを含んでいても良い。

［３］その他
実施形態の半導体メモリ＜例えば図１、１＞は、積層部と、複数のコンタクトプラグ＜例えば図３、ＣＣ＞と、第１及び第２支持部＜例えば図３、ＬＨＲ＞と、第１材料とを含む。積層部は、第１導電体＜例えば図４、２３〜３０＞と第１絶縁体＜例えば図１３、４１＞とが第１方向＜例えば図３、Ｚ方向＞に沿って交互に積層され、メモリセルを含む第１領域＜例えば図３、ＡＲ１＞と、積層された複数の第１導電体と複数の第１絶縁体とのそれぞれの端部を含む第２領域＜例えば図３、ＡＲ２＞とを有する。複数のコンタクトプラグは、第２領域内で第１導電体にそれぞれ達する。第１及び第２支持部は、第２領域内で、各々が積層部内を第１方向に沿って通過し、第１方向と交差する第２方向＜例えば図３、Ｙ方向＞に配列している。第１材料＜例えば図１３、３８＞は、第１支持部と第２支持部との間において、積層された複数の第１絶縁体のうち隣り合う第１絶縁体間のそれぞれに設けられ、第１導電体とは異なる。これにより、半導体メモリ１は、歩留まりを向上することが出来る。

上記実施形態及び各変形例において説明した支持柱の構成は、適宜組み合わせることが可能である。例えば、メモリセルアレイ１０には、支持柱ＤＨＲと、支持部ＬＨＲと、支持部ＲＨＲとが組み合わせられた構造を有していても良い。

上記実施形態で説明した製造工程はあくまで一例であり、各製造工程の間に、その他の工程を挿入しても良いし、可能な限り各処理の順番を入れ替えても良い。

上記実施形態でメモリセルアレイ１０の構成はその他の構成であっても良い。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれは、任意の個数に設計することが出来る。

また、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電体２２が割り当てられても良く、選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電体３１が割り当てられても良い。

また、上記実施形態では、メモリピラーＭＨが１段の構造で形成された場合を例に説明したが、これに限定されない。メモリピラーＭＨは、同様の構造のピラーがＺ方向に２段以上連結された構造であっても良い。

また、上記実施形態では、メモリセルアレイ１０の引出領域ＡＲ２において、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれに対応する導電体の端部は、２列又は３列の階段状に設けられた場合を例に説明したが、これに限定されない。例えば、当該導電体の端部は、１列又は４列以上の階段状に設けられていても良い。このような場合においても半導体メモリ１は、上記実施形態で説明した支持部ＬＨＲ、支持柱ＤＨＲ、及び支持部ＲＨＲを適宜組み合わせて設けることによって、上記実施形態と同様の効果を得ることが出来る。

また、上記実施形態では、メモリピラーＭＨ及びスリットＳＬＴのそれぞれが導電体２１の表面まで形成されている場合を例に説明したが、これに限定されない。例えば、これらのホール及びスリットＳＬＴを形成する際にオーバーエッチングが行われても良く、メモリピラーＭＨの底面及びスリットＳＬＴの底面は、導電体２１中に形成されても良い。また、メモリピラーＭＨは、導電体２１を通過していても良い。この場合、導電体２１は、ブロック絶縁膜３３、絶縁膜３４、及びトンネル酸化膜３５のそれぞれを通過して、メモリピラーＭＨの側面から半導体材料３６と接続される。

また、上記実施形態では、導電体２１がセル領域ＡＲ１にのみ設けられている場合を例に説明したが、これに限定されない。例えば、導電体２１は、セル領域ＡＲ１から引出領域ＡＲ２に亘って延伸していても良い。

その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、２０…半導体基板、２１〜３２，３７…導電体、３３…ブロック絶縁膜、３４…絶縁膜、３５…トンネル酸化膜、３６…半導体材料、３８…置換材、４０〜４２…絶縁体、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＭＨ…メモリピラー、ＬＨＲ，ＲＨＲ…支持部、ＤＨＲ…支持柱

Claims

第１導電体と第１絶縁体とが第１方向に沿って交互に積層され、メモリセルを含む第１領域と、積層された複数の前記第１導電体と複数の前記第１絶縁体とのそれぞれの端部を含む第２領域とを有する積層部と、
前記第２領域内で、複数の前記第１導電体にそれぞれ達する複数のコンタクトプラグと、
前記第２領域内で、各々が前記積層部内を前記第１方向に沿って通過し、前記第１方向と交差する第２方向に配列した第１支持部及び第２支持部と、
前記第１支持部と前記第２支持部との間において、積層された複数の前記第１絶縁体のうち隣り合う前記第１絶縁体間のそれぞれに設けられ、前記第１導電体とは異なる第１材料と、
を備える、半導体メモリ。
前記第１支持部及び前記第２支持部のそれぞれは、前記第１方向と、前記第１及び第２方向のそれぞれと交差する第３方向とで形成される平面に沿った板状に形成される、
請求項１に記載の半導体メモリ。
前記第２領域内で、各々が前記積層部内を前記第１方向に沿って通過した支持柱をさらに備え、
前記複数のコンタクトプラグは第１コンタクトプラグを含み、
前記第１支持部と前記支持柱との前記第２方向における間隔は、前記第１支持部と前記第１コンタクトプラグとの間隔よりも広い、
請求項１又は請求項２に記載の半導体メモリ。
前記第１支持部と前記第２支持部との間には、前記複数のコンタクトプラグが設けられない、
請求項１乃至請求項３のいずれか一項に記載の半導体メモリ。
前記第２領域において、積層された前記第１導電体の端部のそれぞれは、隣に設けられた前記第１導電体と重ならない領域を有する、
請求項１乃至請求項４のいずれか一項に記載の半導体メモリ。
前記第１導電体は、タングステンである、
請求項１乃至請求項５のいずれか一項に記載の半導体メモリ。
前記第１材料は、窒化シリコンである、
請求項１乃至請求項６のいずれか一項に記載の半導体メモリ。