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TWI849461B - 包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列之方法 - Google Patents

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TWI849461B
TWI849461B TW111128062A TW111128062A TWI849461B TW I849461 B TWI849461 B TW I849461B TW 111128062 A TW111128062 A TW 111128062A TW 111128062 A TW111128062 A TW 111128062A TW I849461 B TWI849461 B TW I849461B
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conductive
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M 傑瑞 巴克蕾
約翰 D 霍普金斯
理查 J 希爾
英查 V 橋瑞
卡威 湯
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美商美光科技公司
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Abstract

一種包括記憶體單元串之記憶體陣列包括個別地包括一垂直堆疊之橫向間隔之記憶體區塊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層。記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串。該等通道材料串藉由在該等導電階層之一最下導電階層中且直接抵靠多個該等通道材料串的傳導材料與該導體階層之導體材料直接電耦合。該等橫向間隔之記憶體區塊中之該等通道材料串包括一記憶體平面之部分。該最下導電階層中之一壁在該傳導材料旁邊。該壁在相對於該記憶體平面為平面邊緣之一區中。該平面邊緣區包括一TAV區。該壁相對於在該平面邊緣區中之該TAV區之一邊緣水平伸長。本發明揭示其他記憶體陣列及方法。

Description

包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列之方法
本文中所揭示之實施例係關於包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之一記憶體陣列之方法。
記憶體係一種類型之積體電路且在電腦系統中用於儲存資料。記憶體可製造成個別記憶體單元之一或多個陣列。記憶體單元可使用數位線(其等亦可稱為位元線、資料線或感測線)及存取線(其等亦可稱為字線)寫入或讀取。感測線可使沿著陣列之行之記憶體單元導電互連，且存取線可使沿著陣列之列之記憶體單元導電互連。各記憶體單元可透過一感測線及一存取線之組合唯一地定址。
記憶體單元可為揮發性的、半揮發性的或非揮發性的。非揮發性記憶體單元可在不存在電力的情況下長時間儲存資料。非揮發性記憶體習知地被指定為具有至少約10年之一保持時間之記憶體。揮發性記憶體消散且因此經再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更短之一保持時間。無論如何，記憶體單元經組態以在至少兩種不同可 選擇狀態中保持或儲存記憶體。在一種二進位系統中，該等狀態被視為一「0」抑或一「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存資訊之兩個以上位準或狀態。
一場效電晶體係可用於一記憶體單元中之一種類型之電子組件。此等電晶體包括一對導電源極/汲極區，該對導電源極/汲極區在其等之間具有一半導電通道區。一導電閘極鄰近通道區且由一薄閘極絕緣體與通道區分開。將一合適電壓施加至閘極容許電流透過通道區自源極/汲極區之一者流動至另一者。當自閘極移除電壓時，極大程度上防止電流流過通道區。場效電晶體亦可包含額外結構，例如，作為閘極絕緣體與導電閘極之間的閘極構造之部分的一能夠可逆地程式化之電荷儲存區。
快閃記憶體係一種類型之記憶體，且在現代電腦及裝置中具有許多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置變得愈來愈普遍利用固態硬碟中之快閃記憶體來取代習知硬碟。作為又一實例，快閃記憶體在無線電子裝置中流行，此係因為其使製造商能夠在新通信協定變得標準化時支援該等新通信協定，且提供遠端地升級裝置以增強特徵之能力。
NAND可為整合式快閃記憶體之一基礎架構。一NAND單元單位包括串聯耦合至記憶體單元之一串列組合(其中該串列組合通常稱為一NAND串)之至少一個選擇裝置。NAND架構可組態為包括垂直堆疊記憶體單元之三維配置，該等垂直堆疊記憶體單元個別地包括一能夠可逆地程式化之垂直電晶體。控制或其他電路可形成於垂直堆疊記憶體單元下方。其他揮發性或非揮發性記憶體陣列架構亦可包括個別地包括一電晶體之垂直堆疊記憶體單元。
記憶體陣列可配置於記憶體頁面、記憶體區塊及部分區塊(例如，子區塊)以及記憶體平面中，例如，如在美國專利申請公開案第2015/0228651號、第2016/0267984號及第2017/0140833號之任何者中展示及描述。記憶體區塊可至少部分界定垂直堆疊記憶體單元之個別字線階層中之個別字線之縱向輪廓。至此等字線之連接可發生在垂直堆疊記憶體單元之一陣列之一末端或邊緣處之一所謂的「階梯結構」中。階梯結構包含個別「樓梯」(替代地稱為「台階」或「階梯」)，其等界定個別字線之接觸區，豎向延伸導電通孔接觸在該等接觸區上以提供對字線之電接取。
在一些實施例中，本發明提供一種用於形成包括記憶體單元串之一記憶體陣列之方法，該方法包括：在一基板上形成包括導體材料之一導體階層；形成一堆疊之一下部，其將包括在該導體階層上方之垂直交替之第一階層及第二階層，該堆疊包括橫向間隔之記憶體區塊區，該等記憶體區塊區包括一記憶體平面區之部分，該下部包括包含犧牲材料之該等第一階層之一最下第一階層；在該最下第一階層中在該犧牲材料旁邊形成一壁，該壁具有不同於該犧牲材料之組合物之組合物且水平伸長，該壁係(a)或(b)之一者，其中：(a)：在縱向沿著該等記憶體區塊區之一者之該記憶體平面區中，該一個記憶體區塊區緊鄰在該記憶體平面區中之一貫穿陣列通孔(TAV)區，該壁沿著該一個記憶體區塊區之最接近在該記憶體平面區中之該TAV區的一邊緣；及(b)：在相對於該記憶體平面區為平面邊緣之一區中，該平面邊緣區包括一TAV區，該壁相對於在該平面邊緣區中之該TAV區之一邊緣水平伸長；在形成該壁之後，在該下部上方形成該堆疊之一上部之垂直交替之不同組合物的第一階層及第二階層，且形成延伸 穿過該上部中之該等第一階層及該等第二階層而至該下部的通道材料串；穿過該上部形成水平伸長之溝槽，且該等溝槽個別地在該等記憶體區塊區之橫向緊鄰者之間；及穿過該等水平伸長之溝槽，相對於該壁選擇性地各向同性地蝕刻該犧牲材料，且用將該等通道材料串之通道材料及該導體階層之該導體材料直接電耦合一起之傳導材料替換該犧牲材料。
在一些實施例中，本發明提供一種包括記憶體單元串之記憶體陣列，其包括：橫向間隔之記憶體區塊，其等個別地包括一垂直堆疊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層，記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串，該等通道材料串藉由在該等導電階層之一最下導電階層中且直接抵靠多個該等通道材料串的傳導材料與該導體階層之導體材料直接電耦合，該等橫向間隔之記憶體區塊中之該等通道材料串包括一記憶體平面之部分；及一壁，其在該最下導電階層中在該傳導材料旁邊，該壁縱向沿著該等記憶體區塊之一者在該記憶體平面中水平伸長，該一個記憶體區塊緊鄰在該記憶體平面中之一貫穿陣列通孔(TAV)區，該壁沿著該一個記憶體區塊之最接近在該記憶體平面中之該TAV區的一邊緣。
在一些實施例中，本發明提供一種包括記憶體單元串之記憶體陣列，其包括：橫向間隔之記憶體區塊，其等個別地包括一垂直堆疊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層，記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串，該等通道材料串藉由在該等導電階層之一最下導電階層中且直接抵靠多個該等通道材料串的傳導材料與該導體階層之導體材料直接電耦合，該等橫向間隔之記憶體區塊中之該等通道材料串包括一記憶體平面之部分；及一 壁，其在該最下導電階層中在該傳導材料旁邊，該壁在相對於該記憶體平面區為平面邊緣之一區中，該平面邊緣區包括一TAV區，該壁相對於在該平面邊緣區中之該TAV區之一邊緣水平伸長。
10:構造
11:基底基板
12:陣列/陣列區/記憶體陣列區
16:導體階層
17:導體材料/導電材料
18U:上部
18L:下部
19:貫穿陣列通孔(TAV)區
20:絕緣階層/第二階層
20x:次最下第二階層
20z:最下階層/最下第二階層
21:貫穿陣列通孔(TAV)區
22:第一階層/導電階層
22z:最下階層/最下第一階層
23:可操作記憶體單元串區
24:材料
25:通道開口
26:材料
29:導電線
30:電荷阻擋材料/電晶體材料/記憶體單元材料/絕緣體材料
32:儲存材料/電晶體材料/記憶體單元材料
34:電荷通路材料/電晶體材料/記憶體單元材料
36:通道材料
37:材料
38:徑向中心固體介電材料
40:溝槽
41:側壁
42:傳導材料
43:上導體材料
44:下導體材料
47:傳導材料
48:傳導材料
49:豎向延伸串
50:終端
52:控制閘極區
53:通道材料串
55:方向
56:記憶體單元
57:中介材料
58:記憶體區塊區/記憶體區塊
60:階梯區
62:材料
63:材料
64:空隙空間
65:記憶體結構
70:遮罩開口
71:遮蔽材料
72:傳導材料階層/傳導階層
73:壁
74:材料
76:壁
77:犧牲材料
78:絕緣體材料
79:邊緣
80:邊緣
81:犧牲襯層
82:貫穿陣列通孔(TAV)
83:導電材料
84:絕緣體內襯
85:島/島位置
90:頂部
91:底部
93:底部
94:頂部
100:晶粒區域
105:記憶體平面區/記憶體平面
I:介面
PC:周邊電路區
T:厚度
圖1係可為一較大基板(例如，一半導體晶圓，且未展示)之部分之一晶粒或晶粒區域之一圖解俯視平面圖。
圖2係根據本發明之一實施例之在處理中且穿過圖3中之線2-2的圖1之一部分之一放大圖解橫截面視圖。
圖3係穿過圖2中之線3-3之一圖解橫截面視圖。
圖4至圖66係根據本發明之一些實施例之在處理中之圖1至圖3的構造或其部分或替代及/或額外實施例之圖解順序剖面及/或放大圖。
本發明之實施例涵蓋用於形成一記憶體陣列(例如，具有在陣列下方之周邊控制電路(例如，陣列下CMOS)之NAND或其他記憶體單元陣列)之方法。本發明之實施例涵蓋所謂的「後閘極」或「替換閘極」處理、所謂的「先閘極」處理及與何時形成電晶體閘極無關之無論是現有或未來發展之其他處理。本發明之實施例亦涵蓋與製造方法無關之一記憶體陣列(例如，NAND架構)。參考圖1至圖66描述例示性方法實施例，其等可被視為一「後閘極」或「替換閘極」程序。此外且無論如何，以下處理步驟序列僅為一個實例，且可使用例示性處理步驟之其他序列(具有或不具有其他處理步驟)，無關於是否使用「後閘極/替換閘極」處理。
圖1展示包括一晶粒或晶粒區域100之一例示性圖解實施 例，該晶粒或晶粒區域100可為一較大基板(例如，一半導體晶圓，且未展示)之部分且將在其內製造一記憶體陣列。例示性晶粒區域100包括至少一個記憶體平面區105(展示四個)、在個別記憶體平面區105中之記憶體區塊區58、一階梯區60(在記憶體平面之縱向末端處展示兩個)及一周邊電路區PC(展示兩個)。在本文件中，「區塊」一般包含「子區塊」。區105、58、60及/或PC在此處理點可能無法辨別。可使用替代定向，例如使一階梯區在緊鄰之記憶體平面之間(未展示)。圖2至圖7係晶粒區域100之部分之圖解較大及變化比例之視圖。
參考圖2至圖7，展示形成電晶體及/或記憶體單元(尚未製造)之豎向延伸串之一陣列或陣列區12之一方法中的一構造10。構造10包括一基底基板11，基底基板11具有導電/導體/傳導、半導電/半導體/半傳導或絕緣/絕緣體/隔絕(即，在本文中電絕緣)材料之任一或多者。各種材料已豎向形成於基底基板11上方。材料可在圖2至圖7所描繪之材料旁邊、豎向內側或豎向外側。例如，積體電路之其他部分或完全製造之組件可設置於基底基板11上方、周圍或其內之某處。用於操作豎向延伸之記憶體單元串之一陣列(例如，陣列12或記憶體陣列區12)內之組件的控制及/或其他周邊電路亦可經製造，且可或可能未完全或部分在一陣列或子陣列內。此外，多個子陣列亦可獨立地、協力地或以其他方式相對於彼此製造及操作。在本文件中，一「子陣列」亦可被視為一陣列。
包括導體材料17之一導體階層16已形成於基板11上方。如所展示之導體材料17包括上導體材料43，上導體材料43在組合物不同於上導體材料43之下導體材料44正上方且直接電耦合至(例如，直接抵靠)下導體材料44。在一項實施例中，上導體材料43包括導電摻雜半導電材料 (例如，n型摻雜或p型摻雜多晶矽)。在一項實施例中，下導體材料44包括金屬材料(例如，金屬矽化物，諸如WSix)。導體階層16可包括用於控制對將形成於陣列12內之電晶體及/或記憶體單元之讀取及寫入存取的控制電路之部分(例如，陣列下周邊電路及/或一共同源極線或板)。
一堆疊18*之一下部18L已形成於基板11及導體階層16上方(一*用作一後綴，以包含可或可能不具有其他後綴之所有此等相同數字指定之組件)。堆疊18*將包括垂直交替之導電階層22*及絕緣階層20*，其中階層22*之材料具有不同於階層20*之材料之組合物(在此處理點，展示一個階層22z以及兩個階層20z及20x)。堆疊18*包括橫向間隔之記憶體區塊區58，記憶體區塊區58作為記憶體平面區105之一者之部分且將包括一成品電路構造中之橫向間隔之記憶體區塊58。在本文件中，除非另有指示，否則「區塊」一般包含「子區塊」。記憶體區塊區58及所得記憶體區塊58(尚未展示)可被視為縱向伸長且亦例如沿著一方向55相對於彼此水平平行定向。記憶體區塊區58在此處理點可能無法辨別。
導電階層22*(替代地稱為第一階層)可能不包括傳導材料，且絕緣階層20*(替代地稱為第二階層)可能不包括絕緣材料或在結合在此最初描述之例示性方法實施例(其係「後閘極」或「替換閘極」)之此處理點係絕緣的。在一項實施例中，下部18L包括在導體材料17正上方(例如，直接抵靠導體材料17)之第二階層20*之一最下階層20z。例示性最下第二階層20z係絕緣的且可為犧牲性的(例如，其包括材料62，例如二氧化矽及/或氮化矽)。包括犧牲材料77(例如，多晶矽或氮化矽)之第一階層22*之一最下階層22z在最下第二階層20z上方。第二階層20*之一次最下第二階層20x在最下第二階層20z及最下第一階層22z正上方(例如，其包括 材料63，例如二氧化矽及/或氮化矽)。可存在額外階層。
堆疊18*包括一貫穿陣列通孔(TAV)區(例如，區19、21之任一者)及一可操作記憶體單元串區23。一「可操作記憶體單元串區」含有已經或正在製造之積體電路之成品構造中的電路可操作記憶體單元串。虛擬記憶體單元串(即，包括不操作通道材料之電路不操作記憶體單元串，且未展示)最終亦可在可操作記憶體單元串區23及/或一TAV區中(例如，圍繞橫向相鄰之電路可操作記憶體單元串分散或群組在一起)。一「TAV區」係存在或將形成可操作TAV之一區。一「可操作TAV」係在已經或正在製造之積體電路之一成品構造中延伸穿過堆疊18*且在不同高度之電子組件之間的一電路可操作導電互連件。一TAV區亦可含有一或多個虛擬TAV(即，在已經或正在製造之積體電路之一成品構造中延伸穿過堆疊18*之一電路不操作結構)。在此處理點，區19/21可在構造10中基本上為未界定的或彼此不可區分。例示性TAV區19(圖4及圖5)被展示為在個別記憶體平面105(圖1)中。例示性TAV區21(圖6及圖7)被展示為在個別記憶體平面區105外部且被展示為平面邊緣(即，在一記憶體平面區外部；例如，緊鄰記憶體平面之一者之橫向邊緣)。TAV區亦可在一階梯區(例如，60，且未展示)中。
一壁形成於最下第一階層中在犧牲材料旁邊。壁具有不同於犧牲材料之組合物之組合物且水平伸長。壁係(a)或(b)之一者，其中：(a)：在縱向沿著記憶體區塊區之一者之記憶體平面區中，該一個記憶體區塊區緊鄰在記憶體平面區中之一貫穿陣列通孔(TAV)區(即，該一個記憶體區塊區與TAV區之間不存在其他記憶體區塊區)，壁沿著該一個記憶體區塊區之最接近在記憶體平面區中之TAV區(即，相較於該一個記憶 體區塊區之所有其他橫向邊緣)的一邊緣(即，一橫向邊緣)；及(b)：在相對於記憶體平面區為平面邊緣之一區中，平面邊緣區包括一TAV區，壁相對於在該平面邊緣區中之TAV區之一邊緣(即，一橫向邊緣)水平伸長。
在一項實施例中，壁包括(a)，且在一項實施例中，壁包括(b)。在一項實施例中，該壁之另一者呈(a)及(b)之另一者(即，該等壁之一者呈(a)及(b)之各者，且可具有彼此相同或不同之[若干]構造)。
參考圖8至圖16且在一項實施例中，遮蔽材料71(例如，光阻劑)已形成於犧牲材料77(例如，及材料63，當存在時)正上方，且一遮罩開口70已經形成穿過其中。僅藉由實例，在TAV區19中展示兩個遮罩開口70，且在TAV區21中展示兩個遮罩開口70。在一項實施例中，一遮罩開口70具有相同於但寬於(a)區或(b)區中之壁將成為之輪廓的一水平縱向輪廓。替代地且僅藉由實例，遮罩開口70可向外曝露全部之一TAV區19及/或21。論述以製造記憶體平面區105中之一壁(至少一個)及平面邊緣區中之一壁(至少一個)繼續。一物質已經為穿過遮罩開口70至其下方之犧牲材料77中之離子植入、電漿摻雜或擴散摻雜之一者(即，至少一者)，藉此在一項實施例中，形成一初始壁73及/或76，初始壁73及/或76包括在犧牲材料77旁邊之材料74，其中初始壁73及/或76具有不同於犧牲材料77之組合物之組合物，水平伸長，且在此後一項實施例中係水平伸長之平行記憶體區塊區58。當存在壁73及76兩者時，其等不需要具有彼此相同之構造。一遮罩開口70及一壁73及/或76可分別在TAV區19或TAV區21中，且分別重疊至橫向緊鄰之區23或105中(未展示)。將可能形成多個壁73及/或76，然而，主要關於一單一壁73及一單一壁76進行論述。此外，若有多個 壁，則所有壁73可能不具有彼此相同之組合物及/或構造，且所有壁76可能不具有彼此相同之組合物及/或構造。此外，若存在壁73及76兩者，則壁73及76可能不具有彼此相同之組合物及/或構造。
在一項實施例中，壁73及/或76(其材料74)及犧牲材料77包括一種相同主材料(例如，多晶矽)，其中相同主材料摻雜有物質，藉此犧牲材料77之此相同主材料包括比壁73及/或76之相同主材料少(若有)之物質。用於一主材料(其係多晶矽)及其他主材料之例示性此等物質係B、C、O或N之一者(至少一者)。無論如何，在犧牲材料77旁邊提供一壁73及/或76(其中兩者具有彼此不同之組合物)之一例示性目標係提供相對於壁73及/或76選擇性地蝕刻犧牲材料77時的蝕刻選擇比，如下文描述。
參考圖17至圖22且在一項實施例中，遮蔽材料71(未展示)已被移除，且一傳導材料階層72已形成於次最下第二階層20x正上方(例如，其包括傳導材料47；例如，導電摻雜多晶矽)。此後且無論如何，初始壁73及/或76已完全蝕刻穿過以減小其/其等之寬度。在一項此實施例中且僅藉由實例，此可藉由在構造10上方形成一遮蔽材料及穿過其中之(若干)遮蔽開口(皆未展示)而發生，其中此遮蔽材料覆蓋所有陣列區12，覆蓋TAV區19及21中之寬度減小之壁73及/或76，且覆蓋TAV區19及21中最終將定位TAV之島/島位置85。此後，已蝕刻穿過最終曝露(透過藉此剩餘之一遮罩開口)之材料47、63、77、62及17，移除遮蔽材料，且藉此留下之空隙空間用絕緣體材料78填充(例如，二氧化矽及/或氮化矽，藉由過填充此空隙空間且將此至少往回平坦化至剩餘材料47之一頂表面)。
壁73之各者係呈(a)之一例示性壁，且在一個此實施例中，其中壁73沿著一個記憶體區塊區58之最接近在記憶體平面區105中之TAV 區19的全部該邊緣(例如，全部沿著邊緣79，且無關於是否考量如圖17、圖18中所展示之一壁73或如圖19、圖20中所展示之一壁73，且無關於一壁73是否直接抵靠邊緣79)。圖17、圖18中之壁73可具有相同於圖19、圖20中之壁73之構造、組合物及位置(或鏡像位置)，且為簡潔起見及歸因於比例，圖19、圖20中並未展示/指定邊緣79及記憶體區塊區58。壁76之各者係呈(b)之一例示性壁，且在一個此實施例中，其中壁76沿著在平面邊緣區中之TAV區21之全部該邊緣(例如，全部沿著邊緣80)(例如，在橫向緊鄰之記憶體平面105之間，且無關於一壁76是否直接抵靠邊緣80)。
在一項實施例中，壁73及/或76係絕緣的。在一項實施例中，壁73及/或76直接抵靠犧牲材料77，且在一項此實施例中，壁73及/或76在其之一介面(例如，I)處具有相同厚度(例如，T)。
上文僅為形成壁73及/或壁76之實例實施例。再者，可形成任一者而未形成另一者，或可形成兩者(無論如何，意味著壁73及/或壁76之一或多者)。無論如何，形成壁73及/或76之另一例示性方法包含於在犧牲材料正上方之遮蔽材料中形成一遮罩開口。接著，可穿過遮罩開口進行蝕刻以形成穿過犧牲材料之一水平伸長之壁溝槽(例如，具有相同於成品構造壁73及/或76之尺寸及形狀的壁溝槽)。此後，壁溝槽可用壁之材料過填充，其後接著將此材料至少往回移除至犧牲材料之一頂表面。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或(若干)態樣。
參考圖23至圖30，堆疊18*之一上部18U已形成於下部18L上方。上部18U包括垂直交替之不同組合物的第一階層22及第二階層20。第一階層22可為導電的且第二階層20可為絕緣的，但在結合在此最初描 述之例示性方法實施例(其係「後閘極」或「替換閘極」)之此處理點不需要如此。例示性第一階層22及第二階層20分別包括不同組合物之材料26及24(例如，氮化矽及二氧化矽)。例示性上部18U被展示為在下部18L上方以一第二階層20起始，但此可替代地以一第一階層22起始(未展示)，或傳導材料階層72可被視為在上部18U中(未如此指定)。此外且藉由實例，下部18L可經形成以具有一或多個第一及/或第二階層作為其之一頂部。無論如何，僅展示少量階層20及22，其中更可能的是，上部18U(及藉此堆疊18*)包括幾十個、一百個或更多個等之階層20及22。此外，可為或可能並非周邊及/或控制電路之部分的其他電路可在導體階層16與堆疊18*之間。僅藉由實例，此電路之導電材料及絕緣材料之多個垂直交替的階層可在導電階層22之一最下導電階層22下方及/或在導電階層22之一最上導電階層22上方。例如，一或多個選擇閘極階層(未展示)可在導體階層16與最下導電階層22之間，且一或多個選擇閘極階層可在導電階層22之一最上導電階層22上方。替代地或額外地，所描繪之最上及最下導電階層22之至少一者可為一選擇閘極階層。
通道開口25已經形成(例如，介於蝕刻)穿過上部18U中之第二階層20及第一階層22而在下部18L中至下部18L中之導體階層16(例如，至少至最下第一階層22z)。通道開口25可徑向向內漸縮(未展示)而更深入至堆疊18中。在一些實施例中，通道開口25可如所展示般進入導體階層16之導體材料17中，或可停止於其頂上(未展示)。替代地，作為一實例，通道開口25可停止於最下第二階層20z頂上或其內。使通道開口25至少延伸至導體階層16之導體材料17之一原因係提供對通道開口25內之材料之一錨定效應。蝕刻停止材料(未展示)可在導體階層16之導電材料17內 或頂上，以在需要此時促進停止相對於導體階層16蝕刻通道開口25。此蝕刻停止材料可為犧牲性的或非犧牲性的。
電晶體通道材料可沿著絕緣階層及導電階層在豎向上形成於個別通道開口中，因此包括個別通道材料串，其與導體階層中之導電材料直接電耦合。所形成之例示性記憶體陣列之個別記憶體單元可包括一閘極區(例如，一控制閘極區)及橫向介於閘極區與通道材料之間的一記憶體結構。在一項此實施例中，記憶體結構經形成以包括一電荷阻擋區、儲存材料(例如，電荷儲存材料)及一絕緣電荷通路材料。個別記憶體單元之儲存材料(例如，浮動閘極材料(諸如摻雜或無摻雜矽)或電荷捕獲材料(諸如氮化矽、金屬點等))在豎向上沿著電荷阻擋區之個別者。絕緣電荷通路材料(例如，具有夾置於兩個絕緣體氧化物[例如，二氧化矽]之間的含氮材料[例如，氮化矽]之一帶隙工程結構)橫向介於通道材料與儲存材料之間。
在一項實施例中且如所展示，電荷阻擋材料30、儲存材料32及電荷通路材料34已在豎向上沿著絕緣階層20及導電階層22形成於個別通道開口25中。電晶體材料30、32及34(例如，記憶體單元材料)可藉由例如將其各自之薄層沈積於堆疊18*上方及個別開口25內，其後接著將此至少往回平坦化至堆疊18*之一頂表面而形成。
作為一通道材料串53之通道材料36亦已在豎向上沿著絕緣階層20及導電階層22形成於通道開口25中。歸因於比例，材料30、32、34及36在一些圖中被共同展示為且僅指定為材料37。例示性通道材料36包含適當摻雜之結晶半導體材料，諸如矽、鍺及所謂的III/V族半導體材料(例如，GaAs、InP、GaP及GaN)中的一或多者。材料30、32、34及36 之各者之例示性厚度係25埃至100埃。可進行穿孔蝕刻以從通道開口25(未展示)之基底移除材料30、32及34以曝露導體階層16，使得通道材料36直接抵靠導體階層16之導體材料17。此穿孔蝕刻可關於材料30、32及34之各者各別地發生(如所展示)，或可關於僅一些材料發生(未展示)。替代地且僅藉由實例，可能未進行穿孔蝕刻，且通道材料36可僅由一單獨導電互連件直接電耦合至導體階層16之導體材料17(尚未展示)。無論如何，犧牲性蝕刻停止插塞(未展示)可在形成上部18U之前形成於下部18L中在通道開口25將處於之水平位置中。接著，可藉由蝕刻材料24及26以停止在犧牲插塞之材料上或內，其後接著在形成通道開口25中之材料之前挖出此等插塞之剩餘材料而形成通道開口25。一徑向中心固體介電材料38(例如，旋塗介電質、二氧化矽及/或氮化矽)被展示為在通道開口25中。替代地且僅藉由實例，通道開口25內之徑向中心部分可包含(若干)空隙空間(未展示)及/或不含固體材料(未展示)。
參考圖31至圖34，例示性TAV 82已形成於TAV區19及21中以延伸至導體階層16之導體材料17(例如，穿過如圖28及圖30中所展示之島/島位置85之材料47、63、77及62)。TAV 82被展示為延伸以停止在導體材料43上，且替代地可延伸至導體材料44。例示性TAV被展示為包括導電材料83(例如，具有一W核心之一TiN內襯，且未展示)及絕緣體內襯84(例如，二氧化矽及/或氮化矽)。
參考圖35至圖40，水平伸長之溝槽40已穿過上部18U形成(例如，藉由各向異性蝕刻)至堆疊18*中，且延伸穿過次最下第二階層20x而至最下第一階層22z之犧牲材料77。溝槽40個別地在橫向緊鄰之記憶體區塊區58之間。溝槽40可在垂直橫截面上橫向向內漸縮而更深入至堆疊 18中。藉由實例且為簡潔起見，通道開口25被展示為配置成每列四個及五個通道開口25之交錯列的群組或行。溝槽40通常將寬於通道開口25(例如，為其10至20倍寬，但為簡潔起見，並未展示此更寬程度)。可使用任何替代性現有或未來發展之配置及構造。溝槽40及通道開口25可相對於另一者以任何順序或同時形成。
如所展示之溝槽40已經形成以延伸至最下第一階層22z之材料77。作為一個實例，溝槽40最初可藉由蝕刻材料24、26及47(可能使用不同之各向異性蝕刻化學品)形成，且其停止在次最下第二階層20x之材料63上或內。接著，可形成一薄犧牲襯層81(例如，氧化鉿、氧化鋁、二氧化矽及氮化矽之多個層等)，其後接著穿孔蝕刻穿過其中以曝露材料63，且其後接著穿孔蝕刻穿過材料63以曝露材料77。替代地且僅藉由實例，在形成上部18U之前，具有相同於溝槽40之大致水平輪廓之一犧牲蝕刻停止線(未展示)可個別地形成於在次最下第二階層20x之材料63正上方且與其接觸之傳導階層72(當存在時)中。接著，可藉由蝕刻材料24及26以停止在個別犧牲線之材料上或內，其後接著在形成薄犧牲襯層81之前挖出此等犧牲線之剩餘材料而形成溝槽40。一或多個溝槽40可直接抵靠TAV區19及21之一者或兩者形成(如所展示)，包含例如部分在其內(未展示)。替代地，最接近TAV區19及/或21之溝槽40可與其橫向間隔(未展示)。
最後，穿過水平伸長之溝槽40，相對於壁(例如，壁73、76之至少一者(當兩者皆存在時)，且理想地相對於兩個壁73、76(當存在時))選擇性地各向同性蝕刻最下第一階層22z中之犧牲材料77。犧牲材料77由導電材料替換，該導電材料將通道材料串53之通道材料36及導體階層16之導體材料17直接電耦合在一起。參考圖41至圖66描述進行此之例 示性方法。
參考圖41至圖47，材料77(未展示)已從最下第一階層22z相對於壁73、76選擇性地各向同性蝕刻穿過溝槽40，因此垂直地在最下第二階層20z與次最下第二階層20x之間留下或形成一空隙空間64。例如，此可藉由理想地相對於材料62及63選擇性地進行之各向同性蝕刻而發生，例如在材料77係氮化矽之情況下使用液態或蒸氣H3PO4作為一主要蝕刻劑，或在材料77係多晶矽之情況下使用氫氧化四甲基銨[TMAH]。此等化學品亦將相對於如上文所描述之壁73、76之例示性材料選擇性地蝕刻犧牲材料77。此項技術者能夠針對其他材料77及/或壁73、76選擇其他化學品。在一項實施例中，相對於壁73及/或76各向同性地蝕刻犧牲材料77之選擇比至少為10：1。
圖48至圖51展示例示性後續處理，其中在一項實施例中，已在階層22z中蝕刻材料30(例如，二氧化矽)、材料32(例如，氮化矽)及材料34(例如，二氧化矽或二氧化矽及氮化矽之一組合)，以在最下第一階層22z中曝露通道材料串53之通道材料36之一側壁41。階層22z中之材料30、32及34之任何者可被視為其中之犧牲材料。作為一實例，考量其中襯層81係一或多種絕緣氧化物(除二氧化矽外)且記憶體單元材料30、32及34個別地為二氧化矽及氮化矽層之一或多者的一實施例。在此實例中，所描繪構造可藉由使用經改質或不同之化學品相對於另一者選擇性地循序蝕刻二氧化矽及氮化矽而產生。作為實例，100：1(按體積計)水與HF之一溶液將相對於氮化矽選擇性地蝕刻二氧化矽，而1000：1(按體積計)水與HF之一溶液將相對於二氧化矽選擇性地蝕刻氮化矽。因此且在此實例中，此等蝕刻化學品可以一交替方式使用，其中期望達成例示性所描述構造。在 一項實施例中且如所展示，此蝕刻已相對於襯層81(當存在時)選擇性地進行。圖48至圖51以及在一項實施例中，亦展示如已從記憶體區塊區58移除之材料62及63(未展示)。當如此移除時，此可在移除材料30、32及34被移除時被移除，例如，若材料62及63包括二氧化矽及氮化矽之一者或兩個。替代地，當如此移除時，此可各別地移除(例如，藉由各向同性蝕刻)。在期望如所展示之一構造之情況下，此項技術者能夠選擇其他化學品用於蝕刻其他不同材料。
參考圖52至圖56，傳導材料42(例如，導電摻雜多晶矽)已形成於最下第一階層22z中，且在一項實施例中直接抵靠通道材料36之側壁41。在一項實施例中且如所展示，此已形成為直接抵靠傳導階層72之傳導材料47之一底部及直接抵靠導體階層16之導體材料43之一頂部，藉此將個別通道材料串53之通道材料36與導體階層16之導體材料43及傳導階層72之傳導材料47直接電耦合在一起。隨後且藉由實例，傳導材料42已從溝槽40移除，如犧牲襯層81(未展示)一般。可在形成傳導材料42之前(如所展示)或之後(未展示)移除犧牲襯層81。在一項實施例中，在用傳導材料42替換犧牲材料77(未展示)期間，壁至少部分阻止傳導材料42之任何者直接抵靠在壁所呈之(a)及(b)之一者之TAV區中的任何TAV(例如，TAV 82)(例如，無關於絕緣體材料78之存在)。
直到此時，各向同性蝕刻穿過溝槽40以移除最下第一階層22z中之材料以曝露記憶體區塊區58中之通道材料側壁41亦可將TAV區19及21中之材料(例如，材料78)蝕刻至曝露一些邊緣TAV 82的程度，此可導致致命的短路。一壁73及/或76之存在可消除或至少降低此風險。
參考圖57至圖66，導電階層22之材料26(未展示)已被移 除，例如藉由相對於其他曝露材料理想地選擇性地各向同性蝕刻穿過溝槽40(例如，在材料26係氮化矽且其他材料包括一或多種氧化物或多晶矽之情況下，使用液態或蒸氣H3PO4作為一主要蝕刻劑)。在實例實施例中，導電階層22中之材料26(未展示)係犧牲性的，且已用傳導材料48替換，且其此後從溝槽40移除，因此形成個別導電線29(例如，字線)及個別電晶體及/或記憶體單元56之豎向延伸串49。
可在形成傳導材料48之前形成一薄絕緣襯層(例如，Al2O3且未展示)。一些電晶體及/或一些記憶體單元56之大致位置用括弧或虛線輪廓指示，其中在所描繪實例中，電晶體及/或記憶體單元56基本上為環狀的或環形的。替代地，電晶體及/或記憶體單元56可能未相對於個別通道開口25完全環繞，使得各通道開口25可具有兩個或更多個豎向延伸串49(例如，圍繞個別導電階層中之個通道開口之多個電晶體及/或記憶體單元，其中個別導電階層中之每通道開口可能有多個字線，且未展示)。傳導材料48可被視為具有對應於個別電晶體及/或記憶體單元56之控制閘極區52之終端50。在所描繪實施例中，控制閘極區52包括個別導電線29之個別部分。材料30、32及34可被視為橫向介於控制閘極區52與通道材料36之間的一記憶體結構65。在一項實施例中且如關於例示性「後閘極」處理所展示，在形成開口25及/或溝槽40之後形成導電階層22之傳導材料48。替代地，例如關於「先閘極」處理，可在形成通道開口25及/或溝槽40之前形成導電階層之傳導材料(未展示)。
一電荷阻擋區(例如，電荷阻擋材料30)在儲存材料32與個別控制閘極區52之間。一電荷阻擋可在一記憶體單元中具有以下功能：在一程式化模式中，電荷阻擋可防止電荷載子從儲存材料(例如，浮動閘極 材料、電荷捕獲材料等)中流向控制閘極，且在一擦除模式中，電荷阻擋可防止電荷載子從控制閘極流動至儲存材料中。因此，一電荷阻擋可用來阻止個別記憶體單元之控制閘極區與儲存材料之間的電荷遷移。如所展示之一例示性電荷阻擋區包括絕緣體材料30。藉由進一步實例，一電荷阻擋區可包括儲存材料(例如，材料32)之一橫向(例如，徑向)外部部分，其中此儲存材料係絕緣的(例如，在一絕緣儲存材料32與傳導材料48之間不存在任何不同組合物之材料之情況下)。無論如何，作為一額外實例，在不存在任何單獨組合物之絕緣體材料30之情況下，一控制閘極之一儲存材料與導電材料之一介面可足以用作一電荷阻擋區。此外，傳導材料48與材料30(當存在時)之一介面結合絕緣體材料30可一起用作一電荷阻擋區，且替代地或額外地可用作一絕緣儲存材料(例如，氮化矽材料32)之一橫向外部區。一例示性材料30係氧化矽鉿及二氧化矽之一或多者。
一些、所有或無材料26(展示所有)可從TAV區19及/或21移除，此例如取決於最接近之溝槽40之近接性及/或上部18U中階層22中之(若干)其他蝕刻阻擋材料/結構的存在或缺乏(未展示)。
中介材料57已形成於溝槽40中，且藉此橫向介於橫向緊鄰之記憶體區塊58之間且縱向沿著橫向緊鄰之記憶體區塊58。中介材料57可提供橫向緊鄰之記憶體區塊之間的橫向電隔離(隔絕)。此可包含絕緣、半導電及傳導材料之一或多者，且無論如何可促進導電階層22在一成品電路構造中彼此不短路。例示性絕緣材料係SiO2、Si3N4、Al2O3及無摻雜多晶矽之一或多者。在本文件中，「無摻雜」係在材料中具有從0原子/cm3至1 x 1012原子/cm3之導電率增加雜質原子的材料。在本文件中，「摻雜」係其中具有多於1 x 1012原子/cm3之導電率增加雜質原子之一材料，且「導 電摻雜」係其中具有至少1 x 1018原子/cm3之導電率增加雜質原子之材料。中介材料57可包含貫穿陣列通孔(未展示)。
如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或(若干)態樣可用於關於上述實施例展示及描述之實施例中。
替代實施例構造可來源於上文描述之方法實施例，或相反。無論如何，本發明之實施例涵蓋與製造方法無關之記憶體陣列。然而，此等記憶體陣列可具有如本文中在方法實施例中描述之屬性之任何者。同樣地，上文描述之方法實施例可併有、形成及/或具有關於裝置實施例描述之屬性之任何者。
在一項實施例中，一種包括記憶體單元(例如，56)串(例如，49)之記憶體陣列(例如，12)包括個別地包括一垂直堆疊(例如，18*)之橫向間隔之記憶體區塊(例如，58)，該垂直堆疊包括在一導體階層(例如，16)上方之交替的絕緣階層(例如，20*)及導電階層(例如，22*)。記憶體單元串包括延伸穿過絕緣階層及導電階層之通道材料串(例如，53)。通道材料串藉由在導電階層之一最下導電階層(例如，22z)中且直接抵靠多個該等通道材料串的傳導材料(例如，42)與導體階層之導體材料(例如，17)直接電耦合。橫向間隔之記憶體區塊中之通道材料串包括一記憶體平面(例如，105)之部分。一壁(例如，73)在最下導電階層中在傳導材料旁邊。壁縱向沿著記憶體區塊之一者在記憶體平面中水平伸長。該一個記憶體區塊緊鄰在記憶體平面中之一TAV區(例如，19)。壁沿著該一個記憶體區塊之最接近在記憶體平面中之TAV區的一邊緣(例如，79)。
在一項實施例中，壁具有在處於最下導電階層正上方之一次最下導電階層之一底部(例如，91)處或下方的一頂部(例如，90)。在一 項實施例中，壁具有在導體階層之一頂部(例如，94)處或上方之一底部(例如，93)。在一項實施例中，壁沿著該一個記憶體區塊區之最接近TAV區之全部該邊緣。在一項實施例中，記憶體區塊相對於彼此水平平行伸長，且壁平行於記憶體區塊水平伸長。在一項實施例中，壁係絕緣的，且其之一個側直接抵靠最下導電階層中之傳導材料，該傳導材料將多個通道材料串與導體階層之導體材料直接電耦合。在一個此後一實施例中，壁之與該一個側橫向相對之另一側直接抵靠在TAV區中之絕緣材料。
可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或(若干)態樣。
在一項實施例中，一種包括記憶體單元(例如，56)串(例如，49)之記憶體陣列(例如，12)包括個別地包括一垂直堆疊(例如，18*)之橫向間隔之記憶體區塊(例如，58)，該垂直堆疊包括在一導體階層(例如，16)上方之交替的絕緣階層(例如，20*)及導電階層(例如，22*)。記憶體單元串包括延伸穿過絕緣階層及導電階層之通道材料串(例如，53)。通道材料串藉由在導電階層之一最下導電階層(例如，22z)中且直接抵靠多個該等通道材料串的傳導材料(例如，42)與導體階層之導體材料(例如，17)直接電耦合。橫向間隔之記憶體區塊中之通道材料串包括一記憶體平面(例如，105)之部分。一壁(例如，76)在最下導電階層中在傳導材料旁邊。壁在相對於記憶體平面為平面邊緣之一區中。平面邊緣區包括一TAV區(例如，21)。壁相對於在平面邊緣區中之TAV區之一邊緣水平伸長。在一項實施例中，壁沿著TAV區之全部該邊緣，且在一個此實施例中，記憶體區塊相對於彼此水平平行伸長，且壁平行於記憶體區塊水平伸長。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性 或(若干)態樣。
上述(若干)處理或(若干)構造可被視為相對於形成為上述此等組件之一單一堆疊或單一層疊或形成於其內或作為一底層基底基板之部分的一組件陣列(儘管單一堆疊/層疊可具有多個階層)。用於操作或存取一陣列內之此等組件之控制及/或其他周邊電路亦可作為成品構造之部分形成於任何位置，且在一些實施例中可在陣列下方(例如，陣列下CMOS)。無論如何，可在圖中所展示或上文所描述之(若干)堆疊/(若干)層疊上方及/或下方提供或製造一或多個額外此(等)堆疊/層疊。此外，(若干)組件陣列可在不同堆疊/層疊中相對於彼此相同或不同，且不同堆疊/層疊可具有相對於彼此相同或不同之厚度。中介結構可設置於垂直緊鄰之堆疊/層疊(例如，額外電路及/或介電層)之間。再者，不同堆疊/層疊可相對於彼此電耦合。多個堆疊/層疊可單獨且循序製造(例如，彼此上下)，或兩個或更多個堆疊/層疊可基本上同時製造。
上文論述之總成及結構可用於積體電路(circuit/circuitry)中且可併入至電子系統中。此等電子系統可用於例如記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可為廣範圍之系統之任何者，諸如(舉例而言)相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等。
在本文件中，除非另有指示，否則「豎向」、「較高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「之下」、「下面」、「向上」及「向下」一般參考垂直方向。「水平」指代沿著一主基板表面之一大體方向(即，在10度以內)且可相對於在製造期間處理基板之方 向，且垂直係與其大體正交之一方向。對「完全水平」之引用係沿著主基板表面之方向(即，與其未成角度)且可相對於在製造期間處理基板之方向。此外，如本文中所使用之「垂直」及「水平」係相對於彼此大體垂直之方向且與基板在三維空間中之定向無關。另外，「豎向延伸」及「在豎向上延伸」指代從完全水平傾斜達至少45°之一方向。此外，關於一場效電晶體之「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者係參考電晶體之通道長度之定向，在操作中，電流沿著該定向在源極/汲極區之間流動。對於雙極接面電晶體，「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者係參考基底長度之定向，在操作中，電流沿著該定向在射極與集極之間流動。在一些實施例中，在豎向上延伸之任何組件、特徵及/或區垂直地或在垂直之10°內延伸。
此外，「在...正上方」、「在...正下方」及「在...正下」要求兩個所述區/材料/組件相對於彼此有至少一些橫向重疊(即，水平)。再者，使用前面無「正」之「在…上方」僅要求所述區/材料/組件在另一區/材料/組件之一些部分在該另一區/材料/組件之豎向外側(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面無「正」之「在…下方」及「在…下」僅要求所述區/材料/組件在另一區/材料/組件下方/下之一些部分在該另一區/材料/組件之豎向內側(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。
本文中所描述之材料、區及結構之任何者可為均質的或非均質的，且無論如何可在此上覆之任何材料上方連續或不連續。在針對任何材料提供一或多種例示性組合物之情況下，該材料可包括此一或多種組合物，基本上由或由此一或多種組合物組成。此外，除非另有陳述，否則 各材料可使用任何合適的現有或未來發展之技術形成，例如，原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
另外，「厚度」本身(前面無方向形容詞)被定義為從不同組合物之一緊鄰材料或一緊鄰區之一最接近表面垂直地通過一給定材料或區之平均直線距離。另外，本文中所描述之各種材料或區可具有實質上恆定厚度或可變厚度。若具有可變厚度，則厚度係指平均厚度，除非另有指示，且歸因於厚度可變，此材料或區將具有某一最小厚度及某一最大厚度。如本文中所使用，「不同組合物」僅要求兩個所述材料或區之可彼此直接抵靠之部分在化學及/或物理上不同，例如前提是此等材料或區並非均質的。若兩個所述材料或區彼此未直接抵靠，則「不同組合物」僅要求兩個所述材料或區之彼此最接近之部分在化學及/或物理上不同，前提是此等材料或區並非均質的。在本文件中，當一材料、區或結構相對於彼此存在至少一些實體觸碰接觸時，所述材料、區或結構彼此「直接抵靠」。相比之下，前面未加「直接」之「在...上方」、「在...上」、「鄰近」、「沿著」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、(若干)區或(若干)結構未導致所述材料、區或結構相對於彼此之實體觸碰接觸的構造。
在本文中，若在正常操作中，電流能夠從區-材料-組件之一者連續流動至另一者且主要因亞原子正及/或負電荷(當充分產生亞原子正及/或負電荷時)之移動而流動，則區-材料-組件彼此「電耦合」。另一電子組件可在區-材料-組件之間且電耦合至區-材料-組件。相比之下，當區-材料-組件被稱為「直接電耦合」時，直接電耦合之區-材料-組件之間無中介電子組件(例如，無二極體、電晶體、電阻器、換能器、開關、熔絲 等)。
在本文件中，對「列」及「行」之任何使用係為了方便區分特徵之一個系列或定向與特徵之另一系列或定向，且組件已經或可沿著其形成。無關於功能，「列」及「行」關於任何系列之區、組件及/或特徵同義地使用。無論如何，列可為筆直的及/或彎曲的及/或相對於彼此平行及/或不平行，行亦可如此。此外，列及行可相對於彼此按90°或一或多個其他角度(即，除直角外)相交。
本文中之導電/導體/傳導材料之任何者之組合物可為金屬材料及/或導電摻雜半導電/半導體/半傳導材料。「金屬材料」係一種元素金屬、兩種或更多種元素金屬之任何混合物或合金及任何一或多種導電金屬化合物之任一者或組合。
在本文中，關於蝕刻(etch/etching)、移除(removing/removal)、沈積及/或形成(forming/formation)對「選擇性」之任何使用係一種所述材料相對於另一(些)所述材料以至少2：1體積比之一速率如此作用之此一動作。此外，對選擇性地沈積、選擇性地生長或選擇性地形成之任何使用係針對至少前75埃之沈積、生長或形成使一種材料相對於另一(些)所述材料以至少2：1體積比之一速率沈積、生長或形成。
除非另有指示，否則本文中使用「或」涵蓋任一者及兩者。
結論
在一些實施例中，一種用於形成包括記憶體單元串之一記憶體陣列之方法包括在一基板上形成包括導體材料之一導體階層。形成一堆疊之一下部，其將包括在導體階層上方之垂直交替之第一階層及第二階 層。堆疊包括橫向間隔之記憶體區塊區。記憶體區塊區包括一記憶體平面區之部分。下部包括包含犧牲材料之第一階層之一最下第一階層。在最下第一階層中在犧牲材料旁邊形成一壁。壁具有不同於犧牲材料之組合物之組合物且水平伸長。壁係(a)或(b)之一者，其中：(a)：在縱向沿著記憶體區塊區之一者之記憶體平面區中，該一個記憶體區塊區緊鄰在記憶體平面區中之一貫穿陣列通孔(TAV)區，壁沿著一個記憶體區塊區之最接近在記憶體平面區中之TAV區的一邊緣，及(b)：在相對於記憶體平面區為平面邊緣之一區中，平面邊緣區包括一TAV區，壁相對於在平面邊緣區中之TAV區之一邊緣水平伸長。在形成壁之後，在下部上方形成堆疊之一上部之垂直交替之不同組合物的第一階層及第二階層。形成延伸穿過上部中之第一階層及第二階層而至下部的通道材料串。穿過上部形成水平伸長之溝槽，且該等溝槽個別地在記憶體區塊區之橫向緊鄰者之間。穿過水平伸長之溝槽，相對於壁選擇性地各向同性地蝕刻犧牲材料，且用將通道材料串之通道材料及導體階層之導體材料直接電耦合一起之傳導材料替換犧牲材料。
在一些實施例中，一種包括記憶體單元串之記憶體陣列包括個別地包括一垂直堆疊之橫向間隔之記憶體區塊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層。記憶體單元串包括延伸穿過絕緣階層及導電階層之通道材料串。通道材料串藉由在導電階層之一最下導電階層中且直接抵靠多個該等通道材料串的傳導材料與導體階層之導體材料直接電耦合。橫向間隔之記憶體區塊中之通道材料串包括一記憶體平面之部分。最下導電階層中之一壁在傳導材料旁邊。壁縱向沿著記憶體區塊之一者在記憶體平面中水平伸長。該一個記憶體區塊緊鄰在記憶體平面 中之一貫穿陣列通孔(TAV)區。壁沿著該一個記憶體區塊之最接近在記憶體平面中之TAV區的一邊緣。
在一些實施例中，一種包括記憶體單元串之記憶體陣列包括個別地包括一垂直堆疊之橫向間隔之記憶體區塊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層。記憶體單元串包括延伸穿過絕緣階層及導電階層之通道材料串。通道材料串藉由在導電階層之一最下導電階層中且直接抵靠多個該等通道材料串的傳導材料與導體階層之導體材料直接電耦合。橫向間隔之記憶體區塊中之通道材料串包括一記憶體平面之部分。最下導電階層中之一壁在傳導材料旁邊。壁在相對於記憶體平面為平面邊緣之一區中。平面邊緣區包括一TAV區。壁相對於在平面邊緣區中之TAV區之一邊緣水平伸長。
按照法規，本文中所揭示之標的物已用或多或少特定於結構及方法特徵之語言進行描述。然而，應瞭解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中揭示之構件包括實例實施例。因此，發明申請專利範圍應被給予如字面措詞之全範疇且應根據均等論加以適當解釋。
10:構造
11:基底基板
16:導體階層
17:導體材料/導電材料
18U:上部
18L:下部
20:絕緣階層/第二階層
20x:次最下第二階層
20z:最下階層/最下第二階層
21:貫穿陣列通孔(TAV)區
22:第一階層/導電階層
22z:最下階層/最下第一階層
24:材料
40:溝槽
42:傳導材料
43:上導體材料
44:下導體材料
47:傳導材料
48:傳導材料
57:中介材料
62:材料
63:材料
65:記憶體結構
72:傳導材料階層/傳導階層
74:材料
76:壁
78:絕緣體材料
80:邊緣
82:貫穿陣列通孔(TAV)
83:導電材料
84:絕緣體內襯
85:島/島位置
90:頂部
91:底部
93:底部
94:頂部
105:記憶體平面區/記憶體平面
I:介面
T:厚度

Claims (36)

  1. 一種用於形成包括記憶體單元串之一記憶體陣列之方法，該方法包括：在一基板上形成包括導體材料之一導體階層(conductor tier)；形成一堆疊之一下部，其將包括在該導體階層上方之垂直交替之第一階層及第二階層，該堆疊包括橫向間隔之記憶體區塊區，該等記憶體區塊區包括一記憶體平面區之部分，該下部包括包含犧牲材料之該等第一階層之一最下第一階層；在該最下第一階層中在該犧牲材料旁邊形成一壁，該壁具有不同於該犧牲材料之組合物之組合物且水平伸長，該壁係(a)或(b)之一者，其中：(a)：在縱向沿著該等記憶體區塊區之一者之該記憶體平面區中，該一個記憶體區塊區緊鄰在該記憶體平面區中之一貫穿陣列通孔(TAV，through-array-via)區，該壁沿著該一個記憶體區塊區之最接近在該記憶體平面區中之該TAV區的一邊緣；及(b)：在相對於該記憶體平面區為平面邊緣之一區中，該平面邊緣區包括一TAV區，該壁相對於在該平面邊緣區中之該TAV區之一邊緣水平伸長；在形成該壁之後，在該下部上方形成該堆疊之一上部之垂直交替之不同組合物的第一階層及第二階層，且形成延伸穿過該上部中之該等第一階層及該等第二階層而至該下部的通道材料串；穿過該上部形成水平伸長之溝槽，且該等溝槽個別地在該等記憶體 區塊區之橫向緊鄰者之間；及穿過該等水平伸長之溝槽，相對於該壁選擇性地各向同性地(isotropically)蝕刻該犧牲材料，且用將該等通道材料串之通道材料及該導體階層之該導體材料直接電耦合一起之傳導材料替換該犧牲材料。
  2. 如請求項1之方法，其包括該(a)。
  3. 如請求項2方法，其中該壁沿著該一個記憶體區塊區之最接近在該記憶體平面區中之該TAV區的全部該邊緣。
  4. 如請求項1之方法，其包括該(b)。
  5. 如請求項4之方法，其中該壁沿著在該平面邊緣區中之該TAV區之全部該邊緣。
  6. 如請求項1之方法，其包括呈該(a)或該(b)之另一者之該壁之另一者。
  7. 如請求項1之方法，其中該壁係絕緣的。
  8. 如請求項1之方法，其中該等記憶體區塊區相對於彼此水平平行伸長，該壁平行於該等記憶體區塊區水平伸長。
  9. 如請求項1之方法，其中該壁直接抵靠該犧牲材料。
  10. 如請求項9之方法，其中該壁及犧牲材料在其等之一介面處具有相同厚度。
  11. 如請求項1之方法，其中該壁及該犧牲材料包括一相同主材料，該壁之該相同主材料摻雜有一物質，該犧牲材料之該相同主材料包括比該壁之該相同主材料少之該物質，若存在。
  12. 如請求項11之方法，其中該主材料係多晶矽，且該物質係B、C、O或N之一者。
  13. 如請求項1之方法，其包括在形成該上部之前完全蝕刻穿過該壁之一部分以減小其寬度。
  14. 如請求項1之方法，其中形成該壁包括：於在該犧牲材料正上方之遮蔽材料中形成一遮罩開口；及對一物質進行穿過該遮罩開口而至在其正下方之該犧牲材料中之離子植入、電漿摻雜或擴散摻雜之一者。
  15. 如請求項14之方法，其中，該遮罩開口具有一水平縱向輪廓，該輪廓與一成品電路構造中之該壁相同，該遮罩之該水平縱向輪廓比該成品電路構造中之該壁更寬，離子 植入、電漿摻雜或擴散摻雜之該一者形成比該成品電路構造中之該壁寬之一初始壁；及其進一步包括在離子植入、電漿摻雜或擴散摻雜之該一者之後且在形成該上部之前完全蝕刻穿過該初始壁以減小其寬度。
  16. 如請求項1之方法，其中形成該壁包括：於在該犧牲材料正上方之遮蔽材料中形成一遮罩開口；蝕刻穿過該遮罩開口以形成穿過該犧牲材料之一水平伸長壁溝槽；用該壁之材料過填充該壁溝槽；及將該壁之該材料移除回至該犧牲材料之至少一頂表面。
  17. 如請求項1之方法，其中相對於該壁之該犧牲材料之該各向同性蝕刻的選擇比至少為10：1。
  18. 如請求項1之方法，其中，在該替換期間，該壁至少部分阻止該傳導材料之任何者直接抵靠在該壁所呈之該(a)及該(b)之該一者之該TAV區中的任何TAV。
  19. 如請求項1之方法，其中，在一成品構造中，該壁之一個側直接抵靠該傳導材料，且該壁之另一側直接抵靠在該壁所呈之該(a)及該(b)之該一者之該TAV區中的絕緣體材料。
  20. 一種記憶體陣列，其包括： 橫向間隔之記憶體區塊，其等個別地包括一垂直堆疊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層，記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串，該等通道材料串藉由在該等導電階層之一最下導電階層中且直接抵靠多個該等通道材料串的傳導材料與該導體階層之導體材料直接電耦合，該等橫向間隔之記憶體區塊中之該等通道材料串包括一記憶體平面之部分；及一壁，其在該最下導電階層中在該傳導材料旁邊，該壁縱向沿著該等記憶體區塊之一者在該記憶體平面中水平伸長，該一個記憶體區塊緊鄰在該記憶體平面中之一貫穿陣列通孔(TAV)區，該壁沿著該一個記憶體區塊之最接近在該記憶體平面中之該TAV區的一邊緣。
  21. 如請求項20之記憶體陣列，其中該壁具有一頂部，該頂部在該最下導電階層正上方之一次最下導電階層之一底部處或下方。
  22. 如請求項20之記憶體陣列，其中該壁具有一底部，該底部在該導體階層之一頂部處或上方。
  23. 如請求項20之記憶體陣列，其中，該壁具有一頂部，該頂部在該最下導電階層正上方之一次最下導電階層之一底部處或下方；及該壁具有一底部，該底部在該導體階層之一頂部處或上方。
  24. 如請求項20之記憶體陣列，其中該壁沿著該一個記憶體區塊區之最 接近該TAV區之全部該邊緣。
  25. 如請求項20之記憶體陣列，其中該等記憶體區塊相對於彼此水平平行伸長，該壁平行於該等記憶體區塊水平伸長。
  26. 如請求項20之記憶體陣列，其中該壁係絕緣的，且其之一個側直接抵靠該最下導電階層中之該傳導材料，該傳導材料將該多個通道材料串與該導體階層之該導體材料直接電耦合。
  27. 如請求項26之記憶體陣列，其中該壁之與該一個側橫向相對之另一側直接抵靠在該TAV區中之絕緣材料。
  28. 一種記憶體陣列，其包括：橫向間隔之記憶體區塊，其等個別地包括一垂直堆疊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層，記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串，該等通道材料串藉由在該等導電階層之一最下導電階層中且直接抵靠多個該等通道材料串的傳導材料與該導體階層之導體材料直接電耦合，該等橫向間隔之記憶體區塊中之該等通道材料串包括一記憶體平面之部分；及一壁，其在該最下導電階層中在該傳導材料旁邊，該壁在相對於該記憶體平面區為平面邊緣之一區中，該平面邊緣區包括一TAV區，該壁相對於在該平面邊緣區中之該TAV區之一邊緣水平伸長。
  29. 如請求項28之記憶體陣列，其中該壁具有一頂部，該頂部在該最下導電階層正上方之一次最下導電階層之一底部處或下方。
  30. 如請求項28之記憶體陣列，其中該壁具有一底部，該底部在該導體階層之一頂部處或上方。
  31. 如請求項28之記憶體陣列，其中，該壁具有一頂部，該頂部在該最下導電階層正上方之一次最下導電階層之一底部處或下方；及該壁具有一底部，該底部在該導體階層之一頂部處或上方。
  32. 如請求項28之記憶體陣列，其中該壁沿著該TAV區之全部該邊緣。
  33. 如請求項32之記憶體陣列，其中該壁沿著該記憶體平面之全部之一邊緣。
  34. 如請求項28之記憶體陣列，其中該等記憶體區塊相對於彼此水平平行伸長，該壁平行於該等記憶體區塊水平伸長。
  35. 如請求項28之記憶體陣列，其中該壁係絕緣的，且其之一個側直接抵靠在該最下導電階層中之該傳導材料，該傳導材料將該多個通道材料串與該記憶體平面中之該導體階層之該導體材料直接電耦合。
  36. 如請求項35之記憶體陣列，其中該壁之與該一個側橫向相對之另一側直接抵靠在該TAV區中之絕緣材料。
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