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TWI624007B - 半導體記憶裝置及製造其之方法 - Google Patents

半導體記憶裝置及製造其之方法 Download PDF

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TWI624007B
TWI624007B TW105141543A TW105141543A TWI624007B TW I624007 B TWI624007 B TW I624007B TW 105141543 A TW105141543 A TW 105141543A TW 105141543 A TW105141543 A TW 105141543A TW I624007 B TWI624007 B TW I624007B
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Inventor
南雲俊治
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東芝記憶體股份有限公司
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Abstract

本發明係關於一種半導體記憶體裝置，其包含一第一半導體層；一堆疊主體，其包含堆疊於一第一方向上之複數個電極層；一金屬層，其在該第一方向上提供於該第一半導體層與該堆疊主體之間；一第二半導體層，其在該第一方向上延伸透過該堆疊主體及該金屬層，且經電連接至該第一半導體層。

Description

半導體記憶裝置及製造其之方法
實施例大體上係關於一種半導體記憶體裝置及一種用於製造半導體記憶體裝置之方法。
具有三維結構之一半導體記憶體裝置正在開發中，其包含一電荷儲存層及提供於一記憶體洞中之一半導體層。記憶體洞形成於一堆疊主體中，該主體包含堆疊於一導電層上之複數個電極層，且電荷儲存層及半導體層在複數個電極層之一堆疊方向上延伸。在此一記憶體裝置之製程中，自一頂表面形成與導電層連通之記憶體洞。
根據一項實施例，一種半導體記憶體裝置包括：一第一半導體層；一堆疊主體，其包含堆疊於一第一方向上之複數個電極層；一金屬層，其在該第一方向上提供於該第一半導體層與該堆疊主體之間；一第二半導體層，其在該第一方向上延伸透過該堆疊主體及該金屬層，且經電連接至該第一半導體層。 本發明之實施例可實現一種半導體記憶體裝置及一種能夠增加半導體記憶體裝置中之記憶體容量之用於製造半導體記憶體裝置之方法。
[相關申請案之交叉參考] 本申請案係基於且主張來自2016年4月25日申請之美國臨時專利申請案62/327,157之優先權之權益，該美國臨時專利申請案以全文引用之方式併入本文中。 現將參考圖式描述實施例。使用相同數字標記圖式內之相同部分；視情況省略一詳細描述；且描述不同部分。圖式係示意性或概念性的；且部分之厚度與寬度之間之關係、部分之間之大小之比例等等不一定與其等之實際值相同。可在圖示之間不同地繪示尺寸及/或比例，即使是在其中繪示相同部分之情況中。 存在其中使用圖示中所展示之XYZ軸之方向描述組件之佈置之情況。X軸、Y軸及Z軸彼此正交。在下文中，X軸、Y軸及Z軸之方向經描述為一X方向、一Y方向及一Z方向。此外，存在其中Z方向被描述為向上且與Z方向相反之方向被描述為向下之情況。 根據一實施例之一半導體記憶體裝置係(例如)一NAND類型非揮發性記憶體裝置，且其包含一記憶體胞部分MCP，其包含經三維安置之記憶體胞。圖1係展示一半導體記憶體裝置1之記憶體胞部分MCP之一透視圖。應注意，在圖1中，省略提供於一堆疊主體100與位元線BL之間之一絕緣層。 圖1中所展示之記憶體胞部分MCP包含堆疊主體100及行主體CL。堆疊主體100提供於插入有一絕緣層10及一源極層20之一基板(圖中未展示)上，且行主體CL在Z方向上延伸透過堆疊主體100。堆疊主體100包含堆疊於Z方向上之複數個電極層50。一絕緣層40被提供於在Z方向上鄰近彼此之電極層50之間。電極層50用作記憶體胞之一控制閘極，即，一字線。此外，在實施例中，一金屬層30被提供於源極層20與一堆疊主體100之間。 如圖1中所展示，堆疊主體100在Y方向上經配置於源極層20上。一絕緣層60經提供於彼此鄰近之堆疊主體100之間。行主體CL包含一半導體層70，且半導體層70經由一接觸插塞Cb被電連接至一位元線BL。此外，半導體層70經電連接至源極層20 (參見圖2A)。 在下文，參考圖2A及圖2B詳細描述記憶體胞部分MCP之一結構。圖2A係沿著Y-Z平面截取之記憶體胞部分MCP之一示意性橫截面視圖。圖2B係展示圖2A中所展示之一記憶體胞MC之一示意性橫截面視圖。 如圖2A中所展示，源極層20被提供於絕緣層10上。源極層20係(例如) 一N型半導體層，且包含一第一部分21及一第二部分23。第一部分21經定位於絕緣層10與第二層23之間。第一部分21係(例如)一N型非晶矽層。第二部分23係(例如)一N型非晶矽層，其包含濃度比第一部分21中之濃度更高之N型雜質。 金屬層30 (例如)經提供以與第二部分23接觸。源極層20與金屬層30之間之一接觸電阻隨著N型雜質之濃度在第二部分23中變得更高而變得更小。因此，期望第二部分23中之N型雜質之濃度(例如)不小於1×1020 cm-3 。 應注意，源極層20不限於上文所描述之實例。源極層20可為(例如)均勻包含N型雜質之一半導體層。源極層20可為(例如)一P型半導體層。在此一情況中，第二部分23包含濃度比第一部分21中之濃度更高之P型雜質。此外，源極層20可為(例如)一多晶矽層。第二部分23可包含與第一部分21之一材料不同之一材料。當第一部分21包含(例如)多晶矽時，第二部分23可包含矽鍺(SiGe)。 金屬層30包含高熔點金屬，諸如，鎢、鉭及類似者。替代地，金屬層30可包含金屬化合物，諸如，氮化鎢(WN)，矽化鎢(WSi)及類似者。 如圖2A中所展示，行主體CL經提供以在Z方向上延伸透過金屬層30、金屬層40及電極層50。絕緣層60被提供於鄰近堆疊主體100之間，且劃分金屬層30。 行主體CL包含一半導體層70、一芯主體75一絕緣層80。芯主體75係(例如)一氧化矽，且其在Z方向上延伸透過行主體CL。半導體層70在Z方向上延伸。半導體層70係(例如)一多晶矽層，且其經提供以便環繞芯主體75 (參見圖6B)。絕緣層80經提供以便環繞半導體層70之一周邊(參見圖6B)。即，半導體層70經定位於芯主體75與絕緣層80之間。 如圖2A中所展示，一源極側上之一選擇電晶體STS經提供於行主體CL延伸透過電極層50b之一部分處。電極層50b係堆疊主體100中所包含之電極層50之最低層。半導體層70用作選擇電晶體STS之一通道，且電極層50b用作源極側上之一選擇閘極。絕緣層80用作電極層50b與半導體層70之間所定位之一部分處之選擇電晶體STS之一閘極絕緣層。 一汲極側(圖中未展示)上之一選擇電晶體STD被提供於行主體CL延伸透過一電極層50a處之一部分處(參見圖1)。電極層50a係電極層50之最上層。電極層50a用作汲極側上之一選擇閘極。接著，記憶體胞MC被提供於行主體CL延伸透過電極層50a與電極層50b之間所定位之電極層50處之部分處。 如圖2B中所展示，絕緣層80包含(例如)一第一層81、一第二層83及一第三層85。第一層81、第二層83及第三層85各沿著半導體層70在Z方向上延伸。第二層83經定位於第一層81與第三層85之間。第一層81經定位於電極層50與第二層83之間。第三層85經定位於半導體層70與第二層83之間。第一層81及第三層85係(例如)氧化矽層，且第二層83係(例如)一氮化矽層。 絕緣層80包含定位於電極層50與半導體層70之間之電荷儲存部分。舉例而言，藉由施加於一電極層50與半導體層70之間之一偏置電壓將電荷自半導體層70注入至絕緣層80中。接著，所注入之電荷被捕獲於處於第一層81與第二層83之間之介面狀態處或第二層83與第三層85之間之介面狀態處。此外，藉由施加於電極層50與半導體層70之間之一反向偏置電壓，將被捕獲於該等介面狀態中之電荷釋放至半導體層70中。因此，以此方式執行在一記憶體胞MC中之資料寫入及自記憶體胞MC之資料擦除。與上文所描述之實例不同，絕緣層80可包含電極層50與半導體層70之間之部分處之導體，使得導體用作浮動閘極。 圖3A及圖3B係展示半導體記憶體裝置1之掛接(hook-up)部分HUP之示意性視圖。該掛接部分HUP具有一種結構，其掛接堆疊於Z方向上之複數個電極層50之各者以便被電連接至一驅動電路(圖中未展示)。 圖3A係示意性地展示記憶體胞陣列之一配置之一平面圖。如圖3A中所展示，掛接部分經提供於記憶體胞部分MCP在X方向上之各側上。 圖3B係沿著圖3A中所展示之A-A線截取之一橫截面視圖。如圖3B中所展示，複數個行主體CL經提供於記憶體胞部分MCP中，且各包含一半導體層70，其經由一接觸插塞Cb電連至一位元線BL。複數個接觸插塞Cg及Csg經提供於掛接部分HUP。位於掛接部分HUP中之電極層50之端部分被分別形成為階梯。電極層50之端部分經配置以在Z方向上不彼此重疊。因此，可將接觸插塞Cg及Csg分別電連接至電極層50之端部分。 如圖3B中所展示，接觸插塞Cg經電連接至各電極層50 (一字線)。接觸插塞Csg被電連接至電極層50a或50b (一選擇閘極)。一接觸插塞Csa進一步被提供於掛接部分HUP中距記憶體胞部分MCP最遠之一位置處，且電連接至一金屬層30。舉例而言，被電連接至電極層50b (源極側上之選擇閘極)的接觸插塞Csg被定位於接觸插塞Cg與接觸插塞Csa之間。 接觸插塞Cg及Csg分別電連接閘極互連件(圖中未展示)及電極層50。接觸插塞Csa電接觸源極層20及源極線SL1 (參見圖6C)。 在實施例中，金屬層30被提供於源極層20與堆疊主體100之間，且減小源極層20之一擴展電阻。藉此，可在遠離記憶體胞部分MCP之一位置處提供接觸插塞Csa。即，藉由減小源極層20之擴展電阻，可減小分別經由源極線SL1、接觸插塞Csa及源極層20施加於行主體CL中之半導體層70之偏置電壓之差異。 當金屬層30未被提供時，舉例而言，期望在絕緣層60中提供一接觸插塞Csb，如圖6A中所展示。藉此，可藉由減小各半導體層70與接觸插塞Csb之間之一距離來減小分別施加於半導體層70之偏置電壓之差異。然而，在此一結構中，彼此鄰近之堆疊主體100之間之一距離被加寬。因此，安置於記憶體胞部分MCP中之記憶體胞之數目被減小，且記憶體容量之一減小可被提升。 相比之下，在實施例中，可藉由在記憶體胞部分MCP外側提供接觸插塞Csa及減小彼此鄰近的堆疊主體100之間之距離來擴大記憶體容量。 下文中，參考圖4A至圖4M描述根據實施例之半導體記憶體裝置1之一製造方法。圖4A至圖4M係展示半導體記憶體裝置1之一製程之示意性橫截面視圖。 如圖4A中所展示，將作為一N型雜質之磷(P)離子植入至源極層20之一頂側。源極層20形成於(例如)插入有一絕緣層10之一基板(圖中未展示)上。絕緣層10係(例如)使用TEOS-CVD (化學氣相沉積)形成之一氧化矽層。源極層20係(例如)使用CVD形成之一多晶矽層。將作為一N型雜質之磷(P)摻雜於(例如)源極層20中。 接著，(例如)在不大於50 keV之植入能量Ei及不小於1.0×1015 cm-2 之一Da劑量之一條件下離子植入N型雜質(P)。N型雜質經植入於源極層20之一前表面之附近中，且在源極層20中形成一第一部分21及一第二部分23。第二部分23被定位於源極層20之頂面側上，且包含濃度比第一部分21中之濃度更高之N型雜質。應注意，存在其中非晶矽被結晶且透過用於啟動離子植入之N型雜質之一熱處理程序被轉換成多晶矽之一情況。 如圖4B中所展示，使一金屬層30形成於源極層20上。金屬層30包含(例如)一高熔點金屬，諸如，使用CVD形成之鎢。金屬層30 (例如)直接形成於第二部分23上，其包含具有不小於1×1020 cm-3 之一濃度之N型雜質。藉此，源極層20與金屬層30之間之一接觸電阻被減小。 如圖4C中所展示，使一堆疊主體110形成於金屬層30上。堆疊主體110包含(例如)交替地堆疊於Z方向上之絕緣層40及50。絕緣層40係(例如)使用CVD形成之氧化矽層。絕緣層45係(例如)使用CVD形成之氮化矽層。在一指定蝕刻條件下相對於絕緣層40選擇性地移除用於絕緣層45之材料。 如圖4D中所展示，自堆疊主體110之一頂表面至金屬層30形成一記憶體洞MH。藉由(例如)使用RIE (反應性離子蝕刻)選擇性地移除絕緣層40及45形成記憶體洞MH。記憶體洞MH係在(例如)其中金屬層30之一蝕刻速率慢於絕緣層40及45之蝕刻速率之一蝕刻條件下形成。即，金屬層30用作一蝕刻停止層。 如圖4E中所展示，源極層20藉由選擇性地移除金屬層30而被暴露於記憶體洞MH之一底表面處。期望在其中源極層20未被移除或以比源極層20之一蝕刻速率更快之一速率移除之一蝕刻條件下移除金屬層30。例如，使用濕式蝕刻或各向同性乾式蝕刻移除金屬層30。 如圖4F中所展示，形成一絕緣層80以覆蓋記憶體洞MH之一內表面。例如，使用CVD在記憶體洞MH之內表面上形成絕緣層80。絕緣層80具有一結構，例如，其中一氧化矽層、一氮化矽層及另一氧化矽層按順序堆疊。 如圖4G中所展示，選擇性地移除形成於記憶體洞MH之底表面上之絕緣層80之一部分。例如，使用各向異性RIE移除絕緣層80之部分。 如圖4H中所展示，形成一半導體層70以覆蓋記憶體洞MH之內表面。半導體層70係(例如)使用CVD形成之一多晶矽層。半導體層70覆蓋形成於記憶體洞MH之一內壁上之絕緣層80，且被電連接至記憶體洞MH之底表面處之源極層20。進一步形成一芯主體75以將其嵌入於記憶體洞MH中。芯主體75包含(例如)使用CVD形成之氧化矽。 如圖4I中所展示，形成將堆疊主體110劃分成複數個部分之一狹縫空間ST。狹縫空間ST係(例如)使用各向異性RIE自堆疊主體110的頂表面形成，其具有能夠到達金屬層30之一深度。狹縫空間ST在X方向上延伸，且將堆疊主體110劃分成各自被形成為一堆疊主體100之部分。在形成狹縫空間ST時，金屬層30亦用作一蝕刻停止層。 如圖4J中所展示，透過狹縫空間ST選擇性地移除絕緣層45。例如，藉由透過狹縫空間ST供應蝕刻液體來選擇性地蝕刻絕緣層45。當絕緣層45係氮化矽層且絕緣層40係氧化矽層時，可使用熱磷酸作為蝕刻液體選擇性地移除絕緣層45且留下絕緣層40。應注意，用於金屬層30之一材料對蝕刻溶液具有抵抗性。 如圖4K中所展示，藉由移除絕緣層45而在空間45s中形成一金屬層55。金屬層55係(例如)使用CVD形成之一鎢層。CVD之源氣體係透過狹縫空間ST供應。 如圖4L中所展示，電極層50藉由移除覆蓋狹縫空間ST之一內表面之金屬層55之一部分形成。藉此，堆疊主體100 (參見圖1)被完成，其包含多個電極層50。在此程序中，亦可藉由選擇性地移除金屬層30暴露狹縫空間ST之底表面處之源極層20。在Z方向上彼此鄰近之電極層50由絕緣層40之一者電隔離。 如圖4M中所展示，使一絕緣層60形成於狹縫空間ST中。絕緣層60係(例如)使用CVD形成之一氧化矽層，且電隔離在Y方向上彼此鄰近之堆疊主體100 (參見圖1)。此外，藉由經由一層間絕緣層(圖中未展示)在堆疊主體100上方形成位元線BL來完成記憶體胞部分MCP。 在上文所描述之製造方法中，金屬層30貫穿記憶體洞MH之形成程序及狹縫空間ST之形成程序用作蝕刻停止層。接著，可改良記憶體洞MH及狹縫空間ST之深度可控制性。因此，可減小源極層20之一蝕刻量，且形成具有較薄厚度之源極層20。藉此，可達成減小製造成本及用於形成源極層20之製造設備上之負荷。 下文中，參考圖5A至圖5C描述根據實施例之一變體之半導體記憶體裝置1之一製造方法。圖5A至圖5C係展示(例如)圖4E後之一製程之示意性橫截面視圖。 如圖5A中所展示，經由記憶體洞MH選擇性地移除金屬層30，且源極層20被暴露於其底表面處。此外，在此實例中，源極層20包含第一部分21及第二部分23，且第二部分23之表面被暴露於記憶體洞MH之底表面處。 如圖5B中所展示，記憶體洞MH之一底部部分在沿著源極層20之一表面之一方向(X方向及Y方向)上藉由進一步蝕刻金屬層30而被加寬。藉此，被暴露於記憶體MH之底表面處之源極層20之一表面被加寬。例如，使用各向同性乾式蝕刻在金屬層30之一蝕刻速率快於源極層20之一蝕刻速率之一條件下執行金屬層30之蝕刻。 如圖5C中所展示，使半導體層70、芯主體75及絕緣層80形成於記憶體洞MH中。在此程序中，例如，使用圖4F至圖4H中所展示之製造方法。在此實例中，因為記憶體洞MH之底部部分被加寬，故可在X方向及Y方向上擴大半導體層70之一底部部分70b。藉此，源極層20與半導體層70之間之一接觸區域被加寬，且因此，可減小源極層與半導體層70之間之接觸電阻。 在下文，參考圖6A至圖6C描述根據實施例之另一變體之一半導體記憶體裝置2。圖6A係展示沿著圖6B中所展示之C-C線截取之一記憶體胞部分MCP之一橫截面之一示意性視圖。圖6B係展示沿著圖6A中所展示之B-B線截取之一橫截面之一示意性視圖。圖6C係展示提供於堆疊主體100上方之源極線SL1及SL2之一示意性平面圖。 此外，在此實例中，金屬層30被提供於源極層20與堆疊主體100之間，如圖6A中所展示。進一步形成接觸插塞Csb，其在Z方向上延伸透過絕緣層60。接觸插塞Csb被電連接至其一底端處之源極層20。此外，接觸插塞Csb在其一頂端處被電連接至源極線SL2，其提供於堆疊主體100上方(參見圖6C)。 如圖6B中所展示，提供接觸插塞Csb，例如，其具有帶有一圓形橫截面之一行形狀。接觸插塞Csb在接近堆疊主體100之一位置處被提供於記憶體胞部分MCP中。藉此，可藉由使一接觸插塞Cs與一行主體CL之間之一距離變短而分別透過源極線SL2、接觸插塞Csb及源極層20將均勻偏置電壓施加至行主體CL之半導體層70。 如圖6C中所展示，半導體記憶體裝置2包含源極線SL及源極線SL2。源極線SL1被電連接至接觸插塞Csa，其被提供於遠離記憶體胞部分之一位置處。源極線SL2被電連接至被提供於記憶體胞部分MCP中之接觸插塞Csb。 圖6C中所展示之源極線SL2包含一第一部分SL2a及一第二部分SL2b。第一部分SL2a在Y方向上延伸，且第二部分SL2b在X方向上延伸。第一部分SL2a及第二部分SL2b在記憶體胞部分MCP上方以一網狀結構交叉。第二部分SL2b被提供(例如)於絕緣層60上方，絕緣層60沿著狹縫空間ST延伸且被電連接至接觸插塞Csb。 在半導體記憶體裝置2中，可藉由源極線SL1與源極線SL2之一組合將均勻偏置電壓施加至行主體CL中之半導體層70。此外，可在記憶體胞部分MCP中使接觸插塞Csb具有較小大小並藉由提供接觸插塞Csa及接觸插塞Csb兩者來減小其數目。藉此，可減小鄰近堆疊主體100之間之一距離，且因此，得以擴大半導體記憶體裝置2中之記憶體容量。 雖已描述特定實施例，惟此等實施例僅係藉由實例呈現，非欲以之限制本發明之範疇。確實，此處所述之新穎實施例可於多種其他形式具體化；此外，可在不背離本發明之精神下，對此處所述實施例之形式做各種節略、取代及變化。隨附申請專利範圍及其等效物係欲涵蓋在本發明之範疇及精神下之此等形式或修改。
1‧‧‧半導體記憶體裝置
2‧‧‧半導體記憶體裝置
10‧‧‧絕緣層
20‧‧‧源極層
21‧‧‧第一部分
23‧‧‧第二部分
30‧‧‧金屬層
40‧‧‧絕緣層
45‧‧‧絕緣層
50‧‧‧電極層
50a‧‧‧電極層
50b‧‧‧電極層
55‧‧‧金屬層
60‧‧‧絕緣層
70‧‧‧半導體層
70b‧‧‧底部部分
75‧‧‧芯主體
80‧‧‧絕緣層
81‧‧‧第一層
83‧‧‧第二層
85‧‧‧第三層
100‧‧‧堆疊主體
110‧‧‧堆疊主體
BL‧‧‧位元線
Cb‧‧‧堆疊主體
CL‧‧‧行主體
Cg‧‧‧接觸插塞
Csa‧‧‧接觸插塞
Csb‧‧‧接觸插塞
Csg‧‧‧接觸插塞
HUP‧‧‧掛接部分
MC‧‧‧記憶體胞
MCP‧‧‧記憶體胞部分
MH‧‧‧記憶體洞
SL1‧‧‧源極線
SL2‧‧‧源極線
SL2a‧‧‧第一部分
SL2b‧‧‧第二部分
STS‧‧‧選擇電晶體
X/Y/Z‧‧‧方向
圖1係展示根據一實施例之一半導體記憶體裝置之一記憶體胞部分之一透視圖； 圖2A及圖2B係展示根據實施例之半導體記憶體裝置之記憶體胞部分之示意性橫截面視圖； 圖3A及圖3B係展示根據實施例之半導體記憶體裝置之一掛接部分之示意性視圖； 圖4A至圖4M係展示根據實施例之半導體記憶體裝置之一製程之示意性橫截面視圖； 圖5A至圖5C係展示根據實施例之一變體之一製程之示意性橫截面視圖；及 圖6A至圖6C係展示根據實施例之一變體之一半導體記憶體裝置之示意性視圖。

Claims (13)

  1. 一種半導體記憶體裝置，該裝置包括：一第一半導體層；一堆疊主體，其包含堆疊於一第一方向上之複數個電極層；一金屬層，其在該第一方向上提供於該第一半導體層與該堆疊主體之間；一第二半導體層，其在該第一方向上延伸透過該堆疊主體及該金屬層，且經電連接至該第一半導體層；其中該第二半導體層包含與該第一半導體層之一材料相同之一材料。
  2. 一種半導體記憶體裝置，該裝置包括：一第一半導體層；一堆疊主體，其包含堆疊於一第一方向上之複數個電極層；一金屬層，其在該第一方向上提供於該第一半導體層與該堆疊主體之間；一第二半導體層，其在該第一方向上延伸透過該堆疊主體及該金屬層，且經電連接至該第一半導體層；其中該第一半導體層具有一第一導電類型；且該第一半導體層包含一第一部分及一第二部分，該第二部分經定位於該第一部分與該金屬層之間，且其具有比該第一部分中之一第一導電類型雜質濃度高之一第一導電類型雜質濃度。
  3. 如請求項2之半導體記憶體裝置，其中該第二部分包含與該第一部分之一材料不同之一材料。
  4. 如請求項1或2之半導體記憶體裝置，其中該金屬層包含鎢。
  5. 如請求項1或2之半導體記憶體裝置，其進一步包括：一第一絕緣層，其沿著該第二半導體層在該第一方向上延伸，該第一絕緣膜經定位於該複數個電極層之各者與該第二半導體層之間及該金屬層與該第二半導體層之間。
  6. 如請求項5之半導體記憶體裝置，其中該複數個電極層包含一第一電極層及定位於該金屬層與該第一電極層之間之一第二電極層；且該第一絕緣層包含定位於該第一電極層與該第二半導體層之間之一第一部分，該第一部分包含一電荷儲存部分。
  7. 如請求項6之半導體記憶體裝置，其中該第一絕緣層進一步包含一第二部分及一第三部分，該第二部分經定位於該第二電極層與該第二半導體層之間，且該第三部分經定位於該金屬層與該第二半導體層之間，且該第三部分之一周邊沿著該金屬層之面向該第二電極層之一表面在一第二方向上比該第二部分之一周邊寬。
  8. 如請求項6之半導體記憶體裝置，其進一步包括：一第一接觸插塞，其電連接至該第一電極層；一第二接觸插塞，其電連接至該第二電極層；及一第三接觸插塞，其電連接至該金屬層，該第二接觸插塞經定位於該第一接觸插塞與該第三接觸插塞之間。
  9. 如請求項8之半導體記憶體裝置，其進一步包括：複數個堆疊主體，其包含該堆疊主體；及一第四接觸插塞，其電連接至該複數個堆疊主體之鄰近堆疊主體之間之該第一半導體層。
  10. 一種用於製造一半導體記憶體裝置之方法，該方法包括：在具有一第一導電類型之一第一半導體層上形成一金屬層；形成包含第一層及第二層之一堆疊主體，該等第一層及該等第二層交替地堆疊於該金屬層上；自該堆疊主體之一頂表面至該金屬層形成一記憶體洞；藉由選擇性地移除該記憶體洞之一底表面處之該金屬層使該第一半導體層暴露；形成覆蓋該記憶體洞之一內壁之一第一絕緣層；及形成覆蓋該記憶體洞中之該第一絕緣層且被電連接至該第一半導體層之一第二半導體層。
  11. 如請求項10之製造一半導體記憶體裝置之方法，其進一步包括： 將該第一導電類型之雜質離子植入至該頂表面側上之該第一半導體層中，該金屬層接觸該第一半導體層之該頂表面。
  12. 如請求項10之製造一半導體記憶體裝置之方法，其進一步包括：在沿著該半導體層之一表面之一方向上藉由移除該金屬層之一部分來加寬該記憶體洞之一底部部分。
  13. 如請求項10之製造一半導體記憶體裝置之方法，其進一步包括：藉由形成自該堆疊主體之該頂表面至該金屬層之一狹縫空間來將該堆疊主體劃分成複數個部分；經由該狹縫空間選擇性地移除該第一層；及在藉由經由該狹縫空間移除該第一層所形成之空間中形成電極層。
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